JPH10312691A - 強誘電体記憶装置 - Google Patents
強誘電体記憶装置Info
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- JPH10312691A JPH10312691A JP9121142A JP12114297A JPH10312691A JP H10312691 A JPH10312691 A JP H10312691A JP 9121142 A JP9121142 A JP 9121142A JP 12114297 A JP12114297 A JP 12114297A JP H10312691 A JPH10312691 A JP H10312691A
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- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
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Abstract
(57)【要約】
【課題】 チップサイズを大幅に増大させることなく、
大容量化を図れる強誘電体記憶装置を提供する。 【解決手段】 書き込み時には、Ｉ／Ｏ端子２０に入力
された２ビットのデータに応じた４種類の電位が電位発
生器１８からデータラインＤＬを介してビットラインＢ
Ｌ1 に選択的に印加される。そして、この電位が、強誘
電体キャパシタＦＣ11の一方の電極に印加され、強誘電
体に４種類の残留分極状態が選択的に生成される。これ
によって、１個のメモリセルＭ11に４値データが記憶さ
れる。読み出し時には、ビットラインＢＬ1 の電位が、
出力データ生成器１６において、３個の基準電位と比較
され、記憶データが判別される。
大容量化を図れる強誘電体記憶装置を提供する。 【解決手段】 書き込み時には、Ｉ／Ｏ端子２０に入力
された２ビットのデータに応じた４種類の電位が電位発
生器１８からデータラインＤＬを介してビットラインＢ
Ｌ1 に選択的に印加される。そして、この電位が、強誘
電体キャパシタＦＣ11の一方の電極に印加され、強誘電
体に４種類の残留分極状態が選択的に生成される。これ
によって、１個のメモリセルＭ11に４値データが記憶さ
れる。読み出し時には、ビットラインＢＬ1 の電位が、
出力データ生成器１６において、３個の基準電位と比較
され、記憶データが判別される。
Description
【０００１】
【産業上の利用分野】本発明は、強誘電体の分極反転を
利用した強誘電体記憶装置に関する。
利用した強誘電体記憶装置に関する。
【０００２】
【従来の技術】図８に示すようなヒステリシス特性を有
する強誘電体の分極反転を利用して、２値データを記憶
する強誘電体不揮発性メモリとしては、現在さまざまな
ものが提案されている。このような２値データを記憶す
る強誘電体不揮発性メモリでは、各メモリセルに「０」
または「１」の１ビットのデジタルデータが記憶され、
記憶容量は、メモリセルの数に対応している。従って、
このような強誘電体不揮発性メモリでは、記憶容量を増
やすにはメモリセルの数を増やさなければならず、集積
度を上げない限り、記憶容量に応じてチップサイズが増
大していた。
する強誘電体の分極反転を利用して、２値データを記憶
する強誘電体不揮発性メモリとしては、現在さまざまな
ものが提案されている。このような２値データを記憶す
る強誘電体不揮発性メモリでは、各メモリセルに「０」
または「１」の１ビットのデジタルデータが記憶され、
記憶容量は、メモリセルの数に対応している。従って、
このような強誘電体不揮発性メモリでは、記憶容量を増
やすにはメモリセルの数を増やさなければならず、集積
度を上げない限り、記憶容量に応じてチップサイズが増
大していた。
【０００３】
【発明が解決しようとする課題】しかしながら、近年、
強誘電体不揮発性メモリの大容量化の要請に伴い、記憶
容量の増加に応じてメモリセルの数を増やしていたので
は、メモリが大規模化してしまうという問題がある。こ
のような問題に鑑みて、特開平６−１９６６４７号公報
には、単体のメモリセルに多値データを記憶させること
で、チップサイズを増大させることなく、記憶容量を増
やすことができる強誘電体不揮発性メモリが記載されて
いる。この強誘電体不揮発性メモリは、各メモリセル
に、ＭＦＳ(Metal-Ferroelectrics-Semiconductor)トラ
ンジスタ、書込用ＭＯＳトランジスタおよび読出用ＭＯ
Ｓトランジスタに加えて、書込用ワード線、読出用ワー
ド線、書込用ビット線および読出用ワード線を備えてい
る。ここで、ＭＦＳトランジスタは、ゲート酸化膜上
に、ＰＬＺＴ((Pb,La)(Zr,Ti)O3)などの強誘電体を形成
したトランジスタである。
強誘電体不揮発性メモリの大容量化の要請に伴い、記憶
容量の増加に応じてメモリセルの数を増やしていたので
は、メモリが大規模化してしまうという問題がある。こ
のような問題に鑑みて、特開平６−１９６６４７号公報
には、単体のメモリセルに多値データを記憶させること
で、チップサイズを増大させることなく、記憶容量を増
やすことができる強誘電体不揮発性メモリが記載されて
いる。この強誘電体不揮発性メモリは、各メモリセル
に、ＭＦＳ(Metal-Ferroelectrics-Semiconductor)トラ
ンジスタ、書込用ＭＯＳトランジスタおよび読出用ＭＯ
Ｓトランジスタに加えて、書込用ワード線、読出用ワー
ド線、書込用ビット線および読出用ワード線を備えてい
る。ここで、ＭＦＳトランジスタは、ゲート酸化膜上
に、ＰＬＺＴ((Pb,La)(Zr,Ti)O3)などの強誘電体を形成
したトランジスタである。
【０００４】この強誘電体不揮発性メモリでは、書き込
み時に、ＭＦＳトランジスタの強誘電体膜に、アナログ
データあるいは多値データに応じた残留分極を発生さ
せ、これらのデータを直接、不揮発性記憶させる。ま
た、読出し時には、読出用ＭＯＳトランジスタをオンに
して、ＭＦＳトランジスタのドレイン−ソース間を介し
て流れる、強誘電体膜の残留分極に応じたドレイン電流
を検出することで、記憶データを読み取る。この強誘電
体不揮発性メモリでは、Ａ／Ｄ変換器およびＤ／Ａ変換
器などデータ変換器を用いずに、３値以上の多値データ
またはアナログデータを、各メモリセルに直接的に書き
込んだり、読み出したりする。
み時に、ＭＦＳトランジスタの強誘電体膜に、アナログ
データあるいは多値データに応じた残留分極を発生さ
せ、これらのデータを直接、不揮発性記憶させる。ま
た、読出し時には、読出用ＭＯＳトランジスタをオンに
して、ＭＦＳトランジスタのドレイン−ソース間を介し
て流れる、強誘電体膜の残留分極に応じたドレイン電流
を検出することで、記憶データを読み取る。この強誘電
体不揮発性メモリでは、Ａ／Ｄ変換器およびＤ／Ａ変換
器などデータ変換器を用いずに、３値以上の多値データ
またはアナログデータを、各メモリセルに直接的に書き
込んだり、読み出したりする。
【０００５】本発明は上述した従来技術を背景としてな
され、チップサイズを大幅に増大させることなく、大容
量化を図れる強誘電体記憶装置を提供することを目的と
する。
され、チップサイズを大幅に増大させることなく、大容
量化を図れる強誘電体記憶装置を提供することを目的と
する。
【０００６】
【課題を解決するための手段】本発明は上述した目的を
達成するために、ワード線と、ビット線と、強誘電体キ
ャパシタと、前記ワード線の電位に応じて、前記ビット
線と前記強誘電体キャパシタの一方の電極とを選択的に
接続状態および遮断状態に切り換えるスイッチングトラ
ンジスタと、データ書き込み時に、入力データに応じた
２n （ｎは２以上の整数）種類の電位を前記ビット線に
印加する電位発生手段とを有する。
達成するために、ワード線と、ビット線と、強誘電体キ
ャパシタと、前記ワード線の電位に応じて、前記ビット
線と前記強誘電体キャパシタの一方の電極とを選択的に
接続状態および遮断状態に切り換えるスイッチングトラ
ンジスタと、データ書き込み時に、入力データに応じた
２n （ｎは２以上の整数）種類の電位を前記ビット線に
印加する電位発生手段とを有する。
【０００７】本発明の強誘電体記憶装置では、データ書
き込み時に、入力データが電位発生手段に入力される
と、２n 種類の電位のうち、入力データに応じた電位が
選択され、ビット線に印加される。このとき、ワード線
の電位に応じてビット線と強誘電体キャパシタの一方の
電極とは接続状態になっており、ビット線の電位が強誘
電体キャパシタの一方の電極に印加され、このビット線
の電位に応じて、強誘電体キャパシタの強誘電体の分極
状態が変移する。そして、データ保持状態で、強誘電体
は、所定の残留分極状態を保持する。すなわち、ビット
線の電位の種類、すなわち、入力データに応じて、強誘
電体は２n 種類の残留分極状態を持ち、単体のメモリセ
ルに２n 値データを記憶する。
き込み時に、入力データが電位発生手段に入力される
と、２n 種類の電位のうち、入力データに応じた電位が
選択され、ビット線に印加される。このとき、ワード線
の電位に応じてビット線と強誘電体キャパシタの一方の
電極とは接続状態になっており、ビット線の電位が強誘
電体キャパシタの一方の電極に印加され、このビット線
の電位に応じて、強誘電体キャパシタの強誘電体の分極
状態が変移する。そして、データ保持状態で、強誘電体
は、所定の残留分極状態を保持する。すなわち、ビット
線の電位の種類、すなわち、入力データに応じて、強誘
電体は２n 種類の残留分極状態を持ち、単体のメモリセ
ルに２n 値データを記憶する。
【０００８】また、本発明の強誘電体記憶装置は、好ま
しくは、データ読み出し時に、前記ビット線に生じた電
位を、（２n −１）個の基準電位と比較し、記憶データ
を判別する判別手段をさらに有する。
しくは、データ読み出し時に、前記ビット線に生じた電
位を、（２n −１）個の基準電位と比較し、記憶データ
を判別する判別手段をさらに有する。
【０００９】本発明の強誘電体記憶装置では、データ読
み出し時に、強誘電体キャパシタの強誘電体の残留分極
状態、すなわち記憶データに応じた電荷がビット線に流
れ込み、ビット線の電位が変化する。このビット線の電
位は、判別手段において（２n −１）個の基準データと
比較され、記憶データが２n 種類のデータのうち何れの
データであるかが判別される。
み出し時に、強誘電体キャパシタの強誘電体の残留分極
状態、すなわち記憶データに応じた電荷がビット線に流
れ込み、ビット線の電位が変化する。このビット線の電
位は、判別手段において（２n −１）個の基準データと
比較され、記憶データが２n 種類のデータのうち何れの
データであるかが判別される。
【００１０】
【発明の実施の形態】以下、本発明の実施形態に係わる
強誘電体不揮発性メモリについて説明する。図１は、本
実施形態の強誘電体不揮発性メモリ１１の全体構成図で
ある。強誘電体不揮発性メモリ１１は、単体のメモリセ
ルに４値データを記憶することで、２値データを記憶す
る場合に比べて、同一のチップ規模で、２倍の記憶容量
を達成している。図１に示すように、強誘電体不揮発性
メモリ１１は、ローデコーダ１２、コラムデコーダ１
４、出力データ生成器１６、電位発生器１８、Ｉ／Ｏ端
子２０、ｎ×ｍ個のメモリセルＭ11〜Ｍmn、ｎ個のセレ
クタＳＬ1 〜ＳＬn 、ｎ本のビットラインＢＬ1 〜ＢＬ
n およびｍ本のワードラインＷＬ1 〜ＷＬm を有する。
強誘電体不揮発性メモリについて説明する。図１は、本
実施形態の強誘電体不揮発性メモリ１１の全体構成図で
ある。強誘電体不揮発性メモリ１１は、単体のメモリセ
ルに４値データを記憶することで、２値データを記憶す
る場合に比べて、同一のチップ規模で、２倍の記憶容量
を達成している。図１に示すように、強誘電体不揮発性
メモリ１１は、ローデコーダ１２、コラムデコーダ１
４、出力データ生成器１６、電位発生器１８、Ｉ／Ｏ端
子２０、ｎ×ｍ個のメモリセルＭ11〜Ｍmn、ｎ個のセレ
クタＳＬ1 〜ＳＬn 、ｎ本のビットラインＢＬ1 〜ＢＬ
n およびｍ本のワードラインＷＬ1 〜ＷＬm を有する。
【００１１】ビットラインＢＬ1 〜ＢＬn とワードライ
ンＷＬ1 〜ＷＬm とは直交して配設されている。ビット
ラインＢＬ1 〜ＢＬn は、それぞれセレクタＳＬ1 〜Ｓ
Ｌn を介して、データラインＤＬに接続されている。セ
レクタＳＬ1 〜ＳＬn には、コラムデコーダ１４からの
選択信号Ｓ１４1 〜Ｓ１４n がそれぞれ入力される。デ
ータラインＤＬは、並列に接続された出力データ生成器
１６および電位発生器１８を介してＩ／Ｏ端子２０に接
続されている。ワードラインＷＬ1 〜ＷＬm は、ローデ
コーダ１２に接続されている。ビットラインＢＬ1 〜Ｂ
Ｌn とワードラインＷＬ1 〜ＷＬm との交差点近傍に
は、交差するビットラインとワードラインとに接続され
たメモリセルＭ11〜Ｍmnが設けられている。すなわち、
メモリセルＭ11〜Ｍmnは、マトリクス状に配設されてい
る。例えば、ワードラインＷＬ1 とビットラインＢＬ1
〜ＢＬn との交差点近傍には、それぞれワードラインＷ
Ｌ1 およびビットラインＢＬ1 〜ＢＬn に接続されたメ
モリセルＭ11〜Ｍ1nが配設されている。
ンＷＬ1 〜ＷＬm とは直交して配設されている。ビット
ラインＢＬ1 〜ＢＬn は、それぞれセレクタＳＬ1 〜Ｓ
Ｌn を介して、データラインＤＬに接続されている。セ
レクタＳＬ1 〜ＳＬn には、コラムデコーダ１４からの
選択信号Ｓ１４1 〜Ｓ１４n がそれぞれ入力される。デ
ータラインＤＬは、並列に接続された出力データ生成器
１６および電位発生器１８を介してＩ／Ｏ端子２０に接
続されている。ワードラインＷＬ1 〜ＷＬm は、ローデ
コーダ１２に接続されている。ビットラインＢＬ1 〜Ｂ
Ｌn とワードラインＷＬ1 〜ＷＬm との交差点近傍に
は、交差するビットラインとワードラインとに接続され
たメモリセルＭ11〜Ｍmnが設けられている。すなわち、
メモリセルＭ11〜Ｍmnは、マトリクス状に配設されてい
る。例えば、ワードラインＷＬ1 とビットラインＢＬ1
〜ＢＬn との交差点近傍には、それぞれワードラインＷ
Ｌ1 およびビットラインＢＬ1 〜ＢＬn に接続されたメ
モリセルＭ11〜Ｍ1nが配設されている。
【００１２】次に、図１に示すメモリセルＭ11の構成に
ついて説明する。なお、メモリセルＭ12〜Ｍmnは、メモ
リセルＭ11と同じ構成をしている。図２は、メモリセル
Ｍ11の構成図である。図２に示すように、メモリセルＭ
11は、１Ｔｒ＋１Ｃａｐ方式で、ｎチャネルのスイッチ
ングトランジスタＴｒ11および強誘電体キャパシタＦＣ
11を備えている。すなわち、メモリセルＭ11では、いわ
ゆるダミーセルは用いていない。スイッチングトランジ
スタＴｒ11のゲート（Ｇ）はワードラインＷＬ1 に接続
され、ドレイン（Ｄ）はビットラインＢＬ1 に接続さ
れ、ソース（Ｓ）は強誘電体キャパシタＦＣ11の一端に
接続されている。強誘電体キャパシタＦＣ11の他端は、
プレートラインＰＬに接続されている。強誘電体キャパ
シタＦＣ11は、ＰＬＺＴ((Pb,La)(Zr,Ti)O3)などの強誘
電体を用いて構成されている。
ついて説明する。なお、メモリセルＭ12〜Ｍmnは、メモ
リセルＭ11と同じ構成をしている。図２は、メモリセル
Ｍ11の構成図である。図２に示すように、メモリセルＭ
11は、１Ｔｒ＋１Ｃａｐ方式で、ｎチャネルのスイッチ
ングトランジスタＴｒ11および強誘電体キャパシタＦＣ
11を備えている。すなわち、メモリセルＭ11では、いわ
ゆるダミーセルは用いていない。スイッチングトランジ
スタＴｒ11のゲート（Ｇ）はワードラインＷＬ1 に接続
され、ドレイン（Ｄ）はビットラインＢＬ1 に接続さ
れ、ソース（Ｓ）は強誘電体キャパシタＦＣ11の一端に
接続されている。強誘電体キャパシタＦＣ11の他端は、
プレートラインＰＬに接続されている。強誘電体キャパ
シタＦＣ11は、ＰＬＺＴ((Pb,La)(Zr,Ti)O3)などの強誘
電体を用いて構成されている。
【００１３】メモリセルＭ11は、Ｉ／Ｏ端子２０から入
力されたデータに応じて電位発生器１８から４種類の電
位をビットラインＢＬ1 に印加し、図３に示すように、
強誘電体キャパシタＦＣ11の強誘電体に、残留分極電荷
Ｐｒ0 ，Ｐｒ1 ，Ｐｒ2 ，Ｐｒ3 を持つ４種類の残留分
極状態を発生させることで、単体のメモリセルに、４値
データ（２ビットのデータ）を記憶させる。
力されたデータに応じて電位発生器１８から４種類の電
位をビットラインＢＬ1 に印加し、図３に示すように、
強誘電体キャパシタＦＣ11の強誘電体に、残留分極電荷
Ｐｒ0 ，Ｐｒ1 ，Ｐｒ2 ，Ｐｒ3 を持つ４種類の残留分
極状態を発生させることで、単体のメモリセルに、４値
データ（２ビットのデータ）を記憶させる。
【００１４】電位発生器１８は、図４に示すように、電
位ａ発生器４１、電位ｂ発生器４２、電位ｃ発生器４
３、電位ｄ発生器４４および電位制御器４５を有する。
電位制御器４５は、Ｉ／Ｏ端子２０から２ビットのデー
タを入力し、このデータが（１，１）であれば電位ａ発
生器４１に出力指示を出し、（１，０）であれば電位ｂ
発生器４２に出力指示を出し、（０，１）であれば電位
ｃ発生器４３に出力指示を出し、（０，０）であれば電
位ｄ発生器４４に出力指示を出す。
位ａ発生器４１、電位ｂ発生器４２、電位ｃ発生器４
３、電位ｄ発生器４４および電位制御器４５を有する。
電位制御器４５は、Ｉ／Ｏ端子２０から２ビットのデー
タを入力し、このデータが（１，１）であれば電位ａ発
生器４１に出力指示を出し、（１，０）であれば電位ｂ
発生器４２に出力指示を出し、（０，１）であれば電位
ｃ発生器４３に出力指示を出し、（０，０）であれば電
位ｄ発生器４４に出力指示を出す。
【００１５】電位ａ発生器４１、電位ｂ発生器４２、電
位ｃ発生器４３および電位ｄ発生器４４は、電位制御器
４５から出力指示を入力すると、それぞれ電位ａ、電位
ｂ、電位ｃおよび電位ｄをデータラインＤＬに出力す
る。ここで、電位ａ，ｂ，ｃ，ｄには電位ａ＞電位ｂ＞
電位ｃ＞電位ｄの関係がある。
位ｃ発生器４３および電位ｄ発生器４４は、電位制御器
４５から出力指示を入力すると、それぞれ電位ａ、電位
ｂ、電位ｃおよび電位ｄをデータラインＤＬに出力す
る。ここで、電位ａ，ｂ，ｃ，ｄには電位ａ＞電位ｂ＞
電位ｃ＞電位ｄの関係がある。
【００１６】出力データ生成器１６は、図６に示すよう
に、比較器５１、比較器５２、比較器５３および判定器
５４を有する。比較器５１は、図５に示す基準電位Ｖ１
を記憶し、この基準電位Ｖ１とデータラインＤＬの電位
とを比較し、データラインＤＬの電位の方が高ければ
「１」を比較結果として判定器５４に出力する。ここ
で、基準電位Ｖ１は、データ（１，１）を読み出したと
きのビットラインの電位である電位Ａと、データ（１，
０）を読み出したときのビットラインの電位である電位
Ｂとの中間電位である。なお、図５に示すように、電位
Ａ，Ｂ，Ｃ，Ｄは、０Ｖ（グランド電位）とＶｃｃ（電
源電位）との間の電位であり、電位Ａ＞電位Ｂ＞電位Ｃ
＞電位Ｄの関係がある。
に、比較器５１、比較器５２、比較器５３および判定器
５４を有する。比較器５１は、図５に示す基準電位Ｖ１
を記憶し、この基準電位Ｖ１とデータラインＤＬの電位
とを比較し、データラインＤＬの電位の方が高ければ
「１」を比較結果として判定器５４に出力する。ここ
で、基準電位Ｖ１は、データ（１，１）を読み出したと
きのビットラインの電位である電位Ａと、データ（１，
０）を読み出したときのビットラインの電位である電位
Ｂとの中間電位である。なお、図５に示すように、電位
Ａ，Ｂ，Ｃ，Ｄは、０Ｖ（グランド電位）とＶｃｃ（電
源電位）との間の電位であり、電位Ａ＞電位Ｂ＞電位Ｃ
＞電位Ｄの関係がある。
【００１７】比較器５２は、図５に示す基準電位Ｖ２を
記憶し、この基準電位Ｖ２とデータラインＤＬの電位と
を比較し、データラインＤＬの電位の方が高ければ
「１」を比較結果として判定器５４に出力する。ここ
で、基準電位Ｖ２は、データ（１，０）を読み出したと
きのビットラインの電位である電位Ｂと、データ（０，
１）を読み出したときのビットラインの電位である電位
Ｃとの中間電位である。比較器５３は、図５に示す基準
電位Ｖ３を記憶し、この基準電位Ｖ３とデータラインＤ
Ｌの電位とを比較し、データラインＤＬの電位の方が高
ければ「１」を比較結果として判定器５４に出力する。
ここで、基準電位Ｖ３は、データ（０，１）を読み出し
たときのビットラインの電位である電位Ｃと、データ
（０，０）を読み出したときのビットラインの電位であ
る電位Ｄとの中間電位である。
記憶し、この基準電位Ｖ２とデータラインＤＬの電位と
を比較し、データラインＤＬの電位の方が高ければ
「１」を比較結果として判定器５４に出力する。ここ
で、基準電位Ｖ２は、データ（１，０）を読み出したと
きのビットラインの電位である電位Ｂと、データ（０，
１）を読み出したときのビットラインの電位である電位
Ｃとの中間電位である。比較器５３は、図５に示す基準
電位Ｖ３を記憶し、この基準電位Ｖ３とデータラインＤ
Ｌの電位とを比較し、データラインＤＬの電位の方が高
ければ「１」を比較結果として判定器５４に出力する。
ここで、基準電位Ｖ３は、データ（０，１）を読み出し
たときのビットラインの電位である電位Ｃと、データ
（０，０）を読み出したときのビットラインの電位であ
る電位Ｄとの中間電位である。
【００１８】判定器５４は、図７に示すように、比較器
５１，５２，５３からの比較結果が、それぞれ「１」，
「１」，「１」である場合に、判定結果として（１，
１）をＩ／Ｏ端子２０に出力する。このようになるの
は、例えば、メモリセルＭ11の読出しを行った場合に
は、メモリセルＭ11の残留分極電荷が図３に示すＰｒ0
になっており、読出し動作の結果、ビットラインＢＬ1
の電位が電位Ａになったときである。すなわち、メモリ
セルＭ11に（１，１）が記憶されている場合である。
５１，５２，５３からの比較結果が、それぞれ「１」，
「１」，「１」である場合に、判定結果として（１，
１）をＩ／Ｏ端子２０に出力する。このようになるの
は、例えば、メモリセルＭ11の読出しを行った場合に
は、メモリセルＭ11の残留分極電荷が図３に示すＰｒ0
になっており、読出し動作の結果、ビットラインＢＬ1
の電位が電位Ａになったときである。すなわち、メモリ
セルＭ11に（１，１）が記憶されている場合である。
【００１９】また、判定器５４は、図７に示すように、
比較器５１，５２，５３からの比較結果が、それぞれ
「０」，「１」，「１」である場合に、判定結果として
（１，０）をＩ／Ｏ端子２０に出力する。このようにな
るのは、例えば、メモリセルＭ11の読出しを行った場合
には、メモリセルＭ11の残留分極電荷が図３に示すＰｒ
1 になっており、読出し動作の結果、ビットラインＢＬ
1 の電位が電位Ｂになったときである。すなわち、メモ
リセルＭ11に（１，０）が記憶されている場合である。
比較器５１，５２，５３からの比較結果が、それぞれ
「０」，「１」，「１」である場合に、判定結果として
（１，０）をＩ／Ｏ端子２０に出力する。このようにな
るのは、例えば、メモリセルＭ11の読出しを行った場合
には、メモリセルＭ11の残留分極電荷が図３に示すＰｒ
1 になっており、読出し動作の結果、ビットラインＢＬ
1 の電位が電位Ｂになったときである。すなわち、メモ
リセルＭ11に（１，０）が記憶されている場合である。
【００２０】また、判定器５４は、図７に示すように、
比較器５１，５２，５３からの比較結果が、それぞれ
「０」，「０」，「１」である場合に、判定結果として
（０，１）をＩ／Ｏ端子２０に出力する。このようにな
るのは、例えば、メモリセルＭ11の読出しを行った場合
には、メモリセルＭ11の残留分極電荷が図３に示すＰｒ
2 になっており、読出し動作の結果、ビットラインＢＬ
1 の電位が電位Ｃになったときである。すなわち、メモ
リセルＭ11に（０，１）が記憶されている場合である。
比較器５１，５２，５３からの比較結果が、それぞれ
「０」，「０」，「１」である場合に、判定結果として
（０，１）をＩ／Ｏ端子２０に出力する。このようにな
るのは、例えば、メモリセルＭ11の読出しを行った場合
には、メモリセルＭ11の残留分極電荷が図３に示すＰｒ
2 になっており、読出し動作の結果、ビットラインＢＬ
1 の電位が電位Ｃになったときである。すなわち、メモ
リセルＭ11に（０，１）が記憶されている場合である。
【００２１】また、判定器５４は、図７に示すように、
比較器５１，５２，５３からの比較結果が、それぞれ
「０」，「０」，「０」である場合に、判定結果として
（０，０）をＩ／Ｏ端子２０に出力する。このようにな
るのは、例えば、メモリセルＭ11の読出しを行った場合
には、メモリセルＭ11の残留分極電荷が図３に示すＰｒ
3 になっており、読出し動作の結果、ビットラインＢＬ
1 の電位が電位Ｄになったときである。すなわち、メモ
リセルＭ11に（０，０）が記憶されている場合である。
比較器５１，５２，５３からの比較結果が、それぞれ
「０」，「０」，「０」である場合に、判定結果として
（０，０）をＩ／Ｏ端子２０に出力する。このようにな
るのは、例えば、メモリセルＭ11の読出しを行った場合
には、メモリセルＭ11の残留分極電荷が図３に示すＰｒ
3 になっており、読出し動作の結果、ビットラインＢＬ
1 の電位が電位Ｄになったときである。すなわち、メモ
リセルＭ11に（０，０）が記憶されている場合である。
【００２２】以下、上述した強誘電体不揮発性メモリ１
１の動作について説明する。書き込み動作 先ず、図１および図２に示すメモリセルＭ11に（１，
１）を書き込む場合を例に挙げて説明する。この場合に
は、２ビットのデータ（１，１）がＩ／Ｏ端子２０を介
して電位発生器１８に出力される。電位発生器１８に、
データ（１，１）が入力されると、図４に示す電位制御
器４５から電位ａ発生器４１に出力指示が出され、それ
に応じて電位ａ発生器４１からデータラインＤＬに電位
ａが印加される。このとき、コラムデコーダ１４は、セ
レクタＳＬ1 に選択信号Ｓ１４1 を出力し、ビットライ
ンＢＬ1 とデータラインＤＬとが接続状態になってい
る。また、ローデコーダ１２によって、ワードラインＷ
Ｌ1 がローレベンルからハイレベルに切り換えられる。
このとき、プレートラインＰＬはローレベルに保持され
ている。その結果、メモリセルＭ11の強誘電体キャパシ
タＦＣ11の分極状態が、図３に示すヒステリシス特性の
ループｌｏｏｐ１に沿ってＰ点に変移し、記憶保持時
に、残留分極電荷Ｐｒ0 が発生する。
１の動作について説明する。書き込み動作 先ず、図１および図２に示すメモリセルＭ11に（１，
１）を書き込む場合を例に挙げて説明する。この場合に
は、２ビットのデータ（１，１）がＩ／Ｏ端子２０を介
して電位発生器１８に出力される。電位発生器１８に、
データ（１，１）が入力されると、図４に示す電位制御
器４５から電位ａ発生器４１に出力指示が出され、それ
に応じて電位ａ発生器４１からデータラインＤＬに電位
ａが印加される。このとき、コラムデコーダ１４は、セ
レクタＳＬ1 に選択信号Ｓ１４1 を出力し、ビットライ
ンＢＬ1 とデータラインＤＬとが接続状態になってい
る。また、ローデコーダ１２によって、ワードラインＷ
Ｌ1 がローレベンルからハイレベルに切り換えられる。
このとき、プレートラインＰＬはローレベルに保持され
ている。その結果、メモリセルＭ11の強誘電体キャパシ
タＦＣ11の分極状態が、図３に示すヒステリシス特性の
ループｌｏｏｐ１に沿ってＰ点に変移し、記憶保持時
に、残留分極電荷Ｐｒ0 が発生する。
【００２３】また、Ｉ／Ｏ端子 ０を介して、２ビット
のデータ（１，０）が入力された場合には、図４に示す
電位制御器４５から電位ｂ発生器４２に出力指示が出さ
れ、それに応じて電位ｂ発生器４２からデータラインＤ
Ｌに電位ｂが印加される。その結果、メモリセルＭ11の
強誘電体キャパシタＦＣ11の分極状態が、図３に示すヒ
ステリシス特性のループｌｏｏｐ２に沿ってＱ点に変移
し、記憶保持時に、残留分極電荷Ｐｒ1 が発生する。
のデータ（１，０）が入力された場合には、図４に示す
電位制御器４５から電位ｂ発生器４２に出力指示が出さ
れ、それに応じて電位ｂ発生器４２からデータラインＤ
Ｌに電位ｂが印加される。その結果、メモリセルＭ11の
強誘電体キャパシタＦＣ11の分極状態が、図３に示すヒ
ステリシス特性のループｌｏｏｐ２に沿ってＱ点に変移
し、記憶保持時に、残留分極電荷Ｐｒ1 が発生する。
【００２４】また、Ｉ／Ｏ端子２０を介して、２ビット
のデータ（０，１）が入力された場合には、図４に示す
電位制御器４５から電位ｃ発生器４３に出力指示が出さ
れ、それに応じて電位ｃ発生器４３からデータラインＤ
Ｌに電位ｃが印加される。その結果、メモリセルＭ11の
強誘電体キャパシタＦＣ11の分極状態が、図３に示すヒ
ステリシス特性のループｌｏｏｐ３に沿ってＲ点に変移
し、記憶保持時に、残留分極電荷Ｐｒ2 が発生する。
のデータ（０，１）が入力された場合には、図４に示す
電位制御器４５から電位ｃ発生器４３に出力指示が出さ
れ、それに応じて電位ｃ発生器４３からデータラインＤ
Ｌに電位ｃが印加される。その結果、メモリセルＭ11の
強誘電体キャパシタＦＣ11の分極状態が、図３に示すヒ
ステリシス特性のループｌｏｏｐ３に沿ってＲ点に変移
し、記憶保持時に、残留分極電荷Ｐｒ2 が発生する。
【００２５】さらに、Ｉ／Ｏ端子２０を介して、２ビッ
トのデータ（０，０）が入力された場合には、図４に示
す電位制御器４５から電位ｄ発生器４４に出力指示が出
され、それに応じて電位ｄ発生器４４からデータライン
ＤＬに電位ｄが印加される。その結果、メモリセルＭ11
の強誘電体キャパシタＦＣ11の分極状態が、図３に示す
ヒステリシス特性のループｌｏｏｐ１に沿ってＳ点に変
移し、記憶保持時に、残留分極電荷Ｐｒ3 が発生する。
このとき、電位ｃは、電位ａと同じ大きさの負の電位で
ある。
トのデータ（０，０）が入力された場合には、図４に示
す電位制御器４５から電位ｄ発生器４４に出力指示が出
され、それに応じて電位ｄ発生器４４からデータライン
ＤＬに電位ｄが印加される。その結果、メモリセルＭ11
の強誘電体キャパシタＦＣ11の分極状態が、図３に示す
ヒステリシス特性のループｌｏｏｐ１に沿ってＳ点に変
移し、記憶保持時に、残留分極電荷Ｐｒ3 が発生する。
このとき、電位ｃは、電位ａと同じ大きさの負の電位で
ある。
【００２６】上述したように、強誘電体不揮発性メモリ
１１では、Ｉ／Ｏ端子２０を介して入力した２ビットの
データに応じて、４種類の電位ａ，ｂ，ｃ，ｄを強誘電
体キャパシタＦＣの一方の電極に印加することで、強誘
電体キャパシタＦＣの強誘電体に、３種類のヒステリシ
スループに応じた４種類の残留分極状態を選択的に発生
させ、１個のメモリセルに２ビットのデータを記憶させ
る。なお、読み出し動作後に行われる再書き込み動作
も、上述した書き込み動作と同様に行われる。
１１では、Ｉ／Ｏ端子２０を介して入力した２ビットの
データに応じて、４種類の電位ａ，ｂ，ｃ，ｄを強誘電
体キャパシタＦＣの一方の電極に印加することで、強誘
電体キャパシタＦＣの強誘電体に、３種類のヒステリシ
スループに応じた４種類の残留分極状態を選択的に発生
させ、１個のメモリセルに２ビットのデータを記憶させ
る。なお、読み出し動作後に行われる再書き込み動作
も、上述した書き込み動作と同様に行われる。
【００２７】読み出し動作 先ず、図１および図２に示すメモリセルＭ11に（１，
１）が記憶されており、それを読み出す場合を例に挙げ
て説明する。この場合には、ローデコーダ１２によっ
て、ワードラインＷＬ1 がローレベルからハイレベルに
切り換えられた後に、プレートラインＰＬがローレベル
からハイレベルに切り換えられる。また、コラムデコー
ダ１４はスイッチＳＬ1 に選択信号Ｓ１４1 を出力し、
ビットラインＢＬ1 とデータラインＤＬとが接続状態に
なっている。その結果、メモリセルＭ11の強誘電体キャ
パシタＦＣ11の分極状態が、図３に示すヒステリシス特
性のループｌｏｏｐ１に沿ってＳ点に変移し、残留分極
電荷Ｐｒ0 に応じた図３に示す電荷ｑ０が図１に示すビ
ットラインＢＬ1 に流れ込み、ビットラインＢＬ1 の電
位が図５に示す電位Ａになる。ここで、図３に示すよう
に、ビットラインＢＬ1 の容量に応じた傾きを持つ直線
ｍ０と、ヒステリシス特性のループｌｏｏｐ１との交点
の電位が電位Ａになる。出力データ生成器１６は、デー
タラインＤＬを介して、ビットラインＢＬ1 の電位Ａを
入力し、図６に示す比較器５１，５２，５３において比
較を行う。そして、比較器５１，５２，５３から判定器
５４に、それぞれ「１」，「１」，「１」が出力され、
判定器５４において、記憶データが（１、１）であると
判定される。
１）が記憶されており、それを読み出す場合を例に挙げ
て説明する。この場合には、ローデコーダ１２によっ
て、ワードラインＷＬ1 がローレベルからハイレベルに
切り換えられた後に、プレートラインＰＬがローレベル
からハイレベルに切り換えられる。また、コラムデコー
ダ１４はスイッチＳＬ1 に選択信号Ｓ１４1 を出力し、
ビットラインＢＬ1 とデータラインＤＬとが接続状態に
なっている。その結果、メモリセルＭ11の強誘電体キャ
パシタＦＣ11の分極状態が、図３に示すヒステリシス特
性のループｌｏｏｐ１に沿ってＳ点に変移し、残留分極
電荷Ｐｒ0 に応じた図３に示す電荷ｑ０が図１に示すビ
ットラインＢＬ1 に流れ込み、ビットラインＢＬ1 の電
位が図５に示す電位Ａになる。ここで、図３に示すよう
に、ビットラインＢＬ1 の容量に応じた傾きを持つ直線
ｍ０と、ヒステリシス特性のループｌｏｏｐ１との交点
の電位が電位Ａになる。出力データ生成器１６は、デー
タラインＤＬを介して、ビットラインＢＬ1 の電位Ａを
入力し、図６に示す比較器５１，５２，５３において比
較を行う。そして、比較器５１，５２，５３から判定器
５４に、それぞれ「１」，「１」，「１」が出力され、
判定器５４において、記憶データが（１、１）であると
判定される。
【００２８】また、図１および図２に示すメモリセルＭ
11に（１，０）が記憶されており、それを読み出す場合
には、上述したのと同様を動作を経て、メモリセルＭ11
の強誘電体キャパシタＦＣ11の分極状態が、図３に示す
ヒステリシス特性のループｌｏｏｐ２に沿ってＳ点に変
移し、残留分極電荷Ｐｒ1 に応じた図３に示す電荷ｑ１
が図１に示すビットラインＢＬ1 に流れ込み、ビットラ
インＢＬ1 の電位が図５に示す電位Ｂになる。ここで、
図３に示すように、ビットラインＢＬ1 の容量に応じた
傾きを持つ直線ｍ１と、ヒステリシス特性のループｌｏ
ｏｐ２との交点の電位が電位Ｂになる。出力データ生成
器１６は、データラインＤＬを介して、ビットラインＢ
Ｌ1 の電位Ｂを入力し、図６に示す比較器５１，５２，
５３において比較を行う。そして、比較器５１，５２，
５３から判定器５４に、それぞれ「０」，「１」，
「１」が出力され、判定器５４において、記憶データが
（１，０）であると判定される。
11に（１，０）が記憶されており、それを読み出す場合
には、上述したのと同様を動作を経て、メモリセルＭ11
の強誘電体キャパシタＦＣ11の分極状態が、図３に示す
ヒステリシス特性のループｌｏｏｐ２に沿ってＳ点に変
移し、残留分極電荷Ｐｒ1 に応じた図３に示す電荷ｑ１
が図１に示すビットラインＢＬ1 に流れ込み、ビットラ
インＢＬ1 の電位が図５に示す電位Ｂになる。ここで、
図３に示すように、ビットラインＢＬ1 の容量に応じた
傾きを持つ直線ｍ１と、ヒステリシス特性のループｌｏ
ｏｐ２との交点の電位が電位Ｂになる。出力データ生成
器１６は、データラインＤＬを介して、ビットラインＢ
Ｌ1 の電位Ｂを入力し、図６に示す比較器５１，５２，
５３において比較を行う。そして、比較器５１，５２，
５３から判定器５４に、それぞれ「０」，「１」，
「１」が出力され、判定器５４において、記憶データが
（１，０）であると判定される。
【００２９】また、図１および図２に示すメモリセルＭ
11に（０，１）が記憶されており、それを読み出す場合
には、上述したのと同様を動作を経て、メモリセルＭ11
の強誘電体キャパシタＦＣ11の分極状態が、図３に示す
ヒステリシス特性のループｌｏｏｐ３に沿ってＳ点に変
移し、残留分極電荷Ｐｒ2 に応じた図３に示す電荷ｑ２
が図１に示すビットラインＢＬ1 に流れ込み、ビットラ
インＢＬ1 の電位が図５に示す電位Ｃになる。ここで、
図３に示すように、ビットラインＢＬ1 の容量に応じた
傾きを持つ直線ｍ２と、ヒステリシス特性のループｌｏ
ｏｐ３との交点の電位が電位Ｃになる。出力データ生成
器１６は、データラインＤＬを介して、ビットラインＢ
Ｌ1 の電位Ｃを入力し、図６に示す比較器５１，５２，
５３において比較を行う。そして、比較器５１，５２，
５３から判定器５４に、それぞれ「０」，「０」，
「１」が出力され、判定器５４において、記憶データが
（０，１）であると判定される。
11に（０，１）が記憶されており、それを読み出す場合
には、上述したのと同様を動作を経て、メモリセルＭ11
の強誘電体キャパシタＦＣ11の分極状態が、図３に示す
ヒステリシス特性のループｌｏｏｐ３に沿ってＳ点に変
移し、残留分極電荷Ｐｒ2 に応じた図３に示す電荷ｑ２
が図１に示すビットラインＢＬ1 に流れ込み、ビットラ
インＢＬ1 の電位が図５に示す電位Ｃになる。ここで、
図３に示すように、ビットラインＢＬ1 の容量に応じた
傾きを持つ直線ｍ２と、ヒステリシス特性のループｌｏ
ｏｐ３との交点の電位が電位Ｃになる。出力データ生成
器１６は、データラインＤＬを介して、ビットラインＢ
Ｌ1 の電位Ｃを入力し、図６に示す比較器５１，５２，
５３において比較を行う。そして、比較器５１，５２，
５３から判定器５４に、それぞれ「０」，「０」，
「１」が出力され、判定器５４において、記憶データが
（０，１）であると判定される。
【００３０】さらに、図１および図２に示すメモリセル
Ｍ11に（０，０）が記憶されており、それを読み出す場
合には、上述したのと同様を動作を経て、メモリセルＭ
11の強誘電体キャパシタＦＣ11の分極状態が、図３に示
すヒステリシス特性のループｌｏｏｐ１に沿ってＳ点に
変移し、残留分極電荷Ｐｒ3 に応じた図３に示す電荷ｑ
３が図１に示すビットラインＢＬ1 に流れ込み、それに
応じてビットラインＢＬ1 の電位が図５に示す電位Ｃに
なる。ここで、図３に示すように、ビットラインＢＬ1
の容量に応じた傾きを持つ直線ｍ３と、ヒステリシス特
性のループｌｏｏｐ１との交点の電位が電位Ｄになる。
出力データ生成器１６は、データラインＤＬを介して、
ビットラインＢＬ1 の電位Ｄを入力し、図６に示す比較
器５１，５２，５３において比較を行う。そして、比較
器５１，５２，５３から判定器５４に、それぞれ
「０」，「０」，「０」が出力され、判定器５４におい
て、記憶データが（０，０）であると判定される。
Ｍ11に（０，０）が記憶されており、それを読み出す場
合には、上述したのと同様を動作を経て、メモリセルＭ
11の強誘電体キャパシタＦＣ11の分極状態が、図３に示
すヒステリシス特性のループｌｏｏｐ１に沿ってＳ点に
変移し、残留分極電荷Ｐｒ3 に応じた図３に示す電荷ｑ
３が図１に示すビットラインＢＬ1 に流れ込み、それに
応じてビットラインＢＬ1 の電位が図５に示す電位Ｃに
なる。ここで、図３に示すように、ビットラインＢＬ1
の容量に応じた傾きを持つ直線ｍ３と、ヒステリシス特
性のループｌｏｏｐ１との交点の電位が電位Ｄになる。
出力データ生成器１６は、データラインＤＬを介して、
ビットラインＢＬ1 の電位Ｄを入力し、図６に示す比較
器５１，５２，５３において比較を行う。そして、比較
器５１，５２，５３から判定器５４に、それぞれ
「０」，「０」，「０」が出力され、判定器５４におい
て、記憶データが（０，０）であると判定される。
【００３１】上述したように、強誘電体不揮発性メモリ
１１では、メモリセルの強誘電体キャパシタＦＣに記憶
された４値データ（２ビットデータ）を適切に読み取る
ことができる。
１１では、メモリセルの強誘電体キャパシタＦＣに記憶
された４値データ（２ビットデータ）を適切に読み取る
ことができる。
【００３２】以上説明したように、強誘電体不揮発性メ
モリ１１によれば、メモリセルＭ11〜Ｍmnのそれぞれ
に、４値データを記憶することができる。そのため、メ
モリセルに、２値データを記憶する場合に比べて、同一
のチップ規模で、２倍の記憶容量を達成できる。なお、
強誘電体不揮発性メモリ１１は、同期型および非同期型
の何れであってもよい。
モリ１１によれば、メモリセルＭ11〜Ｍmnのそれぞれ
に、４値データを記憶することができる。そのため、メ
モリセルに、２値データを記憶する場合に比べて、同一
のチップ規模で、２倍の記憶容量を達成できる。なお、
強誘電体不揮発性メモリ１１は、同期型および非同期型
の何れであってもよい。
【００３３】本発明は上述した実施形態には限定されな
い。例えば、上述した実施形態では、メモリセルＭ11〜
Ｍmnのそれぞれに４値データを記憶する場合について例
示したが、ビットラインに２n （ｎは３以上の整数）種
類の電位を印加することで、２n 種類の残留分極状態を
発生させ、１個のメモリセルに２n 値データ（ｎビット
のデータ）を記憶するようにしてもよい。また、上述し
た実施形態では、図４に示すように、電位発生器１８
に、電位制御器４５からの出力指示に応じて所定の電位
を出力する４個の電位発生器を備えたが、単体の電位発
生器を用いて、入力データに応じた４種類の電位を出力
する構成にしてもよい。また、上述した実施形態では、
各メモリセルの構成として１Ｔｒ＋１Ｃａｐ方式を例示
したが、メモリセルに２Ｔｒ＋２Ｃａｐ方式を採用して
もよい。
い。例えば、上述した実施形態では、メモリセルＭ11〜
Ｍmnのそれぞれに４値データを記憶する場合について例
示したが、ビットラインに２n （ｎは３以上の整数）種
類の電位を印加することで、２n 種類の残留分極状態を
発生させ、１個のメモリセルに２n 値データ（ｎビット
のデータ）を記憶するようにしてもよい。また、上述し
た実施形態では、図４に示すように、電位発生器１８
に、電位制御器４５からの出力指示に応じて所定の電位
を出力する４個の電位発生器を備えたが、単体の電位発
生器を用いて、入力データに応じた４種類の電位を出力
する構成にしてもよい。また、上述した実施形態では、
各メモリセルの構成として１Ｔｒ＋１Ｃａｐ方式を例示
したが、メモリセルに２Ｔｒ＋２Ｃａｐ方式を採用して
もよい。
【００３４】
【発明の効果】以上説明したように、本発明の強誘電体
記憶装置によれば、規模を増大させることなく、大容量
化を図ることができる。
記憶装置によれば、規模を増大させることなく、大容量
化を図ることができる。
【図１】図１は、本発明の実施形態の強誘電体不揮発性
メモリの全体構成図である。
メモリの全体構成図である。
【図２】図２は、図１に示すメモリセルの構成図であ
る。
る。
【図３】図１および図２に示すメモリセルの強誘電体キ
ャパシタにおけるデータ記憶状態を説明するための強誘
電体のヒステリシス特性図である。
ャパシタにおけるデータ記憶状態を説明するための強誘
電体のヒステリシス特性図である。
【図４】図４は、図１に示す電位発生器の構成図であ
る。
る。
【図５】図５は、記憶データの内容に応じた読み出し時
のビットラインの電位Ａ，Ｂ，Ｃ，Ｄと、図５に示す各
比較器の基準電位Ｖ１，Ｖ２，Ｖ３との関係を説明する
ための図である。
のビットラインの電位Ａ，Ｂ，Ｃ，Ｄと、図５に示す各
比較器の基準電位Ｖ１，Ｖ２，Ｖ３との関係を説明する
ための図である。
【図６】図６は、図１に示す出力データ生成器の構成図
である。ートである。
である。ートである。
【図７】図７は、図６に示す判定器における判定処理を
説明するための図である。
説明するための図である。
【図８】図８は、２値データを記憶する強誘電体不揮発
性メモリにおけるデータ記憶状態を説明するための強誘
電体のヒステリシス特性図である。
性メモリにおけるデータ記憶状態を説明するための強誘
電体のヒステリシス特性図である。
Ｍ11〜Ｍmn…メモリセル、ＢＬ1 〜ＢＬn …ビットライ
ン、ＷＬ1 〜ＷＬm …ワードライン、ＳＬ1 〜ＳＬn …
セレクタ、１２…ローデコーダ、１４…コラムデコー
ダ、１６…出力データ生成器、１８…電位発生器、２０
…Ｉ／Ｏ端子、Ｔｒ11…トランジスタ、ＦＣ11…強誘電
体キャパシタ、ＰＬ…プレートライン、４１…電位ａ発
生器、４２…電位ｂ発生器、４３…電位ｃ発生器、４４
…電位ｄ発生器、４５…電位制御器、５１，５２，５３
…比較器、５４…判定器
ン、ＷＬ1 〜ＷＬm …ワードライン、ＳＬ1 〜ＳＬn …
セレクタ、１２…ローデコーダ、１４…コラムデコー
ダ、１６…出力データ生成器、１８…電位発生器、２０
…Ｉ／Ｏ端子、Ｔｒ11…トランジスタ、ＦＣ11…強誘電
体キャパシタ、ＰＬ…プレートライン、４１…電位ａ発
生器、４２…電位ｂ発生器、４３…電位ｃ発生器、４４
…電位ｄ発生器、４５…電位制御器、５１，５２，５３
…比較器、５４…判定器
Claims (3)
- 【請求項１】ワード線と、 ビット線と、 強誘電体キャパシタと、 前記ワード線の電位に応じて、前記ビット線と前記強誘
電体キャパシタの一方の電極とを選択的に接続状態およ
び遮断状態に切り換えるスイッチングトランジスタと、 データ書き込み時に、入力データに応じた２n （ｎは２
以上の整数）種類の電位を前記ビット線に印加する電位
発生手段とを有する強誘電体記憶装置。 - 【請求項２】データ読み出し時に、前記ビット線に生じ
た電位を、（２n −１）個の基準電位と比較し、記憶デ
ータを判別する判別手段をさらに有する請求項１に記載
の強誘電体記憶装置。 - 【請求項３】複数の前記ビット線のそれぞれに対応して
設けられ、接続指示に応じて、前記ビット線と少なくと
も前記電位発生手段および前記判別手段のうち一方とを
接続する複数のスイッチ手段と、 前記スイッチ手段を制御する制御手段とをさらに有し、 前記制御手段は、アクセスを行うメモリセルの前記スイ
ッチングトランジスタが接続された前記ビット線に対応
する前記スイッチ手段に接続指示を行う請求項１に記載
の強誘電体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9121142A JPH10312691A (ja) | 1997-05-12 | 1997-05-12 | 強誘電体記憶装置 |
| US09/075,346 US5999438A (en) | 1997-05-12 | 1998-05-11 | Ferroelectric storage device |
| KR1019980016707A KR19980086916A (ko) | 1997-05-12 | 1998-05-11 | 강유전체 기억 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9121142A JPH10312691A (ja) | 1997-05-12 | 1997-05-12 | 強誘電体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10312691A true JPH10312691A (ja) | 1998-11-24 |
Family
ID=14803907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9121142A Pending JPH10312691A (ja) | 1997-05-12 | 1997-05-12 | 強誘電体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5999438A (ja) |
| JP (1) | JPH10312691A (ja) |
| KR (1) | KR19980086916A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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