JPH10312696A - ブートストラップチャージポンプ回路 - Google Patents
ブートストラップチャージポンプ回路Info
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- JPH10312696A JPH10312696A JP4331498A JP4331498A JPH10312696A JP H10312696 A JPH10312696 A JP H10312696A JP 4331498 A JP4331498 A JP 4331498A JP 4331498 A JP4331498 A JP 4331498A JP H10312696 A JPH10312696 A JP H10312696A
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- voltage
- clock signal
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- pumped
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of DC power input into DC power output
- H02M3/02—Conversion of DC power input into DC power output without intermediate conversion into AC
- H02M3/04—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters
- H02M3/06—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
- H02M3/073—Charge pumps of the Schenkel-type
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Dc-Dc Converters (AREA)
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Abstract
(57)【要約】
【課題】ポンピングの効率を向上させて迅速な動作周波
数に適用し得るブートストラップ（Ｂｏｏｔｓｔｒａ
ｐ）チャージポンプを提供する。 【解決手段】複数のＮＭＯＳトランジスタが左右対称的
に構成されたフリーチャージ電圧出力部（５０）と、各
クロック信号（ＣＬＫＸ，ＣＬＫＹ，２ＣＬＫＸ，２Ｃ
ＬＫＹ) を入力し、ＮＭＯＳトランジスタ及びコンデン
サーが相互対称的に構成された第１チャージポンピング
部（５１）と、該第１チャージポンピング部（５１）と
同様に構成され該第１チャージポンピング部（５１）に
順次接続された第２チャージポンピング部（５２）及び
第３チャージポンピング部（５３）と、を備えて構成さ
れる。
数に適用し得るブートストラップ（Ｂｏｏｔｓｔｒａ
ｐ）チャージポンプを提供する。 【解決手段】複数のＮＭＯＳトランジスタが左右対称的
に構成されたフリーチャージ電圧出力部（５０）と、各
クロック信号（ＣＬＫＸ，ＣＬＫＹ，２ＣＬＫＸ，２Ｃ
ＬＫＹ) を入力し、ＮＭＯＳトランジスタ及びコンデン
サーが相互対称的に構成された第１チャージポンピング
部（５１）と、該第１チャージポンピング部（５１）と
同様に構成され該第１チャージポンピング部（５１）に
順次接続された第２チャージポンピング部（５２）及び
第３チャージポンピング部（５３）と、を備えて構成さ
れる。
Description
【０００１】
【発明の属する技術分野】本発明は、フラッシュメモリ
にデータを記録し、又は既に記録されたデータを削除す
るとき必要な高電圧を生成するチャージポンピング技術
に係るもので、詳しくは、ポンピングの効率を向上し迅
速な動作周波数に適合するブートストラップ（Ｂｏｏｔ
ｓｔｒａｐ）チャージポンプ回路に関するものである。
にデータを記録し、又は既に記録されたデータを削除す
るとき必要な高電圧を生成するチャージポンピング技術
に係るもので、詳しくは、ポンピングの効率を向上し迅
速な動作周波数に適合するブートストラップ（Ｂｏｏｔ
ｓｔｒａｐ）チャージポンプ回路に関するものである。
【０００２】
【従来の技術】従来のチャージポンプ回路（米国特許54
22586 号［1995.6.6］記載）の１例においては、図７に
示したように、電源端子（Ｖｃｃ）がドレインとゲート
とが夫々共通接続されて直列連結された各ＮＭＯＳトラ
ンジスタ（ＮＭ１１〜ＮＭ１３）を介して出力端子（Ｖ
ＯＵＴ）に接続され、各クロック端子（ＰＨＡＳＥ
１）、（ＰＨＡＳＥ２）が各コンデンサー（Ｃ１１）、
（Ｃ１２）を夫々介して前記各ＮＭＯＳトランジスタ
（ＮＭ１１，ＮＭ１２）、（ＮＭ１２，ＮＭ１３）の接
続点に夫々接続されて構成されていた。
22586 号［1995.6.6］記載）の１例においては、図７に
示したように、電源端子（Ｖｃｃ）がドレインとゲート
とが夫々共通接続されて直列連結された各ＮＭＯＳトラ
ンジスタ（ＮＭ１１〜ＮＭ１３）を介して出力端子（Ｖ
ＯＵＴ）に接続され、各クロック端子（ＰＨＡＳＥ
１）、（ＰＨＡＳＥ２）が各コンデンサー（Ｃ１１）、
（Ｃ１２）を夫々介して前記各ＮＭＯＳトランジスタ
（ＮＭ１１，ＮＭ１２）、（ＮＭ１２，ＮＭ１３）の接
続点に夫々接続されて構成されていた。
【０００３】このように構成された従来のブートストラ
ップチャージポンプ回路の動作及び作用を図８（Ａ），
（Ｂ）を参照して説明する。即ち、電源端子電圧（Ｖｃ
ｃ）の供給が開始される初期状態で、ＮＭＯＳトランジ
スタ（ＮＭ１１）のドレイン電圧はソース電圧より高い
ため、該ＮＭＯＳトランジスタ（ＮＭ１１）がオンさ
れ、よってコンデンサー（Ｃ１１）には前記電源端子電
圧（Ｖｃｃ）から前記ＮＭＯＳトランジスタ（ＮＭ１
１）のスレッシュホールド電圧（Ｖｔｈ）を差引いた分
程度の電圧が充電され、このときＮＭＯＳトランジスタ
（ＮＭ１２）はオフ状態になる。
ップチャージポンプ回路の動作及び作用を図８（Ａ），
（Ｂ）を参照して説明する。即ち、電源端子電圧（Ｖｃ
ｃ）の供給が開始される初期状態で、ＮＭＯＳトランジ
スタ（ＮＭ１１）のドレイン電圧はソース電圧より高い
ため、該ＮＭＯＳトランジスタ（ＮＭ１１）がオンさ
れ、よってコンデンサー（Ｃ１１）には前記電源端子電
圧（Ｖｃｃ）から前記ＮＭＯＳトランジスタ（ＮＭ１
１）のスレッシュホールド電圧（Ｖｔｈ）を差引いた分
程度の電圧が充電され、このときＮＭＯＳトランジスタ
（ＮＭ１２）はオフ状態になる。
【０００４】次いで、前記コンデンサー（Ｃ１１）に図
８（Ａ）に示したようなクロック信号（ＰＨＡＳＥ１）
の”ハイ”電圧、即ち、電源端子電圧（Ｖｃｃ）レベル
の電圧が供給されると、前記コンデンサー（Ｃ１１）の
電圧が２Ｖｃｃレベルにポンピングされて前記ＮＭＯＳ
トランジスタ（ＮＭ１１）のソース側に伝達され該ＮＭ
ＯＳトランジスタ（ＮＭ１１）がオフされる。一方、前
記ポンピングされた電圧はＮＭＯＳトランジスタ（ＮＭ
１２）のドレイン及びゲートに供給されて該ＮＭＯＳト
ランジスタ（ＮＭ１２）がオンされ、これにより２Ｖｃ
ｃレベルにポンピングされた電圧がコンデンサー（Ｃ１
２）に充電される。
８（Ａ）に示したようなクロック信号（ＰＨＡＳＥ１）
の”ハイ”電圧、即ち、電源端子電圧（Ｖｃｃ）レベル
の電圧が供給されると、前記コンデンサー（Ｃ１１）の
電圧が２Ｖｃｃレベルにポンピングされて前記ＮＭＯＳ
トランジスタ（ＮＭ１１）のソース側に伝達され該ＮＭ
ＯＳトランジスタ（ＮＭ１１）がオフされる。一方、前
記ポンピングされた電圧はＮＭＯＳトランジスタ（ＮＭ
１２）のドレイン及びゲートに供給されて該ＮＭＯＳト
ランジスタ（ＮＭ１２）がオンされ、これにより２Ｖｃ
ｃレベルにポンピングされた電圧がコンデンサー（Ｃ１
２）に充電される。
【０００５】次いで、前記クロック信号（ＰＨＡＳＥ
１）が接地端子電圧（Ｖｓｓ）レベルの”ロー”に遷移
されると前記ＮＭＯＳトランジスタ（ＮＭ１２）がオフ
されて前記コンデンサー（Ｃ１２）への充電動作が終了
され、前記ＮＭＯＳトランジスタ（ＮＭ１１）が再びオ
ンされてコンデンサー（Ｃ１１）への充電動作が再開さ
れる。
１）が接地端子電圧（Ｖｓｓ）レベルの”ロー”に遷移
されると前記ＮＭＯＳトランジスタ（ＮＭ１２）がオフ
されて前記コンデンサー（Ｃ１２）への充電動作が終了
され、前記ＮＭＯＳトランジスタ（ＮＭ１１）が再びオ
ンされてコンデンサー（Ｃ１１）への充電動作が再開さ
れる。
【０００６】次いで、図８（Ｂ）に示したようなクロッ
ク信号（ＰＨＡＳＥ２）が”ハイ”に遷移されると、前
記コンデンサー（Ｃ１２）の２Ｖｃｃレベルに充電され
た電圧が３Ｖｃｃレベルにポンピングされ、このとき、
出力端のＮＭＯＳトランジスタ（ＮＭ１３）がオンさ
れ、３Ｖｃｃレベルにポンピングされた電圧が出力端子
（ＶＯＵＴ）に出力される。
ク信号（ＰＨＡＳＥ２）が”ハイ”に遷移されると、前
記コンデンサー（Ｃ１２）の２Ｖｃｃレベルに充電され
た電圧が３Ｖｃｃレベルにポンピングされ、このとき、
出力端のＮＭＯＳトランジスタ（ＮＭ１３）がオンさ
れ、３Ｖｃｃレベルにポンピングされた電圧が出力端子
（ＶＯＵＴ）に出力される。
【０００７】しかし、このような従来のチャージポンプ
回路においては、ポンピングされた電圧を各ＮＭＯＳト
ランジスタ（ＮＭ１１〜ＮＭ１３）を通して次の段に伝
達するとき、各ＮＭＯＳトランジスタ（ＮＭ１１〜ＮＭ
１３）から夫々のスレッシュホールド電圧（Ｖｔｈ）程
度の電圧降下が発生し、低電圧動作時のポンピング効率
が非常に低下するという不都合な点があった。
回路においては、ポンピングされた電圧を各ＮＭＯＳト
ランジスタ（ＮＭ１１〜ＮＭ１３）を通して次の段に伝
達するとき、各ＮＭＯＳトランジスタ（ＮＭ１１〜ＮＭ
１３）から夫々のスレッシュホールド電圧（Ｖｔｈ）程
度の電圧降下が発生し、低電圧動作時のポンピング効率
が非常に低下するという不都合な点があった。
【０００８】即ち、ポンピング段数がＮであると、最終
出力電圧はＶＯＵＴ＝（Ｎ＋１）×（Ｖｃｃ−Ｖｔｈ）
になる。そこで、このような電圧降下の発生を改善した
チャージポンプ回路（米国特許5422586号［1995.6.6］
記載）が開発されている。このチャージポンプ回路につ
いて、図９及び図１０（Ａ）〜（Ｄ）を用いて説明す
る。
出力電圧はＶＯＵＴ＝（Ｎ＋１）×（Ｖｃｃ−Ｖｔｈ）
になる。そこで、このような電圧降下の発生を改善した
チャージポンプ回路（米国特許5422586号［1995.6.6］
記載）が開発されている。このチャージポンプ回路につ
いて、図９及び図１０（Ａ）〜（Ｄ）を用いて説明す
る。
【０００９】即ち、電源端子電圧（Ｖｃｃ）の供給が開
始される初期状態では、図１０（Ｂ）、（Ｄ）に示した
ように、各クロック信号（ＰＨＡＳＥ３）、（ＰＨＡＳ
Ｅ４）が”ハイ”に供給され、このとき、ＮＭＯＳトラ
ンジスタ（ＮＭ３６）がオンされるため、ＮＭＯＳトラ
ンジスタ（ＮＭ３２）のドレイン電圧のレベルまでコン
デンサー（Ｃ３５）に電圧が充電される。
始される初期状態では、図１０（Ｂ）、（Ｄ）に示した
ように、各クロック信号（ＰＨＡＳＥ３）、（ＰＨＡＳ
Ｅ４）が”ハイ”に供給され、このとき、ＮＭＯＳトラ
ンジスタ（ＮＭ３６）がオンされるため、ＮＭＯＳトラ
ンジスタ（ＮＭ３２）のドレイン電圧のレベルまでコン
デンサー（Ｃ３５）に電圧が充電される。
【００１０】次いで、前記クロック信号（ＰＨＡＳＥ
３）が”ロー”に遷移されると、前記ＮＭＯＳトランジ
スタ（ＮＭ３６）が再びオフされ前記コンデンサー（Ｃ
３５）は充電レベルをそのまま維持する。このとき、前
記ＮＭＯＳトランジスタ（ＮＭ３２）のドレインには、
図１０（Ａ）に示したようなクロック信号（ＰＨＡＳＥ
１）によりフリーチャージされ、２倍の電源端子電圧
（２Ｖｃｃ）レベルにポンピングされた電圧が供給さ
れ、ソースは”ロー”状態であるため、前記ＮＭＯＳト
ランジスタ（ＮＭ３２）がオンされる。
３）が”ロー”に遷移されると、前記ＮＭＯＳトランジ
スタ（ＮＭ３６）が再びオフされ前記コンデンサー（Ｃ
３５）は充電レベルをそのまま維持する。このとき、前
記ＮＭＯＳトランジスタ（ＮＭ３２）のドレインには、
図１０（Ａ）に示したようなクロック信号（ＰＨＡＳＥ
１）によりフリーチャージされ、２倍の電源端子電圧
（２Ｖｃｃ）レベルにポンピングされた電圧が供給さ
れ、ソースは”ロー”状態であるため、前記ＮＭＯＳト
ランジスタ（ＮＭ３２）がオンされる。
【００１１】このような状態で、前記コンデンサー（Ｃ
３５）に図１０（Ｃ）に示したようなクロック信号（Ｐ
ＨＡＳＥ２）が”ハイ”に供給されると、前記ＮＭＯＳ
トランジスタ（ＮＭ３２）のゲートが以前のステップで
既にフリーチャージされているため、前記ＮＭＯＳトラ
ンジスタ（ＮＭ３２）のゲート電圧がドレイン電圧より
高くなって、スレッシュホールド電圧（Ｖｔｈ）の降下
が発生しない範囲内でオンされる。
３５）に図１０（Ｃ）に示したようなクロック信号（Ｐ
ＨＡＳＥ２）が”ハイ”に供給されると、前記ＮＭＯＳ
トランジスタ（ＮＭ３２）のゲートが以前のステップで
既にフリーチャージされているため、前記ＮＭＯＳトラ
ンジスタ（ＮＭ３２）のゲート電圧がドレイン電圧より
高くなって、スレッシュホールド電圧（Ｖｔｈ）の降下
が発生しない範囲内でオンされる。
【００１２】従って、前記コンデンサー（Ｃ３１）でフ
リーチャージされた後ポンピングされた電圧（２Ｖｃ
ｃ）の全てが前記ＮＭＯＳトランジスタ（ＮＭ３２）を
介して次の段のコンデンサー（Ｃ３２）に伝達されて充
電され、このとき、コンデンサー（Ｃ３６）もＮＭＯＳ
トランジスタ（ＮＭ３７）を介して充電される。次い
で、前記クロック信号（ＰＨＡＳＥ２）が再び”ロー”
に遷移されると、前記ＮＭＯＳトランジスタ（ＮＭ３
６）が再びオンされ、これを介して前記ＮＭＯＳトラン
ジスタ（ＮＭ３２）のゲートが充電されるため、該ＮＭ
ＯＳトランジスタ（ＮＭ３２）は一層早くオフされる。
リーチャージされた後ポンピングされた電圧（２Ｖｃ
ｃ）の全てが前記ＮＭＯＳトランジスタ（ＮＭ３２）を
介して次の段のコンデンサー（Ｃ３２）に伝達されて充
電され、このとき、コンデンサー（Ｃ３６）もＮＭＯＳ
トランジスタ（ＮＭ３７）を介して充電される。次い
で、前記クロック信号（ＰＨＡＳＥ２）が再び”ロー”
に遷移されると、前記ＮＭＯＳトランジスタ（ＮＭ３
６）が再びオンされ、これを介して前記ＮＭＯＳトラン
ジスタ（ＮＭ３２）のゲートが充電されるため、該ＮＭ
ＯＳトランジスタ（ＮＭ３２）は一層早くオフされる。
【００１３】即ち、図１０（Ａ）に示したようにクロッ
ク信号（ＰＨＡＳＥ１）が”ロー”に遷移されると、前
記ＮＭＯＳトランジスタ（ＮＭ３２）はオフされるがＮ
ＭＯＳトランジスタ（ＮＭ３６）はオンされ、該ＮＭＯ
Ｓトランジスタ（ＮＭ３２）のゲート電圧とドレイン電
圧とが同一レベルになる。以後、前記コンデンサー（Ｃ
３２）に充電された電圧がクロック信号（ＰＨＡＳＥ
３）により３Ｖｃｃレベルにポンピングされた後、ＮＭ
ＯＳトランジスタ（ＮＭ３３）を通って次の段のコンデ
ンサー（Ｃ３３）に充電され、再び前記クロック信号
（ＰＨＡＳＥ１）により４Ｖｃｃレベルにポンピングさ
れた後、ＮＭＯＳトランジスタ（ＮＭ３４）を介して出
力端子（ＶＯＵＴ）に出力されるが、このとき、前記の
ような動作により全ての伝達過程でＶｔｈ電圧降下が発
生しない。例えば、前記図９に示したように、ポンピン
グ段数（Ｎ）が３で、電源端子電圧Ｖｃｃ＝４．４Ｖで
ある場合、最終出力電圧はＶＯＵＴ＝１７．１Ｖにな
る。
ク信号（ＰＨＡＳＥ１）が”ロー”に遷移されると、前
記ＮＭＯＳトランジスタ（ＮＭ３２）はオフされるがＮ
ＭＯＳトランジスタ（ＮＭ３６）はオンされ、該ＮＭＯ
Ｓトランジスタ（ＮＭ３２）のゲート電圧とドレイン電
圧とが同一レベルになる。以後、前記コンデンサー（Ｃ
３２）に充電された電圧がクロック信号（ＰＨＡＳＥ
３）により３Ｖｃｃレベルにポンピングされた後、ＮＭ
ＯＳトランジスタ（ＮＭ３３）を通って次の段のコンデ
ンサー（Ｃ３３）に充電され、再び前記クロック信号
（ＰＨＡＳＥ１）により４Ｖｃｃレベルにポンピングさ
れた後、ＮＭＯＳトランジスタ（ＮＭ３４）を介して出
力端子（ＶＯＵＴ）に出力されるが、このとき、前記の
ような動作により全ての伝達過程でＶｔｈ電圧降下が発
生しない。例えば、前記図９に示したように、ポンピン
グ段数（Ｎ）が３で、電源端子電圧Ｖｃｃ＝４．４Ｖで
ある場合、最終出力電圧はＶＯＵＴ＝１７．１Ｖにな
る。
【００１４】
【発明が解決しようとする課題】しかしながら、このよ
うにトランジスタのスレッシュホールド電圧による出力
電圧降下の発生を改善した従来のチャージポンプ回路で
は、４種類のクロック信号を用いるため駆動手順が煩雑
であり、かつ、前記第３、第４クロック信号が”ハイ”
であるときのみにポンピングされた電圧が次の段に伝達
されるようになっているため、速い動作周波数で動作す
るときポンピングされた電圧が正常に伝達され難いとい
う不都合な点があった。
うにトランジスタのスレッシュホールド電圧による出力
電圧降下の発生を改善した従来のチャージポンプ回路で
は、４種類のクロック信号を用いるため駆動手順が煩雑
であり、かつ、前記第３、第４クロック信号が”ハイ”
であるときのみにポンピングされた電圧が次の段に伝達
されるようになっているため、速い動作周波数で動作す
るときポンピングされた電圧が正常に伝達され難いとい
う不都合な点があった。
【００１５】本発明は、このような従来の課題に着目し
てなされたもので、２種類のクロック信号を用いて駆動
手順を簡単化させると共に、１つのチャージポンピング
ステージ（Ｓｔａｇｅ）が独立的に動作し、ポンピング
ステージ内で対称的構造を有し対称的な動作を行って、
一方側のポンピング動作が他方側のフリーチャージに寄
与し得るように構成したブートストラップチャージポン
プ回路を提供することを目的とする。
てなされたもので、２種類のクロック信号を用いて駆動
手順を簡単化させると共に、１つのチャージポンピング
ステージ（Ｓｔａｇｅ）が独立的に動作し、ポンピング
ステージ内で対称的構造を有し対称的な動作を行って、
一方側のポンピング動作が他方側のフリーチャージに寄
与し得るように構成したブートストラップチャージポン
プ回路を提供することを目的とする。
【００１６】
【課題を解決するための手段】このため、請求項１に係
る発明は、相互に重畳が防止して出力される第１クロッ
ク信号（ＣＬＫＸ）、（ＣＬＫＹ）を生成する第１クロ
ック信号生成手段と、前記第１クロック信号（ＣＬＫ
Ｘ）、（ＣＬＫＹ）と同様な位相及び２倍のレベルを有
する第２クロック信号（２ＣＬＫＸ）、（２ＣＬＫＹ）
を生成する第２クロック信号生成手段と、フリーチャー
ジ用の電圧（ＶＤＤ）を出力するフリーチャージ電圧出
力部（５０）と、前記フリーチャージ電圧出力時の電圧
降下を抑制する電圧（２ＶＤＤ）を前記フリーチャージ
電圧出力部（５０）に出力しつつ該フリーチャージ電圧
出力部（５０）からフリーチャージ電圧を供給され、か
つ、前記第１及び第２クロック信号（ＣＬＫＸ，２ＣＬ
ＫＸ）、（ＣＬＫＹ，２ＣＬＫＹ）を利用して一方側が
フリーチャージされるとき他方側はそれ以前にフリーチ
ャージされた電圧を１段階高い電圧にポンピングして出
力する動作を交互に行うと共に、一方側でポンピングさ
れた電圧を他方側の伝送用トランジスタのゲートに伝送
するチャージポンピング部（５１）と、を含んで構成さ
れることを特徴とする。
る発明は、相互に重畳が防止して出力される第１クロッ
ク信号（ＣＬＫＸ）、（ＣＬＫＹ）を生成する第１クロ
ック信号生成手段と、前記第１クロック信号（ＣＬＫ
Ｘ）、（ＣＬＫＹ）と同様な位相及び２倍のレベルを有
する第２クロック信号（２ＣＬＫＸ）、（２ＣＬＫＹ）
を生成する第２クロック信号生成手段と、フリーチャー
ジ用の電圧（ＶＤＤ）を出力するフリーチャージ電圧出
力部（５０）と、前記フリーチャージ電圧出力時の電圧
降下を抑制する電圧（２ＶＤＤ）を前記フリーチャージ
電圧出力部（５０）に出力しつつ該フリーチャージ電圧
出力部（５０）からフリーチャージ電圧を供給され、か
つ、前記第１及び第２クロック信号（ＣＬＫＸ，２ＣＬ
ＫＸ）、（ＣＬＫＹ，２ＣＬＫＹ）を利用して一方側が
フリーチャージされるとき他方側はそれ以前にフリーチ
ャージされた電圧を１段階高い電圧にポンピングして出
力する動作を交互に行うと共に、一方側でポンピングさ
れた電圧を他方側の伝送用トランジスタのゲートに伝送
するチャージポンピング部（５１）と、を含んで構成さ
れることを特徴とする。
【００１７】また、請求項２に係る発明は、前記チャー
ジポンピング部（５１）と同一構成のチャージポンピン
グ部が複数個従属的に接続され構成されることを特徴と
する。また、請求項３に係る発明は、前記第２クロック
信号生成手段は、初期状態でフリーチャージ電圧を出力
すると共に第１ポンプ（９２Ｘ）及び第２ポンプ（９２
Ｙ）によりポンピングされた電圧を用いて電圧降下を抑
制しつつ前記第２ポンプ（９２Ｙ）及び第１ポンプ（９
２Ｘ）にフリーチャージ用の電源端子電圧（ＶＤＤ）を
供給するフリーチャージ電圧出力部（９１）と、前記一
方の第１クロック信号（ＣＬＫＸ）のロジック状態によ
り１回はフリーチャージされ、次回には該フリーチャー
ジされた電圧をポンピングして１レベル上昇させる第１
ポンプ（９２Ｘ）と、前記他方の第１クロック信号（Ｃ
ＬＫＹ）のロジック状態により１回はフリーチャージさ
れ、次回には該フリーチャージされた電圧をポンピング
して１レベル上昇させる第２ポンプ（９２Ｙ）と、第１
外部クロック信号（ｐｈａｓｅｘ）により前記第１ポン
プ（９２Ｘ）でポンピングされた電圧をクロック端子
（２ＣＬＫＸ）に伝達する第１クロック信号伝達部（９
３Ｘ）と、第２外部クロック信号（ｐｈａｓｅｙ）によ
り前記第２ポンプ（９２Ｙ）でポンピングされた電圧を
クロック端子（２ＣＬＫＹ）に伝達する第２クロック信
号伝達部（９３Ｙ）と、から構成されることを特徴とす
る。
ジポンピング部（５１）と同一構成のチャージポンピン
グ部が複数個従属的に接続され構成されることを特徴と
する。また、請求項３に係る発明は、前記第２クロック
信号生成手段は、初期状態でフリーチャージ電圧を出力
すると共に第１ポンプ（９２Ｘ）及び第２ポンプ（９２
Ｙ）によりポンピングされた電圧を用いて電圧降下を抑
制しつつ前記第２ポンプ（９２Ｙ）及び第１ポンプ（９
２Ｘ）にフリーチャージ用の電源端子電圧（ＶＤＤ）を
供給するフリーチャージ電圧出力部（９１）と、前記一
方の第１クロック信号（ＣＬＫＸ）のロジック状態によ
り１回はフリーチャージされ、次回には該フリーチャー
ジされた電圧をポンピングして１レベル上昇させる第１
ポンプ（９２Ｘ）と、前記他方の第１クロック信号（Ｃ
ＬＫＹ）のロジック状態により１回はフリーチャージさ
れ、次回には該フリーチャージされた電圧をポンピング
して１レベル上昇させる第２ポンプ（９２Ｙ）と、第１
外部クロック信号（ｐｈａｓｅｘ）により前記第１ポン
プ（９２Ｘ）でポンピングされた電圧をクロック端子
（２ＣＬＫＸ）に伝達する第１クロック信号伝達部（９
３Ｘ）と、第２外部クロック信号（ｐｈａｓｅｙ）によ
り前記第２ポンプ（９２Ｙ）でポンピングされた電圧を
クロック端子（２ＣＬＫＹ）に伝達する第２クロック信
号伝達部（９３Ｙ）と、から構成されることを特徴とす
る。
【００１８】また、請求項４に係る発明は、前記第１ク
ロック信号生成手段は、入力端子にクロック信号端子
（ｐｈａｓｅｘ）とインバータ（Ｉ８）の出力端子とが
ＮＯＲゲート（ＮＯＲ１）に接続され、該ＮＯＲゲート
（ＮＯＲ１）の出力端子が各インバータ（Ｉ１）、（Ｉ
２）を介してクロック信号出力端子（ＣＬＫＸ）に接続
され、該クロック信号出力端子（ＣＬＫＸ）の接続点が
再び各インバータ（Ｉ３）、（Ｉ４）を通ってクロック
信号端子（ｐｈａｓｅｙ）と一緒に接ＮＯＲゲート（Ｎ
ＯＲ２）に接続され、該ＮＯＲゲート（ＮＯＲ２）の出
力端子が各インバータ（Ｉ５）、（Ｉ６）を通ってクロ
ック信号出力端子（ＣＬＫＹ）に接続され、該接続点が
再びインバータ（Ｉ７）を通って前記インバータ（Ｉ
８）の入力端子に接続されて構成されたことを特徴とす
る。
ロック信号生成手段は、入力端子にクロック信号端子
（ｐｈａｓｅｘ）とインバータ（Ｉ８）の出力端子とが
ＮＯＲゲート（ＮＯＲ１）に接続され、該ＮＯＲゲート
（ＮＯＲ１）の出力端子が各インバータ（Ｉ１）、（Ｉ
２）を介してクロック信号出力端子（ＣＬＫＸ）に接続
され、該クロック信号出力端子（ＣＬＫＸ）の接続点が
再び各インバータ（Ｉ３）、（Ｉ４）を通ってクロック
信号端子（ｐｈａｓｅｙ）と一緒に接ＮＯＲゲート（Ｎ
ＯＲ２）に接続され、該ＮＯＲゲート（ＮＯＲ２）の出
力端子が各インバータ（Ｉ５）、（Ｉ６）を通ってクロ
ック信号出力端子（ＣＬＫＹ）に接続され、該接続点が
再びインバータ（Ｉ７）を通って前記インバータ（Ｉ
８）の入力端子に接続されて構成されたことを特徴とす
る。
【００１９】また、請求項５に係る発明は、前記チャー
ジポンピング部（５１）は、前記フリーチャージ電圧出
力部（５０）の出力電圧によりフリーチャージされた
後、該フリーチャージされた電圧を前記第１クロック信
号（ＣＬＫＸ）、（ＣＬＫＹ）によりポンピングし１レ
ベル上昇させる動作を交互に遂行する各コンデンサー
（Ｘ５１）、（Ｙ５１）と、前記フリーチャージ電圧出
力部（５０）から出力されたフリーチャージ用の電圧
（ＶＤＤ）を、前記コンデンサー（Ｘ５１）、（Ｙ５
１）によりポンピングされた電圧を利用して電圧（Ｖｔ
ｈ）降下を抑制しつつ、前記各コンデンサー（Ｙ５
１）、（Ｘ５１）に供給する各トランジスタ（ＮＭ５
５）、（ＮＭ５６）と、前記各トランジスタ（ＮＭ５
５）、（ＮＭ５６）の出力電圧によりフリーチャージさ
れた後、前記第２クロック信号（２ＣＬＫＸ）、（２Ｃ
ＬＫＹ）に該フリーチャージされた電圧を夫々ポンピン
グし、前記各コンデンサー（Ｘ５１）、（Ｙ５１）でポ
ンピングされた電圧よりも１レベル高い電圧を交互に出
力するコンデンサー（Ｘ５４）、（Ｙ５４）と、前記各
コンデンサー（Ｘ５１）、（Ｙ５１）でポンピングされ
た電圧を、前記コンデンサー（Ｘ５４）、（Ｙ５４）で
ポンピングされた電圧を利用して電圧降下を抑制しつつ
供給するトランジスタ（ＴＸ５１），（ＴＹ５１）と、
から構成されたことを特徴とする。
ジポンピング部（５１）は、前記フリーチャージ電圧出
力部（５０）の出力電圧によりフリーチャージされた
後、該フリーチャージされた電圧を前記第１クロック信
号（ＣＬＫＸ）、（ＣＬＫＹ）によりポンピングし１レ
ベル上昇させる動作を交互に遂行する各コンデンサー
（Ｘ５１）、（Ｙ５１）と、前記フリーチャージ電圧出
力部（５０）から出力されたフリーチャージ用の電圧
（ＶＤＤ）を、前記コンデンサー（Ｘ５１）、（Ｙ５
１）によりポンピングされた電圧を利用して電圧（Ｖｔ
ｈ）降下を抑制しつつ、前記各コンデンサー（Ｙ５
１）、（Ｘ５１）に供給する各トランジスタ（ＮＭ５
５）、（ＮＭ５６）と、前記各トランジスタ（ＮＭ５
５）、（ＮＭ５６）の出力電圧によりフリーチャージさ
れた後、前記第２クロック信号（２ＣＬＫＸ）、（２Ｃ
ＬＫＹ）に該フリーチャージされた電圧を夫々ポンピン
グし、前記各コンデンサー（Ｘ５１）、（Ｙ５１）でポ
ンピングされた電圧よりも１レベル高い電圧を交互に出
力するコンデンサー（Ｘ５４）、（Ｙ５４）と、前記各
コンデンサー（Ｘ５１）、（Ｙ５１）でポンピングされ
た電圧を、前記コンデンサー（Ｘ５４）、（Ｙ５４）で
ポンピングされた電圧を利用して電圧降下を抑制しつつ
供給するトランジスタ（ＴＸ５１），（ＴＹ５１）と、
から構成されたことを特徴とする。
【００２０】
【発明の効果】本発明に係るブートストラップチャージ
ポンプ回路においては、簡単な構造の回路を用いて２Ｖ
ＤＤレベルの電圧を生成し、これをメインポンピング部
に適用するようになっているためポンピング効率を向上
し得るという効果がある。また、所望するレベルの電圧
を得たいときは、単に、同一構成のチャージポンピング
部を追加すれば良いため、ポンピング手段を容易に具現
し得るという効果がある。
ポンプ回路においては、簡単な構造の回路を用いて２Ｖ
ＤＤレベルの電圧を生成し、これをメインポンピング部
に適用するようになっているためポンピング効率を向上
し得るという効果がある。また、所望するレベルの電圧
を得たいときは、単に、同一構成のチャージポンピング
部を追加すれば良いため、ポンピング手段を容易に具現
し得るという効果がある。
【００２１】
【発明の実施の形態】以下、本発明の実施の形態に対
し、図面を用いて説明する。本発明に係るブートストラ
ップチャージポンプ回路においては、第１クロック信号
（ＣＬＫＸ，ＣＬＫＹ）を生成する第１クロック信号生
成手段（図１参照)と、該第１クロック信号生成手段か
らの第１クロック信号（ＣＬＫＸ，ＣＬＫＹ）を入力し
て第２クロック信号（２ＣＬＫＸ，２ＣＬＫＹ）を生成
する第２クロック信号生成手段（図２参照) と、複数の
ＮＭＯＳトランジスタが左右対称的に構成され電圧降下
を抑制しつつ第１チャージポンピング部（５１）にフリ
ーチャージ用の電圧（ＶＤＤ）を供給するフリーチャー
ジ電圧出力部（５０）と、複数のＮＭＯＳトランジスタ
及びコンデンサーが相互対称的に構成され、前記第１及
び第２クロック信号（ＣＬＫＸ，２ＣＬＫＸ）、（ＣＬ
ＫＹ，２ＣＬＫＹ）を利用し、一方側がフリーチャージ
されるとき他方側が以前のステップでフリーチャージさ
れた電圧を１段階高い電圧にポンピングして出力する動
作を相互交番に遂行すると共に、一方側でポンピングさ
れた電圧を他方側の伝送用ＮＭＯＳトランジスタのゲー
トに伝達する第１チャージポンピング部（５１）と、該
第１チャージポンピング部（５１）と同様に構成され、
該第１チャージポンピング部（５１）に順次接続された
第２チャージポンピング部（５２）及び第３チャージポ
ンピング部（５３）と（図３参照) 、を備えて構成され
ている。
し、図面を用いて説明する。本発明に係るブートストラ
ップチャージポンプ回路においては、第１クロック信号
（ＣＬＫＸ，ＣＬＫＹ）を生成する第１クロック信号生
成手段（図１参照)と、該第１クロック信号生成手段か
らの第１クロック信号（ＣＬＫＸ，ＣＬＫＹ）を入力し
て第２クロック信号（２ＣＬＫＸ，２ＣＬＫＹ）を生成
する第２クロック信号生成手段（図２参照) と、複数の
ＮＭＯＳトランジスタが左右対称的に構成され電圧降下
を抑制しつつ第１チャージポンピング部（５１）にフリ
ーチャージ用の電圧（ＶＤＤ）を供給するフリーチャー
ジ電圧出力部（５０）と、複数のＮＭＯＳトランジスタ
及びコンデンサーが相互対称的に構成され、前記第１及
び第２クロック信号（ＣＬＫＸ，２ＣＬＫＸ）、（ＣＬ
ＫＹ，２ＣＬＫＹ）を利用し、一方側がフリーチャージ
されるとき他方側が以前のステップでフリーチャージさ
れた電圧を１段階高い電圧にポンピングして出力する動
作を相互交番に遂行すると共に、一方側でポンピングさ
れた電圧を他方側の伝送用ＮＭＯＳトランジスタのゲー
トに伝達する第１チャージポンピング部（５１）と、該
第１チャージポンピング部（５１）と同様に構成され、
該第１チャージポンピング部（５１）に順次接続された
第２チャージポンピング部（５２）及び第３チャージポ
ンピング部（５３）と（図３参照) 、を備えて構成され
ている。
【００２２】そして、前記第１クロック信号生成手段
は、図１に示すように、入力端子に一方の外部クロック
信号端子（ｐｈａｓｅｘ）とインバータ（Ｉ８）の出力
端子とが接続されたＮＯＲゲート（ＮＯＲ１）と、該Ｎ
ＯＲゲート（ＮＯＲ１）の出力端子が各インバータ（Ｉ
１）、（Ｉ２）を介して一方の第１クロック信号出力端
子（ＣＬＫＸ）に接続され、該接続点が再び各インバー
タ（Ｉ３）、（Ｉ４）を介して他方の外部クロック信号
端子（ｐｈａｓｅｙ）と一緒に接続されるＮＯＲゲート
（ＮＯＲ２）と、該ＮＯＲゲート（ＮＯＲ２）の出力端
子が各インバータ（Ｉ５）、（Ｉ６）を介して他方の第
１クロック信号出力端子（ＣＬＫＹ）に接続され、該接
続点が再びインバータ（Ｉ７）を介して前記インバータ
（Ｉ８）の入力端子に接続された構成となっている。
は、図１に示すように、入力端子に一方の外部クロック
信号端子（ｐｈａｓｅｘ）とインバータ（Ｉ８）の出力
端子とが接続されたＮＯＲゲート（ＮＯＲ１）と、該Ｎ
ＯＲゲート（ＮＯＲ１）の出力端子が各インバータ（Ｉ
１）、（Ｉ２）を介して一方の第１クロック信号出力端
子（ＣＬＫＸ）に接続され、該接続点が再び各インバー
タ（Ｉ３）、（Ｉ４）を介して他方の外部クロック信号
端子（ｐｈａｓｅｙ）と一緒に接続されるＮＯＲゲート
（ＮＯＲ２）と、該ＮＯＲゲート（ＮＯＲ２）の出力端
子が各インバータ（Ｉ５）、（Ｉ６）を介して他方の第
１クロック信号出力端子（ＣＬＫＹ）に接続され、該接
続点が再びインバータ（Ｉ７）を介して前記インバータ
（Ｉ８）の入力端子に接続された構成となっている。
【００２３】また、前記第２クロック信号生成手段は、
図２に示すように、初期状態でフリーチャージ電圧を出
力すると共に第１ポンプ（９２Ｘ）及び第２ポンプ（９
２Ｙ）からポンピングされた電圧を用いて電圧降下を抑
制しつつ、それら第２ポンプ（９２Ｙ）及び第１ポンプ
（９２Ｘ）にフリーチャージ用の電源端子電圧（ＶＤ
Ｄ）を供給するフリーチャージ電圧出力部（９１）と、
一方の第１クロック信号（ＣＬＫＸ）のロジック状態に
より１回はフリーチャージされ、次回には該フリーチャ
ージされた電圧をポンピングして１レベル上昇させる第
１ポンプ（９２Ｘ）と、他方の第１クロック信号（ＣＬ
ＫＹ）のロジック状態により１回はフリーチャージさ
れ、次回には該フリーチャージされた電圧をポンピング
して１レベル上昇させる第２ポンプ（９２Ｙ）と、外部
から供給される一方の外部クロック信号（ｐｈａｓｅ
ｘ）により前記第１ポンプ（９２Ｘ）でポンピングされ
た電圧をクロック端子（２ＣＬＫＸ）に伝達する第１ク
ロック信号伝達部（９３Ｘ）と、外部から供給される他
方の外部クロック信号（ｐｈａｓｅｙ）により前記第２
ポンプ（９２Ｙ）でポンピングされた電圧をクロック端
子（２ＣＬＫＹ）に伝達する第２クロック信号伝達部
（９３Ｙ）と、から構成されている。
図２に示すように、初期状態でフリーチャージ電圧を出
力すると共に第１ポンプ（９２Ｘ）及び第２ポンプ（９
２Ｙ）からポンピングされた電圧を用いて電圧降下を抑
制しつつ、それら第２ポンプ（９２Ｙ）及び第１ポンプ
（９２Ｘ）にフリーチャージ用の電源端子電圧（ＶＤ
Ｄ）を供給するフリーチャージ電圧出力部（９１）と、
一方の第１クロック信号（ＣＬＫＸ）のロジック状態に
より１回はフリーチャージされ、次回には該フリーチャ
ージされた電圧をポンピングして１レベル上昇させる第
１ポンプ（９２Ｘ）と、他方の第１クロック信号（ＣＬ
ＫＹ）のロジック状態により１回はフリーチャージさ
れ、次回には該フリーチャージされた電圧をポンピング
して１レベル上昇させる第２ポンプ（９２Ｙ）と、外部
から供給される一方の外部クロック信号（ｐｈａｓｅ
ｘ）により前記第１ポンプ（９２Ｘ）でポンピングされ
た電圧をクロック端子（２ＣＬＫＸ）に伝達する第１ク
ロック信号伝達部（９３Ｘ）と、外部から供給される他
方の外部クロック信号（ｐｈａｓｅｙ）により前記第２
ポンプ（９２Ｙ）でポンピングされた電圧をクロック端
子（２ＣＬＫＹ）に伝達する第２クロック信号伝達部
（９３Ｙ）と、から構成されている。
【００２４】また、前記第１チャージポンピング部（５
１）は、図３に示すように、前記フリーチャージ電圧出
力部（５０）の出力電圧によりフリーチャージされた
後、該フリーチャージされた電圧を前記各第１クロック
信号（ＣＬＫＸ）、（ＣＬＫＹ）によりポンピングし１
レベル上昇させる動作を相互交番に遂行する各コンデン
サー（Ｘ５１）、（Ｙ５１）と、前記フリーチャージ電
圧出力部（５０）から出力されたフリーチャージ用の電
圧（ＶＤＤ）を、前記コンデンサー（Ｘ５１）、（Ｙ５
１）によりポンピングされた電圧を利用して電圧（Ｖｔ
ｈ）降下を抑制しつつ前記コンデンサー（Ｙ５１）、
（Ｘ５１）に供給する各ＮＭＯＳトランジスタ（ＮＭ５
５）、（ＮＭ５６）と、それらＮＭＯＳトランジスタ
（ＮＭ５５）、（ＮＭ５６）の出力電圧によりフリチャ
ージされた後、前記第２クロック信号（２ＣＬＫＸ）、
（２ＣＬＫＹ）に該フリーチャージされた電圧を夫々ポ
ンピングし、前記各コンデンサー（Ｘ５１）、（Ｙ５
１）でポンピングされた電圧よりも１レベル高い電圧を
交互に出力するコンデンサー（Ｘ５４）、（Ｙ５４）
と、前記各コンデンサー（Ｘ５１）、（Ｙ５１）でポン
ピングされた電圧を、前記コンデンサー（Ｘ５４）、
（Ｙ５４）によりポンピングされた電圧を利用して電圧
降を抑制しつつ次の段のチャージポンピング部に供給す
る伝送用ＮＭＯＳトランジスタ（ＴＸ５１），（ＴＹ５
１）と、から構成されている。
１）は、図３に示すように、前記フリーチャージ電圧出
力部（５０）の出力電圧によりフリーチャージされた
後、該フリーチャージされた電圧を前記各第１クロック
信号（ＣＬＫＸ）、（ＣＬＫＹ）によりポンピングし１
レベル上昇させる動作を相互交番に遂行する各コンデン
サー（Ｘ５１）、（Ｙ５１）と、前記フリーチャージ電
圧出力部（５０）から出力されたフリーチャージ用の電
圧（ＶＤＤ）を、前記コンデンサー（Ｘ５１）、（Ｙ５
１）によりポンピングされた電圧を利用して電圧（Ｖｔ
ｈ）降下を抑制しつつ前記コンデンサー（Ｙ５１）、
（Ｘ５１）に供給する各ＮＭＯＳトランジスタ（ＮＭ５
５）、（ＮＭ５６）と、それらＮＭＯＳトランジスタ
（ＮＭ５５）、（ＮＭ５６）の出力電圧によりフリチャ
ージされた後、前記第２クロック信号（２ＣＬＫＸ）、
（２ＣＬＫＹ）に該フリーチャージされた電圧を夫々ポ
ンピングし、前記各コンデンサー（Ｘ５１）、（Ｙ５
１）でポンピングされた電圧よりも１レベル高い電圧を
交互に出力するコンデンサー（Ｘ５４）、（Ｙ５４）
と、前記各コンデンサー（Ｘ５１）、（Ｙ５１）でポン
ピングされた電圧を、前記コンデンサー（Ｘ５４）、
（Ｙ５４）によりポンピングされた電圧を利用して電圧
降を抑制しつつ次の段のチャージポンピング部に供給す
る伝送用ＮＭＯＳトランジスタ（ＴＸ５１），（ＴＹ５
１）と、から構成されている。
【００２５】このように構成される本発明に係るブート
ストラップチャージポンピング回路の作用を、図面を用
いて説明する。まず、図１に示した第１クロック信号生
成手段及び図４（Ａ）〜（Ｅ）に示したタイミング図を
参照し、本発明に適用される第１クロック信号（ＣＬＫ
Ｘ）、（ＣＬＫＹ）のオーバーラップ防止処理過程を説
明する。
ストラップチャージポンピング回路の作用を、図面を用
いて説明する。まず、図１に示した第１クロック信号生
成手段及び図４（Ａ）〜（Ｅ）に示したタイミング図を
参照し、本発明に適用される第１クロック信号（ＣＬＫ
Ｘ）、（ＣＬＫＹ）のオーバーラップ防止処理過程を説
明する。
【００２６】即ち、インバータ（Ｉ８）から出力される
図４（Ｂ）に示したような信号は、図４（Ｄ）に示した
前記他方の外部クロック信号（ｐｈａｓｅｙ）が反転及
び遅延された信号である。ＮＯＲゲート（ＮＯＲ１）に
入力される前記インバータ（Ｉ８）の出力信号と図４
（Ａ）に示した前記一方の外部クロック信号（ｐｈａｓ
ｅｘ）とは、位相は略同一であるが、前記インバータ
（Ｉ８）の出力信号は前記外部クロック信号（ｐｈａｓ
ｅｘ）が遅延された信号である。それら二つの信号が前
記ＮＯＲゲート（ＮＯＲ１）で否定論理和され、各イン
バータ（Ｉ１）、（Ｉ２）を介して”ロー”区間が”ハ
イ”区間よりも長い、図４（Ｂ）に示したような一方の
第１クロック信号（ＣＬＫＸ）になる。
図４（Ｂ）に示したような信号は、図４（Ｄ）に示した
前記他方の外部クロック信号（ｐｈａｓｅｙ）が反転及
び遅延された信号である。ＮＯＲゲート（ＮＯＲ１）に
入力される前記インバータ（Ｉ８）の出力信号と図４
（Ａ）に示した前記一方の外部クロック信号（ｐｈａｓ
ｅｘ）とは、位相は略同一であるが、前記インバータ
（Ｉ８）の出力信号は前記外部クロック信号（ｐｈａｓ
ｅｘ）が遅延された信号である。それら二つの信号が前
記ＮＯＲゲート（ＮＯＲ１）で否定論理和され、各イン
バータ（Ｉ１）、（Ｉ２）を介して”ロー”区間が”ハ
イ”区間よりも長い、図４（Ｂ）に示したような一方の
第１クロック信号（ＣＬＫＸ）になる。
【００２７】同様に、インバータ（Ｉ４）から出力され
る信号と前記クロック信号（ｐｈａｓｅｙ）とがＮＯＲ
ゲート（ＮＯＲ２）で否定論理和され、各インバータ
（Ｉ５）、（Ｉ６）を介して”ロー”区間が”ハイ”区
間よりも長い、図４（Ｅ）に示したような他方の第１ク
ロック信号（ＣＬＫＹ）になる。前記各第１クロック信
号（ＣＬＫＸ），（ＣＬＫＹ）は以上のような過程を経
て出力されるため、”ハイ”部分がオーバーラップ（Ｏ
ｖｅｒＬａｐ）されない。
る信号と前記クロック信号（ｐｈａｓｅｙ）とがＮＯＲ
ゲート（ＮＯＲ２）で否定論理和され、各インバータ
（Ｉ５）、（Ｉ６）を介して”ロー”区間が”ハイ”区
間よりも長い、図４（Ｅ）に示したような他方の第１ク
ロック信号（ＣＬＫＹ）になる。前記各第１クロック信
号（ＣＬＫＸ），（ＣＬＫＹ）は以上のような過程を経
て出力されるため、”ハイ”部分がオーバーラップ（Ｏ
ｖｅｒＬａｐ）されない。
【００２８】次に、図２に示した第２クロック信号生成
手段及び図５（Ａ）〜（Ｆ）のタイミング図を参照し、
各第２クロック信号（２ＣＬＫＸ）、（２ＣＬＫＹ）の
発生過程を説明する。即ち、初期状態でＮＭＯＳトラン
ジスタ（ＮＭ９１）によりコンデンサー型ＮＭＯＳトラ
ンジスタ（Ｘ９１）がフリーチャージされ、図５（Ｄ）
に示した第１クロック信号（ＣＬＫＹ）が”ハイ”であ
って図５（Ｃ）に示した第１クロック信号（ＣＬＫＸ）
が”ロー”であるとき、ＮＭＯＳトランジスタ（ＮＭ９
２）はコンデンサー型ＮＭＯＳトランジスタ（Ｙ９１）
から出力される電圧（２ＶＤＤ）によりオンされるた
め、前記コンデンサー型ＮＭＯＳトランジスタ（Ｘ９
１）はＮＭＯＳトランジスタ（ＮＭ９２）を介して電源
端子電圧（ＶＤＤ）のレベルにフリーチャージされる。
このとき、図５（Ａ）に示した一方の外部クロック信号
（ｐｈａｓｅｘ）は”ハイ”に供給され、よってＮＭＯ
Ｓトランジスタ（ＮＭ９５）がオンされるため、図５
（Ｅ）に示した一方の第２クロック信号（２ＣＬＫＸ）
は０Ｖに出力される。
手段及び図５（Ａ）〜（Ｆ）のタイミング図を参照し、
各第２クロック信号（２ＣＬＫＸ）、（２ＣＬＫＹ）の
発生過程を説明する。即ち、初期状態でＮＭＯＳトラン
ジスタ（ＮＭ９１）によりコンデンサー型ＮＭＯＳトラ
ンジスタ（Ｘ９１）がフリーチャージされ、図５（Ｄ）
に示した第１クロック信号（ＣＬＫＹ）が”ハイ”であ
って図５（Ｃ）に示した第１クロック信号（ＣＬＫＸ）
が”ロー”であるとき、ＮＭＯＳトランジスタ（ＮＭ９
２）はコンデンサー型ＮＭＯＳトランジスタ（Ｙ９１）
から出力される電圧（２ＶＤＤ）によりオンされるた
め、前記コンデンサー型ＮＭＯＳトランジスタ（Ｘ９
１）はＮＭＯＳトランジスタ（ＮＭ９２）を介して電源
端子電圧（ＶＤＤ）のレベルにフリーチャージされる。
このとき、図５（Ａ）に示した一方の外部クロック信号
（ｐｈａｓｅｘ）は”ハイ”に供給され、よってＮＭＯ
Ｓトランジスタ（ＮＭ９５）がオンされるため、図５
（Ｅ）に示した一方の第２クロック信号（２ＣＬＫＸ）
は０Ｖに出力される。
【００２９】次のステップで、前記第１クロック信号
（ＣＬＫＹ）は”ロー”に遷移され前記ＮＭＯＳトラン
ジスタ（ＮＭ９２）がオフされ、前記第１クロック信号
（ＣＬＫＸ）は”ハイ”に遷移され前記コンデンサー型
ＮＭＯＳトランジスタ（Ｘ９１）の出力電圧が２ＶＤＤ
にポンピングされ、該２ＶＤＤによりＮＭＯＳトランジ
スタ（ＮＭ９３）がオンされて前記コンデンサー型ＮＭ
ＯＳトランジスタ（Ｙ９１）がＶＤＤにフリーチャージ
される。これにより、前記ＮＭＯＳトランジスタ（ＮＭ
９３）のドレインにはＶＤＤが供給され、ゲートには２
ＶＤＤが供給されてドレイン電圧に比べＶＤＤ程度高い
電圧がゲートに供給されるため、前記ＮＭＯＳトランジ
スタ（ＮＭ９３）のスレッシュホールド電圧（Ｖｔｈ）
程度の電圧降下を抑制しつつ、前記コンデンサー型ＮＭ
ＯＳトランジスタ（Ｙ９１）をＶＤＤレベルにフリーチ
ャージさせることができる。このように前記クロック信
号（ＣＬＫＸ）が”ハイ”であるとき、クロック信号
（ｐｈａｓｅｘ）は”ロー”であるため、前記ＮＭＯＳ
トランジスタ（ＮＭ９５）がオフされて接地端子（Ｖｓ
ｓ）へのミューティング（ｍｕｔｉｎｇ）経路が遮断さ
れ、前記コンデンサー型ＮＭＯＳトランジスタ（Ｘ９
１）で２ＶＤＤレベルにポンピングされた電圧が、ＰＭ
ＯＳ（ＰＭ９１）トランジスタを介して第２クロック信
号（２ＣＬＫＸ）の出力端子に出力される。即ち、第２
クロック信号（２ＣＬＫＸ）が２ＶＤＤレベルに出力さ
れる。
（ＣＬＫＹ）は”ロー”に遷移され前記ＮＭＯＳトラン
ジスタ（ＮＭ９２）がオフされ、前記第１クロック信号
（ＣＬＫＸ）は”ハイ”に遷移され前記コンデンサー型
ＮＭＯＳトランジスタ（Ｘ９１）の出力電圧が２ＶＤＤ
にポンピングされ、該２ＶＤＤによりＮＭＯＳトランジ
スタ（ＮＭ９３）がオンされて前記コンデンサー型ＮＭ
ＯＳトランジスタ（Ｙ９１）がＶＤＤにフリーチャージ
される。これにより、前記ＮＭＯＳトランジスタ（ＮＭ
９３）のドレインにはＶＤＤが供給され、ゲートには２
ＶＤＤが供給されてドレイン電圧に比べＶＤＤ程度高い
電圧がゲートに供給されるため、前記ＮＭＯＳトランジ
スタ（ＮＭ９３）のスレッシュホールド電圧（Ｖｔｈ）
程度の電圧降下を抑制しつつ、前記コンデンサー型ＮＭ
ＯＳトランジスタ（Ｙ９１）をＶＤＤレベルにフリーチ
ャージさせることができる。このように前記クロック信
号（ＣＬＫＸ）が”ハイ”であるとき、クロック信号
（ｐｈａｓｅｘ）は”ロー”であるため、前記ＮＭＯＳ
トランジスタ（ＮＭ９５）がオフされて接地端子（Ｖｓ
ｓ）へのミューティング（ｍｕｔｉｎｇ）経路が遮断さ
れ、前記コンデンサー型ＮＭＯＳトランジスタ（Ｘ９
１）で２ＶＤＤレベルにポンピングされた電圧が、ＰＭ
ＯＳ（ＰＭ９１）トランジスタを介して第２クロック信
号（２ＣＬＫＸ）の出力端子に出力される。即ち、第２
クロック信号（２ＣＬＫＸ）が２ＶＤＤレベルに出力さ
れる。
【００３０】結局、前記のような過程を経て、図５
（Ｅ）に示したような２ＶＤＤレベルにポンピングされ
た第２クロック信号（２ＣＬＫＸ）が出力され、同一動
作原理により、図５（Ｆ）に示したような同一レベル
（２ＶＤＤ）の第２クロック信号（２ＣＬＫＹ）が出力
される。そして、前記のように生成された各第１及び第
２クロック信号を利用し、ポンピングされた出力電圧
（ＶＯＵＴ）を発生する過程を図３及び図６（Ａ）〜
（Ｄ）を参照して説明する。
（Ｅ）に示したような２ＶＤＤレベルにポンピングされ
た第２クロック信号（２ＣＬＫＸ）が出力され、同一動
作原理により、図５（Ｆ）に示したような同一レベル
（２ＶＤＤ）の第２クロック信号（２ＣＬＫＹ）が出力
される。そして、前記のように生成された各第１及び第
２クロック信号を利用し、ポンピングされた出力電圧
（ＶＯＵＴ）を発生する過程を図３及び図６（Ａ）〜
（Ｄ）を参照して説明する。
【００３１】即ち、図６（Ａ）に示した一方の第１クロ
ック信号（ＣＬＫＸ）が”ロー”に供給され、図６
（Ｂ）に示した他方の第１クロック信号（ＣＬＫＹ）
が”ハイ”に供給されると、コンデンサー（Ｙ５１）は
以前のステップでＶＤＤレベルにフリーチャージされた
状態で、再びＶＤＤレベルの電圧が印加される結果にな
り、これから２ＶＤＤレベルにポンピングされた電圧が
出力される。
ック信号（ＣＬＫＸ）が”ロー”に供給され、図６
（Ｂ）に示した他方の第１クロック信号（ＣＬＫＹ）
が”ハイ”に供給されると、コンデンサー（Ｙ５１）は
以前のステップでＶＤＤレベルにフリーチャージされた
状態で、再びＶＤＤレベルの電圧が印加される結果にな
り、これから２ＶＤＤレベルにポンピングされた電圧が
出力される。
【００３２】従って、前記ＮＭＯＳトランジスタ（ＮＭ
５２）のドレインには電源端子電圧（ＶＤＤ）が供給さ
れるがゲートには前記コンデンサー（Ｙ５１）から２Ｖ
ＤＤレベルの電圧が供給されるため、前記ＮＭＯＳトラ
ンジスタ（ＮＭ５２）のスレッシュホールド電圧（Ｖｔ
ｈ）程度の電圧降下を抑制しつつ、前記コンデンサー
（Ｘ５１）をＶＤＤレベルにフリーチャージすることが
できる。このとき、図２（Ｃ）に示した第２クロック信
号（２ＣＬＫＸ）は”ハイ”であり、そのレベルは上述
したように電源端子電圧（ＶＤＤ）レベルの２倍に該当
する２ＶＤＤである。
５２）のドレインには電源端子電圧（ＶＤＤ）が供給さ
れるがゲートには前記コンデンサー（Ｙ５１）から２Ｖ
ＤＤレベルの電圧が供給されるため、前記ＮＭＯＳトラ
ンジスタ（ＮＭ５２）のスレッシュホールド電圧（Ｖｔ
ｈ）程度の電圧降下を抑制しつつ、前記コンデンサー
（Ｘ５１）をＶＤＤレベルにフリーチャージすることが
できる。このとき、図２（Ｃ）に示した第２クロック信
号（２ＣＬＫＸ）は”ハイ”であり、そのレベルは上述
したように電源端子電圧（ＶＤＤ）レベルの２倍に該当
する２ＶＤＤである。
【００３３】次いで、コンデンサー（Ｙ５４）がそれ以
前のステップでＶＤＤレベルにフリーチャージされた状
態で、前記第２クロック信号（２ＣＬＫＹ）により再び
３ＶＤＤレベルにポンピングされて伝送用ＮＭＯＳトラ
ンジスタ（ＴＹ５１）のゲートに供給される。よって、
前記ＮＭＯＳトランジスタ（ＴＹ５１）のゲート電圧が
ドレイン電圧よりＶＤＤレベル程度高く、前記コンデン
サー（Ｙ５１）からポンピングされた２ＶＤＤレベルの
電圧を次のステージに伝達するとき、Ｖｔｈ程度の電圧
降下を抑制しつつ伝達することができる。
前のステップでＶＤＤレベルにフリーチャージされた状
態で、前記第２クロック信号（２ＣＬＫＹ）により再び
３ＶＤＤレベルにポンピングされて伝送用ＮＭＯＳトラ
ンジスタ（ＴＹ５１）のゲートに供給される。よって、
前記ＮＭＯＳトランジスタ（ＴＹ５１）のゲート電圧が
ドレイン電圧よりＶＤＤレベル程度高く、前記コンデン
サー（Ｙ５１）からポンピングされた２ＶＤＤレベルの
電圧を次のステージに伝達するとき、Ｖｔｈ程度の電圧
降下を抑制しつつ伝達することができる。
【００３４】このとき、ＮＭＯＳトランジスタ（ＮＭ５
５）は前記コンデンサー（Ｙ５１）から出力される２Ｖ
ＤＤレベルの電圧によりオンされるため、該ＮＭＯＳト
ランジスタ（ＮＭ５５）を介して前記コンデンサー（Ｘ
５１）の出力電圧（ＶＤＤ）がコンデンサー（Ｘ５４）
に伝達される。このとき、前記一方の第２クロック信号
（２ＣＬＫＸ）は”ロー”であるため、前記ＮＭＯＳト
ランジスタ（ＮＭ５５）を通して供給される出力電圧
（ＶＤＤ）にフリーチャージされる。
５）は前記コンデンサー（Ｙ５１）から出力される２Ｖ
ＤＤレベルの電圧によりオンされるため、該ＮＭＯＳト
ランジスタ（ＮＭ５５）を介して前記コンデンサー（Ｘ
５１）の出力電圧（ＶＤＤ）がコンデンサー（Ｘ５４）
に伝達される。このとき、前記一方の第２クロック信号
（２ＣＬＫＸ）は”ロー”であるため、前記ＮＭＯＳト
ランジスタ（ＮＭ５５）を通して供給される出力電圧
（ＶＤＤ）にフリーチャージされる。
【００３５】次いで、図６（Ａ）に示した前記一方の第
１クロック信号（ＣＬＫＸ）が”ハイ”に遷移され、図
６（Ｂ）に示した他方の第１クロック信号（ＣＬＫＹ）
が”ロー”に遷移されると、前記コンデンサー（Ｘ５
１）が以前のステップでＶＤＤレベルにフリーチャージ
された状態で前記第１クロック信号（ＣＬＫＸ）により
２ＶＤＤレベルにポンピングされるため、前記ＮＭＯＳ
トランジスタ（ＮＭ５３）のゲートに２ＶＤＤレベルが
供給される。これにより、前記ＮＭＯＳトランジスタ
（ＮＭ５３）のゲート電圧がドレイン電圧よりＶＤＤレ
ベル程度高くなるため、電源端子電圧（ＶＤＤ）を前記
コンデンサー（Ｙ５１）の出力端に伝達するときＶｔｈ
程度の電圧降下を抑制しつつ伝達することができる。こ
のとき、前記他方の第２クロック信号（２ＣＬＫＹ）は
２ＶＤＤレベルの”ハイ”状態を維持する。
１クロック信号（ＣＬＫＸ）が”ハイ”に遷移され、図
６（Ｂ）に示した他方の第１クロック信号（ＣＬＫＹ）
が”ロー”に遷移されると、前記コンデンサー（Ｘ５
１）が以前のステップでＶＤＤレベルにフリーチャージ
された状態で前記第１クロック信号（ＣＬＫＸ）により
２ＶＤＤレベルにポンピングされるため、前記ＮＭＯＳ
トランジスタ（ＮＭ５３）のゲートに２ＶＤＤレベルが
供給される。これにより、前記ＮＭＯＳトランジスタ
（ＮＭ５３）のゲート電圧がドレイン電圧よりＶＤＤレ
ベル程度高くなるため、電源端子電圧（ＶＤＤ）を前記
コンデンサー（Ｙ５１）の出力端に伝達するときＶｔｈ
程度の電圧降下を抑制しつつ伝達することができる。こ
のとき、前記他方の第２クロック信号（２ＣＬＫＹ）は
２ＶＤＤレベルの”ハイ”状態を維持する。
【００３６】次いで、前記コンデンサー（Ｘ５４）がそ
れ以前のステップでＶＤＤレベルにフリーチャージされ
た状態で一方の第２クロック信号（２ＣＬＫＸ）により
再び３ＶＤＤレベルにポンピングされ、前記伝送用ＮＭ
ＯＳトランジスタ（ＴＸ５１）のゲートに伝達される。
従って、前記ＮＭＯＳトランジスタ（ＴＸ５１）のゲー
ト電圧がドレイン電圧よりＶＤＤレベル程度高くなるた
め、前記コンデンサー（Ｘ５１）でポンピングされた２
ＶＤＤレベルの電圧を次のステージに伝達するときＶｔ
ｈ程度の電圧降下を抑制しつつ伝達することができる。
れ以前のステップでＶＤＤレベルにフリーチャージされ
た状態で一方の第２クロック信号（２ＣＬＫＸ）により
再び３ＶＤＤレベルにポンピングされ、前記伝送用ＮＭ
ＯＳトランジスタ（ＴＸ５１）のゲートに伝達される。
従って、前記ＮＭＯＳトランジスタ（ＴＸ５１）のゲー
ト電圧がドレイン電圧よりＶＤＤレベル程度高くなるた
め、前記コンデンサー（Ｘ５１）でポンピングされた２
ＶＤＤレベルの電圧を次のステージに伝達するときＶｔ
ｈ程度の電圧降下を抑制しつつ伝達することができる。
【００３７】このとき、ＮＭＯＳトランジスタ（ＮＭ５
６）は前記コンデンサー（Ｘ５１）で２ＶＤＤレベルに
ポンピングされて出力される電圧によりオンされるた
め、前記コンデンサー（Ｙ５１）から出力されるＶＤＤ
レベルの電圧が前記ＮＭＯＳトランジスタ（ＮＭ５６）
を介してコンデンサー（Ｙ５４）に供給され、よって該
コンデンサー（Ｙ５４）がＶＤＤレベルにフリーチャー
ジされる。
６）は前記コンデンサー（Ｘ５１）で２ＶＤＤレベルに
ポンピングされて出力される電圧によりオンされるた
め、前記コンデンサー（Ｙ５１）から出力されるＶＤＤ
レベルの電圧が前記ＮＭＯＳトランジスタ（ＮＭ５６）
を介してコンデンサー（Ｙ５４）に供給され、よって該
コンデンサー（Ｙ５４）がＶＤＤレベルにフリーチャー
ジされる。
【００３８】結局、上述したように、第１チャージポン
ピング部（５１）は一方の第１クロック信号（ＣＬＫ
Ｘ）が”ロー”で他方の第１クロック信号（ＣＬＫＹ）
が”ハイ”であるとき、コンデンサー（Ｙ５１）を通し
てＶＤＤを２ＶＤＤレベルにポンピングし伝送用ＮＭＯ
Ｓトランジスタ（ＴＹ５１）を通して第２チャージポン
ピング部（５２）側に伝送し、このとき、コンデンサー
（Ｘ５４）にはＶＤＤがフリーチャージされる。又、一
方の第１クロック信号（ＣＬＫＸ）が”ハイ”で他方の
第１クロック信号（ＣＬＫＹ）が”ロー”であるとき
も、コンデンサー（Ｘ５１）を通してＶＤＤを２ＶＤＤ
にポンピングし伝送用ＮＭＯＳトランジスタ（ＴＸ５
１）を通して第２チャージポンピング部（５２）側に伝
送し、このとき、コンデンサー（Ｙ５４）にはＶＤＤが
フリーチャージされる。
ピング部（５１）は一方の第１クロック信号（ＣＬＫ
Ｘ）が”ロー”で他方の第１クロック信号（ＣＬＫＹ）
が”ハイ”であるとき、コンデンサー（Ｙ５１）を通し
てＶＤＤを２ＶＤＤレベルにポンピングし伝送用ＮＭＯ
Ｓトランジスタ（ＴＹ５１）を通して第２チャージポン
ピング部（５２）側に伝送し、このとき、コンデンサー
（Ｘ５４）にはＶＤＤがフリーチャージされる。又、一
方の第１クロック信号（ＣＬＫＸ）が”ハイ”で他方の
第１クロック信号（ＣＬＫＹ）が”ロー”であるとき
も、コンデンサー（Ｘ５１）を通してＶＤＤを２ＶＤＤ
にポンピングし伝送用ＮＭＯＳトランジスタ（ＴＸ５
１）を通して第２チャージポンピング部（５２）側に伝
送し、このとき、コンデンサー（Ｙ５４）にはＶＤＤが
フリーチャージされる。
【００３９】これと同様に、第２チャージポンピング部
（５２）は前記第１チャージポンピング部（５１）から
２ＶＤＤレベルにポンピングされた出力を受け３ＶＤＤ
レベルにポンピングして出力し、第３チャージポンピン
グ部（５３）は前記第２チャージポンピング部（５２）
から３ＶＤＤレベルにポンピングされた出力を受け４Ｖ
ＤＤレベルにポンピングして、一方の第１クロック信号
（ＣＬＫＸ）が”ハイ”で他方の第１クロック信号（Ｃ
ＬＫＹ）が”ロー”であるときは伝送用ＮＭＯＳトラン
ジスタ（ＴＸ５３）を通して出力端子（ＶＯＵＴ）に出
力し、反対に、一方の第１クロック信号（ＣＬＫＸ）
が”ロー”で他方の第１クロック信号（ＣＬＫＹ）が”
ハイ”であるときは伝送用ＮＭＯＳトランジスタ（ＴＹ
５３）を通して出力端子（ＶＯＵＴ）に出力するため、
該出力端子（ＶＯＵＴ）は常に４ＶＤＤレベルにポンピ
ングされた電圧が供給される。
（５２）は前記第１チャージポンピング部（５１）から
２ＶＤＤレベルにポンピングされた出力を受け３ＶＤＤ
レベルにポンピングして出力し、第３チャージポンピン
グ部（５３）は前記第２チャージポンピング部（５２）
から３ＶＤＤレベルにポンピングされた出力を受け４Ｖ
ＤＤレベルにポンピングして、一方の第１クロック信号
（ＣＬＫＸ）が”ハイ”で他方の第１クロック信号（Ｃ
ＬＫＹ）が”ロー”であるときは伝送用ＮＭＯＳトラン
ジスタ（ＴＸ５３）を通して出力端子（ＶＯＵＴ）に出
力し、反対に、一方の第１クロック信号（ＣＬＫＸ）
が”ロー”で他方の第１クロック信号（ＣＬＫＹ）が”
ハイ”であるときは伝送用ＮＭＯＳトランジスタ（ＴＹ
５３）を通して出力端子（ＶＯＵＴ）に出力するため、
該出力端子（ＶＯＵＴ）は常に４ＶＤＤレベルにポンピ
ングされた電圧が供給される。
【００４０】即ち、前記各コンデンサー（Ｘ５１）、
（Ｙ５２）、（Ｘ５３）は前記一方の第１クロック信号
（ＣＬＫＸ）により同時のタイミングにフリーチャージ
された電圧を１レベル（ＶＤＤ）高い電圧にポンピング
し、前記各コンデンサー（Ｙ５１）、（Ｘ５２）、（Ｙ
５３）は前記他方の第１クロック信号（ＣＬＫＹ）によ
り同時のタイミングにフリーチャージされた電圧を１レ
ベル（ＶＤＤ）高い電圧にポンピングする。
（Ｙ５２）、（Ｘ５３）は前記一方の第１クロック信号
（ＣＬＫＸ）により同時のタイミングにフリーチャージ
された電圧を１レベル（ＶＤＤ）高い電圧にポンピング
し、前記各コンデンサー（Ｙ５１）、（Ｘ５２）、（Ｙ
５３）は前記他方の第１クロック信号（ＣＬＫＹ）によ
り同時のタイミングにフリーチャージされた電圧を１レ
ベル（ＶＤＤ）高い電圧にポンピングする。
【００４１】例えば、一方の第１クロック信号（ＣＬＫ
Ｘ）が”ロー”で、他方の第１クロック信号（ＣＬＫ
Ｙ）が”ハイ”であるとき、コンデンサー（Ｘ５１）は
ＶＤＤレベルにフリーチャージされ、コンデンサー（Ｙ
５２）は以前のステップでポンピングされた２ＶＤＤに
フリーチャージされ、コンデンサー（Ｘ５３）は以前の
ステップでポンピングされた３ＶＤＤにフリーチャージ
される。これと同時に、コンデンサー（Ｙ５１）は以前
のステップでフリーチャージされたＶＤＤを２ＶＤＤに
ポンピングし、コンデンサー（Ｘ５２）は以前のステッ
プでフリーチャージされた２ＶＤＤを３ＶＤＤにポンピ
ングし、コンデンサー（Ｙ５３）は以前のステップでフ
リーチャージされた３ＶＤＤを４ＶＤＤにポンピングす
る。
Ｘ）が”ロー”で、他方の第１クロック信号（ＣＬＫ
Ｙ）が”ハイ”であるとき、コンデンサー（Ｘ５１）は
ＶＤＤレベルにフリーチャージされ、コンデンサー（Ｙ
５２）は以前のステップでポンピングされた２ＶＤＤに
フリーチャージされ、コンデンサー（Ｘ５３）は以前の
ステップでポンピングされた３ＶＤＤにフリーチャージ
される。これと同時に、コンデンサー（Ｙ５１）は以前
のステップでフリーチャージされたＶＤＤを２ＶＤＤに
ポンピングし、コンデンサー（Ｘ５２）は以前のステッ
プでフリーチャージされた２ＶＤＤを３ＶＤＤにポンピ
ングし、コンデンサー（Ｙ５３）は以前のステップでフ
リーチャージされた３ＶＤＤを４ＶＤＤにポンピングす
る。
【００４２】このとき、各伝送用ＮＭＯＳトランジスタ
（ＴＹ５１）（ＴＸ５２）（ＴＸ５３）が充分にオンさ
れるため、Ｖｔｈ程度の電圧降下を抑制しつつ前記ポン
ピングされた４ＶＤＤをそのまま出力端子（ＶＯＵＴ）
に伝達する。上述したように、各伝送用ＮＭＯＳトラン
ジスタ（ＴＸ５１−ＴＸ５３）、（ＴＹ５１−ＴＹ５
３）の各ゲート電圧は、ポンピングされた電圧を伝達す
るとき、ドレイン電圧よりＶＤＤレベル程度高いため、
Ｖｔｈ電圧降下を抑制しつつポンピングされたレベルの
電圧をそのまま次の段に伝送することができる。
（ＴＹ５１）（ＴＸ５２）（ＴＸ５３）が充分にオンさ
れるため、Ｖｔｈ程度の電圧降下を抑制しつつ前記ポン
ピングされた４ＶＤＤをそのまま出力端子（ＶＯＵＴ）
に伝達する。上述したように、各伝送用ＮＭＯＳトラン
ジスタ（ＴＸ５１−ＴＸ５３）、（ＴＹ５１−ＴＹ５
３）の各ゲート電圧は、ポンピングされた電圧を伝達す
るとき、ドレイン電圧よりＶＤＤレベル程度高いため、
Ｖｔｈ電圧降下を抑制しつつポンピングされたレベルの
電圧をそのまま次の段に伝送することができる。
【図面の簡単な説明】
【図１】本発明に係る第１クロック信号生成手段の回路
図である。
図である。
【図２】本発明に係る第２クロック信号生成手段の構成
を示した回路図。
を示した回路図。
【図３】本発明に係るブートストラップチャージポンプ
の構成を示した回路図。
の構成を示した回路図。
【図４】第１クロック信号生成手段の第１クロック信号
の波形を示した波形図。
の波形を示した波形図。
【図５】第２クロック信号生成手段の各部の波形を示し
た波形図。
た波形図。
【図６】本発明に係るブートストラップチャージポンプ
回路に適用される各クロック信号を示した波形図。
回路に適用される各クロック信号を示した波形図。
【図７】従来のチャージポンプ回路の一例の構成を示し
た回路図。
た回路図。
【図８】前記従来チャージポンプ回路の各クロック信号
の波形を示した波形図。
の波形を示した波形図。
【図９】従来のチャージポンプの別の例の構成を示した
回路図。
回路図。
【図10】前記従来の別の例の各クロック信号の波形を示
した波形図。
した波形図。
５０ フリーチャージ電圧出力部 ５１ 第１チャージポンプ部 ５２ 第２チャージポンピング部 ５３ 第３チャージポンピング部 ＮＭ５１−ＮＭ６０ トランジスタ ＴＸ５１−ＴＸ６０ トランジスタ ＴＹ５１−ＴＹ６０ ＮＭＯＳトランジスタ Ｘ５１−Ｘ５６ コンデンサー Ｙ５１−Ｙ６０ コンデンサー ＣＬＫＸ 一方の第１クロック信号 ＣＬＫＹ 他方の第１クロック信号 ２ＣＬＫＸ 一方の第２クロック信号 ２ＣＬＫＹ 他方の第２クロック信号 ｐｈａｓｅｘ 一方の外部クロック信号 ｐｈａｓｅｙ 他方の外部クロック信号 Ｉ１〜Ｉ８ インバータ
Claims (5)
- 【請求項１】相互に重畳が防止して出力される第１クロ
ック信号（ＣＬＫＸ）、（ＣＬＫＹ）を生成する第１ク
ロック信号生成手段と、 前記第１クロック信号（ＣＬＫＸ）、（ＣＬＫＹ）と同
様な位相及び２倍のレベルを有する第２クロック信号
（２ＣＬＫＸ）、（２ＣＬＫＹ）を生成する第２クロッ
ク信号生成手段と、 フリーチャージ用の電圧（ＶＤＤ）を出力するフリーチ
ャージ電圧出力部（５０）と、 前記フリーチャージ電圧出力時の電圧降下を抑制する電
圧（２ＶＤＤ）を前記フリーチャージ電圧出力部（５
０）に出力しつつ該フリーチャージ電圧出力部（５０）
からフリーチャージ電圧を供給され、かつ、前記第１及
び第２クロック信号（ＣＬＫＸ，２ＣＬＫＸ）、（ＣＬ
ＫＹ，２ＣＬＫＹ）を利用して一方側がフリーチャージ
されるとき他方側はそれ以前にフリーチャージされた電
圧を１段階高い電圧にポンピングして出力する動作を交
互に行うと共に、一方側でポンピングされた電圧を他方
側の伝送用トランジスタのゲートに伝送するチャージポ
ンピング部（５１）と、 を含んで構成されることを特徴とするブートストラップ
チャージポンプ回路。 - 【請求項２】前記チャージポンピング部（５１）と同一
構成のチャージポンピング部が複数個従属的に接続され
構成されることを特徴とする請求項１記載のブートスト
ラップチャージポンプ回路。 - 【請求項３】前記第２クロック信号生成手段は、 初期状態でフリーチャージ電圧を出力すると共に第１ポ
ンプ（９２Ｘ）及び第２ポンプ（９２Ｙ）によりポンピ
ングされた電圧を用いて電圧降下を抑制しつつ前記第２
ポンプ（９２Ｙ）及び第１ポンプ（９２Ｘ）にフリーチ
ャージ用の電源端子電圧（ＶＤＤ）を供給するフリーチ
ャージ電圧出力部（９１）と、 前記一方の第１クロック信号（ＣＬＫＸ）のロジック状
態により１回はフリーチャージされ、次回には該フリー
チャージされた電圧をポンピングして１レベル上昇させ
る第１ポンプ（９２Ｘ）と、 前記他方の第１クロック信号（ＣＬＫＹ）のロジック状
態により１回はフリーチャージされ、次回には該フリー
チャージされた電圧をポンピングして１レベル上昇させ
る第２ポンプ（９２Ｙ）と、 第１外部クロック信号（ｐｈａｓｅｘ）により前記第１
ポンプ（９２Ｘ）でポンピングされた電圧をクロック端
子（２ＣＬＫＸ）に伝達する第１クロック信号伝達部
（９３Ｘ）と、 第２外部クロック信号（ｐｈａｓｅｙ）により前記第２
ポンプ（９２Ｙ）でポンピングされた電圧をクロック端
子（２ＣＬＫＹ）に伝達する第２クロック信号伝達部
（９３Ｙ）と、から構成されることを特徴とする請求項
１または請求項２に記載のブートストラップチャージポ
ンプ回路。 - 【請求項４】前記第１クロック信号生成手段は、 入力端子にクロック信号端子（ｐｈａｓｅｘ）とインバ
ータ（Ｉ８）の出力端子とがＮＯＲゲート（ＮＯＲ１）
に接続され、 該ＮＯＲゲート（ＮＯＲ１）の出力端子が各インバータ
（Ｉ１）、（Ｉ２）を介してクロック信号出力端子（Ｃ
ＬＫＸ）に接続され、 該クロック信号出力端子（ＣＬＫＸ）の接続点が再び各
インバータ（Ｉ３）、（Ｉ４）を通ってクロック信号端
子（ｐｈａｓｅｙ）と一緒に接ＮＯＲゲート（ＮＯＲ
２）に接続され、 該ＮＯＲゲート（ＮＯＲ２）の出力端子が各インバータ
（Ｉ５）、（Ｉ６）を通ってクロック信号出力端子（Ｃ
ＬＫＹ）に接続され、 該接続点が再びインバータ（Ｉ７）を通って前記インバ
ータ（Ｉ８）の入力端子に接続されて構成されたことを
特徴とする請求項１〜請求項３のいずれか１つに記載の
ブートストラップチャージポンプ回路。 - 【請求項５】前記チャージポンピング部（５１）は、 前記フリーチャージ電圧出力部（５０）の出力電圧によ
りフリーチャージされた後、該フリーチャージされた電
圧を前記第１クロック信号（ＣＬＫＸ）、（ＣＬＫＹ）
によりポンピングし１レベル上昇させる動作を交互に遂
行する各コンデンサー（Ｘ５１）、（Ｙ５１）と、 前記フリーチャージ電圧出力部（５０）から出力された
フリーチャージ用の電圧（ＶＤＤ）を、前記コンデンサ
ー（Ｘ５１）、（Ｙ５１）によりポンピングされた電圧
を利用して電圧（Ｖｔｈ）降下を抑制しつつ、前記各コ
ンデンサー（Ｙ５１）、（Ｘ５１）に供給する各トラン
ジスタ（ＮＭ５５）、（ＮＭ５６）と、 前記各トランジスタ（ＮＭ５５）、（ＮＭ５６）の出力
電圧によりフリーチャージされた後、前記第２クロック
信号（２ＣＬＫＸ）、（２ＣＬＫＹ）に該フリーチャー
ジされた電圧を夫々ポンピングし、前記各コンデンサー
（Ｘ５１）、（Ｙ５１）でポンピングされた電圧よりも
１レベル高い電圧を交互に出力するコンデンサー（Ｘ５
４）、（Ｙ５４）と、 前記各コンデンサー（Ｘ５１）、（Ｙ５１）でポンピン
グされた電圧を、前記コンデンサー（Ｘ５４）、（Ｙ５
４）でポンピングされた電圧を利用して電圧降下を抑制
しつつ供給するトランジスタ（ＴＸ５１），（ＴＹ５
１）と、 から構成されたことを特徴とする請求項１記載のブート
ストラップチャージポンプ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970006246A KR100243004B1 (ko) | 1997-02-27 | 1997-02-27 | 부트스트랩 챠지 펌프회로 |
| KR6246/1997 | 1997-02-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10312696A true JPH10312696A (ja) | 1998-11-24 |
| JP3194138B2 JP3194138B2 (ja) | 2001-07-30 |
Family
ID=19498192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4331498A Expired - Fee Related JP3194138B2 (ja) | 1997-02-27 | 1998-02-25 | ブートストラップチャージポンプ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5943226A (ja) |
| JP (1) | JP3194138B2 (ja) |
| KR (1) | KR100243004B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012069197A (ja) * | 2010-09-22 | 2012-04-05 | Toshiba Corp | 半導体装置 |
Families Citing this family (52)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100466198B1 (ko) * | 1997-12-12 | 2005-04-08 | 주식회사 하이닉스반도체 | 승압회로 |
| KR100576504B1 (ko) * | 1999-06-23 | 2006-05-09 | 주식회사 하이닉스반도체 | 챠지펌프 회로 |
| JP3910765B2 (ja) * | 1999-09-08 | 2007-04-25 | 株式会社東芝 | 電圧発生回路及びこれを用いた電圧転送回路 |
| US6801076B1 (en) | 2000-04-28 | 2004-10-05 | Micron Technology, Inc. | High output high efficiency low voltage charge pump |
| US6833752B2 (en) * | 2000-04-28 | 2004-12-21 | Micron Technology, Inc. | High output high efficiency low voltage charge pump |
| KR100347144B1 (ko) * | 2000-05-02 | 2002-08-03 | 주식회사 하이닉스반도체 | 고전압 발생회로 |
| US6385065B1 (en) * | 2000-09-14 | 2002-05-07 | Fairchild Semiconductor Corporation | Low voltage charge pump employing distributed charge boosting |
| US6501325B1 (en) * | 2001-01-18 | 2002-12-31 | Cypress Semiconductor Corp. | Low voltage supply higher efficiency cross-coupled high voltage charge pumps |
| US7023259B1 (en) * | 2001-02-26 | 2006-04-04 | Cypress Semiconductor Corp. | High voltage switch with no latch-up hazards |
| US6646493B2 (en) | 2001-08-14 | 2003-11-11 | Micron Technology, Inc. | Voltage charge pump with circuit to prevent pass device latch-up |
| US6577552B2 (en) | 2001-08-30 | 2003-06-10 | Micron Technology, Inc. | Apparatus and method for generating an oscillating signal |
| WO2003071373A1 (en) * | 2002-02-22 | 2003-08-28 | Mitsubishi Denki Kabushiki Kaisha | Voltage generation circuit |
| CN1306690C (zh) * | 2003-07-30 | 2007-03-21 | 百利通电子(上海)有限公司 | 一种可对正负极分别充电的双电压电荷泵及其控制电路 |
| JP4557577B2 (ja) * | 2004-03-26 | 2010-10-06 | 三洋電機株式会社 | チャージポンプ回路 |
| KR100610013B1 (ko) * | 2004-08-23 | 2006-08-09 | 삼성전자주식회사 | 반도체 메모리에 채용하기 적합한 차아지 펌프회로 |
| US7711967B2 (en) * | 2006-01-17 | 2010-05-04 | Broadcom Corporation | Apparatus and method for multi-point detection in power-over ethernet detection mode |
| EP1903653B1 (en) * | 2006-08-31 | 2018-09-26 | Avago Technologies General IP (Singapore) Pte. Ltd. | Over-voltage protection for power and data applications |
| US7936023B1 (en) | 2006-09-26 | 2011-05-03 | Cypress Semiconductor Corporation | High voltage diode |
| US7855592B1 (en) | 2006-09-28 | 2010-12-21 | Cypress Semiconductor Corporation | Charge pump |
| TW200826446A (en) * | 2006-12-08 | 2008-06-16 | Ememory Technology Inc | Two-phase charge pump circuit capable of avoiding body effect |
| CN104282086A (zh) | 2007-01-09 | 2015-01-14 | 功率监视器公司 | 用于智能电路断路器的方法和设备 |
| US8044705B2 (en) * | 2007-08-28 | 2011-10-25 | Sandisk Technologies Inc. | Bottom plate regulation of charge pumps |
| KR100900965B1 (ko) * | 2007-11-05 | 2009-06-08 | 한국전자통신연구원 | 고전압용 씨모스 전하 펌프 |
| WO2009111386A2 (en) | 2008-03-04 | 2009-09-11 | Power Monitors, Inc. | Method and apparatus for a voice-prompted electrical hookup |
| US7969235B2 (en) * | 2008-06-09 | 2011-06-28 | Sandisk Corporation | Self-adaptive multi-stage charge pump |
| US8710907B2 (en) | 2008-06-24 | 2014-04-29 | Sandisk Technologies Inc. | Clock generator circuit for a charge pump |
| US7973592B2 (en) * | 2009-07-21 | 2011-07-05 | Sandisk Corporation | Charge pump with current based regulation |
| US8339183B2 (en) * | 2009-07-24 | 2012-12-25 | Sandisk Technologies Inc. | Charge pump with reduced energy consumption through charge sharing and clock boosting suitable for high voltage word line in flash memories |
| US8773108B2 (en) | 2009-11-10 | 2014-07-08 | Power Monitors, Inc. | System, method, and apparatus for a safe powerline communications instrumentation front-end |
| EP2413105B1 (en) | 2010-07-29 | 2017-07-05 | Power Monitors, Inc. | Method and apparatus for a demand management monitoring system |
| US10060957B2 (en) | 2010-07-29 | 2018-08-28 | Power Monitors, Inc. | Method and apparatus for a cloud-based power quality monitor |
| US8294509B2 (en) | 2010-12-20 | 2012-10-23 | Sandisk Technologies Inc. | Charge pump systems with reduction in inefficiencies due to charge sharing between capacitances |
| US8339185B2 (en) | 2010-12-20 | 2012-12-25 | Sandisk 3D Llc | Charge pump system that dynamically selects number of active stages |
| US8699247B2 (en) | 2011-09-09 | 2014-04-15 | Sandisk Technologies Inc. | Charge pump system dynamically reconfigurable for read and program |
| US8400212B1 (en) | 2011-09-22 | 2013-03-19 | Sandisk Technologies Inc. | High voltage charge pump regulation system with fine step adjustment |
| US8514628B2 (en) | 2011-09-22 | 2013-08-20 | Sandisk Technologies Inc. | Dynamic switching approach to reduce area and power consumption of high voltage charge pumps |
| US8710909B2 (en) | 2012-09-14 | 2014-04-29 | Sandisk Technologies Inc. | Circuits for prevention of reverse leakage in Vth-cancellation charge pumps |
| US8836412B2 (en) | 2013-02-11 | 2014-09-16 | Sandisk 3D Llc | Charge pump with a power-controlled clock buffer to reduce power consumption and output voltage ripple |
| US8981835B2 (en) | 2013-06-18 | 2015-03-17 | Sandisk Technologies Inc. | Efficient voltage doubler |
| US9024680B2 (en) | 2013-06-24 | 2015-05-05 | Sandisk Technologies Inc. | Efficiency for charge pumps with low supply voltages |
| US9077238B2 (en) | 2013-06-25 | 2015-07-07 | SanDisk Technologies, Inc. | Capacitive regulation of charge pumps without refresh operation interruption |
| US9007046B2 (en) | 2013-06-27 | 2015-04-14 | Sandisk Technologies Inc. | Efficient high voltage bias regulation circuit |
| US9083231B2 (en) | 2013-09-30 | 2015-07-14 | Sandisk Technologies Inc. | Amplitude modulation for pass gate to improve charge pump efficiency |
| US9154027B2 (en) | 2013-12-09 | 2015-10-06 | Sandisk Technologies Inc. | Dynamic load matching charge pump for reduced current consumption |
| US9917507B2 (en) | 2015-05-28 | 2018-03-13 | Sandisk Technologies Llc | Dynamic clock period modulation scheme for variable charge pump load currents |
| US9647536B2 (en) | 2015-07-28 | 2017-05-09 | Sandisk Technologies Llc | High voltage generation using low voltage devices |
| US9520776B1 (en) | 2015-09-18 | 2016-12-13 | Sandisk Technologies Llc | Selective body bias for charge pump transfer switches |
| CN110463001B (zh) | 2017-02-16 | 2021-08-20 | 维斯普瑞公司 | 电荷泵系统、设备和方法 |
| US10250133B2 (en) * | 2017-07-18 | 2019-04-02 | Stmicroelectronics International N.V. | Single-stage CMOS-based voltage quadrupler circuit |
| US10439600B1 (en) | 2018-04-27 | 2019-10-08 | Semiconductor Components Industries, Llc | Transceiver methods and systems with pulse generator based on a bootstrap capacitor |
| CN111969844B (zh) * | 2020-08-28 | 2021-11-30 | 聚辰半导体股份有限公司 | 一种自举电荷泵高压电源产生电路 |
| KR102947362B1 (ko) | 2020-11-23 | 2026-04-03 | 삼성전자주식회사 | 멀티플렉서 및 이를 포함하는 반도체 장치 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5126590A (en) * | 1991-06-17 | 1992-06-30 | Micron Technology, Inc. | High efficiency charge pump |
| US5381051A (en) * | 1993-03-08 | 1995-01-10 | Motorola Inc. | High voltage charge pump |
| US5422586A (en) * | 1993-09-10 | 1995-06-06 | Intel Corporation | Apparatus for a two phase bootstrap charge pump |
-
1997
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-
1998
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012069197A (ja) * | 2010-09-22 | 2012-04-05 | Toshiba Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
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