JPH10312964A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH10312964A JPH10312964A JP9122225A JP12222597A JPH10312964A JP H10312964 A JPH10312964 A JP H10312964A JP 9122225 A JP9122225 A JP 9122225A JP 12222597 A JP12222597 A JP 12222597A JP H10312964 A JPH10312964 A JP H10312964A
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- JP
- Japan
- Prior art keywords
- film
- epitaxial layer
- semiconductor substrate
- semiconductor device
- forming
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- Pending
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- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】
【課題】 エピタキシャル層の形成後のリソグラフィー
工程において露光時のアライメントずれを低減すること
ができる半導体装置の製造方法を提供する。 【解決手段】 ｐ型Ｓｉ基板のような半導体基体１上に
ＳｉＯ2 膜２およびＳｉ3 Ｎ4 膜３を順次積層して形成
し、Ｓｉ3 Ｎ4 膜３およびＳｉＯ2 膜２を所定形状にパ
ターニングすることにより、半導体基体１の表面にＳｉ
Ｏ2 膜２およびＳｉ3 Ｎ4 膜３の積層膜からなるアライ
メントマークを形成する。その後、エピタキシャル成長
法により、７００℃以上８００℃以下の温度で、半導体
基体１の露出した表面上にのみ選択的にエピタキシャル
層４を形成する。エピタキシャル層４の形成時の温度を
９００℃以上１１００℃以下、好適には９５０℃以上１
０００℃以下として、半導体基体１の表面に選択的にエ
ピタキシャル層４を形成するとともに、Ｓｉ3 Ｎ4 膜３
上に多結晶Ｓｉ膜４１を堆積してもよい。
工程において露光時のアライメントずれを低減すること
ができる半導体装置の製造方法を提供する。 【解決手段】 ｐ型Ｓｉ基板のような半導体基体１上に
ＳｉＯ2 膜２およびＳｉ3 Ｎ4 膜３を順次積層して形成
し、Ｓｉ3 Ｎ4 膜３およびＳｉＯ2 膜２を所定形状にパ
ターニングすることにより、半導体基体１の表面にＳｉ
Ｏ2 膜２およびＳｉ3 Ｎ4 膜３の積層膜からなるアライ
メントマークを形成する。その後、エピタキシャル成長
法により、７００℃以上８００℃以下の温度で、半導体
基体１の露出した表面上にのみ選択的にエピタキシャル
層４を形成する。エピタキシャル層４の形成時の温度を
９００℃以上１１００℃以下、好適には９５０℃以上１
０００℃以下として、半導体基体１の表面に選択的にエ
ピタキシャル層４を形成するとともに、Ｓｉ3 Ｎ4 膜３
上に多結晶Ｓｉ膜４１を堆積してもよい。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置の製
造方法に関し、特に、半導体基体上にエピタキシャル層
を形成し、このエピタキシャル層を用いて高耐圧のバイ
ポーラ集積回路、高耐圧のＭＯＳ集積回路および高耐圧
のＢｉＣＭＯＳ集積回路などを形成するようにした半導
体装置の製造方法に関する。
造方法に関し、特に、半導体基体上にエピタキシャル層
を形成し、このエピタキシャル層を用いて高耐圧のバイ
ポーラ集積回路、高耐圧のＭＯＳ集積回路および高耐圧
のＢｉＣＭＯＳ集積回路などを形成するようにした半導
体装置の製造方法に関する。
【０００２】
【従来の技術】近年、パーソナルコンピュータの普及
や、家庭用テレビの大型化に伴い、ディスプレイ市場が
急速に拡大している。現在、このディスプレイの分野に
おいては、高精細、高輝度、広視野角、高コントラスト
など優れた視認性を有する陰極線管（ＣＲＴ）ディスプ
レイが最も一般的である。しかし、このＣＲＴディスプ
レイは大画面化に伴って占有面積が増大するという問題
が有るため、液晶ディスプレイ、プロジェクターディス
プレイに加えて、プラズマを用いた新方式によるプラズ
マディスプレイなど薄型化が可能なフラットパネルディ
スプレイが、ＣＲＴディスプレイに代わる次世代ディス
プレイとして期待されている。こうした中、半導体装置
の分野においては、液晶やプラズマを制御するドライバ
トランジスタのように、耐圧が数百Ｖ程度の高耐圧トラ
ンジスタが必要とされている。このような高耐圧トラン
ジスタは、半導体基体上にエピタキシャル層を形成し、
このエピタキシャル層中に拡散層を形成することにより
製造されるのが一般的である。
や、家庭用テレビの大型化に伴い、ディスプレイ市場が
急速に拡大している。現在、このディスプレイの分野に
おいては、高精細、高輝度、広視野角、高コントラスト
など優れた視認性を有する陰極線管（ＣＲＴ）ディスプ
レイが最も一般的である。しかし、このＣＲＴディスプ
レイは大画面化に伴って占有面積が増大するという問題
が有るため、液晶ディスプレイ、プロジェクターディス
プレイに加えて、プラズマを用いた新方式によるプラズ
マディスプレイなど薄型化が可能なフラットパネルディ
スプレイが、ＣＲＴディスプレイに代わる次世代ディス
プレイとして期待されている。こうした中、半導体装置
の分野においては、液晶やプラズマを制御するドライバ
トランジスタのように、耐圧が数百Ｖ程度の高耐圧トラ
ンジスタが必要とされている。このような高耐圧トラン
ジスタは、半導体基体上にエピタキシャル層を形成し、
このエピタキシャル層中に拡散層を形成することにより
製造されるのが一般的である。
【０００３】
【発明が解決しようとする課題】しかしながら、エピタ
キシャル層を用いて高耐圧トランジスタを形成する場
合、トランジスタの高耐圧化に伴って、半導体基体上に
形成されるエピタキシャル層の厚さが増加するため、従
来は、次のような問題を生じていた。
キシャル層を用いて高耐圧トランジスタを形成する場
合、トランジスタの高耐圧化に伴って、半導体基体上に
形成されるエピタキシャル層の厚さが増加するため、従
来は、次のような問題を生じていた。
【０００４】すなわち、通常、このようなトランジスタ
の製造工程は、不純物のイオン注入の際のイオン注入マ
スクや、絶縁膜をエッチングによりパターニングする際
のエッチングマスクとして用いられる所定形状のレジス
トパターンを形成するために、複数のリソグラフィー工
程を有している。このため、各リソグラフィーの工程で
の露光の際に、その都度、フォトマスクやレチクルの位
置合わせ（アライメント）を精密に行う必要がある。そ
こで、従来は、半導体基体をエッチングすることにより
表面に段差部を形成し、この段差部を位置合わせの際の
基準となるアライメントマークとして用いていた。
の製造工程は、不純物のイオン注入の際のイオン注入マ
スクや、絶縁膜をエッチングによりパターニングする際
のエッチングマスクとして用いられる所定形状のレジス
トパターンを形成するために、複数のリソグラフィー工
程を有している。このため、各リソグラフィーの工程で
の露光の際に、その都度、フォトマスクやレチクルの位
置合わせ（アライメント）を精密に行う必要がある。そ
こで、従来は、半導体基体をエッチングすることにより
表面に段差部を形成し、この段差部を位置合わせの際の
基準となるアライメントマークとして用いていた。
【０００５】しかしながら、このように半導体基体をエ
ッチングして表面にアライメントマークの段差部を形成
した場合、この段差部に半導体基体の主表面とは異なっ
た結晶方位が存在するため、この半導体基体上にエピタ
キシャル層を形成すると、アライメントマークの段差部
が、エピタキシャル層の表面に歪んで転写され、エピタ
キシャル層形成後に行われるリソグラフィー工程におい
て、露光時にアライメントずれを起こすという問題があ
った。このアライメントずれは、半導体基体上に形成さ
れるエピタキシャル層の厚さが大きく（例えば、５μｍ
以上）なるほど顕著になるため、エピタキシャル層を用
いて高耐圧トランジスタを形成する場合の重大な問題点
となっている。
ッチングして表面にアライメントマークの段差部を形成
した場合、この段差部に半導体基体の主表面とは異なっ
た結晶方位が存在するため、この半導体基体上にエピタ
キシャル層を形成すると、アライメントマークの段差部
が、エピタキシャル層の表面に歪んで転写され、エピタ
キシャル層形成後に行われるリソグラフィー工程におい
て、露光時にアライメントずれを起こすという問題があ
った。このアライメントずれは、半導体基体上に形成さ
れるエピタキシャル層の厚さが大きく（例えば、５μｍ
以上）なるほど顕著になるため、エピタキシャル層を用
いて高耐圧トランジスタを形成する場合の重大な問題点
となっている。
【０００６】したがって、この発明の目的は、エピタキ
シャル層の形成後のリソグラフィー工程において露光時
のアライメントずれを低減することができる半導体装置
の製造方法を提供することにある。
シャル層の形成後のリソグラフィー工程において露光時
のアライメントずれを低減することができる半導体装置
の製造方法を提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、この発明は、半導体基体上にエピタキシャル層を形
成するようにした半導体装置の製造方法において、半導
体基体上に絶縁膜を形成する工程と、絶縁膜を所定形状
にパターニングすることにより半導体基体の表面に段差
部を形成する工程と、絶縁膜で覆われていない部分の半
導体基体の表面にエピタキシャル層を選択的に形成する
工程とを有することを特徴とするものである。
に、この発明は、半導体基体上にエピタキシャル層を形
成するようにした半導体装置の製造方法において、半導
体基体上に絶縁膜を形成する工程と、絶縁膜を所定形状
にパターニングすることにより半導体基体の表面に段差
部を形成する工程と、絶縁膜で覆われていない部分の半
導体基体の表面にエピタキシャル層を選択的に形成する
工程とを有することを特徴とするものである。
【０００８】この発明の典型的な実施形態においては、
半導体基体としてシリコン基板が用いられる。
半導体基体としてシリコン基板が用いられる。
【０００９】この発明の好適な実施形態においては、絶
縁膜として半導体基体上に形成された二酸化シリコン膜
と、この二酸化シリコン膜上に形成された窒化シリコン
膜との積層膜が用いられる。これは、二酸化シリコン膜
上に窒化シリコン膜を形成することにより、窒化シリコ
ン膜の応力を低減することができるとともに、絶縁膜の
最上層を窒化シリコン膜とすることにより、成長速度の
違いを利用して、半導体基体上にのみ選択的にエピタキ
シャル層を形成することが容易となるからである。
縁膜として半導体基体上に形成された二酸化シリコン膜
と、この二酸化シリコン膜上に形成された窒化シリコン
膜との積層膜が用いられる。これは、二酸化シリコン膜
上に窒化シリコン膜を形成することにより、窒化シリコ
ン膜の応力を低減することができるとともに、絶縁膜の
最上層を窒化シリコン膜とすることにより、成長速度の
違いを利用して、半導体基体上にのみ選択的にエピタキ
シャル層を形成することが容易となるからである。
【００１０】この発明の一実施形態においては、半導体
基体上にエピタキシャル層を形成する際に、絶縁膜上に
膜をほとんど堆積させずに選択エピタキシャル成長を行
う観点から、エピタキシャル層を形成するときの温度
が、例えば７００℃以上８００℃以下に選ばれる。
基体上にエピタキシャル層を形成する際に、絶縁膜上に
膜をほとんど堆積させずに選択エピタキシャル成長を行
う観点から、エピタキシャル層を形成するときの温度
が、例えば７００℃以上８００℃以下に選ばれる。
【００１１】この発明の他の実施形態においては、半導
体基体上にエピタキシャル層を形成する際に、絶縁膜上
に多結晶半導体膜を堆積させることができ、かつ、エピ
タキシャル層の表面にアライメントマークとして認識可
能な段差を形成することができるようにする観点から、
エピタキシャル層を形成するときの温度が、例えば９０
０℃以上１１００℃以下、好適には例えば９５０℃以上
１０００℃以下に選ばれる。
体基体上にエピタキシャル層を形成する際に、絶縁膜上
に多結晶半導体膜を堆積させることができ、かつ、エピ
タキシャル層の表面にアライメントマークとして認識可
能な段差を形成することができるようにする観点から、
エピタキシャル層を形成するときの温度が、例えば９０
０℃以上１１００℃以下、好適には例えば９５０℃以上
１０００℃以下に選ばれる。
【００１２】上述のように構成されたこの発明によれ
ば、半導体基体上に絶縁膜を形成し、この絶縁膜を所定
形状にパターニングして半導体基体の表面に段差部を形
成することにより、半導体基体の表面に絶縁膜からなる
凸形状のアライメントマークが形成される。この場合、
絶縁膜上でのエピタキシャル層の成長速度が、半導体基
体上でのエピタキシャル層の成長速度に比べて著しく低
下するので、エピタキシャル層を絶縁膜上に殆ど堆積さ
せないようにして、半導体基体の露出した表面にのみ選
択的に形成することが可能になる。このとき、半導体基
体をエッチングしてアライメントマークを形成する従来
方式のように、段差部に半導体基体の表面とは異なった
結晶方位が存在しないため、エピタキシャル層の表面
に、半導体基体上に形成されたアライメントマークを歪
むことなく、したがって、そのままの形状で転写させる
ことができる。これにより、エピタキシャル層の形成後
に行われるリソグラフィーの工程において、露光時のア
ライメントずれを低減することができる。
ば、半導体基体上に絶縁膜を形成し、この絶縁膜を所定
形状にパターニングして半導体基体の表面に段差部を形
成することにより、半導体基体の表面に絶縁膜からなる
凸形状のアライメントマークが形成される。この場合、
絶縁膜上でのエピタキシャル層の成長速度が、半導体基
体上でのエピタキシャル層の成長速度に比べて著しく低
下するので、エピタキシャル層を絶縁膜上に殆ど堆積さ
せないようにして、半導体基体の露出した表面にのみ選
択的に形成することが可能になる。このとき、半導体基
体をエッチングしてアライメントマークを形成する従来
方式のように、段差部に半導体基体の表面とは異なった
結晶方位が存在しないため、エピタキシャル層の表面
に、半導体基体上に形成されたアライメントマークを歪
むことなく、したがって、そのままの形状で転写させる
ことができる。これにより、エピタキシャル層の形成後
に行われるリソグラフィーの工程において、露光時のア
ライメントずれを低減することができる。
【００１３】
【発明の実施の形態】以下、この発明の実施形態につい
て図面を参照しながら説明する。なお、実施形態の全図
において、同一または対応する部分には同一の符号を付
す。
て図面を参照しながら説明する。なお、実施形態の全図
において、同一または対応する部分には同一の符号を付
す。
【００１４】まず、この発明の第１の実施形態による半
導体装置の製造方法について説明する。図１〜図４は、
この第１の実施形態による半導体装置の製造方法を示
す。ここでは、半導体基体上にエピタキシャル層を形成
し、このエピタキシャル層を用いて高耐圧のｎｐｎトラ
ンジスタを形成する場合を例に説明する。
導体装置の製造方法について説明する。図１〜図４は、
この第１の実施形態による半導体装置の製造方法を示
す。ここでは、半導体基体上にエピタキシャル層を形成
し、このエピタキシャル層を用いて高耐圧のｎｐｎトラ
ンジスタを形成する場合を例に説明する。
【００１５】すなわち、この半導体装置の製造方法にお
いては、図１に示すように、例えばｐ型シリコン（Ｓ
ｉ）基板のような半導体基体１を、例えば、水蒸気中で
９００℃〜１０００℃の温度で熱酸化することにより、
この半導体基体１上に、厚さ１０〜５０ｎｍ程度の二酸
化シリコン（ＳｉＯ2 ）膜２を形成し、このＳｉＯ2 膜
２上に、例えば化学気相成長（ＣＶＤ）法により、厚さ
５０〜１００ｎｍ程度の窒化シリコン（Ｓｉ3 Ｎ4 ）膜
３を形成する。
いては、図１に示すように、例えばｐ型シリコン（Ｓ
ｉ）基板のような半導体基体１を、例えば、水蒸気中で
９００℃〜１０００℃の温度で熱酸化することにより、
この半導体基体１上に、厚さ１０〜５０ｎｍ程度の二酸
化シリコン（ＳｉＯ2 ）膜２を形成し、このＳｉＯ2 膜
２上に、例えば化学気相成長（ＣＶＤ）法により、厚さ
５０〜１００ｎｍ程度の窒化シリコン（Ｓｉ3 Ｎ4 ）膜
３を形成する。
【００１６】次に、図２に示すように、Ｓｉ3 Ｎ4 膜３
上に、リソグラフィー法により所定形状のレジストパタ
ーン（図示せず）を形成した後、このレジストパターン
をマスクとして、例えば反応性イオンエッチング（ＲＩ
Ｅ）法により、Ｓｉ3 Ｎ4 膜３およびＳｉＯ2 膜２を選
択的にエッチング除去することにより、アライメントマ
ーク形成領域における半導体基体１の表面に段差部を形
成する。これにより、半導体基体１の表面にＳｉＯ2 膜
２およびＳｉ3 Ｎ4 膜３の積層膜からなる凸形状のアラ
イメントマークが形成される。この後、Ｓｉ3 Ｎ4 膜３
およびＳｉＯ２膜２のエッチングマスクとして用いたレ
ジストパターンを、例えば硫酸と過酸化水素水との混合
液を用いて剥離する。
上に、リソグラフィー法により所定形状のレジストパタ
ーン（図示せず）を形成した後、このレジストパターン
をマスクとして、例えば反応性イオンエッチング（ＲＩ
Ｅ）法により、Ｓｉ3 Ｎ4 膜３およびＳｉＯ2 膜２を選
択的にエッチング除去することにより、アライメントマ
ーク形成領域における半導体基体１の表面に段差部を形
成する。これにより、半導体基体１の表面にＳｉＯ2 膜
２およびＳｉ3 Ｎ4 膜３の積層膜からなる凸形状のアラ
イメントマークが形成される。この後、Ｓｉ3 Ｎ4 膜３
およびＳｉＯ２膜２のエッチングマスクとして用いたレ
ジストパターンを、例えば硫酸と過酸化水素水との混合
液を用いて剥離する。
【００１７】次に、図３に示すように、半導体基体１上
に、既存のエピタキシャル成長法により、例えば、７０
０℃〜８００℃の温度で、例えばｎ型Ｓｉからなるエピ
タキシャル層４を形成する。このエピタキシャル層４
は、最終的に形成されるｎｐｎトランジスタに必要とさ
れる絶対定格（特に耐圧）が得られる厚さに形成する。
ここでは、このエピタキシャル層４の厚さを例えば５μ
ｍ以上とする。これにより、最終的に形成されるｎｐｎ
トランジスタの耐圧として例えば９０Ｖ以上の高い値が
得られる。なお、このとき、Ｓｉ３ Ｎ4 膜３上の部分
では、半導体基体１上の部分に比べて、エピタキシャル
層４の成長速度が著しく低下するので、エピタキシャル
層４は、Ｓｉ3 Ｎ4 膜３上には殆ど堆積されず、半導体
基体１の露出した表面上にのみ選択的に形成される。こ
のように、半導体基体１上にエピタキシャル層４が選択
的に形成された結果、エピタキシャル層４の表面には、
半導体基体１上に形成されたアライメントマークが歪む
ことなく、そのままの形状で転写される。このエピタキ
シャル層４の形成後は、エピタキシャル層４の表面に形
成された段差をアライメントマークとして用いる。
に、既存のエピタキシャル成長法により、例えば、７０
０℃〜８００℃の温度で、例えばｎ型Ｓｉからなるエピ
タキシャル層４を形成する。このエピタキシャル層４
は、最終的に形成されるｎｐｎトランジスタに必要とさ
れる絶対定格（特に耐圧）が得られる厚さに形成する。
ここでは、このエピタキシャル層４の厚さを例えば５μ
ｍ以上とする。これにより、最終的に形成されるｎｐｎ
トランジスタの耐圧として例えば９０Ｖ以上の高い値が
得られる。なお、このとき、Ｓｉ３ Ｎ4 膜３上の部分
では、半導体基体１上の部分に比べて、エピタキシャル
層４の成長速度が著しく低下するので、エピタキシャル
層４は、Ｓｉ3 Ｎ4 膜３上には殆ど堆積されず、半導体
基体１の露出した表面上にのみ選択的に形成される。こ
のように、半導体基体１上にエピタキシャル層４が選択
的に形成された結果、エピタキシャル層４の表面には、
半導体基体１上に形成されたアライメントマークが歪む
ことなく、そのままの形状で転写される。このエピタキ
シャル層４の形成後は、エピタキシャル層４の表面に形
成された段差をアライメントマークとして用いる。
【００１８】このようにして、半導体基体１上に、エピ
タキシャル層４までを形成した後、通常のバイポーラト
ランジスタの製造プロセスに従って、図４に示すよう
に、素子形成領域におけるエピタキシャル層４に高耐圧
のｎｐｎトランジスタを形成する。図４において、符号
１１は、半導体基体１中に形成されたｎ+ 型埋め込み層
を示す。このｎ+ 型埋め込み層１１は、エピタキシャル
層４の形成に先立って、半導体基体１中に、例えばリン
（Ｐ）のようなｎ型不純物をイオン注入することにより
形成される。このｎ+ 型埋め込み層１１は、エピタキシ
ャル層４の成長の際に、このエピタキシャル層４の下層
にも形成される。
タキシャル層４までを形成した後、通常のバイポーラト
ランジスタの製造プロセスに従って、図４に示すよう
に、素子形成領域におけるエピタキシャル層４に高耐圧
のｎｐｎトランジスタを形成する。図４において、符号
１１は、半導体基体１中に形成されたｎ+ 型埋め込み層
を示す。このｎ+ 型埋め込み層１１は、エピタキシャル
層４の形成に先立って、半導体基体１中に、例えばリン
（Ｐ）のようなｎ型不純物をイオン注入することにより
形成される。このｎ+ 型埋め込み層１１は、エピタキシ
ャル層４の成長の際に、このエピタキシャル層４の下層
にも形成される。
【００１９】エピタキシャル層４に高耐圧のｎｐｎトラ
ンジスタを形成するためには、まず、エピタキシャル層
４の形成後、このエピタキシャル層４の所定部分を、例
えばＬＯＣＯＳ法により選択的に酸化することにより、
フィールド酸化膜１２を形成して素子分離を行った後、
活性領域におけるエピタキシャル層４の所定部分に、例
えばＰなどのｎ型不純物を選択的にドープすることによ
り、ｎ+ 型埋め込み層１１と接続するｎ+ 型コレクタ取
り出し領域１３を形成する。次に、例えばＣＶＤ法によ
り、全面にＳｉＯ2 膜からなる絶縁膜１４を形成した
後、この絶縁膜１４の所定部分に開口部１５を形成す
る。
ンジスタを形成するためには、まず、エピタキシャル層
４の形成後、このエピタキシャル層４の所定部分を、例
えばＬＯＣＯＳ法により選択的に酸化することにより、
フィールド酸化膜１２を形成して素子分離を行った後、
活性領域におけるエピタキシャル層４の所定部分に、例
えばＰなどのｎ型不純物を選択的にドープすることによ
り、ｎ+ 型埋め込み層１１と接続するｎ+ 型コレクタ取
り出し領域１３を形成する。次に、例えばＣＶＤ法によ
り、全面にＳｉＯ2 膜からなる絶縁膜１４を形成した
後、この絶縁膜１４の所定部分に開口部１５を形成す
る。
【００２０】次に、全面に、例えばＣＶＤ法によりベー
ス電極となる多結晶Ｓｉ膜を形成し、この多結晶Ｓｉ膜
中に例えばイオン注入法によりＢＦ2 をドープする。次
に、この多結晶Ｓｉ膜上に、例えばＣＶＤ法によりＳｉ
Ｏ2 膜からなる絶縁膜１６を形成する。次に、この絶縁
膜１６および多結晶Ｓｉ膜を所定形状にパターニングす
ることにより、所定部分にベース電極１７を形成すると
ともに、開口部１８を形成する。次に、開口部１８を通
じて、エピタキシャル層４中に、例えばイオン注入法に
よりＢＦ2 をドープすることにより、ｐ型ベース領域１
９を形成する。
ス電極となる多結晶Ｓｉ膜を形成し、この多結晶Ｓｉ膜
中に例えばイオン注入法によりＢＦ2 をドープする。次
に、この多結晶Ｓｉ膜上に、例えばＣＶＤ法によりＳｉ
Ｏ2 膜からなる絶縁膜１６を形成する。次に、この絶縁
膜１６および多結晶Ｓｉ膜を所定形状にパターニングす
ることにより、所定部分にベース電極１７を形成すると
ともに、開口部１８を形成する。次に、開口部１８を通
じて、エピタキシャル層４中に、例えばイオン注入法に
よりＢＦ2 をドープすることにより、ｐ型ベース領域１
９を形成する。
【００２１】次に、例えばＣＶＤ法により、全面にＳｉ
Ｏ2 膜を形成した後、このＳｉＯ2膜をエッチバックす
ることにより、開口部１８の内壁にサイドウォール２０
を形成する。次に、全面に、例えばＣＶＤ法により多結
晶Ｓｉ膜を形成した後、この多結晶Ｓｉ膜中に、例えば
イオン注入法によりＡｓなどのｎ型不純物をドープす
る。その後、この多結晶Ｓｉ膜を所定形状にパターニン
グすることにより、エミッタ電極２１を形成する。この
エミッタ電極２１は、サイドウォール２０によりベース
電極１７と分離されている。
Ｏ2 膜を形成した後、このＳｉＯ2膜をエッチバックす
ることにより、開口部１８の内壁にサイドウォール２０
を形成する。次に、全面に、例えばＣＶＤ法により多結
晶Ｓｉ膜を形成した後、この多結晶Ｓｉ膜中に、例えば
イオン注入法によりＡｓなどのｎ型不純物をドープす
る。その後、この多結晶Ｓｉ膜を所定形状にパターニン
グすることにより、エミッタ電極２１を形成する。この
エミッタ電極２１は、サイドウォール２０によりベース
電極１７と分離されている。
【００２２】次に、例えばＣＶＤ法により、全面にＳｉ
Ｏ2 膜からなる絶縁膜２２を形成した後、例えばＮ2 な
どの不活性ガス雰囲気中で熱処理を行うことにより、ベ
ース電極１７からその下層のエピタキシャル層４中に、
ｐ型不純物であるＢが拡散されて、この部分にｐ型ベー
ス領域１９と接続するｐ+ 型グラフトベース領域２３が
形成されるとともに、エミッタ電極２１からｐ型ベース
領域１９中に、ｎ型不純物であるＡｓが拡散されて、こ
の部分にｎ+ 型エミッタ領域２４が形成される。
Ｏ2 膜からなる絶縁膜２２を形成した後、例えばＮ2 な
どの不活性ガス雰囲気中で熱処理を行うことにより、ベ
ース電極１７からその下層のエピタキシャル層４中に、
ｐ型不純物であるＢが拡散されて、この部分にｐ型ベー
ス領域１９と接続するｐ+ 型グラフトベース領域２３が
形成されるとともに、エミッタ電極２１からｐ型ベース
領域１９中に、ｎ型不純物であるＡｓが拡散されて、こ
の部分にｎ+ 型エミッタ領域２４が形成される。
【００２３】次に、例えばＣＶＤ法により、全面にＢＰ
ＳＧ膜２５を形成した後、熱処理を行うことにより、こ
のＢＰＳＧ膜２５をリフローさせて表面平坦化処理を行
う。次に、ＢＰＳＧ膜２５および絶縁膜２２，１６，１
４の所定部分をエッチング除去することにより、接続孔
２６〜２８を形成する。次に、全面に、例えばスパッタ
リング法によりＡｌ膜またはＡｌ合金膜を形成した後、
これを所定形状にパターニングすることにより、ベース
電極配線２９、エミッタ電極配線３０およびコレクタ電
極配線３１を形成する。
ＳＧ膜２５を形成した後、熱処理を行うことにより、こ
のＢＰＳＧ膜２５をリフローさせて表面平坦化処理を行
う。次に、ＢＰＳＧ膜２５および絶縁膜２２，１６，１
４の所定部分をエッチング除去することにより、接続孔
２６〜２８を形成する。次に、全面に、例えばスパッタ
リング法によりＡｌ膜またはＡｌ合金膜を形成した後、
これを所定形状にパターニングすることにより、ベース
電極配線２９、エミッタ電極配線３０およびコレクタ電
極配線３１を形成する。
【００２４】以上により、エピタキシャル層４の上層
に、目的とする高耐圧のｎｐｎトランジスタが形成され
る。この高耐圧のｎｐｎトランジスタは、すでに述べた
ように、エピタキシャル層４の厚さが５μｍ以上とされ
ていることにより、ほぼ９０Ｖ以上の高い耐圧が得られ
ている。
に、目的とする高耐圧のｎｐｎトランジスタが形成され
る。この高耐圧のｎｐｎトランジスタは、すでに述べた
ように、エピタキシャル層４の厚さが５μｍ以上とされ
ていることにより、ほぼ９０Ｖ以上の高い耐圧が得られ
ている。
【００２５】この第１の実施形態によれば、半導体基体
１上にＳｉＯ2 膜２およびＳｉ3 Ｎ4 膜３を順次積層し
て形成し、これらのＳｉ3 Ｎ4 膜３およびＳｉＯ2 膜２
を所定形状にパターニングして半導体基体１の表面に段
差部を形成することにより、半導体基体１上にＳｉＯ2
膜２およびＳｉ3 Ｎ4 膜３の積層膜からなる凸形状のア
ライメントマークが形成されているので、Ｓｉ3 Ｎ4 膜
３上でのエピタキシャル層４の成長速度が、半導体基体
１上でのエピタキシャル層４の成長速度に比べて著しく
低下することを利用して、エピタキシャル層４を、Ｓｉ
3 Ｎ4 膜３上に殆ど堆積させないようにして、半導体基
体１の露出した表面にのみ選択的に形成することができ
る。このため、エピタキシャル層４の厚さを５μｍ以上
と厚くした場合であっても、このエピタキシャル層４の
表面に、半導体基体１上に形成したアライメントマーク
を歪むことなく、そのままの形状で転写することができ
る。
１上にＳｉＯ2 膜２およびＳｉ3 Ｎ4 膜３を順次積層し
て形成し、これらのＳｉ3 Ｎ4 膜３およびＳｉＯ2 膜２
を所定形状にパターニングして半導体基体１の表面に段
差部を形成することにより、半導体基体１上にＳｉＯ2
膜２およびＳｉ3 Ｎ4 膜３の積層膜からなる凸形状のア
ライメントマークが形成されているので、Ｓｉ3 Ｎ4 膜
３上でのエピタキシャル層４の成長速度が、半導体基体
１上でのエピタキシャル層４の成長速度に比べて著しく
低下することを利用して、エピタキシャル層４を、Ｓｉ
3 Ｎ4 膜３上に殆ど堆積させないようにして、半導体基
体１の露出した表面にのみ選択的に形成することができ
る。このため、エピタキシャル層４の厚さを５μｍ以上
と厚くした場合であっても、このエピタキシャル層４の
表面に、半導体基体１上に形成したアライメントマーク
を歪むことなく、そのままの形状で転写することができ
る。
【００２６】その結果、次のような効果を得ることがで
きる。すなわち、この半導体装置の製造方法において
は、エピタキシャル層４の形成後、図４に示すように、
素子形成領域におけるエピタキシャル層４に高耐圧のｎ
ｐｎトランジスタが形成される。このとき、例えば、ｎ
+ 型コレクタ取り出し領域１３を形成する工程や、ｐ型
ベース領域１９を形成する工程のように、エピタキシャ
ル層４中に不純物をイオン注入する工程や、あるいは、
例えば、絶縁膜１４に開口部１５を形成する工程や、絶
縁膜１６および多結晶Ｓｉ膜を所定形状にパターニング
することによりベース電極１７を形成するとともに開口
部１８を形成する工程や、ＢＰＳＧ膜２５および絶縁膜
２２，１６，１４の所定部分をエッチング除去すること
により接続孔２６〜２８を形成する工程や、Ａｌ膜また
はＡｌ合金膜を所定形状にパターニングすることにより
ベース電極配線２９、エミッタ電極配線３０およびコレ
クタ電極配線３１を形成する工程のように、絶縁膜また
は導電膜をパターニングする工程などにおいて、イオン
注入マスクやエッチングマスクとして、それぞれ、所定
形状のレジストパターンが用いられている。これらのレ
ジストパターンは、その都度、リソグラフィー法により
レジスト膜をパターニングすることにより形成される。
きる。すなわち、この半導体装置の製造方法において
は、エピタキシャル層４の形成後、図４に示すように、
素子形成領域におけるエピタキシャル層４に高耐圧のｎ
ｐｎトランジスタが形成される。このとき、例えば、ｎ
+ 型コレクタ取り出し領域１３を形成する工程や、ｐ型
ベース領域１９を形成する工程のように、エピタキシャ
ル層４中に不純物をイオン注入する工程や、あるいは、
例えば、絶縁膜１４に開口部１５を形成する工程や、絶
縁膜１６および多結晶Ｓｉ膜を所定形状にパターニング
することによりベース電極１７を形成するとともに開口
部１８を形成する工程や、ＢＰＳＧ膜２５および絶縁膜
２２，１６，１４の所定部分をエッチング除去すること
により接続孔２６〜２８を形成する工程や、Ａｌ膜また
はＡｌ合金膜を所定形状にパターニングすることにより
ベース電極配線２９、エミッタ電極配線３０およびコレ
クタ電極配線３１を形成する工程のように、絶縁膜また
は導電膜をパターニングする工程などにおいて、イオン
注入マスクやエッチングマスクとして、それぞれ、所定
形状のレジストパターンが用いられている。これらのレ
ジストパターンは、その都度、リソグラフィー法により
レジスト膜をパターニングすることにより形成される。
【００２７】このとき、すでに述べたように、半導体基
体１の表面に形成されたアライメントマークが、エピタ
キシャル層４の表面に歪むことなく転写されているた
め、各リソグラフィーの工程において、露光時のアライ
メントを精度良く行うことができ、アライメントずれを
低減することができる。これにより、高耐圧のｎｐｎト
ランジスタの製造歩留りの向上を図ることができる。
体１の表面に形成されたアライメントマークが、エピタ
キシャル層４の表面に歪むことなく転写されているた
め、各リソグラフィーの工程において、露光時のアライ
メントを精度良く行うことができ、アライメントずれを
低減することができる。これにより、高耐圧のｎｐｎト
ランジスタの製造歩留りの向上を図ることができる。
【００２８】次に、この発明の第２の実施形態による半
導体装置の製造方法について説明する。図５は、この第
２の実施形態による半導体装置の製造方法を示す。
導体装置の製造方法について説明する。図５は、この第
２の実施形態による半導体装置の製造方法を示す。
【００２９】すなわち、この半導体装置の製造方法にお
いては、第１の実施形態による半導体装置の製造方法の
場合と同様に、半導体基体１上に形成されたＳｉＯ2 膜
２およびＳｉ3 Ｎ4 膜３を所定形状にパターニングした
後、エピタキシャル成長法により、第１の実施形態の場
合よりも高い温度、具体的には、例えば９５０℃〜１０
００℃の温度でエピタキシャル層４を形成する。これに
より、図５に示すように、半導体基体１の露出した表面
上にエピタキシャル層４が選択的に形成されるととも
に、Ｓｉ3 Ｎ4 膜３上に多結晶Ｓｉ膜４１が堆積され
る。この場合、エピタキシャル層４の表面に対して多結
晶Ｓｉ膜４１の表面が低くなり、エピタキシャル層４の
表面に段差が形成される。エピタキシャル層４の形成後
は、この段差部をアライメントマークとして用いる。
いては、第１の実施形態による半導体装置の製造方法の
場合と同様に、半導体基体１上に形成されたＳｉＯ2 膜
２およびＳｉ3 Ｎ4 膜３を所定形状にパターニングした
後、エピタキシャル成長法により、第１の実施形態の場
合よりも高い温度、具体的には、例えば９５０℃〜１０
００℃の温度でエピタキシャル層４を形成する。これに
より、図５に示すように、半導体基体１の露出した表面
上にエピタキシャル層４が選択的に形成されるととも
に、Ｓｉ3 Ｎ4 膜３上に多結晶Ｓｉ膜４１が堆積され
る。この場合、エピタキシャル層４の表面に対して多結
晶Ｓｉ膜４１の表面が低くなり、エピタキシャル層４の
表面に段差が形成される。エピタキシャル層４の形成後
は、この段差部をアライメントマークとして用いる。
【００３０】ここで、エピタキシャル層４の形成時にＳ
ｉ3 Ｎ4 膜３上に多結晶Ｓｉ膜４１が堆積されるのは、
以下のような理由による。すなわち、この半導体装置の
製造方法においては、ピタキシャル層４の形成時の温度
を例えば９５０℃〜１０００℃とし、第１の実施形態の
場合（７００℃〜８００℃）よりも高くすることによ
り、Ｓｉ3 Ｎ4 膜３上でのエピタキシャル層４の成長速
度が、第１の実施形態の場合に比べて増加するため、こ
のＳｉ3 Ｎ4 膜３上にも膜が堆積するようになるが、Ｓ
ｉ3 Ｎ4 膜３は半導体基体１と異なって特定の結晶方位
を持たないため、このＳｉ3 Ｎ4 膜３上には単結晶状の
膜としてしてではなく、多結晶状の膜として堆積するか
らである。
ｉ3 Ｎ4 膜３上に多結晶Ｓｉ膜４１が堆積されるのは、
以下のような理由による。すなわち、この半導体装置の
製造方法においては、ピタキシャル層４の形成時の温度
を例えば９５０℃〜１０００℃とし、第１の実施形態の
場合（７００℃〜８００℃）よりも高くすることによ
り、Ｓｉ3 Ｎ4 膜３上でのエピタキシャル層４の成長速
度が、第１の実施形態の場合に比べて増加するため、こ
のＳｉ3 Ｎ4 膜３上にも膜が堆積するようになるが、Ｓ
ｉ3 Ｎ4 膜３は半導体基体１と異なって特定の結晶方位
を持たないため、このＳｉ3 Ｎ4 膜３上には単結晶状の
膜としてしてではなく、多結晶状の膜として堆積するか
らである。
【００３１】また、このときのエピタキシャル層４の形
成時の温度は、以下のような理由から決定される。すな
わち、エピタキシャル層４の形成時にＳｉ3 Ｎ4 膜３上
に多結晶Ｓｉ膜４１が形成されるようにするためには、
エピタキシャル層４の形成時の温度を第１の実施形態の
場合よりも高くすればよい。この観点から、エピタキシ
ャル層４の形成時の温度は、ほぼ９００℃以上に選ば
れ、好適には９５０℃以上に選ばれる。一方、エピタキ
シャル層４の形成時に、半導体基体１上でのエピタキシ
ャル層４の成長速度とＳｉ3 Ｎ4 膜３上での多結晶Ｓｉ
膜４１の成長速度とがほぼ等しくなると、エピタキシャ
ル層４の表面と多結晶Ｓｉ膜４１の表面とがほぼ一致し
て、その後の工程において、アライメントマークの段差
の認識が困難になる。この観点から、エピタキシャル層
４の形成時の温度は、ほぼ１１００℃以下に選ばれ、好
適には１０００℃以下に選ばれる。以上より、ここで
は、エピタキシャル層４を形成する際の温度が、９５０
℃〜１０００℃に選ばれている。
成時の温度は、以下のような理由から決定される。すな
わち、エピタキシャル層４の形成時にＳｉ3 Ｎ4 膜３上
に多結晶Ｓｉ膜４１が形成されるようにするためには、
エピタキシャル層４の形成時の温度を第１の実施形態の
場合よりも高くすればよい。この観点から、エピタキシ
ャル層４の形成時の温度は、ほぼ９００℃以上に選ば
れ、好適には９５０℃以上に選ばれる。一方、エピタキ
シャル層４の形成時に、半導体基体１上でのエピタキシ
ャル層４の成長速度とＳｉ3 Ｎ4 膜３上での多結晶Ｓｉ
膜４１の成長速度とがほぼ等しくなると、エピタキシャ
ル層４の表面と多結晶Ｓｉ膜４１の表面とがほぼ一致し
て、その後の工程において、アライメントマークの段差
の認識が困難になる。この観点から、エピタキシャル層
４の形成時の温度は、ほぼ１１００℃以下に選ばれ、好
適には１０００℃以下に選ばれる。以上より、ここで
は、エピタキシャル層４を形成する際の温度が、９５０
℃〜１０００℃に選ばれている。
【００３２】その他のことは、第１の実施形態による半
導体装置の製造方法と同様であるので説明を省略する。
導体装置の製造方法と同様であるので説明を省略する。
【００３３】この第２の実施形態によれば、第１の実施
形態と同様な効果に加えて、Ｓｉ3Ｎ4 膜３上に多結晶
Ｓｉ膜４１が堆積される分だけ、エピタキシャル層４の
表面に形成される段差を低減することができるという利
点を有する。
形態と同様な効果に加えて、Ｓｉ3Ｎ4 膜３上に多結晶
Ｓｉ膜４１が堆積される分だけ、エピタキシャル層４の
表面に形成される段差を低減することができるという利
点を有する。
【００３４】以上この発明の実施形態について具体的に
説明したが、この発明は、上述の実施形態に限定される
ものではなく、この発明の技術的思想に基づく各種の変
形が可能である。例えば、実施形態において挙げた数
値、材料などはあくまで例にすぎず、これに限定される
ものではない。
説明したが、この発明は、上述の実施形態に限定される
ものではなく、この発明の技術的思想に基づく各種の変
形が可能である。例えば、実施形態において挙げた数
値、材料などはあくまで例にすぎず、これに限定される
ものではない。
【００３５】また、例えば、上述の第１および第２の実
施形態においては、エピタキシャル層４を用いて高耐圧
のｎｐｎトランジスタを形成しているが、ｎｐｎトラン
ジスタの代わりにｐｎｐトランジスタを形成してもよ
い。また、高耐圧のバイポーラトランジスタに代えて高
耐圧のＭＯＳトランジスタを形成してもよいし、あるい
は、高耐圧のバイポーラトランジスタと高耐圧のＭＯＳ
トランジスタとを混載して高耐圧のＢｉＣＭＯＳ集積回
路を形成してもよい。さらに、高耐圧のトランジスタに
加えて、ダイオード、キャパシタ、抵抗などを併せて形
成するようにしてもよい。
施形態においては、エピタキシャル層４を用いて高耐圧
のｎｐｎトランジスタを形成しているが、ｎｐｎトラン
ジスタの代わりにｐｎｐトランジスタを形成してもよ
い。また、高耐圧のバイポーラトランジスタに代えて高
耐圧のＭＯＳトランジスタを形成してもよいし、あるい
は、高耐圧のバイポーラトランジスタと高耐圧のＭＯＳ
トランジスタとを混載して高耐圧のＢｉＣＭＯＳ集積回
路を形成してもよい。さらに、高耐圧のトランジスタに
加えて、ダイオード、キャパシタ、抵抗などを併せて形
成するようにしてもよい。
【００３６】また、例えば、上述の第１および第２の実
施形態においては、半導体基体としてＳｉ基板を用いた
場合を例に示したが、この発明は、例えばＧａＡｓ基板
上にエピタキシャル層を形成して半導体発光素子を形成
する場合などのように、半導体基体としてＧａＡｓ基板
を用いた場合にも適用することができる。
施形態においては、半導体基体としてＳｉ基板を用いた
場合を例に示したが、この発明は、例えばＧａＡｓ基板
上にエピタキシャル層を形成して半導体発光素子を形成
する場合などのように、半導体基体としてＧａＡｓ基板
を用いた場合にも適用することができる。
【００３７】
【発明の効果】以上説明したように、この発明によれ
ば、半導体基体上に絶縁膜を形成し、この絶縁膜を所定
形状にパターニングして半導体基体の表面に段差部を形
成することにより、半導体基体上に絶縁膜からなる凸形
状のアライメントマークが形成されるので、絶縁膜上で
のエピタキシャル層の成長速度が、半導体基体上でのエ
ピタキシャル層の成長速度に比べて著しく低下すること
を利用して、エピタキシャル層を、絶縁膜上に殆ど堆積
させないようにして、半導体基体の露出した表面上にの
み選択的に形成することができる。このため、エピタキ
シャル層の厚さを大きくしても、このエピタキシャル層
の表面に、半導体基体上に形成されたアライメントマー
クを歪むことなく、そのままの形状で転写させることが
可能となる。これにより、エピタキシャル層形成後に行
われるリソグラフィー工程において、露光時のアライメ
ントずれを低減することができる。また、これにより、
半導体装置の製造歩留りの向上を図ることができる。
ば、半導体基体上に絶縁膜を形成し、この絶縁膜を所定
形状にパターニングして半導体基体の表面に段差部を形
成することにより、半導体基体上に絶縁膜からなる凸形
状のアライメントマークが形成されるので、絶縁膜上で
のエピタキシャル層の成長速度が、半導体基体上でのエ
ピタキシャル層の成長速度に比べて著しく低下すること
を利用して、エピタキシャル層を、絶縁膜上に殆ど堆積
させないようにして、半導体基体の露出した表面上にの
み選択的に形成することができる。このため、エピタキ
シャル層の厚さを大きくしても、このエピタキシャル層
の表面に、半導体基体上に形成されたアライメントマー
クを歪むことなく、そのままの形状で転写させることが
可能となる。これにより、エピタキシャル層形成後に行
われるリソグラフィー工程において、露光時のアライメ
ントずれを低減することができる。また、これにより、
半導体装置の製造歩留りの向上を図ることができる。
【図１】 この発明の第１の実施形態による半導体装置
の製造方法を説明するための断面図である。
の製造方法を説明するための断面図である。
【図２】 この発明の第１の実施形態による半導体装置
の製造方法を説明するための断面図である。
の製造方法を説明するための断面図である。
【図３】 この発明の第１の実施形態による半導体装置
の製造方法を説明するための断面図である。
の製造方法を説明するための断面図である。
【図４】 この発明の第１の実施形態による半導体装置
の製造方法を説明するための断面図である。
の製造方法を説明するための断面図である。
【図５】 この発明の第２の実施形態による半導体装置
の製造方法を説明するための断面図である。
の製造方法を説明するための断面図である。
１・・・半導体基体、２・・・ＳｉＯ2 膜、３・・・Ｓ
ｉ3 Ｎ4 膜、４・・・エピタキシャル層、４１・・・多
結晶Ｓｉ膜
ｉ3 Ｎ4 膜、４・・・エピタキシャル層、４１・・・多
結晶Ｓｉ膜
Claims (7)
- 【請求項１】 半導体基体上にエピタキシャル層を形成
するようにした半導体装置の製造方法において、 上記半導体基体上に絶縁膜を形成する工程と、 上記絶縁膜を所定形状にパターニングすることにより上
記半導体基体の表面に段差部を形成する工程と、 上記絶縁膜で覆われていない部分の上記半導体基体の表
面に上記エピタキシャル層を選択的に形成する工程とを
有することを特徴とする半導体装置の製造方法。 - 【請求項２】 上記半導体基体はシリコン基板であるこ
とを特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項３】 上記絶縁膜は上記半導体基体上に形成さ
れた二酸化シリコン膜と、上記二酸化シリコン膜上に形
成された窒化シリコン膜との積層膜からなることを特徴
とする請求項１記載の半導体装置の製造方法。 - 【請求項４】 上記エピタキシャル層を７００℃以上８
００℃以下の温度で形成することを特徴とする請求項１
記載の半導体装置の製造方法。 - 【請求項５】 上記エピタキシャル層を９００℃以上１
１００℃以下の温度で形成することを特徴とする請求項
１記載の半導体装置の製造方法。 - 【請求項６】 上記エピタキシャル層を９５０℃以上１
０００℃以下の温度で形成することを特徴とする請求項
１記載の半導体装置の製造方法。 - 【請求項７】 上記エピタキシャル層の厚さは５μｍ以
上であることを特徴とする請求項１記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9122225A JPH10312964A (ja) | 1997-05-13 | 1997-05-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9122225A JPH10312964A (ja) | 1997-05-13 | 1997-05-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10312964A true JPH10312964A (ja) | 1998-11-24 |
Family
ID=14830670
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9122225A Pending JPH10312964A (ja) | 1997-05-13 | 1997-05-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10312964A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003100861A (ja) * | 2001-09-20 | 2003-04-04 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| FR2869459A1 (fr) * | 2004-04-21 | 2005-10-28 | Commissariat Energie Atomique | Realignement entre niveaux apres une etape d'epitaxie. |
| JP2008218656A (ja) * | 2007-03-02 | 2008-09-18 | Denso Corp | 半導体装置の製造方法及び半導体ウエハ |
| JP2010003970A (ja) * | 2008-06-23 | 2010-01-07 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法 |
| CN101630637A (zh) * | 2009-08-04 | 2010-01-20 | 上海集成电路研发中心有限公司 | 防止外延工艺中标记发生畸变的方法 |
| WO2012028109A1 (en) * | 2010-09-01 | 2012-03-08 | Csmc Technologies Fab1 Co., Ltd. | Semicondunctor device and method of fabricating the same |
| CN103676485A (zh) * | 2012-09-04 | 2014-03-26 | 上海华虹宏力半导体制造有限公司 | 厚外延工艺光刻对准标记结构 |
| WO2023189283A1 (ja) * | 2022-03-28 | 2023-10-05 | 住友電気工業株式会社 | 半導体基板および半導体エピタキシャル基板 |
-
1997
- 1997-05-13 JP JP9122225A patent/JPH10312964A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2007534168A (ja) * | 2004-04-21 | 2007-11-22 | コミツサリア タ レネルジー アトミーク | 基板表面上へのエピタキシー段階後のレベル間の再編成 |
| US7830027B2 (en) | 2004-04-21 | 2010-11-09 | Commissariat A L'energie Atomique | Level realignment following an epitaxy step |
| JP2008218656A (ja) * | 2007-03-02 | 2008-09-18 | Denso Corp | 半導体装置の製造方法及び半導体ウエハ |
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| CN102386056A (zh) * | 2010-09-01 | 2012-03-21 | 无锡华润上华半导体有限公司 | 半导体器件及其制造方法 |
| CN103676485A (zh) * | 2012-09-04 | 2014-03-26 | 上海华虹宏力半导体制造有限公司 | 厚外延工艺光刻对准标记结构 |
| WO2023189283A1 (ja) * | 2022-03-28 | 2023-10-05 | 住友電気工業株式会社 | 半導体基板および半導体エピタキシャル基板 |
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