JPH10313237A - 遅延回路装置 - Google Patents
遅延回路装置Info
- Publication number
- JPH10313237A JPH10313237A JP9135986A JP13598697A JPH10313237A JP H10313237 A JPH10313237 A JP H10313237A JP 9135986 A JP9135986 A JP 9135986A JP 13598697 A JP13598697 A JP 13598697A JP H10313237 A JPH10313237 A JP H10313237A
- Authority
- JP
- Japan
- Prior art keywords
- delay circuit
- output
- circuit
- signal
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Pulse Circuits (AREA)
- Dram (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Networks Using Active Elements (AREA)
Abstract
(57)【要約】
【課題】外部クロックと位相差が無いクロックを、低消
費電流かつ少ない周期で、広い周波数範囲、電源電圧範
囲にわたって生成する遅延回路装置の提供。 【解決手段】信号の伝達経路の任意の位置から出力を取
り出し得る遅延回路列101、102、遅延回路列101を３つ
に分割する２カ所の出力を夫々入力する判定回路111b、
111c、３つの制御回路103a、103b、103cを有し、該遅延
回路列101、102は信号伝達経路が逆向きに配置され、遅
延回路101の出力、遅延回路列102の入力が該制御回路を
介し遅延回路列101の入力に近い側、該遅延回路列102の
出力に近い側から順次接続され、遅延回路列101に第１
の信号を入力し前記２カ所の出力に第１の信号が伝達し
たか否かを判定回路にラッチし、第１の信号入力から任
意の時間の後、前記判定回路のラッチデータに応じて３
つ以下の制御回路に第２の信号を入力し、遅延回路列10
1上の第１の信号を遅延回路列102に転送し、遅延回路列
101上の第１の信号を除去する。
費電流かつ少ない周期で、広い周波数範囲、電源電圧範
囲にわたって生成する遅延回路装置の提供。 【解決手段】信号の伝達経路の任意の位置から出力を取
り出し得る遅延回路列101、102、遅延回路列101を３つ
に分割する２カ所の出力を夫々入力する判定回路111b、
111c、３つの制御回路103a、103b、103cを有し、該遅延
回路列101、102は信号伝達経路が逆向きに配置され、遅
延回路101の出力、遅延回路列102の入力が該制御回路を
介し遅延回路列101の入力に近い側、該遅延回路列102の
出力に近い側から順次接続され、遅延回路列101に第１
の信号を入力し前記２カ所の出力に第１の信号が伝達し
たか否かを判定回路にラッチし、第１の信号入力から任
意の時間の後、前記判定回路のラッチデータに応じて３
つ以下の制御回路に第２の信号を入力し、遅延回路列10
1上の第１の信号を遅延回路列102に転送し、遅延回路列
101上の第１の信号を除去する。
Description
【０００１】
【発明の属する技術分野】本発明は遅延回路装置に関
し、特に、半導体装置の同期信号（以下「クロック」と
いう）の伝達や発生に使用される遅延回路に関する。
し、特に、半導体装置の同期信号（以下「クロック」と
いう）の伝達や発生に使用される遅延回路に関する。
【０００２】
【従来の技術】近年、半導体装置の搭載されるシステム
は飛躍的に高速化され、半導体装置に外部から与えられ
るクロックと、そのクロックを受けて半導体内部で生成
されるクロックとの時間差が無視できなくなってきた。
この対策として、これまで、一例として位相同期ループ
（フェーズロックトループ、Ｐｈａｓｅ−Ｌｏｃｋｅｄ
Ｌｏｏｐ、以下「ＰＬＬ」という）が、用いられてき
た。図６に、ＰＬＬ回路の基本的な構成を示す。
は飛躍的に高速化され、半導体装置に外部から与えられ
るクロックと、そのクロックを受けて半導体内部で生成
されるクロックとの時間差が無視できなくなってきた。
この対策として、これまで、一例として位相同期ループ
（フェーズロックトループ、Ｐｈａｓｅ−Ｌｏｃｋｅｄ
Ｌｏｏｐ、以下「ＰＬＬ」という）が、用いられてき
た。図６に、ＰＬＬ回路の基本的な構成を示す。
【０００３】位相比較器６０１は、受信回路６０２を介
した外部クロック６０３と、受信回路６０２と同等の遅
延を有する遅延回路６０４を介した内部クロック６０５
の位相差から位相差信号６０６を出力する。位相誤差信
号６０６はループフィルター６０７を介して制御信号６
０８となり、電圧制御発振器６０９に入る。電圧制御発
振器６０９では、制御信号６０８に応じた周波数のクロ
ック６１０を発生する。クロック６１０は増幅回路６１
１で増幅され、クロック制御の回路６１２で使用される
内部のクロック６０５となる。制御信号６０８は、外部
のクロック６０３と内部のクロック６０５の位相差がな
くなるように電圧制御発振器６０９を制御し、最終的に
位相差が検知できなくなるまで電圧制御発振器６０９を
制御する。
した外部クロック６０３と、受信回路６０２と同等の遅
延を有する遅延回路６０４を介した内部クロック６０５
の位相差から位相差信号６０６を出力する。位相誤差信
号６０６はループフィルター６０７を介して制御信号６
０８となり、電圧制御発振器６０９に入る。電圧制御発
振器６０９では、制御信号６０８に応じた周波数のクロ
ック６１０を発生する。クロック６１０は増幅回路６１
１で増幅され、クロック制御の回路６１２で使用される
内部のクロック６０５となる。制御信号６０８は、外部
のクロック６０３と内部のクロック６０５の位相差がな
くなるように電圧制御発振器６０９を制御し、最終的に
位相差が検知できなくなるまで電圧制御発振器６０９を
制御する。
【０００４】このため、ＰＬＬでは、外部クロック６０
３と内部クロック６０５の遅延がなくなり、その結果、
クロック周期に対し、遅延時間が相対的に大きくなり、
回路動作に障害がでるという問題点を回避することがで
きる。
３と内部クロック６０５の遅延がなくなり、その結果、
クロック周期に対し、遅延時間が相対的に大きくなり、
回路動作に障害がでるという問題点を回避することがで
きる。
【０００５】ところでＰＬＬを用いた回路の問題点の解
決を図るものとして、特願平６−３１６８７５号（特開
平８−２３７０９１号公報）には、図５に示すような遅
延回路装置が提案されている。
決を図るものとして、特願平６−３１６８７５号（特開
平８−２３７０９１号公報）には、図５に示すような遅
延回路装置が提案されている。
【０００６】図５を参照すると、信号の伝達経路の任意
の位置から出力を取り出し得る遅延回路列７０１と、信
号の伝達経路の任意の位置から入力を入れ得る遅延回路
列７０２と、信号の入力端子と出力端子を有する制御回
路７０３と、遅延回路列７０１と７０２の負荷を等しく
するための負荷調整素子７０４と、外部信号を受信する
受信回路７０５と、増幅回路７０６と、受信回路７０５
と同等の遅延時間の遅延回路７０７と、増幅回路７０６
と同等の遅延時間の遅延回路７０８と、を有する。
の位置から出力を取り出し得る遅延回路列７０１と、信
号の伝達経路の任意の位置から入力を入れ得る遅延回路
列７０２と、信号の入力端子と出力端子を有する制御回
路７０３と、遅延回路列７０１と７０２の負荷を等しく
するための負荷調整素子７０４と、外部信号を受信する
受信回路７０５と、増幅回路７０６と、受信回路７０５
と同等の遅延時間の遅延回路７０７と、増幅回路７０６
と同等の遅延時間の遅延回路７０８と、を有する。
【０００７】受信回路７０５の出力は、遅延回路７０７
の入力と制御回路７０３に接続されている。遅延回路７
０７の出力は、遅延回路７０８の入力と接続されてい
る。遅延回路７０８の出力は、遅延回路列７０１の入力
と接続されている。遅延回路列７０２の出力は、増幅回
路７０６の入力と接続されている。遅延回路７０７、７
０８がそれぞれ受信回路７０５、増幅回路７０６と同等
の遅延時間を有するのは、入力クロック８０１と出力ク
ロック８０５の出力タイミングを同じにするためであ
る。
の入力と制御回路７０３に接続されている。遅延回路７
０７の出力は、遅延回路７０８の入力と接続されてい
る。遅延回路７０８の出力は、遅延回路列７０１の入力
と接続されている。遅延回路列７０２の出力は、増幅回
路７０６の入力と接続されている。遅延回路７０７、７
０８がそれぞれ受信回路７０５、増幅回路７０６と同等
の遅延時間を有するのは、入力クロック８０１と出力ク
ロック８０５の出力タイミングを同じにするためであ
る。
【０００８】ここで、遅延回路列７０１、遅延回路列７
０２、制御回路７０３および負荷調整素子７０４の内部
の構成であるが、遅延回路列７０１と遅延回路列７０２
はインバータとＮＡＮＤとの交互配置からなり、制御回
路７０３と負荷調整素子７０４はＮＡＮＤからなる。
０２、制御回路７０３および負荷調整素子７０４の内部
の構成であるが、遅延回路列７０１と遅延回路列７０２
はインバータとＮＡＮＤとの交互配置からなり、制御回
路７０３と負荷調整素子７０４はＮＡＮＤからなる。
【０００９】遅延回路列７０１は、入力側からＮＡＮＤ
ＦＮ１、インバータＦＩ１、ＮＡＮＤ ＦＮ２、イン
バータＦＩ２、…、ＮＡＮＤ ＦＮｎ、インバータＦＩ
ｎ、ＮＡＮＤ ＦＮｎ＋１、インバータＦＩｎ＋１、…
をこの順で接続した構成からなる。
ＦＮ１、インバータＦＩ１、ＮＡＮＤ ＦＮ２、イン
バータＦＩ２、…、ＮＡＮＤ ＦＮｎ、インバータＦＩ
ｎ、ＮＡＮＤ ＦＮｎ＋１、インバータＦＩｎ＋１、…
をこの順で接続した構成からなる。
【００１０】遅延回路列７０２は、出力側から、インバ
ータＲＩ１、ＮＡＮＤ ＲＮ１、インバータＲＩ２、Ｎ
ＡＮＤ ＲＮ２、…インバータＲＩｎ、ＮＡＮＤ ＲＮ
ｎ、インバータＲＩｎ＋１、ＮＡＮＤ ＲＮｎ＋１、…
をこの順で接続した構成からなる。
ータＲＩ１、ＮＡＮＤ ＲＮ１、インバータＲＩ２、Ｎ
ＡＮＤ ＲＮ２、…インバータＲＩｎ、ＮＡＮＤ ＲＮ
ｎ、インバータＲＩｎ＋１、ＮＡＮＤ ＲＮｎ＋１、…
をこの順で接続した構成からなる。
【００１１】制御回路７０３は、入力端子の１つに、受
信回路７０５の出力を入力したＮＡＮＤ列、ＮＡＮＤ
ＣＮ１、ＮＡＮＤ ＣＮ２、…、ＮＡＮＤ ＣＮｎ、Ｎ
ＡＮＤ ＣＮｎ＋１、…から構成される。
信回路７０５の出力を入力したＮＡＮＤ列、ＮＡＮＤ
ＣＮ１、ＮＡＮＤ ＣＮ２、…、ＮＡＮＤ ＣＮｎ、Ｎ
ＡＮＤ ＣＮｎ＋１、…から構成される。
【００１２】負荷調整回路７０４は、入力端子の１つが
設置選７１０と接続されたＮＡＮＤ列、ＮＡＮＤ ＧＮ
１、ＮＡＮＤ ＧＮ２、…、ＮＡＮＤ ＧＮｎ、ＮＡＮ
ＤＧＮｎ＋１、…から構成される。
設置選７１０と接続されたＮＡＮＤ列、ＮＡＮＤ ＧＮ
１、ＮＡＮＤ ＧＮ２、…、ＮＡＮＤ ＧＮｎ、ＮＡＮ
ＤＧＮｎ＋１、…から構成される。
【００１３】また、遅延回路列７０１、遅延回路列７０
２、制御回路７０３および負荷調整回路７０４の相互の
接続であるが、遅延回路列７０１のインバータＦＩｎの
出力は、ＮＡＮＤ ＦＮｎ＋１に入力するとともに、制
御回路７０３のＮＡＮＤ ＣＮｎの２つの入力端子の１
つで受信回路７０５の出力を入力しない端子と接続され
ている。
２、制御回路７０３および負荷調整回路７０４の相互の
接続であるが、遅延回路列７０１のインバータＦＩｎの
出力は、ＮＡＮＤ ＦＮｎ＋１に入力するとともに、制
御回路７０３のＮＡＮＤ ＣＮｎの２つの入力端子の１
つで受信回路７０５の出力を入力しない端子と接続され
ている。
【００１４】制御回路７０３のＮＡＮＤ ＣＮｎの出力
は、遅延回路列７０１のＮＡＮＤＦＮｎ＋２の２つの入
力端子の１つでインバータＦＩｎ＋１の出力と接続され
ていない入力端子と接続され、かつ遅延回路列７０２の
ＮＡＮＤ ＲＮｎの２つの入力端子の１つでインバータ
ＲＩｎ＋１の出力と接続されていない入力端子と接続さ
れている。
は、遅延回路列７０１のＮＡＮＤＦＮｎ＋２の２つの入
力端子の１つでインバータＦＩｎ＋１の出力と接続され
ていない入力端子と接続され、かつ遅延回路列７０２の
ＮＡＮＤ ＲＮｎの２つの入力端子の１つでインバータ
ＲＩｎ＋１の出力と接続されていない入力端子と接続さ
れている。
【００１５】遅延回路列７０２のＮＡＮＤ ＲＮｎの出
力は、遅延回路列７０２のインバータＲＩｎの入力に接
続されている。遅延回路列７０２のインバータＲＩｎの
出力はＮＡＮＤ ＲＮｎ−１に入力するとともに、負荷
調整素子７０４のＮＡＮＤＧＮｎの２つの入力端子の１
つで接地線７１０と接続されていない入力端子と接続さ
れている。
力は、遅延回路列７０２のインバータＲＩｎの入力に接
続されている。遅延回路列７０２のインバータＲＩｎの
出力はＮＡＮＤ ＲＮｎ−１に入力するとともに、負荷
調整素子７０４のＮＡＮＤＧＮｎの２つの入力端子の１
つで接地線７１０と接続されていない入力端子と接続さ
れている。
【００１６】負荷調整素子７０４のＮＡＮＤ ＧＮｎの
出力はどこにも接続されていない。
出力はどこにも接続されていない。
【００１７】また、遅延回路列７０１のＮＡＮＤ ＦＮ
１の２つの入力端子の１つで遅延回路列７０１の入力端
子とは接続されていない入力端子と、ＮＡＮＤ ＦＮ２
の２つの入力端子の１つで、インバータＦＩ１の出力と
接続されていない入力端子と、遅延回路列７０２の最後
尾のＮＡＮＤの２つの入力のうち、制御回路７０３の最
後尾のＮＡＮＤの出力と接続されていない入力は電源線
７０９と接続されている。
１の２つの入力端子の１つで遅延回路列７０１の入力端
子とは接続されていない入力端子と、ＮＡＮＤ ＦＮ２
の２つの入力端子の１つで、インバータＦＩ１の出力と
接続されていない入力端子と、遅延回路列７０２の最後
尾のＮＡＮＤの２つの入力のうち、制御回路７０３の最
後尾のＮＡＮＤの出力と接続されていない入力は電源線
７０９と接続されている。
【００１８】次に、この遅延回路の動作について、図６
に、入出力タイミング波形図をに示す。
に、入出力タイミング波形図をに示す。
【００１９】入力クロック８０１は、立ち上がりエッジ
を用いる定周期Ｈ（ハイレベル）パルスである。
を用いる定周期Ｈ（ハイレベル）パルスである。
【００２０】クロック群８０２は、遅延回路列７０１内
の全てのインバータ出力で、遅延回路列７０１内を進行
するクロックを表す。
の全てのインバータ出力で、遅延回路列７０１内を進行
するクロックを表す。
【００２１】クロック８０３は、受信回路７０５の出力
で、制御回路７０３に入力するクロックを表す。
で、制御回路７０３に入力するクロックを表す。
【００２２】受信回路７０５にはクロックパルス幅を一
定にする回路があり、クロック８０３の幅はクロック８
０１の幅よりも小さくされる。
定にする回路があり、クロック８０３の幅はクロック８
０１の幅よりも小さくされる。
【００２３】クロック群８０４は、遅延回路列７０２内
の全てのインバータ出力で、遅延回路列７０２内を進行
するクロックを表す。
の全てのインバータ出力で、遅延回路列７０２内を進行
するクロックを表す。
【００２４】クロック８０５は増幅回路８０６の出力を
表す。
表す。
【００２５】クロックは周期的に入力されるため、実使
用時には個々の区別をすることはないが、ここでは動作
をわかりやすくするため、任意のクロックパルスの１つ
をｍ番クロックとし、次のクロックパルスをｍ＋１番ク
ロック、その次のクロックパルスをｍ＋２番クロックと
裁番することにする。
用時には個々の区別をすることはないが、ここでは動作
をわかりやすくするため、任意のクロックパルスの１つ
をｍ番クロックとし、次のクロックパルスをｍ＋１番ク
ロック、その次のクロックパルスをｍ＋２番クロックと
裁番することにする。
【００２６】ｍ番クロックは、受信回路７０５の次に、
受信回路７０５と同等の遅延時間の遅延回路７０７と、
増幅回路７０６と同等の遅延時間の遅延回路７０８を介
して遅延回路列７０１に入り、遅延回路列７０１内を進
行し、クロック群８０２中のｍ番クロック群で表され
る。
受信回路７０５と同等の遅延時間の遅延回路７０７と、
増幅回路７０６と同等の遅延時間の遅延回路７０８を介
して遅延回路列７０１に入り、遅延回路列７０１内を進
行し、クロック群８０２中のｍ番クロック群で表され
る。
【００２７】遅延回路列７０１内のインバータ出力は、
ｍ番クロックの進行によりＨになり、ｍ番クロックのパ
ルス幅の期間Ｈ出力を保つ。
ｍ番クロックの進行によりＨになり、ｍ番クロックのパ
ルス幅の期間Ｈ出力を保つ。
【００２８】ｍ番クロックが受信回路７０５を出てから
クロック１周期後、受信回路７０５からｍ＋１番クロッ
クが制御回路７０３に入力し、クロック８０３のｍ＋１
番クロックとして表される。
クロック１周期後、受信回路７０５からｍ＋１番クロッ
クが制御回路７０３に入力し、クロック８０３のｍ＋１
番クロックとして表される。
【００２９】このとき、ｍ番クロックは、遅延回路列７
０１内を進行しており、たとえば、遅延回路列７０１内
のｊ番目のインバータＦＩｊ（Ｈパルスの先頭のインバ
ータ）からｊ−ｋ番目のインバータＦＩｊ−ｋ（Ｈパル
スの先頭のインバータ）をｍ番クロックの幅で進行中と
すると、ｊ番目のインバータＦＩｊからＦＩｊ−ｋ番目
のインバータの出力は、前述の通り、Ｈである。
０１内を進行しており、たとえば、遅延回路列７０１内
のｊ番目のインバータＦＩｊ（Ｈパルスの先頭のインバ
ータ）からｊ−ｋ番目のインバータＦＩｊ−ｋ（Ｈパル
スの先頭のインバータ）をｍ番クロックの幅で進行中と
すると、ｊ番目のインバータＦＩｊからＦＩｊ−ｋ番目
のインバータの出力は、前述の通り、Ｈである。
【００３０】したがって、ｍ番クロックの進行中のイン
バータＦＩｊからＦＩｊ−ｋの出力と接続された制御回
路７０３のＮＡＮＤ ＣＮｊからＣＮｊ−ｋの入力は２
入力ともＨで待機しているが、このうち、制御回路７０
３のＮＡＮＤ ＣＮｊからＣＮｊ−ｋと接続された遅延
回路列７０２内のＮＡＮＤ ＲＮｊからＲＮｊ−ｋの２
入力の１つがＬになり、出力はＨからＬに転じ、遅延回
路列７０２内をｍ番クロックがＬパルスとなって進行
し、クロック群８０４中のｍ番クロック群で表される。
バータＦＩｊからＦＩｊ−ｋの出力と接続された制御回
路７０３のＮＡＮＤ ＣＮｊからＣＮｊ−ｋの入力は２
入力ともＨで待機しているが、このうち、制御回路７０
３のＮＡＮＤ ＣＮｊからＣＮｊ−ｋと接続された遅延
回路列７０２内のＮＡＮＤ ＲＮｊからＲＮｊ−ｋの２
入力の１つがＬになり、出力はＨからＬに転じ、遅延回
路列７０２内をｍ番クロックがＬパルスとなって進行
し、クロック群８０４中のｍ番クロック群で表される。
【００３１】また、遅延回路列７０１内のＮＡＮＤ Ｆ
Ｎｊ＋２からＮＡＮＤ ＦＮｊ−ｋ＋２の２つの入力の
うち制御回路７０３のＮＡＮＤ ＣＮｊからＣＮｊ−ｋ
と接続された入力がＬとなり、この結果、インバータＦ
Ｉｊ＋２からインバータＦＩｊ−ｋ＋２の出力が全てＬ
になり、遅延回路列７０１内のｍ番クロックは全てＬ
（ロウレベル）にされる。
Ｎｊ＋２からＮＡＮＤ ＦＮｊ−ｋ＋２の２つの入力の
うち制御回路７０３のＮＡＮＤ ＣＮｊからＣＮｊ−ｋ
と接続された入力がＬとなり、この結果、インバータＦ
Ｉｊ＋２からインバータＦＩｊ−ｋ＋２の出力が全てＬ
になり、遅延回路列７０１内のｍ番クロックは全てＬ
（ロウレベル）にされる。
【００３２】遅延回路列７０２を出たｍ番クロックは増
幅回路７０６を介して出力され、クロック８０４のｍ番
目のクロックで表される。
幅回路７０６を介して出力され、クロック８０４のｍ番
目のクロックで表される。
【００３３】また、受信回路７０５と遅延回路７０７の
遅延時間は、前述の通り等しく、ともにｄ１とし、増幅
回路７０６と遅延回路７０８の遅延時間は、前述の通り
等しくともにｄ２とし、クロックの周期をｔＣＫとする
と、入力クロック８０１のｍ番クロックの立ち上がりエ
ッジと、受信回路７０５の出力クロック８０３のｍ番ク
ロックの立ち上がりエッジと、の間の遅延はｄ１であ
る。
遅延時間は、前述の通り等しく、ともにｄ１とし、増幅
回路７０６と遅延回路７０８の遅延時間は、前述の通り
等しくともにｄ２とし、クロックの周期をｔＣＫとする
と、入力クロック８０１のｍ番クロックの立ち上がりエ
ッジと、受信回路７０５の出力クロック８０３のｍ番ク
ロックの立ち上がりエッジと、の間の遅延はｄ１であ
る。
【００３４】受信回路７０５の出力クロック８０３のｍ
番クロックと、遅延回路列７０１を進行するクロック群
８０２のｍ番目のクロック群の先頭のクロックの立ち上
がりエッジとの間の遅延は、受信回路７０５の出力クロ
ック８０３のｍ番クロックと、受信回路７０５の出力ク
ロック８０３のｍ＋１番クロックの立ち上がりエッジと
の間の遅延に等しく、ｔＣＫとなる。
番クロックと、遅延回路列７０１を進行するクロック群
８０２のｍ番目のクロック群の先頭のクロックの立ち上
がりエッジとの間の遅延は、受信回路７０５の出力クロ
ック８０３のｍ番クロックと、受信回路７０５の出力ク
ロック８０３のｍ＋１番クロックの立ち上がりエッジと
の間の遅延に等しく、ｔＣＫとなる。
【００３５】したがって、遅延回路列７０１をクロック
の立ち上がりエッジが進行する時間は、クロックの周期
ｔＣＫから、遅延回路７０７の遅延時間ｄ１、遅延回路
７０８の遅延時間ｄ２を差し引いた時間、ｔＣＫ−ｄ１
−ｄ２である。
の立ち上がりエッジが進行する時間は、クロックの周期
ｔＣＫから、遅延回路７０７の遅延時間ｄ１、遅延回路
７０８の遅延時間ｄ２を差し引いた時間、ｔＣＫ−ｄ１
−ｄ２である。
【００３６】遅延回路列７０２をクロックのＬパルスの
立ち上がりエッジが進行する遅延回路は、遅延回路列７
０１をクロックの立ち上がりエッジが進行した遅延回路
と等しい構成段数になるので、遅延回路列７０２をクロ
ックのＬパルスの立ち上がりエッジが進行する時間は、
遅延回路列７０１をクロックの立ち上がりエッジが進行
する時間と等しく、クロックの周期ｔＣＫから、遅延回
路７０７の遅延時間ｄ１、遅延回路７０８の遅延時間ｄ
２を差し引いた時間、ｔＣＫ−ｄ１−ｄ２である。
立ち上がりエッジが進行する遅延回路は、遅延回路列７
０１をクロックの立ち上がりエッジが進行した遅延回路
と等しい構成段数になるので、遅延回路列７０２をクロ
ックのＬパルスの立ち上がりエッジが進行する時間は、
遅延回路列７０１をクロックの立ち上がりエッジが進行
する時間と等しく、クロックの周期ｔＣＫから、遅延回
路７０７の遅延時間ｄ１、遅延回路７０８の遅延時間ｄ
２を差し引いた時間、ｔＣＫ−ｄ１−ｄ２である。
【００３７】増幅回路７０６を通過するのに要する時間
は、前述の通り、ｄ２である。
は、前述の通り、ｄ２である。
【００３８】以上、クロックが受信回路７０５、遅延回
路７０７、遅延回路７０８、遅延回路列７０１、遅延回
路列７０２、増幅回路７０６を通過するのに要した時間
は、２ｔＣＫになり、ｍ番目のクロックは、ｍ＋２番目
クロックと等しいタイミングで内部回路７１２に出力さ
れる。
路７０７、遅延回路７０８、遅延回路列７０１、遅延回
路列７０２、増幅回路７０６を通過するのに要した時間
は、２ｔＣＫになり、ｍ番目のクロックは、ｍ＋２番目
クロックと等しいタイミングで内部回路７１２に出力さ
れる。
【００３９】以上より、外部クロックと遅延差の無い内
部クロックが２クロック後に得られる。
部クロックが２クロック後に得られる。
【００４０】
【発明が解決しようとする課題】従来の遅延回路装置に
おいて、ＰＬＬ回路を用いた場合は、内部クロックと外
部クロックとの位相差が無くなるまでに時間（数十周期
以上）を要するため、外部クロックの位相差のない内部
クロックを所望のタイミングで得るために、常にＰＬＬ
を動作させておく必要があり消費電流が増大する。
おいて、ＰＬＬ回路を用いた場合は、内部クロックと外
部クロックとの位相差が無くなるまでに時間（数十周期
以上）を要するため、外部クロックの位相差のない内部
クロックを所望のタイミングで得るために、常にＰＬＬ
を動作させておく必要があり消費電流が増大する。
【００４１】さらに、電圧制御発振器は、電圧で発振を
制御するため、電源電圧が低くなると制御電圧の幅が狭
くなるため、制御周波数の精度が落ちる。
制御するため、電源電圧が低くなると制御電圧の幅が狭
くなるため、制御周波数の精度が落ちる。
【００４２】一定の制御周波数の精度を保って広い周波
数に渡って制御する場合、周波数範囲の異なる電圧制御
発振器を複数用いる必要があり、電圧制御を代えた場
合、位相差がなくなるまで時間を有する、などの問題が
あった。
数に渡って制御する場合、周波数範囲の異なる電圧制御
発振器を複数用いる必要があり、電圧制御を代えた場
合、位相差がなくなるまで時間を有する、などの問題が
あった。
【００４３】図５に示した従来の遅延回路装置は、ＰＬ
Ｌ回路を用いた場合のこれらの問題の解決を意図したも
のであるが、遅延回路７０５の出力であるクロック８０
３が、制御回路７０３内の多くのＮＡＮＤに入力するた
め、駆動する負荷容量が増大し、消費電力も増大すると
いう問題があった。
Ｌ回路を用いた場合のこれらの問題の解決を意図したも
のであるが、遅延回路７０５の出力であるクロック８０
３が、制御回路７０３内の多くのＮＡＮＤに入力するた
め、駆動する負荷容量が増大し、消費電力も増大すると
いう問題があった。
【００４４】すなわち、ｔＣＫが長いときの動作を保証
するには、遅延回路列３０１内の段数を多くする必要が
あるが、これにともないクロック８０３の負荷容量は増
加してしまう。
するには、遅延回路列３０１内の段数を多くする必要が
あるが、これにともないクロック８０３の負荷容量は増
加してしまう。
【００４５】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、外部クロックと
位相差が無いクロックを、低消費電流かつ少ない周期
で、広い周波数範囲、電源電圧範囲にわたって生成する
遅延回路装置を提供することにある。
てなされたものであって、その目的は、外部クロックと
位相差が無いクロックを、低消費電流かつ少ない周期
で、広い周波数範囲、電源電圧範囲にわたって生成する
遅延回路装置を提供することにある。
【００４６】
【課題を解決するための手段】前記目的を達成するた
め、本発明の遅延回路装置は、信号の伝達経路の任意の
位置から出力を取り出し得る第１の遅延回路列と、信号
伝達経路の任意の位置から入力を入れ得る第２の遅延回
路列と、該第１の遅延回路列を３つ以上に分割する２カ
所以上の出力をそれぞれ入力する２つ以上の判定回路
と、信号の入力端子と出力端子と入出力制御端子を有す
る３つ以上の制御回路とを有し、該第１の遅延回路列
と、該第２の遅延回路列がそれぞれ信号の伝達経路が逆
向きになるように並べて配置され、該第１の遅延回路列
の出力と、該第２の遅延回路列の入力が前記制御回路を
介して、それぞれ該第１の遅延回路列の入力に近い側、
該第２の遅延回路列の出力に近い側から、順次接続さ
れ、前記第１の遅延回路列に第１の信号を入力し、前記
第１の遅延回路列を３つ以上に分割する２カ所以上の出
力に第１の信号が伝達したか否かを、それぞれ接続する
前記判定回路にラッチし、前記第１の信号入力から任意
の時間の後、前記３つ以上の制御回路のうち、前記判定
回路のラッチデータに応じて３つ以下の制御回路に第２
の信号を入力し、前記第１の遅延回路列上の前記第１の
信号を前記第２の遅延回路列に転送し、かつ前記第１の
遅延回路列上の第１の信号を前記第１の遅延回路列上か
ら除去するよう構成されている。
め、本発明の遅延回路装置は、信号の伝達経路の任意の
位置から出力を取り出し得る第１の遅延回路列と、信号
伝達経路の任意の位置から入力を入れ得る第２の遅延回
路列と、該第１の遅延回路列を３つ以上に分割する２カ
所以上の出力をそれぞれ入力する２つ以上の判定回路
と、信号の入力端子と出力端子と入出力制御端子を有す
る３つ以上の制御回路とを有し、該第１の遅延回路列
と、該第２の遅延回路列がそれぞれ信号の伝達経路が逆
向きになるように並べて配置され、該第１の遅延回路列
の出力と、該第２の遅延回路列の入力が前記制御回路を
介して、それぞれ該第１の遅延回路列の入力に近い側、
該第２の遅延回路列の出力に近い側から、順次接続さ
れ、前記第１の遅延回路列に第１の信号を入力し、前記
第１の遅延回路列を３つ以上に分割する２カ所以上の出
力に第１の信号が伝達したか否かを、それぞれ接続する
前記判定回路にラッチし、前記第１の信号入力から任意
の時間の後、前記３つ以上の制御回路のうち、前記判定
回路のラッチデータに応じて３つ以下の制御回路に第２
の信号を入力し、前記第１の遅延回路列上の前記第１の
信号を前記第２の遅延回路列に転送し、かつ前記第１の
遅延回路列上の第１の信号を前記第１の遅延回路列上か
ら除去するよう構成されている。
【００４７】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明の遅延回路装置は、その好ましい実
施の形態において、信号の伝達経路の任意の位置から出
力を取り出し得る第１の遅延回路列（図１の１０１）
と、信号伝達経路の任意の位置から入力を入れ得る第２
の遅延回路列（図１の１０２）と、第１の遅延回路列
（図１の１０１）を３つに分割する２カ所の出力をそれ
ぞれ入力する２つの判定回路（図１の１１１ｂ、１１１
ｃ）と、信号の入力端子と出力端子と入出力制御端子を
有する３つの制御回路（図１の１０３ａ、１０３ｂ、１
０３ｃ）とを有し、第１、第２の遅延回路列がそれぞれ
信号の伝達経路が逆向きになるように並べて配置され、
第１の遅延回路列の出力と、第２の遅延回路列の入力が
制御回路を介して、それぞれ第１の遅延回路列の入力に
近い側、第２の遅延回路列の出力に近い側から、順次接
続される。
に説明する。本発明の遅延回路装置は、その好ましい実
施の形態において、信号の伝達経路の任意の位置から出
力を取り出し得る第１の遅延回路列（図１の１０１）
と、信号伝達経路の任意の位置から入力を入れ得る第２
の遅延回路列（図１の１０２）と、第１の遅延回路列
（図１の１０１）を３つに分割する２カ所の出力をそれ
ぞれ入力する２つの判定回路（図１の１１１ｂ、１１１
ｃ）と、信号の入力端子と出力端子と入出力制御端子を
有する３つの制御回路（図１の１０３ａ、１０３ｂ、１
０３ｃ）とを有し、第１、第２の遅延回路列がそれぞれ
信号の伝達経路が逆向きになるように並べて配置され、
第１の遅延回路列の出力と、第２の遅延回路列の入力が
制御回路を介して、それぞれ第１の遅延回路列の入力に
近い側、第２の遅延回路列の出力に近い側から、順次接
続される。
【００４８】そして第１の遅延回路列に第１の信号を入
力し、第１の遅延回路列を３つに分割する２カ所の出力
に第１の信号が伝達したか否かを、それぞれ接続する判
定回路にラッチし、第１の信号入力から任意の時間の
後、３つの制御回路のうち、判定回路のラッチデータに
応じて、３つ以下の制御回路に、第２の信号を入力し、
第１の遅延回路列上の第１の信号を、第２の遅延回路列
に転送し、第１の遅延回路列上の第１の信号を第１の遅
延回路列上から除去する。
力し、第１の遅延回路列を３つに分割する２カ所の出力
に第１の信号が伝達したか否かを、それぞれ接続する判
定回路にラッチし、第１の信号入力から任意の時間の
後、３つの制御回路のうち、判定回路のラッチデータに
応じて、３つ以下の制御回路に、第２の信号を入力し、
第１の遅延回路列上の第１の信号を、第２の遅延回路列
に転送し、第１の遅延回路列上の第１の信号を第１の遅
延回路列上から除去する。
【００４９】
【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。
【００５０】図１は、本発明の遅延回路装置の一実施例
の回路構成を示す図である。
の回路構成を示す図である。
【００５１】図１を参照すると、本実施例は、信号の伝
達経路の任意の位置から出力を取り出し得る遅延回路列
１０１と、信号の伝達経路の任意の位置から入力を入れ
得る遅延回路列１０２と、信号の入力端子と出力端子を
有する複数の制御回路１０３ａ、１０３ｂ、１０３ｃ
と、遅延回路列１０１と１０２の負荷を等しくするため
の負荷調整素子１０４と、外部信号を受信する受信回路
１０５と、増幅回路１０６と、受信回路１０５と同等の
遅延時間の遅延回路１０７と、増幅回路１０６と同等の
遅延時間の遅延回路１０８と、複数の比較回路１１１
ｂ、１１１ｃと、論理ゲートＧａ、Ｇｃと、を有する。
達経路の任意の位置から出力を取り出し得る遅延回路列
１０１と、信号の伝達経路の任意の位置から入力を入れ
得る遅延回路列１０２と、信号の入力端子と出力端子を
有する複数の制御回路１０３ａ、１０３ｂ、１０３ｃ
と、遅延回路列１０１と１０２の負荷を等しくするため
の負荷調整素子１０４と、外部信号を受信する受信回路
１０５と、増幅回路１０６と、受信回路１０５と同等の
遅延時間の遅延回路１０７と、増幅回路１０６と同等の
遅延時間の遅延回路１０８と、複数の比較回路１１１
ｂ、１１１ｃと、論理ゲートＧａ、Ｇｃと、を有する。
【００５２】回路接続について説明すると、受信回路１
０５の出力は、遅延回路１０７の入力と制御回路１０３
ｂと比較回路１１１ｂ、１１１ｃに接続されている。
０５の出力は、遅延回路１０７の入力と制御回路１０３
ｂと比較回路１１１ｂ、１１１ｃに接続されている。
【００５３】遅延回路１０７の出力は、遅延回路１０８
の入力と接続されている。
の入力と接続されている。
【００５４】遅延回路１０８の出力は、遅延回路列１０
１の入力と接続されている。
１の入力と接続されている。
【００５５】遅延回路列１０２の出力は、増幅回路１０
６の入力と接続されている。
６の入力と接続されている。
【００５６】遅延回路１０７、１０８がそれぞれ受信回
路１０５、増幅回路１０６と同等の遅延時間を有するの
は、入力クロック２０１と出力クロック２０５の出力タ
イミングを同じにするためである。
路１０５、増幅回路１０６と同等の遅延時間を有するの
は、入力クロック２０１と出力クロック２０５の出力タ
イミングを同じにするためである。
【００５７】次に図１を参照して、遅延回路列１０１、
遅延回路列１０２、制御回路１０３ａ、１０３ｂ、１０
３ｃおよび負荷調整素子１０４の内部の構成について以
下に説明する。
遅延回路列１０２、制御回路１０３ａ、１０３ｂ、１０
３ｃおよび負荷調整素子１０４の内部の構成について以
下に説明する。
【００５８】遅延回路列１０１と遅延回路列１０２は、
インバータとＮＡＮＤとの交互配置からなり、制御回路
１０３ａ、１０３ｂ、１０３ｃと負荷調整素子１０４は
ＮＡＮＤからなる。
インバータとＮＡＮＤとの交互配置からなり、制御回路
１０３ａ、１０３ｂ、１０３ｃと負荷調整素子１０４は
ＮＡＮＤからなる。
【００５９】遅延回路列１０１は、入力側からＮＡＮＤ
ＦＮａ１、インバータＦＩａ１、ＮＡＮＤ ＦＮａ
２、インバータＦＩａ２、…、ＮＡＮＤ ＦＮｂ１、イ
ンバータＦＩｂ１、ＮＡＮＤ ＦＮｂ２、インバータＦ
Ｉｂ２、…、ＮＡＮＤ ＦＮｃ１、インバータＦＩｃ
１、ＮＡＮＤ ＦＮｃ２、インバータＦＩｃ２、…をこ
の順で接続した構成からなる（一部図示していない）。
ＦＮａ１、インバータＦＩａ１、ＮＡＮＤ ＦＮａ
２、インバータＦＩａ２、…、ＮＡＮＤ ＦＮｂ１、イ
ンバータＦＩｂ１、ＮＡＮＤ ＦＮｂ２、インバータＦ
Ｉｂ２、…、ＮＡＮＤ ＦＮｃ１、インバータＦＩｃ
１、ＮＡＮＤ ＦＮｃ２、インバータＦＩｃ２、…をこ
の順で接続した構成からなる（一部図示していない）。
【００６０】遅延回路列１０２は、出力側から、インバ
ータＲＩａ１、ＮＡＮＤ ＲＮａ１、インバータＲＩａ
２、ＮＡＮＤ ＲＮａ２、…、インバータＲＩｂ１、Ｎ
ＡＮＤ ＲＮｂ１、インバータＲＩｂ２、ＮＡＮＤ Ｒ
Ｎｂ２、…、インバータＲＩｃ１、ＮＡＮＤ ＲＮｃ
１、インバータＲＩｃ２、ＮＡＮＤ ＲＮｃ２、…をこ
の順で接続した構成からなる。
ータＲＩａ１、ＮＡＮＤ ＲＮａ１、インバータＲＩａ
２、ＮＡＮＤ ＲＮａ２、…、インバータＲＩｂ１、Ｎ
ＡＮＤ ＲＮｂ１、インバータＲＩｂ２、ＮＡＮＤ Ｒ
Ｎｂ２、…、インバータＲＩｃ１、ＮＡＮＤ ＲＮｃ
１、インバータＲＩｃ２、ＮＡＮＤ ＲＮｃ２、…をこ
の順で接続した構成からなる。
【００６１】制御回路１０３ａは、入力端子の１つに、
論理ゲートＧａの出力を入力したＮＡＮＤ列、ＮＡＮＤ
ＣＮａ１、ＮＡＮＤ ＣＮａ２、…から構成される。
論理ゲートＧａの出力を入力したＮＡＮＤ列、ＮＡＮＤ
ＣＮａ１、ＮＡＮＤ ＣＮａ２、…から構成される。
【００６２】制御回路１０３ｂは、入力端子の１つに、
受信回路１０５の出力を入力したＮＡＮＤ列、ＮＡＮＤ
ＣＮｂ１、ＮＡＮＤ ＣＮｂ２、…から構成される。
受信回路１０５の出力を入力したＮＡＮＤ列、ＮＡＮＤ
ＣＮｂ１、ＮＡＮＤ ＣＮｂ２、…から構成される。
【００６３】制御回路１０３ｃは、入力端子の１つに、
論理ゲートＧｃの出力を入力したＮＡＮＤ列、ＮＡＮＤ
ＣＮｃ１、ＮＡＮＤ ＣＮｃ２、…から構成される。
論理ゲートＧｃの出力を入力したＮＡＮＤ列、ＮＡＮＤ
ＣＮｃ１、ＮＡＮＤ ＣＮｃ２、…から構成される。
【００６４】負荷調整回路１０４は、入力端子の１つが
接地線１１０と接続されたＮＡＮＤ列、ＮＡＮＤ ＧＮ
ａ１、ＮＡＮＤ ＧＮａ２、…、ＮＡＮＤ ＧＮｂ１、
ＮＡＮＤ ＧＮｂ２、…、ＮＡＮＤ ＧＮｃ１、ＮＡＮ
Ｄ ＧＮｃ２、…から構成される。
接地線１１０と接続されたＮＡＮＤ列、ＮＡＮＤ ＧＮ
ａ１、ＮＡＮＤ ＧＮａ２、…、ＮＡＮＤ ＧＮｂ１、
ＮＡＮＤ ＧＮｂ２、…、ＮＡＮＤ ＧＮｃ１、ＮＡＮ
Ｄ ＧＮｃ２、…から構成される。
【００６５】また、遅延回路列１０１、遅延回路列１０
２、制御回路１０３ａ、１０３ｂ、１０３ｃ、判定回路
１１１ｂ、１１１ｃ、論理ゲートＧａ、Ｇｃおよび負荷
調整回路１０４の相互の接続であるが、ｎ＝ａ１、ａ
２、…、ｂ１、ｂ２、…、ｃ１、ｃ２、…として、遅延
回路列１０１のインバータＦＩｎの出力は、ＮＡＮＤＦ
Ｎｎ＋１に入力するとともに、制御回路１０３ａのＮＡ
ＮＤ ＣＮｎの２つの入力端子のうち論理ゲートＧａの
出力が入力する端子とは別の端子、制御回路１０３ｂの
入力端子のうち、受信回路１０５の出力を入力しない端
子、制御回路１０３ｃの論理ゲートＧｃの出力を入力し
ない端子と接続されている。
２、制御回路１０３ａ、１０３ｂ、１０３ｃ、判定回路
１１１ｂ、１１１ｃ、論理ゲートＧａ、Ｇｃおよび負荷
調整回路１０４の相互の接続であるが、ｎ＝ａ１、ａ
２、…、ｂ１、ｂ２、…、ｃ１、ｃ２、…として、遅延
回路列１０１のインバータＦＩｎの出力は、ＮＡＮＤＦ
Ｎｎ＋１に入力するとともに、制御回路１０３ａのＮＡ
ＮＤ ＣＮｎの２つの入力端子のうち論理ゲートＧａの
出力が入力する端子とは別の端子、制御回路１０３ｂの
入力端子のうち、受信回路１０５の出力を入力しない端
子、制御回路１０３ｃの論理ゲートＧｃの出力を入力し
ない端子と接続されている。
【００６６】制御回路１０３ａ、１０３ｂ、１０３ｃの
ＮＡＮＤ ＣＮｎの出力は、遅延回路列１０１のＮＡＮ
Ｄ ＦＮｎ＋２の２つの入力端子の１つでインバータＦ
Ｉｎ＋１の出力と接続されていない入力端子と接続さ
れ、かつ遅延回路列１０２のＮＡＮＤ ＲＮｎの２つの
入力端子の１つでインバータＲＩｎ＋１の出力と接続さ
れていない入力端子と接続されている。
ＮＡＮＤ ＣＮｎの出力は、遅延回路列１０１のＮＡＮ
Ｄ ＦＮｎ＋２の２つの入力端子の１つでインバータＦ
Ｉｎ＋１の出力と接続されていない入力端子と接続さ
れ、かつ遅延回路列１０２のＮＡＮＤ ＲＮｎの２つの
入力端子の１つでインバータＲＩｎ＋１の出力と接続さ
れていない入力端子と接続されている。
【００６７】遅延回路列１０２のＮＡＮＤ ＲＮｎの出
力は、遅延回路列１０２のインバータＲＩｎの入力に接
続されている。
力は、遅延回路列１０２のインバータＲＩｎの入力に接
続されている。
【００６８】遅延回路列１０２のインバータＲＩｎの出
力は、ＮＡＮＤ ＲＮｎ−１に入力するとともに、負荷
調整素子１０４のＮＡＮＤ ＧＮｎの２つの入力端子の
１つで、接地線１１０と接続されていない入力端子と接
続されている。
力は、ＮＡＮＤ ＲＮｎ−１に入力するとともに、負荷
調整素子１０４のＮＡＮＤ ＧＮｎの２つの入力端子の
１つで、接地線１１０と接続されていない入力端子と接
続されている。
【００６９】負荷調整素子１０４のＮＡＮＤ ＧＮｎの
出力はどこにも接続されていない。
出力はどこにも接続されていない。
【００７０】また、遅延回路列１０１のＮＡＮＤ ＦＮ
１の２つの入力端子の１つで、遅延回路列１０１の入力
端子とは接続されていない入力端子と、ＮＡＮＤ ＦＮ
２の２つの入力端子の１つで、インバータＦＩ１の出力
と接続されていない入力端子と、遅延回路列１０２の最
後尾のＮＡＮＤの２つの入力端子のうち、制御回路１０
３の最後尾のＮＡＮＤの出力と接続されていない入力は
電源線１０９と接続されている。
１の２つの入力端子の１つで、遅延回路列１０１の入力
端子とは接続されていない入力端子と、ＮＡＮＤ ＦＮ
２の２つの入力端子の１つで、インバータＦＩ１の出力
と接続されていない入力端子と、遅延回路列１０２の最
後尾のＮＡＮＤの２つの入力端子のうち、制御回路１０
３の最後尾のＮＡＮＤの出力と接続されていない入力は
電源線１０９と接続されている。
【００７１】さらに、判定回路１１１ｂには、インバー
タＦＩｂ１の出力および受信回路１０５の出力を入力
し、判定回路１１１ｃには、インバータＦＩｃ１の出力
および受信回路１０５の出力を入力し、論理ゲートＧａ
には、判定回路１１１ｃの出力および受信回路１０５の
出力を入力し、論理ゲートＧｃには、判定回路１１１ｃ
の出力および受信回路１０５の出力を入力する。
タＦＩｂ１の出力および受信回路１０５の出力を入力
し、判定回路１１１ｃには、インバータＦＩｃ１の出力
および受信回路１０５の出力を入力し、論理ゲートＧａ
には、判定回路１１１ｃの出力および受信回路１０５の
出力を入力し、論理ゲートＧｃには、判定回路１１１ｃ
の出力および受信回路１０５の出力を入力する。
【００７２】判定回路１１１ｂ、１１１ｃの構成は一例
として、遅延回路列１０１の出力を入力し、受信回路１
０５の出力に同期して出力するＤ−Ｆ／Ｆ（Ｄ型フリッ
プフロップ）回路とし、論理ゲートＧａは、判定回路１
１１ｃの出力の逆極性論理と受信回路１０５の出力との
ＡＮＤ論理構成とし、論理ゲートＧｃは、判定回路１１
１ｂの出力と受信回路１０５の出力とのＡＮＤ論理構成
とする。
として、遅延回路列１０１の出力を入力し、受信回路１
０５の出力に同期して出力するＤ−Ｆ／Ｆ（Ｄ型フリッ
プフロップ）回路とし、論理ゲートＧａは、判定回路１
１１ｃの出力の逆極性論理と受信回路１０５の出力との
ＡＮＤ論理構成とし、論理ゲートＧｃは、判定回路１１
１ｂの出力と受信回路１０５の出力とのＡＮＤ論理構成
とする。
【００７３】また判定回路１１１ｂ、１１１ｃは一例と
して図２に示すように、遅延回路列１０１からの出力を
入力するＮＯＲゲートＮＯ１と、受信回路１０５からの
出力を入力するＮＯＲゲートＮＯ２とからなるＲＳ−Ｆ
／Ｆと、ＮＯＲゲートＮＯ１の出力を入力し出力が論理
ゲートＧａ、Ｇｃへ入力するインバータＩＮＶＩとから
構成される。
して図２に示すように、遅延回路列１０１からの出力を
入力するＮＯＲゲートＮＯ１と、受信回路１０５からの
出力を入力するＮＯＲゲートＮＯ２とからなるＲＳ−Ｆ
／Ｆと、ＮＯＲゲートＮＯ１の出力を入力し出力が論理
ゲートＧａ、Ｇｃへ入力するインバータＩＮＶＩとから
構成される。
【００７４】図３は、この実施例の動作波形を示したも
のである。
のである。
【００７５】図３を参照して、入力クロック２０１は、
立ち上がりエッジを用いる定周期Ｈ（ハイレベル）パル
スである。
立ち上がりエッジを用いる定周期Ｈ（ハイレベル）パル
スである。
【００７６】クロック群２０２は、遅延回路列１０１内
の全てのインバータ出力で、遅延回路列１０１内を進行
するクロックを表す。インバータＦＩａ１からＦＩｂ１
の前段のインバータまでのパルスは、図３中で、ａで示
す範囲に、クロック群があり、インバータＦＩｂ１から
ＦＩｃ１の前段のインバータまでのパルスは、ｂで示す
範囲に、インバータＦＩｃ１から最終段のインバータま
でのパルスは、ｃで示す範囲に、クロック群がある。
の全てのインバータ出力で、遅延回路列１０１内を進行
するクロックを表す。インバータＦＩａ１からＦＩｂ１
の前段のインバータまでのパルスは、図３中で、ａで示
す範囲に、クロック群があり、インバータＦＩｂ１から
ＦＩｃ１の前段のインバータまでのパルスは、ｂで示す
範囲に、インバータＦＩｃ１から最終段のインバータま
でのパルスは、ｃで示す範囲に、クロック群がある。
【００７７】クロック２０３ａは、論理ゲートＧａの出
力で、制御回路１０３ａに入力するクロックを表す。
力で、制御回路１０３ａに入力するクロックを表す。
【００７８】クロック２０３ｂは、受信回路１０５の出
力で、制御回路１０３ｂに入力するクロックを表す。
力で、制御回路１０３ｂに入力するクロックを表す。
【００７９】クロック２０３ｃは、論理ゲートＧｃの出
力で、制御回路１０３ｃに入力するクロックを表す。
力で、制御回路１０３ｃに入力するクロックを表す。
【００８０】受信回路１０５にはクロックパルス幅を一
定にする回路があり、クロック２０３ｂの幅はクロック
２０１の幅よりも小さくされる。
定にする回路があり、クロック２０３ｂの幅はクロック
２０１の幅よりも小さくされる。
【００８１】クロック群２０４は、遅延回路列７０２内
の全てのインバータ出力で、遅延回路列１０２内を進行
するクロックを表す。インバータＦＩｃ１までのインバ
ータまでのパルスは、図３中で、ｃで示す範囲にクロッ
ク群があり、インバータＦＩｂ１からＦＩｃ１の次段の
インバータまでのパルスは、ｂで示す範囲に、インバー
タＦＩａ１から最終段のインバータまでのパルスは、ａ
で示す範囲に、クロック群がある。
の全てのインバータ出力で、遅延回路列１０２内を進行
するクロックを表す。インバータＦＩｃ１までのインバ
ータまでのパルスは、図３中で、ｃで示す範囲にクロッ
ク群があり、インバータＦＩｂ１からＦＩｃ１の次段の
インバータまでのパルスは、ｂで示す範囲に、インバー
タＦＩａ１から最終段のインバータまでのパルスは、ａ
で示す範囲に、クロック群がある。
【００８２】クロック２０５は、増幅回路１０６の出力
を表す。
を表す。
【００８３】クロックは周期的に入力されるため、実使
用時には個々の区別をすることはないが、ここでは動作
をわかりやすくするため、任意のクロックパルスの１つ
をｍ番クロックとし、次のクロックパルスをｍ＋１番ク
ロック、その次のクロックパルスをｍ＋２番クロックと
する。
用時には個々の区別をすることはないが、ここでは動作
をわかりやすくするため、任意のクロックパルスの１つ
をｍ番クロックとし、次のクロックパルスをｍ＋１番ク
ロック、その次のクロックパルスをｍ＋２番クロックと
する。
【００８４】ｍ番クロックは、受信回路１０５の次に、
受信回路１０５と同等の遅延時間の延長回路１０７と、
増幅回路１０６と同等の遅延時間の遅延回路１０８を介
して遅延回路列１０１に入り、遅延回路列１０１内を進
行し、クロック群２０２中のｍ番クロック群で表され
る。
受信回路１０５と同等の遅延時間の延長回路１０７と、
増幅回路１０６と同等の遅延時間の遅延回路１０８を介
して遅延回路列１０１に入り、遅延回路列１０１内を進
行し、クロック群２０２中のｍ番クロック群で表され
る。
【００８５】遅延回路列１０１内のインバータ出力は、
ｍ番クロックの進行によりＨになり、ｍ番クロックのパ
ルス幅の期間Ｈ出力を保つ。ｍ番クロックが受信回路１
０５を出てからクロック１周期後、受信回路１０５から
ｍ＋１番クロックが発生し、制御回路１０３ｂに入力
し、クロック２０３ｂのｍ＋１番クロックとして表され
る。
ｍ番クロックの進行によりＨになり、ｍ番クロックのパ
ルス幅の期間Ｈ出力を保つ。ｍ番クロックが受信回路１
０５を出てからクロック１周期後、受信回路１０５から
ｍ＋１番クロックが発生し、制御回路１０３ｂに入力
し、クロック２０３ｂのｍ＋１番クロックとして表され
る。
【００８６】また、判定回路１１１ｃの出力がＬレベル
であれば、受信回路１０５からのクロックを受けて論理
ゲートＧａからもｍ＋１番クロックが発生し、制御回路
１０３ａに入力し、判定回路１１１ａの出力がＨレベル
であれば、受信回路１０５からのクロックを受けて論理
ゲートＧｃからもｍ＋１番クロックが発生し、制御回路
１０３ｃに入力する。
であれば、受信回路１０５からのクロックを受けて論理
ゲートＧａからもｍ＋１番クロックが発生し、制御回路
１０３ａに入力し、判定回路１１１ａの出力がＨレベル
であれば、受信回路１０５からのクロックを受けて論理
ゲートＧｃからもｍ＋１番クロックが発生し、制御回路
１０３ｃに入力する。
【００８７】このときｍ番クロックは、遅延回路列１０
１内を進行しており、たとえば、遅延回路列１０１内の
ｊ番目のインバータＦＩｊ（Ｈパルスの先頭のインバー
タ、ｊ＝ａ１、ａ２、…、ｂ１、ｂ２、…ｃ１、ｃ２、
…）からｊ−ｋ番目のインバータＦＩｊ−ｋ（Ｈパルス
の最後のインバータ）をｍ番クロックの幅で進行中とす
ると、ｊ番目のインバータＦＩｊからＦＩｊ−ｋ番目の
インバータの出力は、前述の通りＨである。
１内を進行しており、たとえば、遅延回路列１０１内の
ｊ番目のインバータＦＩｊ（Ｈパルスの先頭のインバー
タ、ｊ＝ａ１、ａ２、…、ｂ１、ｂ２、…ｃ１、ｃ２、
…）からｊ−ｋ番目のインバータＦＩｊ−ｋ（Ｈパルス
の最後のインバータ）をｍ番クロックの幅で進行中とす
ると、ｊ番目のインバータＦＩｊからＦＩｊ−ｋ番目の
インバータの出力は、前述の通りＨである。
【００８８】したがって、ｍ番クロックの進行中のイン
バータＦＩｊからＦＩｊ−ｋの出力と接続された制御回
路１０３ａ、１０３ｂ、１０３ｃのＮＡＮＤ ＣＮｊか
らＣＮｊ−ｋのうち２入力ともがＨで待機しているＮＡ
ＮＤ ＣＮｊからＣＮｊ−ｋと接続された遅延回路列１
０２内のＮＡＮＤ ＲＮｊからＲＮｊ−ｋの２入力の１
つがＬになり、出力はＨからＬに転じ、遅延回路列１０
２内をｍ番クロックがＬパルスとなって進行し、クロッ
ク群２０４中のｍ番クロック群で表される。
バータＦＩｊからＦＩｊ−ｋの出力と接続された制御回
路１０３ａ、１０３ｂ、１０３ｃのＮＡＮＤ ＣＮｊか
らＣＮｊ−ｋのうち２入力ともがＨで待機しているＮＡ
ＮＤ ＣＮｊからＣＮｊ−ｋと接続された遅延回路列１
０２内のＮＡＮＤ ＲＮｊからＲＮｊ−ｋの２入力の１
つがＬになり、出力はＨからＬに転じ、遅延回路列１０
２内をｍ番クロックがＬパルスとなって進行し、クロッ
ク群２０４中のｍ番クロック群で表される。
【００８９】また、遅延回路列１０１内のＮＡＮＤ Ｆ
Ｎｊ＋２からＮＡＮＤ ＦＮｊ−ｋ＋２の２つの入力の
うち制御回路１０３ａ、１０３ｂ、１０３ｃのＮＡＮＤ
ＣＮｊからＣＮｊ−ｋと接続された入力がＬとなり、
この結果、インバータＦＩｊ＋２からインバータＦＩｊ
−ｋ＋２の出力が全てＬになり、遅延回路列１０１内の
ｍ番クロックは全てＬ（ロウレベル）にされる。
Ｎｊ＋２からＮＡＮＤ ＦＮｊ−ｋ＋２の２つの入力の
うち制御回路１０３ａ、１０３ｂ、１０３ｃのＮＡＮＤ
ＣＮｊからＣＮｊ−ｋと接続された入力がＬとなり、
この結果、インバータＦＩｊ＋２からインバータＦＩｊ
−ｋ＋２の出力が全てＬになり、遅延回路列１０１内の
ｍ番クロックは全てＬ（ロウレベル）にされる。
【００９０】遅延回路列１０２を出たｍ番クロックは増
幅回路１０６を介して出力され、クロック２０４のｍ番
目のクロックで表される。
幅回路１０６を介して出力され、クロック２０４のｍ番
目のクロックで表される。
【００９１】尚、図３に示した例の場合、ｍ番クロック
が遅延回路列１０１内のインバータＦＩｃ１にまで到達
した後、ｍ＋１番クロックが受信回路１０５から出力さ
れている。したがって、判定回路１１１ｂ、１１１ｃの
出力はともにＨレベルでラッチされ、判定回路１１１ｃ
の出力がＨであることより論理ゲートＧａの出力である
クロック２０３ａはＬレベルに固定される。
が遅延回路列１０１内のインバータＦＩｃ１にまで到達
した後、ｍ＋１番クロックが受信回路１０５から出力さ
れている。したがって、判定回路１１１ｂ、１１１ｃの
出力はともにＨレベルでラッチされ、判定回路１１１ｃ
の出力がＨであることより論理ゲートＧａの出力である
クロック２０３ａはＬレベルに固定される。
【００９２】図４に示した例の場合は、インバータＦＩ
ｂ１にもｍ番クロックが到達しないタイミングでｍ＋１
番クロックが受信回路１０５から出力されている。した
がって、判定回路１１１ｂ、１１１ｃの出力はともにＬ
レベルにラッチされ、判定回路１１１ｂの出力がＬであ
ることより、論理ゲートＧｃの出力であるクロック２０
３ｃはＬレベルに固定される。
ｂ１にもｍ番クロックが到達しないタイミングでｍ＋１
番クロックが受信回路１０５から出力されている。した
がって、判定回路１１１ｂ、１１１ｃの出力はともにＬ
レベルにラッチされ、判定回路１１１ｂの出力がＬであ
ることより、論理ゲートＧｃの出力であるクロック２０
３ｃはＬレベルに固定される。
【００９３】さらに、ｍ番クロックが遅延回路列１０１
内のインバータＦＩｂ１には到達し、ＦＩｃ１には到達
しないタイミングでｍ＋１番クロックが受信回路１０５
から出力される際は、判定回路１１１ｂの出力はＨレベ
ル、判定回路１１１ｃの出力はＬレベルにそれぞれラッ
チされ、クロック２０３ａ、２０３ｂ、２０３ｃには全
てパルスが発生する。
内のインバータＦＩｂ１には到達し、ＦＩｃ１には到達
しないタイミングでｍ＋１番クロックが受信回路１０５
から出力される際は、判定回路１１１ｂの出力はＨレベ
ル、判定回路１１１ｃの出力はＬレベルにそれぞれラッ
チされ、クロック２０３ａ、２０３ｂ、２０３ｃには全
てパルスが発生する。
【００９４】また、図８にタイミング波形を示した従来
の遅延回路装置と同様、受信回路１０５と遅延回路１０
７の遅延時間は、前述の通り等しくともにｄ１とし、増
幅回路１０６と遅延回路１０８の遅延時間は、前述の通
り等しくともにｄ２とし、クロックの周期をｔＣＫとす
ると、入力クロック２０１のｍ番クロックの立ち上がり
エッジと、受信回路１０５の出力クロック２０３のｍ番
クロックの立ち上がりエッジと、の間の遅延はｄ１であ
る。
の遅延回路装置と同様、受信回路１０５と遅延回路１０
７の遅延時間は、前述の通り等しくともにｄ１とし、増
幅回路１０６と遅延回路１０８の遅延時間は、前述の通
り等しくともにｄ２とし、クロックの周期をｔＣＫとす
ると、入力クロック２０１のｍ番クロックの立ち上がり
エッジと、受信回路１０５の出力クロック２０３のｍ番
クロックの立ち上がりエッジと、の間の遅延はｄ１であ
る。
【００９５】受信回路１０５の出力クロック２０３のｍ
番クロックと遅延回路列１０１を進行するクロック群２
０２のｍ番目のクロック群の先頭のクロックの立ち上が
りエッジの間の遅延は、受信回路１０５の出力クロック
２０３のｍ番クロックと受信回路１０５の出力クロック
２０３のｍ＋１番クロックの立ち上がりエッジの間の遅
延に等しく、ｔＣＫとなる。
番クロックと遅延回路列１０１を進行するクロック群２
０２のｍ番目のクロック群の先頭のクロックの立ち上が
りエッジの間の遅延は、受信回路１０５の出力クロック
２０３のｍ番クロックと受信回路１０５の出力クロック
２０３のｍ＋１番クロックの立ち上がりエッジの間の遅
延に等しく、ｔＣＫとなる。
【００９６】したがって、遅延回路列１０１をクロック
の立ち上がりエッジが進行する時間は、クロックの周期
ｔＣＫから、遅延回路１０７の遅延時間ｄ１、遅延回路
１０８の遅延時間ｄ２を差し引いた時間、ｔＣＫ−ｄ１
−ｄ２である。
の立ち上がりエッジが進行する時間は、クロックの周期
ｔＣＫから、遅延回路１０７の遅延時間ｄ１、遅延回路
１０８の遅延時間ｄ２を差し引いた時間、ｔＣＫ−ｄ１
−ｄ２である。
【００９７】遅延回路列１０２をクロックのＬパルスの
立ち上がりエッジが進行する遅延回路は、遅延回路列１
０１をクロックの立ち上がりエッジが進行した遅延回路
と等しい構成段数になるので、遅延回路列１０２をクロ
ックのＬパルスの立ち上がりエッジが進行する時間は、
遅延回路列１０１をクロックの立ち上がりエッジが進行
する時間と等しく、クロックの周期ｔＣＫから、遅延回
路１０７の遅延時間ｄ１、遅延回路１０８の遅延時間ｄ
２を差し引いた時間、ｔＣＫ−ｄ１−ｄ２である。
立ち上がりエッジが進行する遅延回路は、遅延回路列１
０１をクロックの立ち上がりエッジが進行した遅延回路
と等しい構成段数になるので、遅延回路列１０２をクロ
ックのＬパルスの立ち上がりエッジが進行する時間は、
遅延回路列１０１をクロックの立ち上がりエッジが進行
する時間と等しく、クロックの周期ｔＣＫから、遅延回
路１０７の遅延時間ｄ１、遅延回路１０８の遅延時間ｄ
２を差し引いた時間、ｔＣＫ−ｄ１−ｄ２である。
【００９８】増幅回路１０６を通過するのに要する時間
は、前述の通り、ｄ２である。
は、前述の通り、ｄ２である。
【００９９】以上クロックが受信回路１０５、遅延回路
１０７、遅延回路１０８、遅延回路列１０１、遅延回路
列１０２、増幅回路１０６を通過するのに要した時間は
２ｔＣＫになり、ｍ番目のクロックは、ｍ＋２番目クロ
ックと等しいタイミングで内部回路１１２に出力され
る。
１０７、遅延回路１０８、遅延回路列１０１、遅延回路
列１０２、増幅回路１０６を通過するのに要した時間は
２ｔＣＫになり、ｍ番目のクロックは、ｍ＋２番目クロ
ックと等しいタイミングで内部回路１１２に出力され
る。
【０１００】以上より、外部クロックと遅延差の無い内
部クロックが２クロック後に得られる。
部クロックが２クロック後に得られる。
【０１０１】図５は本発明の他の実施例を示す回路図で
ある。図５を参照すると、本実施例の基本構成は、図１
に示した第１の実施例と同等であるが、遅延回路列１０
１内の５つのインバータの出力を、遅延回路１０８から
近い順に、それぞれ、判定回路１１１ａ、１１１ｂ、１
１１ｃ、１１１ｄ、１１１ｅに入力し、判定回路１１１
ｃ出力の逆極性と受信回路１０５の出力とのＡＮＤ論理
をとり、出力が制御回路１０３ａに入力する論理ゲート
Ｇａと、判定回路１１１ｄ出力の逆極性と受信回路１０
５の出力とのＡＮＤ論理をとり、出力が制御回路１０３
ｂに入力する論理ゲートＧｂと、判定回路１１１ｅ出力
の逆極性と判定回路１１１ａの出力と受信回路１０５の
出力とのＡＮＤ論理をとり、出力が制御回路１０３ｃに
入力する論理ゲートＧｃと、判定回路１１１ｂ出力と受
信回路１０５の出力とのＡＮＤ論理をとり、出力が制御
回路１０３ｄに入力する論理ゲートＧｄと、判定回路１
１１ｃ出力と受信回路１０５の出力とのＡＮＤ論理をと
り、出力が制御回路１０３ｅに入力する論理ゲートＧｅ
と、を構成要素として備えている。
ある。図５を参照すると、本実施例の基本構成は、図１
に示した第１の実施例と同等であるが、遅延回路列１０
１内の５つのインバータの出力を、遅延回路１０８から
近い順に、それぞれ、判定回路１１１ａ、１１１ｂ、１
１１ｃ、１１１ｄ、１１１ｅに入力し、判定回路１１１
ｃ出力の逆極性と受信回路１０５の出力とのＡＮＤ論理
をとり、出力が制御回路１０３ａに入力する論理ゲート
Ｇａと、判定回路１１１ｄ出力の逆極性と受信回路１０
５の出力とのＡＮＤ論理をとり、出力が制御回路１０３
ｂに入力する論理ゲートＧｂと、判定回路１１１ｅ出力
の逆極性と判定回路１１１ａの出力と受信回路１０５の
出力とのＡＮＤ論理をとり、出力が制御回路１０３ｃに
入力する論理ゲートＧｃと、判定回路１１１ｂ出力と受
信回路１０５の出力とのＡＮＤ論理をとり、出力が制御
回路１０３ｄに入力する論理ゲートＧｄと、判定回路１
１１ｃ出力と受信回路１０５の出力とのＡＮＤ論理をと
り、出力が制御回路１０３ｅに入力する論理ゲートＧｅ
と、を構成要素として備えている。
【０１０２】図１に示した第１の実施例の場合、ｍ番ク
ロックがＦＩｂ１には到達して、ＦＩｃ１には到達しな
いタイミングでｍ＋１番クロックが受信回路１０５から
出力される周波数では、クロック２０３ａ、２０３ｂ、
２０３ｃの全てが動作していたが、この実施例の場合、
５つの判定回路１１１ａ、１１１ｂ、１１１ｃ、１１１
ｄ、１１１ｅのうち、少なくとも２つの出力はＬレベル
に固定され、入力クロック２０１と同期して動作するク
ロックは、いかなる周波数のときでも５つのクロック２
０３ａ、２０３ｂ、２０３ｃ、２０３ｄ、２０３ｅのう
ち、２つないしは３つである。
ロックがＦＩｂ１には到達して、ＦＩｃ１には到達しな
いタイミングでｍ＋１番クロックが受信回路１０５から
出力される周波数では、クロック２０３ａ、２０３ｂ、
２０３ｃの全てが動作していたが、この実施例の場合、
５つの判定回路１１１ａ、１１１ｂ、１１１ｃ、１１１
ｄ、１１１ｅのうち、少なくとも２つの出力はＬレベル
に固定され、入力クロック２０１と同期して動作するク
ロックは、いかなる周波数のときでも５つのクロック２
０３ａ、２０３ｂ、２０３ｃ、２０３ｄ、２０３ｅのう
ち、２つないしは３つである。
【０１０３】複数のブロックに分割された遅延回路列の
うち、ｍ番クロックが進行中であったブロックの前後の
ブロックからの出力を入力する制御回路には、クロック
２０１に同期した信号を入力しているが、これは、周波
数が微妙に変化し、ｍ＋１番クロックが伝達される最終
段のブロックが、ｍ番クロックの最終段のブロックの前
後のブロックに変わってしまっても、クロック２０５の
タイミングに影響を与えないよう考慮したためである。
うち、ｍ番クロックが進行中であったブロックの前後の
ブロックからの出力を入力する制御回路には、クロック
２０１に同期した信号を入力しているが、これは、周波
数が微妙に変化し、ｍ＋１番クロックが伝達される最終
段のブロックが、ｍ番クロックの最終段のブロックの前
後のブロックに変わってしまっても、クロック２０５の
タイミングに影響を与えないよう考慮したためである。
【０１０４】
【発明の効果】以上説明したように、本発明によれば、
制御回路を複数用意し、使用される周波数でｍ番クロッ
クが進行中である可能性のない部分の制御回路にクロッ
ク２０１に同期した信号を入力しないよう構成したの
で、クロック２０１に同期した信号で駆動する制御回路
内のＮＡＮＤの負荷容量を削減することができ、消費電
流を削減できるという効果を奏するものである。
制御回路を複数用意し、使用される周波数でｍ番クロッ
クが進行中である可能性のない部分の制御回路にクロッ
ク２０１に同期した信号を入力しないよう構成したの
で、クロック２０１に同期した信号で駆動する制御回路
内のＮＡＮＤの負荷容量を削減することができ、消費電
流を削減できるという効果を奏するものである。
【０１０５】また本発明によれば、クロックの周期ｔＣ
Ｋが長いことを想定して第１の遅延回路列内の段数を多
くしても、それに応じて制御回路の分割数も増やせば１
サイクルで充放電される負荷容量は抑えることができ
る。
Ｋが長いことを想定して第１の遅延回路列内の段数を多
くしても、それに応じて制御回路の分割数も増やせば１
サイクルで充放電される負荷容量は抑えることができ
る。
【０１０６】また本発明によれば、半導体装置がスタン
バイモードとなり消費電流を抑えているときも動作させ
ることにより、必要時に早期に所望のクロックを得るこ
とができる。
バイモードとなり消費電流を抑えているときも動作させ
ることにより、必要時に早期に所望のクロックを得るこ
とができる。
【０１０７】よって、このスタンバイモード中に本遅延
回路が消費する電流のしめる割合は大きく、特に上記効
果が顕著となる。
回路が消費する電流のしめる割合は大きく、特に上記効
果が顕著となる。
【図１】本発明の一実施例の回路構成を示す図である。
【図２】本発明の一実施例における判定回路の回路構成
を示す図である。
を示す図である。
【図３】本発明の一実施例の動作について説明する波形
図である。
図である。
【図４】本発明の一実施例の動作について説明する波形
図である。
図である。
【図５】本発明の他の実施例の回路構成を示す図であ
る。
る。
【図６】従来の技術の一例を示す回路図である。
【図７】別の従来技術の一例を示す回路図である。
【図８】図７に示した従来技術の動作について説明する
波形図である。
波形図である。
１０１、１０２ 遅延回路列 １０３ａ、１０３ｂ、１０３ｃ、１０３ｄ、１０３ｅ
制御回路 １０４ 負荷調整回路 １０５ 受信回路 １０６ 増幅回路 １０７、１０８ 遅延回路 １０９ 電源線 １１０ 接地線 １１１ａ、１１１ｂ、１１１ｃ、１１１ｄ、１１１ｃ
比較回路 １１２ 内部回路 ２０１、２０３ａ、２０３ｂ、２０３ｃ、２０３ｄ、２
０３ｅ、２０５ クロック ２０２、２０４ クロック群 ６０１ 位相比較器 ６０２ 受信回路 ６０３、６０５、６１０ クロック ６０４ 遅延回路 ６０６ 位相誤差信号 ６０７ ループフィルタ ６０８ 制御信号 ６０９ 電圧制御発振器 ６１１ 増幅回路 ６１２ 内部回路 ７０１、７０２ 遅延回路列 ７０３ 制御回路 ７０４ 負荷調整回路 ７０５ 受信回路 ７０６ 増幅回路 ７０７、７０８ 遅延回路 ７０９ 電源線 ７１０ 接地線 ７１２ 内部回路 ８０１、８０３、８０５ クロック ８０２、８０４ クロック群 ＣＮ１、ＣＮ２、…、ＣＮｎ、ＣＮｎ＋１、… ＮＡＮ
Ｄ ＣＮａ１、…、ＣＮｂ１、ＣＮｂ２、…、ＣＮｃ１、Ｃ
Ｎｃ２、… ＮＡＮＤ Ｇａ、Ｇｂ、Ｇｃ、Ｇｄ、Ｇｅ 論理ゲート ＧＮ１、ＧＮ２、…、ＧＮｎ、ＧＮｎ＋１、… ＮＡＮ
Ｄ ＧＮａ１、…、ＧＮｂ１、ＧＮｂ２、…、ＧＮｃ１、Ｇ
Ｎｃ２、… ＮＡＮＤ ＦＩ１、ＦＩ２、…、ＦＩｎ、ＦＩｎ＋１、… インバ
ータ ＦＩａ１、ＦＩａ２、…、ＦＩｂ１、ＦＩｂ２、…、Ｆ
Ｉｃ１、ＦＩｃ２、…インバータ ＦＮ１、ＦＮ２、…、ＦＮｎ、ＦＮｎ＋１、… ＮＡＮ
Ｄ ＦＮａ１、ＦＮａ２、…、ＦＮｂ１、ＦＮｂ２、…、Ｆ
Ｎｃ１、ＦＮｃ２、…ＮＡＮＤ ＲＩ１、ＲＩ２、…、ＲＩｎ、ＲＩｎ＋１、… インバ
ータ ＲＩａ１、ＲＩａ２、…、ＲＩｂ１、ＲＩｂ２、…、Ｒ
Ｉｃ１、ＲＩｃ２、…インバータ ＲＮ１、ＲＮ２、…、ＲＮｎ、ＲＮｎ＋１、… ＮＡＮ
Ｄ ＲＮａ１、ＲＮａ２、…、ＲＮｂ１、ＲＮｂ２、…、Ｒ
Ｎｃ１、ＲＮｃ２、…ＮＡＮＤ
制御回路 １０４ 負荷調整回路 １０５ 受信回路 １０６ 増幅回路 １０７、１０８ 遅延回路 １０９ 電源線 １１０ 接地線 １１１ａ、１１１ｂ、１１１ｃ、１１１ｄ、１１１ｃ
比較回路 １１２ 内部回路 ２０１、２０３ａ、２０３ｂ、２０３ｃ、２０３ｄ、２
０３ｅ、２０５ クロック ２０２、２０４ クロック群 ６０１ 位相比較器 ６０２ 受信回路 ６０３、６０５、６１０ クロック ６０４ 遅延回路 ６０６ 位相誤差信号 ６０７ ループフィルタ ６０８ 制御信号 ６０９ 電圧制御発振器 ６１１ 増幅回路 ６１２ 内部回路 ７０１、７０２ 遅延回路列 ７０３ 制御回路 ７０４ 負荷調整回路 ７０５ 受信回路 ７０６ 増幅回路 ７０７、７０８ 遅延回路 ７０９ 電源線 ７１０ 接地線 ７１２ 内部回路 ８０１、８０３、８０５ クロック ８０２、８０４ クロック群 ＣＮ１、ＣＮ２、…、ＣＮｎ、ＣＮｎ＋１、… ＮＡＮ
Ｄ ＣＮａ１、…、ＣＮｂ１、ＣＮｂ２、…、ＣＮｃ１、Ｃ
Ｎｃ２、… ＮＡＮＤ Ｇａ、Ｇｂ、Ｇｃ、Ｇｄ、Ｇｅ 論理ゲート ＧＮ１、ＧＮ２、…、ＧＮｎ、ＧＮｎ＋１、… ＮＡＮ
Ｄ ＧＮａ１、…、ＧＮｂ１、ＧＮｂ２、…、ＧＮｃ１、Ｇ
Ｎｃ２、… ＮＡＮＤ ＦＩ１、ＦＩ２、…、ＦＩｎ、ＦＩｎ＋１、… インバ
ータ ＦＩａ１、ＦＩａ２、…、ＦＩｂ１、ＦＩｂ２、…、Ｆ
Ｉｃ１、ＦＩｃ２、…インバータ ＦＮ１、ＦＮ２、…、ＦＮｎ、ＦＮｎ＋１、… ＮＡＮ
Ｄ ＦＮａ１、ＦＮａ２、…、ＦＮｂ１、ＦＮｂ２、…、Ｆ
Ｎｃ１、ＦＮｃ２、…ＮＡＮＤ ＲＩ１、ＲＩ２、…、ＲＩｎ、ＲＩｎ＋１、… インバ
ータ ＲＩａ１、ＲＩａ２、…、ＲＩｂ１、ＲＩｂ２、…、Ｒ
Ｉｃ１、ＲＩｃ２、…インバータ ＲＮ１、ＲＮ２、…、ＲＮｎ、ＲＮｎ＋１、… ＮＡＮ
Ｄ ＲＮａ１、ＲＮａ２、…、ＲＮｂ１、ＲＮｂ２、…、Ｒ
Ｎｃ１、ＲＮｃ２、…ＮＡＮＤ
Claims (5)
- 【請求項１】信号の伝達経路の任意の位置から出力を取
り出し得る第１の遅延回路列と、 信号伝達経路の任意の位置から入力を入れ得る第２の遅
延回路列と、 前記第１の遅延回路列を少なくとも３つに分割する、少
なくとも２カ所の出力を、それぞれ入力する少なくとも
２つの判定回路と、 信号の入力端子と出力端子と入出力制御端子を有する少
なくとも３つの制御回路と、 を有し、 前記第１の遅延回路列と、前記第２の遅延回路列がそれ
ぞれ信号の伝達経路が逆向きになるように並べて配置さ
れ、 前記第１の遅延回路列の出力と、前記第２の遅延回路列
の入力が前記制御回路を介して、それぞれ前記第１の遅
延回路列の入力に近い側、前記第２の遅延回路列の出力
に近い側から、順次接続され、 前記第１の遅延回路列に第１の信号を入力し、前記第１
の遅延回路列を少なくとも３つに分割する少なくとも２
カ所の出力に、前記第１の信号が伝達したか否かの情報
を、それぞれ接続する前記判定回路にラッチし、 前記第１の信号入力から任意の時間の後、前記制御回路
のうち、前記判定回路のラッチデータに応じて３つ以下
の制御回路に第２の信号を入力し、 前記第１の遅延回路列上の前記第１の信号を前記第２の
遅延回路列に転送し、かつ、前記第１の遅延回路列上の
第１の信号を前記第１の遅延回路列上から除去する、こ
とを特徴とする遅延回路装置。 - 【請求項２】前記第１の遅延回路列をｎ（ｎ≧３）に分
割するｎ−１カ所の出力のうち、 入力に近い側よりｊ番目（１≦ｊ≦ｎ−３）の出力を入
力し、 該ｊ番目の出力に第１の信号が伝達したか否かをラッチ
する前記判定回路が、前記第１の信号が伝達されていな
いと判定した時は、ｊ＋２番目以降の第１の遅延回路列
の出力を入力する前記制御回路のうち少なくとも一部に
は、前記第２の信号を入力しないよう制御する、ことを
特徴とする請求項１記載の遅延回路装置。 - 【請求項３】前記第１の遅延回路列をｎ（ｎ≧３）に分
割するｎ−１カ所の出力のうち、 入力に近い側よりｉ番目（１≦ｋ≦ｎ−１）の出力を入
力し、該ｋ番目の出力に第１の信号が伝達したか否かを
ラッチする前記判定回路が、第１の信号が伝達されてい
ると判定した時は、ｊ−２番目以前の第１の遅延回路列
の出力を入力する前記制御回路のうち少なくとも一部に
は、前記第２の信号を入力しないよう制御することを特
徴とする請求項１記載の遅延回路装置。 - 【請求項４】前記第１の遅延回路列をｎ（ｎ≧３）に分
割するｎ−１カ所の出力のうち、 入力に近い側よりｊ番目（１≦ｊ≦ｎ−３）の出力を入
力し、該ｊ番目の出力に第１の信号が伝達したか否かを
ラッチする前記判定回路が、第１の信号が伝達されてい
ないと判定した時は、ｊ＋２番目以降の第１の遅延回路
列の出力を入力する前記制御回路のうち少なくとも一部
には、前記第２の信号を入力しないよう制御し、かつ、
入力に近い側よりｋ番目（３≦ｋ≦ｎ−１）の出力を入
力し、該ｋ番目の出力に第１の信号が伝達したか否かを
ラッチする前記判定回路が、第１の信号が伝達されてい
ると判定した時は、ｊ−２番目以前の第１の遅延回路列
の出力を入力する前記制御回路のうち少なくとも一部に
は、前記第２の信号を入力しないよう制御することを特
徴とする請求項１記載の遅延回路装置。 - 【請求項５】前記判定回路が、第１の信号の伝達によ
り、前記第１の遅延回路列の出力が第１のレベルから第
２のレベルに遷移したことをラッチし、該ラッチは、第
２の信号でリセットされる、ことを特徴とする請求項
１、２、３、または４記載の遅延回路装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9135986A JPH10313237A (ja) | 1997-05-09 | 1997-05-09 | 遅延回路装置 |
| CNB981017932A CN1156076C (zh) | 1997-05-09 | 1998-05-08 | 延时电路装置 |
| KR1019980016470A KR100281207B1 (ko) | 1997-05-09 | 1998-05-08 | 지연회로장치 |
| US09/075,531 US6104224A (en) | 1997-05-09 | 1998-05-11 | Delay circuit device having a reduced current consumption |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9135986A JPH10313237A (ja) | 1997-05-09 | 1997-05-09 | 遅延回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10313237A true JPH10313237A (ja) | 1998-11-24 |
Family
ID=15164530
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9135986A Pending JPH10313237A (ja) | 1997-05-09 | 1997-05-09 | 遅延回路装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6104224A (ja) |
| JP (1) | JPH10313237A (ja) |
| KR (1) | KR100281207B1 (ja) |
| CN (1) | CN1156076C (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3415444B2 (ja) | 1998-06-12 | 2003-06-09 | Ｎｅｃエレクトロニクス株式会社 | クロック制御方法および回路 |
| JP2002016493A (ja) * | 2000-06-30 | 2002-01-18 | Hitachi Ltd | 半導体集積回路および光伝送用送信回路 |
| JP2003023343A (ja) * | 2001-07-10 | 2003-01-24 | Mitsubishi Electric Corp | 遅延信号生成回路 |
| US6850107B2 (en) | 2001-08-29 | 2005-02-01 | Micron Technology, Inc. | Variable delay circuit and method, and delay locked loop, memory device and computer system using same |
| US6980041B2 (en) * | 2002-10-04 | 2005-12-27 | Hewlett-Packard Development Company, L.P. | Non-iterative introduction of phase delay into signal without feedback |
| US20060091927A1 (en) * | 2004-11-03 | 2006-05-04 | Huawen Jin | Delay stage for a digital delay line |
| US7786775B2 (en) * | 2005-04-28 | 2010-08-31 | Sanyo Electric Co., Ltd. | Delay circuit |
| JP2007300290A (ja) * | 2006-04-28 | 2007-11-15 | Nec Electronics Corp | クロック分配回路 |
| US7665523B2 (en) | 2007-10-16 | 2010-02-23 | Halliburton Energy Services, Inc. | Compositions and methods for treatment of well bore tar |
| US9051508B2 (en) | 2007-10-16 | 2015-06-09 | Halliburton Energy Services, Inc. | Methods of preventing emulsification of crude oil in well bore treatment fluids |
| US8752626B2 (en) | 2011-12-16 | 2014-06-17 | Halliburton Energy Services, Inc. | Compositions and methods for treatment of well bore tar |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0158762B1 (ko) * | 1994-02-17 | 1998-12-01 | 세키자와 다다시 | 반도체 장치 |
| JP3338744B2 (ja) * | 1994-12-20 | 2002-10-28 | 日本電気株式会社 | 遅延回路装置 |
| TW288232B (ja) * | 1994-12-20 | 1996-10-11 | Nippon Electric Co | |
| KR0179779B1 (ko) * | 1995-12-18 | 1999-04-01 | 문정환 | 클럭신호 모델링 회로 |
-
1997
- 1997-05-09 JP JP9135986A patent/JPH10313237A/ja active Pending
-
1998
- 1998-05-08 KR KR1019980016470A patent/KR100281207B1/ko not_active Expired - Fee Related
- 1998-05-08 CN CNB981017932A patent/CN1156076C/zh not_active Expired - Fee Related
- 1998-05-11 US US09/075,531 patent/US6104224A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980086877A (ko) | 1998-12-05 |
| KR100281207B1 (ko) | 2001-02-01 |
| US6104224A (en) | 2000-08-15 |
| CN1156076C (zh) | 2004-06-30 |
| CN1202763A (zh) | 1998-12-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8018257B2 (en) | Clock divider and clock dividing method for a DLL circuit | |
| JP3690899B2 (ja) | クロック発生回路及び半導体装置 | |
| US6448826B1 (en) | Semiconductor device incorporating circuit for generating control clock in accordance with external clock frequency | |
| US5459422A (en) | Edge selective delay circuit | |
| JPH10313237A (ja) | 遅延回路装置 | |
| JP2000269423A (ja) | 半導体集積回路 | |
| CN101106370A (zh) | 时钟控制方法及其控制电路 | |
| US6469557B2 (en) | Semiconductor integrated circuit and delayed clock signal generation method | |
| US7605622B2 (en) | Delay locked loop circuit | |
| US6404256B2 (en) | Synchronous delay circuit | |
| US7009426B2 (en) | Data transmission/reception system | |
| US4761572A (en) | Semiconductor large scale integrated circuit with noise cut circuit | |
| KR100272915B1 (ko) | 다중 동기 지연 회로 | |
| JP3794347B2 (ja) | 差動出力バッファ、差動入力バッファ、半導体集積回路、及び回路基板 | |
| US6608514B1 (en) | Clock signal generator circuit and semiconductor integrated circuit with the same circuit | |
| US20040212413A1 (en) | DLL Circuit | |
| JPH10150350A (ja) | 位相同期回路及びその位相回路を用いた記憶装置 | |
| US6661271B1 (en) | Multi-phase edge rate control for SCSI LVD | |
| US11676527B2 (en) | Display driver adjusting output timings of driving voltages at output channels | |
| JP3498891B2 (ja) | クロック同期遅延制御回路 | |
| US6690214B2 (en) | DLL circuit and DLL control method | |
| JP2002164771A (ja) | 遅延補償回路 | |
| KR0183870B1 (ko) | 싱크로너스 미러 딜레이 회로 | |
| JP3029024B2 (ja) | 半導体装置 | |
| JP3601884B2 (ja) | タイミング制御回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010321 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20040216 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20040514 |