JPH10313240A - パワーオンリセット回路 - Google Patents

Abstract

(57)【要約】 【課題】 的確にリセットの解除が行えるリセットパル
スを出力する。 【解決手段】 電源電圧ＶＤＤを印加すると、該ＶＤＤ
の立上り時間に応じてリセットパルス発生回路３０から
リセットパルスＳ３３が出力される。このＳ３３の立上
りにより、フリップフロップ（ＦＦ）４２がセットさ
れ、パワーオンリセットパルスＰＲが“Ｈ”になると共
に、カウンタ４１がリセットされる。ＶＤＤが上昇して
安定化すると共に、クロック供給源１０から供給される
クロック信号ＣＫが安定化すると、このＣＫのパルス数
がカウンタ４１でカウントされ、所定のカウント数に達
すると、該カウンタ４１の出力信号Ｓ４１が“Ｌ”から
“Ｈ”に変化する。これにより、ＦＦ４２がリセットさ
れ、ＰＲが“Ｌ”に立下る。素子２１，２２は、ＰＲの
“Ｈ”への立上りによってセットされ、該ＰＲの立下り
によってリセットが解除される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路内
に設けられ、電源投入時において該半導体集積回路内の
素子をリセットするためのパワーオンリセット信号を出
力するパワーオンリセット回路に関するものである。

【０００２】

【従来の技術】図２は、従来のパワーオンリセット回路
の一構成例を示す回路図である。このパワーオンリセッ
ト回路は、半導体集積回路内に設けられ、電源電圧ＶＤ
Ｄとグランド（以下、「ＧＮＤ」という）との間に抵抗
１及び容量２が直列に接続されている。抵抗１と容量２
との間のノードＮ１には、パワーオンリセットパルスＳ
３を出力する相補型ＭＯＳトランジスタ（以下、「ＣＭ
ＯＳ」という）インバータ３が接続されている。図３
は、図２中のＣＭＯＳインバータ３の回路図である。こ
のＣＭＯＳインバータ３は、Ｐチャネル型ＭＯＳトラン
ジスタ（以下、「ＰＭＯＳ」という）３ａ及びＮチャネ
ル型ＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）
３ｂを有し、これらが電源電圧ＶＤＤとＧＮＤとの間に
直列に接続されている。

【０００３】図４は図２の電圧波形図であり、この図４
を参照しつつ、図２及び図３のパワーオンリセット回路
の動作を説明する。半導体集積回路内には、外部のクロ
ック供給源から供給されるクロック信号に同期して動作
する複数の素子が設けられている。図４の時刻ｔ１にお
いて、電源電圧ＶＤＤが半導体集積回路及び外部のクロ
ック供給源に印加される。半導体集積回路に電源電圧Ｖ
ＤＤが印加されると、抵抗１及び容量２に電源電流が流
れ、ノードＮ１の電圧が上昇していく。この時、インバ
ータ３内のＰＭＯＳ３ａがオン状態、ＮＭＯＳ３ｂがオ
フ状態のため、該ＰＭＯＳ３ａに電源電流が流れ、該イ
ンバータ３から出力されるパワーオンリセットパルスＳ
３が“Ｈ”レベルに立上る。パワーオンリセットパルス
Ｓ３が“Ｈ”レベルに立上ると、半導体集積回路内の素
子がリセットされる。ノードＮ１の電圧が上昇してい
き、インバータ３の閾値電圧Ｖｔに達する時刻ｔ２にな
ると、該インバータ３内のＰＭＯＳ３ａがオフ状態、Ｎ
ＭＯＳ３ｂがオン状態になるため、該インバータ３の出
力端子側からＧＮＤ側へ放電電流が流れ、パワーオンリ
セットパルスＳ３が“Ｌ”レベルに立下る。パワーオン
リセットパルスＳ３が“Ｌ”レベルに立下ると、半導体
集積回路内の素子のリセットが解除され、外部のクロッ
ク供給源から供給されるクロック信号によって該素子が
所定の動作を行う。

【０００４】

【発明が解決しようとする課題】しかしながら、従来の
パワーオンリセット回路では、次のような課題があっ
た。従来のパワーオンリセット回路では、抵抗１及び容
量２を用いた時定数によってパワーオンリセットパルス
Ｓ３を発生させているので、該パワーオンリセットパル
ス出力時間（即ち、パルス幅）が、時定数によって決定
される。そのため、電源電圧ＶＤＤの印加時（即ち、パ
ワーオン時）の外部のクロック供給源によるクロック信
号の供給が不安定な状態で、半導体集積回路内の素子の
リセットが解除され、誤動作する可能性があった。本発
明は、前記従来技術が持っていた課題を解決し、的確に
リセットの解除が行えるパワーオンリセットパルス出力
用のパワーオンリセット回路を提供することを目的とす
る。

【０００５】

【課題を解決するための手段】前記課題を解決するため
に、本発明のうちの請求項１の発明では、電源電圧の印
加によって動作するクロック供給源から供給されるクロ
ック信号に応答して、所定の動作を行う素子を有する半
導体集積回路内に設けられ、前記電源電圧の印加時にパ
ワーオンリセットパルスを出力して前記素子をリセット
するパワーオンリセット回路において、前記電源電圧の
印加時に該電源電圧の立上り時間に対応したパルス幅の
リセットパルスを発生するリセットパルス発生手段と、
計数手段と、パルス幅調整手段とを備えている。前記計
数手段は、前記リセットパルスの前縁でリセットされ、
前記クロック供給源から供給される前記クロック信号
が、前記電源電圧の立上り時の不安定波形から計数可能
な安定波形になると、この安定波形のクロック信号のパ
ルス数を計数し、この計数値が、該クロック信号の安定
化時間を考慮して設定された所定の値になると、出力信
号を出力するものである。さらに、前記パルス幅調整手
段は、前記リセットパルスの前縁に応答して前記パワー
オンリセットパルスの前縁を立上げまたは立下げ、前記
出力信号に応答して該パワーオンリセットパルスの後縁
を立下げまたは立上げた該パワーオンリセットパルスを
出力して、前記素子へ供給するものである。請求項２の
発明では、請求項１のパワーオンリセット回路におい
て、前記リセットパルス発生手段は、前記電源電圧の印
加時に抵抗及び容量の時定数によって前記リセットパル
スを発生する構成にしている。請求項３の発明では、請
求項１のパワーオンリセット回路において、前記パルス
幅調整手段は、前記リセットパルスの前縁によりセット
され、前記出力信号によりリセットされて前記パワーオ
ンリセットパルスを出力するフリップフロップで構成し
ている。

【０００６】本発明によれば、以上のようにパワーオン
リセット回路を構成したので、電源電圧が半導体集積回
路及びクロック供給源に印加されると、この電源電圧の
立上り時間に対応したパルス幅のリセットパルスがリセ
ットパルス発生手段から発生される。発生されたリセッ
トパルスの前縁で、計数手段がリセットされると共に、
パルス幅調整手段から出力されるパワーオンリセットパ
ルスの前縁が立上りまたは立下る。このパワーオンリセ
ットパルスの前縁で、半導体集積回路内の素子がリセッ
トされる。電源電圧の印加によってクロック供給源が動
作し、このクロック供給源から安定したクロック信号が
供給されるようになると、この安定したクロック信号の
パルス数を計数手段が計数（カウント）していく。計数
手段の計数値（カウント値）が、クロック供給源から供
給されるクロック信号の安定化時間を考慮して設定され
た所定の値になると、出力信号を出力する。この出力信
号によってパルス幅調整手段が、パワーオンリセットパ
ルスの後縁を立下げまたは立上げる。このパワーオンリ
セットパルスの後縁により、半導体集積回路内の素子の
リセットが解除され、該素子が、クロック供給源から供
給される安定したクロック信号によって所定の動作を行
う。

【０００７】

【発明の実施の形態】図１は、本発明の実施形態を示す
パワーオンリセット回路の回路図である。電源電圧ＶＤ
Ｄは、半導体集積回路外部に設けられたクロック供給源
１０と、パワーオンリセット回路を内蔵した半導体集積
回路２０とに印加される。クロック供給源１０は、発振
器等で構成され、電源電圧ＶＤＤの印加によって一定の
周波数のクロック信号ＣＫを生成し、このクロック信号
ＣＫを半導体集積回路２０に供給する回路である。クロ
ック供給源１０から供給されるクロック信号ＣＫは、電
源電圧ＶＤＤの立上り時には不安定波形であるが、所定
の安定化時間を経過すると安定波形になる。半導体集積
回路２０内には、クロック信号ＣＫに同期して動作する
論理回路等の複数の素子２１，２２，…が設けられると
共に、これらの素子２１，２２，…にパワーオンリセッ
トパルスＰＲを与えるためのパワーオンリセット回路が
設けられている。

【０００８】パワーオンリセット回路は、電源電圧ＶＤ
Ｄの印加時に該電源電圧ＶＤＤの立上り時間に対応した
パルス幅のリセットパルスＳ３３を発生するリセットパ
ルス発生手段（例えば、リセットパルス発生回路）３０
と、リセットパルスＳ３３によってリセットされ、クロ
ック信号ＣＫのパルスをカウントしてこのカウント値が
所定の値になると出力信号Ｓ４１を出力する計数手段
（例えば、アップカウンタ）４１と、リセットパルスＳ
３３の前縁に応答してパワーオンリセットパルスＰＲを
出力し、出力信号Ｓ４１に応答して該パワーオンリセッ
トパルスＰＲの出力を停止するパルス幅調整手段（例え
ば、セット・リセット型のフリップフロップ）４２と
で、構成されている。リセットパルス発生回路３０は、
例えば、従来の図２のパワーオンリセット回路と同様
に、電源電圧ＶＤＤの印加時に抵抗３１及び容量３２の
時定数によってリセットパルスＳ３３を発生する回路で
あり、該抵抗３１及び容量３２が電源電圧ＶＤＤとＧＮ
Ｄとの間に直列に接続されている。抵抗３１と容量３２
の間のノードＮ３１には、リセットパルスＳ３３を出力
するＣＭＯＳインバータ３３が接続されている。ＣＭＯ
Ｓインバータ３３は、図３と同一の回路構成になってい
る。インバータ３３の出力端子には、カウンタ４１及び
フリップフロップ（以下、「ＦＦ」という）４２が接続
されている。

【０００９】カウンタ４１は、クロック信号ＣＫが入力
されるクロック入力端子Ｃ、リセットパルスＳ３３が入
力されるリセット端子Ｒ、及び出力信号Ｓ４１を出力す
る出力端子Ｑを有し、該出力端子ＱがＦＦ４２に接続さ
れている。ＦＦ４２は、リセットパルスＳ３３を入力す
るセット端子Ｓ、出力信号Ｓ４１を入力するリセット端
子Ｒ、及びパワーオンリセットパルスＰＲを出力する出
力端子Ｑを有し、リセットパルスＳ３３によってセット
され、出力信号Ｓ４１によってリセットされてそれに応
じたパワーオンリセットパルスＰＲを出力して素子２
１，２２，…をリセットする機能を有している。

【００１０】図５は、図１の電圧波形図であり、この図
５を参照しつつ、図１の回路動作を説明する。図５の時
刻ｔ１において、パワーオン（即ち、電源電圧ＶＤＤを
印加）すると、リセットパルス発生回路３０内の抵抗３
１及び容量３２からＧＮＤへ電源電流が流れ、ノードＮ
３１の電圧が上昇していく。この時、インバータ３３内
のＰＭＯＳがオン状態、ＮＭＯＳがオフ状態のため、電
源電圧ＶＤＤから出力端子へ電源電流が流れ、該インバ
ータ３３から出力されるリセットパルスＳ３３が“Ｈ”
レベルに立上る。リセットパルスＳ３３が“Ｈ”レベル
に立上ると、ＦＦ４２がセットされ、該ＦＦ４２から出
力されるパワーオンリセットパルスＰＲが“Ｈ”レベル
に立上る。さらに、リセットパルスＳ３３の立上りに応
答して、カウンタ４１がリセットされる。ノードＮ３１
の電圧が上昇し、時刻ｔ２においてインバータ３３の閾
値電圧Ｖｔに達すると、該インバータ３３内のＰＭＯＳ
がオフ状態、ＮＭＯＳがオン状態となり、該ＮＭＯＳを
通して出力端子からＧＮＤへ放電電流が流れ、リセット
パルスＳ３３が“Ｌ”レベルに立下る。このリセットパ
ルスＳ３３のパルス幅は、抵抗３１及び容量３２の時定
数に応じた時間となる。リセットパルスＳ３３が“Ｌ”
レベルに立下っても、ＦＦ４２はセット状態を維持し、
パワーオンリセットパルスＰＲが“Ｈ”レベルのままで
ある。

【００１１】クロック供給源１０から供給されるクロッ
ク信号ＣＫは、電源電圧ＶＤＤの印加によって当初は不
安定波形であるが、電源電圧ＶＤＤの上昇に伴って安定
波形となっていく。不安定波形のクロック信号ＣＫが、
時刻ｔ３時に安定波形になると、カウンタ４１は時刻ｔ
３時から該クロック信号ＣＫのパルスをカウントしてい
く。この時、カウンタ４１の出力信号Ｓ４１は“Ｌ”レ
ベルである。時刻ｔ４時に電源電圧ＶＤＤが“Ｈ”レベ
ルに立上がった後、カウンタ４１のカウント値が、クロ
ック信号ＣＫの安定化時間を考慮して設定された所定の
値になると、該カウンタ４１の出力信号Ｓ４１が時刻ｔ
５時に“Ｈ”レベルに立上る。出力信号Ｓ４１が“Ｈ”
レベルに立上ると、ＦＦ４２がリセットされ、該ＦＦ４
２から出力されるパワーオンリセットパルスＰＲが
“Ｌ”レベルに立下る。半導体集積回路２０内の素子２
１，２２，…は、ＦＦ４２から出力されるパワーオンリ
セットパルスＰＲの“Ｈ”レベルの立上りによってリセ
ットされ、電源電圧ＶＤＤが安定化すると共に供給され
るクロック信号ＣＫが安定化して該パワーオンリセット
パルスＰＲが“Ｌ”レベルに立下ると、リセットが解除
され、該安定化したクロック信号ＣＫによって所定の動
作を行う。

【００１２】以上のように、本実施形態のパワーオンリ
セット回路では、次の（ａ）〜（ｃ）のような効果があ
る。 （ａ） カウンタ４１及びＦＦ４２を設けたので、リセ
ットパルス発生回路３０内の抵抗３１及び容量３２の時
定数に依存せず、クロック供給源１０が安定するまでの
間、該ＦＦ４２からパワーオンリセットパルスＰＲの出
力を継続することが可能となり、不安定なクロック信号
ＣＫによる半導体集積回路２０内の素子２１，２２，…
の誤動作を防ぐことが可能となる。 （ｂ） クロック供給源１０の種類によって供給される
クロック信号ＣＫの安定化時間が異なるが、これらの種
類に応じてカウンタ４１のカウント数を設定し、半導体
集積回路２０内に組込むことにより、クロック供給源１
０の種類によらず、安定したクロック信号ＣＫにて半導
体集積回路２０を動作させることが可能となる。 （ｃ） カウンタ４１によってカウント動作が終了した
後、リセットが解除されて半導体集積回路２０内の素子
２１，２２，…の動作が開始されるため、このカウンタ
４１が一種のテスト回路となり、供給される電源電圧Ｖ
ＤＤ及びクロック信号ＣＫにおいて素子２１，２２，…
が正常動作をするかどうかの確認テストを兼ねることに
なるため、より確実な動作が保証される。

【００１３】なお、本発明は上記実施形態に限定され
ず、種々の変形が可能である。この変形例としては、例
えば次の（ｉ）〜(iii）のようなものがある。 （ｉ） リセットパルス発生回路３０は、図示以外の回
路構成にしてもよい。例えば、容量及び抵抗を電源電圧
ＶＤＤとＧＮＤとの間に直列に接続し、この容量及び抵
抗の接続点に、波形整形回路を設けた構成にしても、図
１とほぼ同様のリセットパルスＳ３３を出力することが
できる。 （ii） カウンタ４１は、ダウンカウンタで構成して
も、図１とほぼ同様の作用、効果が得られる。 (iii） セット・リセット型ＦＦ４２は、他の形式のＦ
Ｆ等のパルス幅調整手段を用いても、図１とほぼ同様の
作用、効果が得られる。

【００１４】

【発明の効果】以上詳細に説明したように、本発明によ
れば、計数手段とパルス幅調整手段を設け、クロック供
給源より供給されるクロック信号が安定化するまでの
間、確実にリセットを継続すると共に、計数手段を動作
させた後、半導体集積回路内の素子の動作を開始するこ
とにより、該素子を確実に動作させるようにしたので、
不安定なクロック信号による半導体集積回路内の素子の
誤動作を防ぐことが可能となる。ここで、クロック供給
源の種類によって供給されるクロック信号の安定化時間
も異なるが、それらの種類に応じて計数手段のカウント
数を設定しておけば、クロック供給源の種類によらず、
安定したクロック信号にて半導体集積回路内の素子を動
作させることが可能となる。さらに、計数手段のカウン
ト動作が終了した後、リセットが解除され、半導体集積
回路内の素子の動作が開始されるため、該計数手段が一
種のテスト回路となり、供給される電源電圧及びクロッ
ク信号において半導体集積回路内の素子が正常動作をす
るかどうかの確認テストを兼ねることになるので、より
確実な動作が保証される。

【図面の簡単な説明】

【図１】本発明の実施形態を示すパワーオンリセット回
路の回路図である。

【図２】従来のパワーオンリセット回路の回路図であ
る。

【図３】図２中のＣＭＯＳインバータの回路図である。

【図４】図２の電圧波形図である。

【図５】図１の電圧波形図である。

【符号の説明】

１０ クロック供給源 ２０ 半導体集積回路 ２１，２２ 素子 ３０ リセットパルス発生回路 ４１ カウンタ ４２ ＦＦ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 電源電圧の印加によって動作するクロッ
   ク供給源から供給されるクロック信号に応答して、所定
   の動作を行う素子を有する半導体集積回路内に設けら
   れ、前記電源電圧の印加時にパワーオンリセットパルス
   を出力して前記素子をリセットするパワーオンリセット
   回路において、 前記電源電圧の印加時に該電源電圧の立上り時間に対応
   したパルス幅のリセットパルスを発生するリセットパル
   ス発生手段と、 前記リセットパルスの前縁でリセットされ、前記クロッ
   ク供給源から供給される前記クロック信号が、前記電源
   電圧の立上り時の不安定波形から計数可能な安定波形に
   なると、この安定波形のクロック信号のパルス数を計数
   し、この計数値が、該クロック信号の安定化時間を考慮
   して設定された所定の値になると、出力信号を出力する
   計数手段と、 前記リセットパルスの前縁に応答して前記パワーオンリ
   セットパルスの前縁を立上げまたは立下げ、前記出力信
   号に応答して該パワーオンリセットパルスの後縁を立下
   げまたは立上げた該パワーオンリセットパルスを出力し
   て、前記素子へ供給するパルス幅調整手段とを、備えた
   ことを特徴とするパワーオンリセット回路。
2. 【請求項２】 前記リセットパルス発生手段は、前記電
   源電圧の印加時に抵抗及び容量の時定数によって前記リ
   セットパルスを発生する構成にしたことを特徴とする請
   求項１記載のパワーオンリセット回路。
3. 【請求項３】 前記パルス幅調整手段は、前記リセット
   パルスの前縁によりセットされ、前記出力信号によりリ
   セットされて前記パワーオンリセットパルスを出力する
   フリップフロップで構成したことを特徴とする請求項１
   記載のパワーオンリセット回路。