JPH10319096A

JPH10319096A - 半導体試験装置

Info

Publication number: JPH10319096A
Application number: JP9130851A
Authority: JP
Inventors: Masaru Tsudo; 勝津藤
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 1997-05-21
Filing date: 1997-05-21
Publication date: 1998-12-04

Abstract

(57)【要約】【課題】シーケンス制御の２命令を同時実行するシーケ
ンス制御手段を用いて、全体としてのシーケンス制御を
２倍速で動作可能とするパターン発生器とした半導体試
験装置を提供する。【解決手段】動作クロックを２分周した分周クロックを
出力する手段と、分周クロックによりシーケンス制御部
のマイクロプログラムの２命令を同時実行する２命令同
時実行手段と、前記２命令同時実行手段により、同時実
行した結果の出力データを分周クロックの前半期間と後
半期間に分け、２倍速の動作クロックに同期して出力す
る高速変換部とする構成手段。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体試験装置
で使用されるパターン発生器の高速化に関する。

【０００２】

【従来の技術】従来技術例について第１図の半導体試験
装置の構成図と、第２図のパターン発生器の原理ブロッ
ク構成図と、第３図のパターンプログラム例とこの制御
説明図と、第８図のシーケンス動作図を示して説明す
る。

【０００３】第１図に示すように被試験デバイス（ＤＵ
Ｔ）の試験は、パターン発生器から発生されるパターン
信号に従いＤＵＴ（例えばメモリデバイス）に対して書
き込みを行なった後、ＤＵＴの内容を読みだし、この読
み出し信号とパターン発生器が発生する期待値信号を論
理比較部にて比較し良否判定をする事により行なわれ
る。ここで、タイミング発生部は各種タイミング用のク
ロック信号を発生し、波形整形部はパターン信号を受け
て所定に波形整形してＤＵＴへ供給する。

【０００４】次にパターン発生器の内部動作について第
２図を示して説明する。パターン発生器は、大きく分け
て、パターン発生部２００へアドレス信号１８０を発生
供給するシーケンス制御部１００と、このアドレス信号
１８０を受けて実際のパターン信号２８０を発生出力す
るパターン発生部２００から構成される。

【０００５】シーケンス制御部１００は、シーケンス制
御メモリ１０１と、プログラムカウンタ１１１と、選択
回路１２１と、デコード回路１３０と、計数カウンタ１
４０Ａ、１４０Ｂと、パイプライン用フリップ・フロッ
プ１５０とで成る。シーケンス制御部１００からのアド
レス信号１８０の発生は、マイクロプログラム（以後パ
ターンプログラムと称す）により発生制御していて、あ
らかじめパターンプログラムをシーケンス制御メモリ１
０１内に格納しておき、プログラムカウンタ１１１に開
始アドレスを与える事により実行開始する。

【０００６】シーケンス制御メモリ１０１は、第３図
（ａ）に示すパターンプログラムが格納される。ＯＰＥ
ＣＯＤＥは次サイクルのプログラムカウンタの値を決定
する命令コードである。ＯＰＥＲＡＮＤ（オペランド）
はＯＰＥＣＯＤＥ（オペコード）が分岐命令の場合には
分岐先アドレスデータであり、この為の制御コードをデ
コード回路１３０へ供給して、これを介して計数カウン
タ１４０Ａ、１４０Ｂと選択回路１２１を制御する。

【０００７】プログラムカウンタ１１１は、シーケンス
制御メモリ１０１の読出しアドレスを指示するものであ
り、自身は、選択回路１２１からの選択された選択デー
タ１０を受けてロードして所定アドレスあるいは同一ア
ドレスあるいは次のアドレスへジャンプ（ＪＭＰ）す
る。また同時にプログラムカウンタ１１１の出力データ
ＰＣを同期用のパイプライン用フリップ・フロップ１５
０を介してパターン発生部２００へ供給する。デコード
回路１３０は、シーケンス制御メモリ１０１からのＯＰ
ＥＣＯＤＥを受けて、計数カウンタ１４０Ａ、１４０Ｂ
の計数を制御し、またこの計数カウンタ１４０Ａ、１４
０Ｂからの計数終了を受けて選択回路１２１へ供給する
選択信号１２を制御する。選択回路１２１は、デコード
回路１３０からの選択信号１２を受けてプログラムカウ
ンタ１１１の値、あるいは内部の加算器でこれを＋１し
た値、あるいはシーケンス制御メモリ１０１からのアド
レスデータを選択した選択データ１０をプログラムカウ
ンタ１１１へ供給してロードする。計数カウンタ１４０
Ａ、１４０Ｂは、ループ回数の計数用で２チャンネル設
けた例であり、デコード回路１３０を介して所定回数の
計数を行い、計数終了信号をデコード回路１３０に供給
する。上述原理構成によりシーケンス制御メモリに格納
されている命令に従い次のサイクルのプログラムカウン
タの動作を決定する。この結果プログラムカウンタ１１
１の出力データＰＣは複雑な動作をする。

【０００８】一方パターン発生部２００は、内部にパタ
ーン発生制御メモリ２１０とデータ演算回路２２０を有
していて、シーケンス制御部１００が発生した複雑なア
ドレス信号１８０をパターン発生制御メモリ２１０のア
ドレス入力として受けて、このアドレス内容の読み出し
データをデータ演算回路２２０に供給し、所定演算ある
いはそのままのデータをパターン信号２８０として外部
に出力する。尚、上述動作は全て、タイミング発生部か
ら発生されるクロック信号に同期して動作することは言
うまでもない。

【０００９】次にシーケンス制御部１００のパターンプ
ログラムの具体的制御動作例について、第３図のパター
ンプログラム例とこの制御説明図と、第８図のシーケン
ス動作図を示して説明する。第３図（ａ）はシーケンス
制御に注目したパターンプログラム例である。この図
で、「ＮＥＸＴ」はプログラムカウンタの値を＋１する
命令であり、「ＨＯＬＤ-Ａ１６」はそのアドレスを
１６回繰り返し、ＨＯＬＤ回数の計数には計数カウンタ
１４０Ａの使用を意味する。「ＪＭＰ-Ｂ１６＃１」
とは、シーケンス制御メモリ１０１のアドレス＃１へ１
５回分岐を繰返し、１６回目で次のアドレス（＋１）に
進み、ＪＭＰ回数の計数に計数カウンタ１４０Ｂの使用
を意味する。またＯＰＥＣＯＤＥは一般に良く使われる
ＮＥＸＴ，ＨＯＬＤ，ＪＭＰを使用する例とし、また説
明を簡単にするために、２つの計数カウンタ１４０Ａ、
１４０Ｂを使用するパターンプログラム例として以下説
明する。

【００１０】先ず、第３図（ａ）の「ＳＴＡＲＴ＃
０」記述によりシーケンス制御メモリ１０１の開始アド
レスは＃０から開始される。アドレス＃０のＨＯＬＤ-
Ａ命令により、プログラムカウンタ１１１は１５サイク
ル期間アドレス＃０を繰り返す（第８図のサイクル１〜
１５）。この間ＨＯＬＤ-Ａ命令を一回実行毎に計数カ
ウンタ１４０Ａの値は１つずつ加算される。やがて計数
カウンタ１４０Ａの値が１６となるサイクル１６でＨＯ
ＬＤ-Ａの最後である事を認識して、選択データ１０を
ＰＣ＋１（プログラムカウンタ１１１の値を＋１した
値）にする。サイクル１７ではアドレス＃１のＮＥＸＴ
命令により、次サイクルのプログラムカウンタ１１１の
値を＃２（ＰＣ＋１）とする。サイクル１８ではアドレ
ス＃２のＪＭＰ-Ｂ命令により、次のサイクルのプログ
ラムカウンタ１１１の値をＯＰＥＲＡＮＤの値＃１をロ
ードしてそのアドレス＃１へジャンプし、計数カウンタ
１４０Ｂを１つ加算する。以後サイクル１７、１８の動
作を１５回繰り返し、１６回目となる４８サイクルで、
ＪＭＰ-Ｂの最後である事を認識して、次サイクルのプ
ログラムカウンタ１１１の値をＰＣ＋１したアドレス＃
３に進める。以後同様にしてシーケンス制御は行われ
る。これらの動作は、ＯＰＥＣＯＤＥ、計数カウンタ１
４０Ａ、１４０Ｂの状態により、デコード回路１３０が
発生する所定の選択信号１２に従って、選択回路１２１
でＯＰＥＲＡＮＤ値，ＰＣ値，ＰＣ＋１値（選択回路１
２１内で生成）のいずれかが選択され、次のプログラム
カウンタ１１１の値が決まる。

【００１１】

【発明が解決しようとする課題】上述で説明した様に、
シーケンス制御ではプログラムカウンタ１１１の値をＯ
ＰＥＣＯＤＥにより制御し、次のクロックサイクルのプ
ログラムカウンタ１１１の値を決定する動作を毎サイク
ル行う制御形態である。このため、プログラムカウンタ
１１１→シーケンス制御メモリ１０１→デコード回路１
３０→選択回路１２１→プログラムカウンタ１１１への
一巡する信号伝播経路を１クロックサイクル内で動作さ
せる必要があり、この伝播遅延の制限故に動作可能なク
ロック周波数に限界があり、更なる高速化する事が困難
であった。

【００１２】そこで、本発明が解決しようとする課題
は、シーケンス制御の２命令を同時実行するシーケンス
制御手段を用いて、全体としてのシーケンス制御を２倍
速で動作可能とするパターン発生器とした半導体試験装
置を提供することである。

【００１３】

【課題を解決するための手段】第４図は、本発明に係る
解決手段を示している。第１に、上記課題を解決するた
めに、本発明の構成では、動作クロックを２分周した分
周クロックを出力する分周器１９０の手段を具備し、分
周クロックによりシーケンス制御部のマイクロプログラ
ムの２命令を同時実行する２命令同時実行手段を具備
し、前記２命令同時実行手段により、同時実行した結果
の出力データを分周クロックの前半期間と後半期間に分
け、２倍速の動作クロックに同期して出力する高速変換
部１６０の手段を具備するパターン発生器の構成手段で
ある。

【００１４】上述マイクロプログラムの２命令同時実行
手段としては、第１のプログラムカウンタ１１１Ａから
の出力をアドレス信号として受けて、アドレスの内容を
読み出して、第１の選択回路１２１Ａと第２の選択回路
１２１Ｂと高速変換部１６０へオペランドＡ（ＯＰＥＲ
ＡＮＤ-Ａ）を供給し、デコード回路１３５へオペコー
ドＡ（ＯＰＥＣＯＤＥ-Ａ）を供給する第１のシーケン
ス制御メモリ１０１Ａを具備し、第２のプログラムカウ
ンタ１１１Ｂからの出力をアドレス信号として受けて、
第１の選択回路１２１Ａと第２の選択回路１２１Ｂへオ
ペランドＢ（ＯＰＥＲＡＮＤ-Ｂ）を供給し、デコード
回路１３５へオペコードＢ（ＯＰＥＣＯＤＥ-Ｂ）を供
給する第２のシーケンス制御メモリ１０１Ｂを具備し、
第１のプログラムカウンタ１１１Ａからの出力をアドレ
ス信号として受けて、第１の選択回路１２１Ａと第２の
選択回路１２１ＢへオペランドＣ（ＯＰＥＲＡＮＤ-
Ｃ）を供給し、デコード回路１３５へオペコードＣ（Ｏ
ＰＥＣＯＤＥ-Ｃ）を供給する第３のシーケンス制御メ
モリ１０１Ｃを具備し、第１のプログラムカウンタ１１
１Ａの出力データ（ＰＣ-Ａ）と、第１のシーケンス制
御メモリ１０１Ａが出力するオペランドＡ（ＯＰＥＲＡ
ＮＤ-Ａ）と、第２のシーケンス制御メモリ１０１Ｂが
出力するオペランドＢ（ＯＰＥＲＡＮＤ-Ｂ）と、第３
のシーケンス制御メモリ１０１Ｃが出力するオペランド
Ｃ（ＯＰＥＲＡＮＤ-Ｃ）とを選択入力端に受けて、デ
コード回路１３５の選択制御信号１２Ａの選択制御を受
けて、出力するデータ１０Ａは選択制御の条件により何
れかのデータ（ＰＣ-Ａ、ＰＣ-Ａ＋１、ＰＣ-Ａ＋２、
ＯＰＥＲＡＮＤ-Ａ、ＯＰＥＲＡＮＤ-Ａ＋１、ＯＰＥＲ
ＡＮＤ-Ｂ、ＯＰＥＲＡＮＤ-Ｃ）を選択出力する第１の
選択回路１２１Ａを具備し、前記選択出力データを受け
て分周クロックで同期した後、この出力データ（ＰＣ-
Ａ）をアドレスとして第１のシーケンス制御メモリ１０
１Ａと第３のシーケンス制御メモリ１０１Ｃと第１の選
択回路１２１Ａと高速変換部１６０へ供給する第１のプ
ログラムカウンタ１１１Ａを具備する。そして第２のプ
ログラムカウンタ１１１Ｂの出力データ（ＰＣ-Ｂ）
と、第１のシーケンス制御メモリ１０１Ａが出力するオ
ペランドＡ（ＯＰＥＲＡＮＤ-Ａ）と、第２のシーケン
ス制御メモリ１０１Ｂが出力するオペランドＢ（ＯＰＥ
ＲＡＮＤ-Ｂ）と、第３のシーケンス制御メモリ１０１
Ｃが出力するオペランドＣ（ＯＰＥＲＡＮＤ-Ｃ）とを
選択入力端に受けて、デコード回路１３５の選択制御信
号１２Ｂの選択制御を受けて、出力するデータ１０Ｂは
選択制御の条件により何れかのデータ（ＰＣ-Ｂ、ＰＣ-
Ｂ＋１、ＰＣ-Ｂ＋２、ＯＰＥＲＡＮＤ-Ａ＋１、ＯＰＥ
ＲＡＮＤ-Ａ＋２、ＯＰＥＲＡＮＤ-Ｂ＋１、ＯＰＥＲＡ
ＮＤ-Ｃ＋１）を選択出力する第２の選択回路１２１Ｂ
を具備し、前記選択出力データを受けて分周クロックで
同期した後、この出力データ（ＰＣ-Ｂ）をアドレスと
して第２のシーケンス制御メモリ１０１Ｂと第１の選択
回路１２１Ａと第２の選択回路１２１Ｂへ供給する第２
のプログラムカウンタ１１１Ｂを具備し、第１、第２、
第３シーケンス制御メモリ１０１Ａ、１０１Ｂ、１０１
Ｃからのオペコード（ＯＰＥＣＯＤＥ-Ａ、ＯＰＥＣＯ
ＤＥ-Ｂ、ＯＰＥＣＯＤＥ-Ｃ）を受けて、高速変換部１
６０へ選択制御信号ＪＭＰＦＬＧ、ＨＯＬＤＦＬＧを供
給し、複数計数カウンタ１４０Ａ、１４０Ｂへ計数制御
信号を供給し、第１、第２の選択回路１２１Ａ、１２１
Ｂへ選択制御信号１２Ａ、１２Ｂを供給するデコード回
路１３５を具備する構成手段がある。これにより、シー
ケンス制御部１００はマイクロプログラムの２命令の同
時実行が実現できる。

【００１５】高速変換部１６０の構成手段としては、第
１のプログラムカウンタ１１１Ａが出力するデータ（Ｐ
Ｃ-Ａ）と、第２のプログラムカウンタ１１１Ｂが出力
するデータ（ＰＣ-Ｂ）と、第１のシーケンス制御メモ
リ１０１Ａが出力するオペランドＡ（ＯＰＥＲＡＮＤ-
Ａ）とを受け、デコード回路１３５からの選択制御信号
ＪＭＰＦＬＧ、ＨＯＬＤＦＬＧを受け、複数計数カウン
タ１４０Ａ、１４０Ｂからの計数終了信号を受けて、第
１に分周クロックの前半期間はデータ（ＰＣ-Ａ）を出
力し、第２に後半期間はデコード回路１３５と計数カウ
ンタ１４０Ａ、１４０Ｂからの選択制御信号によりデー
タ（ＰＣ-Ａ／ＰＣ-Ｂ／ＯＰＥＲＡＮＤ-Ａ）の何れか
を選択し、これを２倍速の動作クロックに同期して出力
する手段を具備する構成手段がある。上述構成により、
シーケンス制御部１００はマイクロプログラムの２命令
同時実行可能となり、２倍速でパターン発生が実現でき
る。

【００１６】また、第１、第２シーケンス制御メモリ１
０１Ａ、１０１Ｂには従来パターンプログラムと同一の
パターンプログラムを格納し、第３シーケンス制御メモ
リ１０１ＣにはＪＭＰ命令等の分岐命令に記述されてい
る分岐先の命令コード（ＯＰＥＣＯＤＥ，ＯＰＥＲＡＮ
Ｄ）を格納する上述パターン発生器がある。これによっ
て、従来のパターンプログラムと同一のパターンプログ
ラムを適用可能となる利点が得られる。

【００１７】

【発明の実施の形態】以下に本発明の実施の形態を実施
例と共に図面を参照して詳細に説明する。

【００１８】本発明実施例について第４図のパターン発
生器のブロック構成図と、第５図のＯＰＥＣＯＤＥ-Ａ
／Ｂ／Ｃとプログラムカウンタの選択データとＪＭＰＦ
ＬＧ、ＨＯＬＤＦＬＧの関係図と、第６図のパターンプ
ログラム例とこのパターン格納方法と、第７図のシーケ
ンス動作説明図を示して説明する。尚、従来構成に対応
する要素は同一符号を付す。

【００１９】本発明のシーケンス制御部１００の構成
は、第４図に示すように、第１のシーケンス制御メモリ
１０１Ａと、第２のシーケンス制御メモリ１０１Ｂと、
第３のシーケンス制御メモリ１０１Ｃと、第１のプログ
ラムカウンタ１１１Ａと、第２のプログラムカウンタ１
１１Ｂと、第１の選択回路１２１Ａと、第２の選択回路
１２１Ｂと、デコード回路１３５と、計数カウンタ１４
０Ａ、１４０Ｂと、高速変換部１６０と、分周器１９０
を具備する構成で成る。尚、タイミング発生部が供給す
るクロック信号は従来比で２倍速のクロック信号を使用
する。一方パターン発生部２００は従来構成と同様であ
るが、前記２倍速のクロック信号で容易に動作可能であ
る。

【００２０】このシーケンス制御部１００の機能として
は、動作クロックを２分周する分周器１９０の手段と、
分周クロックによりシーケンス制御部のマイクロプログ
ラムの２命令を同時実行する２命令同時実行手段と、こ
れにより同時実行した結果の出力データを分周クロック
の前半期間と後半期間に分け、２倍速の動作クロックに
同期して出力する高速変換部１６０の機能に大別され
る。ここで２命令同時実行手段は、分周器１９０と高速
変換部１６０を除いた構成要素である。

【００２１】シーケンス制御部１００の主要部の動作
は、タイミング発生部が出力する動作クロックを分周器
１９０で１／２に分周した分周クロックで動作する。こ
れにより、シーケンス制御部１００内部の動作は、従来
と同じ動作速度で良い。シーケンス制御メモリ１０１
Ａ、１０１Ｃへのアドレス入力はプログラムカウンタ１
１１Ａの出力を使用し、シーケンス制御メモリ１０１Ｂ
へのアドレス入力はプログラムカウンタ１１１Ｂの出力
を使用する。また第１の選択回路１２１Ａと第２の選択
回路１２１Ｂは、デコード回路１３５から個別の選択制
御信号１２Ａ、１２Ｂを受けて個別の選択データ１０
Ａ、１０Ｂを対応するプログラムカウンタ１１１Ａ、１
１１Ｂに供給する。これによりそれぞれ異なる選択デー
タ１０Ａ、１０Ｂを選択可能にする。

【００２２】高速変換部１６０は、分周クロックに同期
した３種類のデータを受け、デコード回路１３５と計数
カウンタ１４０Ａ、１４０Ｂからの制御信号を受けて、
２倍速の動作クロックに同期して出力するマルチプレク
サ部である。３種類の入力データはプログラムカウンタ
１１１Ａが出力するデータＰＣ-Ａと、プログラムカウ
ンタ１１１Ｂが出力するデータＰＣ-Ｂと、シーケンス
制御メモリ１０１Ａが出力するＯＰＥＲＡＮＤ-Ａであ
り、これらを一旦分周クロックでリタイミングした後、
倍速の動作クロックで所定のデータを選択し、これを倍
速の動作クロックでリタイミングした高速ＰＣ信号１０
５をパターン発生部２００へ供給する。ここで倍速の動
作クロックの前半は常にＰＣ-Ａを出力するが、後半は
ＰＣ-Ａ／ＰＣ-Ｂ／ＯＰＥＲＡＮＤ-Ａの何れかが選択
出力される。

【００２３】シーケンス制御メモリ１０１Ａ、１０１Ｂ
には従来と同様のパターンプログラムを格納して使用す
る。一方シーケンス制御メモリ１０１Ｃは、前記でＪＭ
Ｐ命令が記述されているアドレス位置において、そのＪ
ＭＰ命令の分岐先の命令（ＯＰＥＣＯＤＥ，ＯＰＥＲＡ
ＮＤ）を格納しておく。これについて第６図（ａ）に示
すパターンプログラム例に対応する格納内容を第６図
（ｂ）に示して説明する。第６図（ｂ）に示すシーケン
ス制御メモリ１０１Ａ、１０１Ｂへの格納内容は従来と
全く同じ内容である。一方シーケンス制御メモリ１０１
Ｃへの格納内容は、パターンプログラムのアドレス＃２
の「ＪＭＰ-Ｂ１６＃１」による分岐先アドレス＃１
の「ＮＥＸＴ」命令を同一アドレス＃２に格納し、また
同様にアドレス＃４の「ＪＭＰ-Ａ１６＃３」による
分岐先アドレス＃３の「ＮＥＸＴ」命令を同一アドレス
＃４に格納する。他のアドレスは、パターン発生中にア
クセスされる事がないので不定で良い。

【００２４】第４図を示して上述の制御動作を説明す
る。パターン発生開始時に、プログラムカウンタ１１１
Ａには開始アドレスを、プログラムカウンタ１１１Ｂに
は開始アドレスを＋１したアドレスを与えて開始する。
各シーケンス制御メモリが出力するＯＰＥＣＯＤＥ-Ａ
／Ｂ／Ｃと、計数カウンタ１４０Ａ、１４０Ｂにより、
デコード回路１３５で、プログラムカウンタ１１１Ａが
示すアドレスから連続する２回分のＯＰＥＣＯＤＥを実
行した後、次にとるべきプログラムカウンタの値を検出
し、選択制御信号１２Ａによりプログラムカウンタ１１
１Ａの次のシーケンスサイクル（１／２倍速である動作
クロック周期をシーケンスサイクルと称す）の値を選択
する。プログラムカウンタ１１１Ｂにはプログラムカウ
ンタ１１１Ａの値に＋１したアドレス値が供給される。
同時に高速変換部１６０では、分周クロックの前半は常
にＰＣ-Ａデータを出力するが、分周クロックの後半は
デコード回路１３５からの選択信号ＪＭＰＦＬＧ、ＨＯ
ＬＤＦＬＧを受けて、ＰＣ-Ａ／ＰＣ-Ｂ／ＯＰＥＲＡＮ
Ｄ-Ａの何れかを選択して出力する。即ち、ＪＭＰＦＬ
Ｇ＝１の場合はＯＰＥＲＡＮＤ-Ａを選択し、ＨＯＬＤ
ＦＬＧ＝１の場合はデータＰＣ-Ａを選択し、それ以外
はデータＰＣ-Ｂを選択出力する。

【００２５】上述の動作を第７図のシーケンス動作説明
図を示して更に説明する。シーケンスサイクル１サイク
ル目では、プログラムカウンタ１１１Ａに＃０（開始ア
ドレス）、プログラムカウンタ１１１Ｂには＃１（開始
アドレス＋１）をロードする。この場合ＯＰＥＣＯＤＥ
-Ａが「ＨＯＬＤ-Ａ」命令のため前半と後半の２回とも
ＯＰＥＣＯＤＥは「ＨＯＬＤ-Ａ」、「ＨＯＬＤ-Ａ」と
なり、２回実行される。この結果、次のサイクルでのプ
ログラムカウンタが取るべき値はデータＰＣ-Ａである
ので、選択回路１２１Ａが出力する選択データ１０Ａは
データＰＣ-Ａとする。一方プログラムカウンタ１１１
Ｂには開始アドレス＋１がロードされており、選択回路
１２１Ｂが出力する選択データ１０Ｂは常にプログラム
カウンタＡの値に＋１した値とするためデータＰＣ-Ｂ
とする。「ＨＯＬＤ-Ａ」が２回実行されるので計数カ
ウンタ１４０Ａは＋２される。また、ＯＰＥＣＯＤＥ-
Ａを２回実行するのでＨＯＬＤＦＬＧ＝１を出力し、高
速変換部１６０から後半データもＰＣ-Ａとして選択出
力される。

【００２６】前記動作をシーケンスサイクル２〜７まで
繰り返す。シーケンスサイクル８では、前サイクルまで
に１４回「ＨＯＬＤ-Ａ」を実行しているので、ここで
の２回目の「ＨＯＬＤ-Ａ」が最後となる。つまり、シ
ーケンスサイクル８で実行すべきＯＰＥＣＯＤＥは「Ｈ
ＯＬＤ-Ａ／ＨＯＬＤＡ（ｌａｓｔ）」である。図中は
「ＨＯＬＤ-Ａ」を後２回実行するという意味で「ＨＯ
ＬＤ-Ａ（ｌａｓｔ-１）」とした。この場合次のサイク
ルでプログラムカウンタがとるべき値は、ＰＣ-Ａの次
のアドレスとなり、選択回路１２１Ａが出力する選択デ
ータ１０Ａは（ＰＣ-Ａ）＋１とする。また選択回路１
２１Ｂが出力する選択データ１０Ｂも同様に（ＰＣ-
Ｂ）＋１とする。また、ＨＯＬＤＦＬＧ＝１として高速
変換部１６０が後半に出力するデータはＰＣ-Ａであ
る。

【００２７】シーケンスサイクル９では、ＯＰＥＣＯＤ
Ｅ-Ａが「ＮＥＸＴ」、ＯＰＥＣＯＤＥ-Ｂが「ＪＭＰ-
Ｂ」であるので連続する２回のＯＰＥＣＯＤＥは、「Ｎ
ＥＸＴ／ＪＭＰ-Ｂ」となる。ここでＯＰＥＣＯＤＥ-
Ａ、ＯＰＥＣＯＤＥ-Ｂはそれぞれシーケンス制御メモ
リ１０１Ａ、１０１Ｂが出力するＯＰＥＣＯＤＥとす
る。これにより次のサイクルでプログラムカウンタがと
るべき値は「ＪＭＰ-Ｂ」の分岐先であるＯＰＥＲＡＮ
Ｄ-Ｂとなり、選択データ１０ＡはＯＰＥＲＡＮＤ-Ｂと
する。選択データ１０Ｂは、（プログラムカウンタＡ）
＋１とするために、（ＯＰＥＲＡＮＤ-Ｂ）＋１とす
る。ＯＰＥＣＯＤＥ-Ａ，ＯＰＥＣＯＤＥ-Ｂ共に実行し
たので、後半の出力データをＰＣ-Ｂとするために、Ｈ
ＯＬＤＦＬＧ信号、ＪＭＰＦＬＧ信号ともに０を高速変
換部１６０へ供給する。また、「ＪＭＰ-Ｂ」を１回実
行するので計数カウンタＢを＋１する。

【００２８】前記動作をシーケンスサイクル１０〜２３
まで繰り返す。シーケンスサイクル２４では、前サイク
ルまでに１５回「ＪＭＰ-Ｂ」を実行しているので、こ
こでの「ＪＭＰ-Ｂ」が最後となる。ここでは「ＪＭＰ-
Ｂ」は「ＮＥＸＴ」と同様な動作をするため、次のサイ
クルでプログラムカウンタがとるべき値は、選択回路１
２１Ａが出力する選択データ１０Ａは内蔵の加算器で＋
２した値、即ち（ＰＣ-Ａ）＋２とし、選択回路１２１
Ｂが出力する選択データ１０Ｂも同様に（ＰＣ-Ｂ）＋
２とする。

【００２９】ところで第６図（ａ）に示す本発明のパタ
ーンプログラムと、第３図（ａ）に示す従来のパターン
プログラムとは同一パターンプログラムが使用されてい
て、従来と同様なシーケンス制御を行える事がわかる。
この点において従前の膨大な本数のパターンプログラム
の資源をそのまま適用して２倍速で動作可能となる大き
な利点を有していることが判る。

【００３０】なお、第５図は、本発明のＯＰＥＣＯＤＥ
-Ａ／Ｂ／Ｃの状況により、プログラムカウンタ１１１
Ａ、１１１Ｂに与える選択データ１０Ａ、１０Ｂの関係
図、及び高速変換部１６０が後半に出力するデータを選
択するためのＪＭＰＦＬＧ、ＨＯＬＤＦＬＧの関係図を
まとめたものである。即ち、第５図（１）は「ＨＯＬＤ
（ｌａｓｔ）」，「ＪＭＰ（ｌａｓｔ）」を「ＮＥＸ
Ｔ」とみなすことができ、上述した「ＮＥＸＴ／ＪＭＰ
（ｌａｓｔ）」と同様な動作である。第５図（２）は
「ＮＥＸＴ／ＨＯＬＤ」の動作であり、次のサイクルで
プログラムカウンタがとるべき値はＰＣ-ＢであるがＰ
Ｃ-Ｂ＝（ＰＣ-Ａ）＋１であることより、選択データ１
０Ａは（ＰＣ-Ａ）＋１、選択データ１０Ｂは（ＰＣ-
Ｂ）＋１とする。第５図（３）は上で述べた「ＮＥＸＴ
／ＪＭＰ」の動作である。第５図（４）は上で述べた
「ＨＯＬＤ／ＨＯＬＤ」の動作である。第５図（５）は
上で述べた「ＨＯＬＤ／ＨＯＬＤ（ｌａｓｔ）」の動作
である。

【００３１】第５図（６），（７），（８）はＯＰＥＣ
ＯＤＥ-Ａが「ＪＭＰ」の場合の動作であり、この場合
連続する２回のＯＰＥＣＯＤＥはＯＰＥＣＯＤＥ-Ａと
「ＪＭＰ」により分岐した先のＯＰＥＣＯＤＥである。
これに対応するのがシーケンス制御メモリ１０１Ｃであ
り、ここには分岐先の命令が格納されている。そのた
め、連続する２回のＯＰＥＣＯＤＥはＯＰＥＣＯＤＥ-
ＡとＯＰＥＣＯＤＥ-Ｃとなり、（６）は「ＪＭＰ／Ｎ
ＥＸＴ」、（７）は「ＪＭＰ／ＨＯＬＤ」、（８）は
「ＪＭＰ／ＪＭＰ」となる。高速化する時の後半のデー
タは第５図（６），（７），（８）ともＯＰＥＲＡＮＤ
-Ａとなるので、ＪＭＰＦＬＧ＝１とする。選択データ
１０Ａは第５図（６）（ＯＰＥＲＡＮＤ-Ａ）＋１、
（７）ＯＰＥＲＡＮＤ-Ａ、（８）ＯＰＥＲＡＮＤ-Ｃと
なり、選択データ１０Ｂはそれぞれ選択データ１０Ａに
＋１した値とする。

【００３２】第５図の関係図の様にシーケンスを制御す
る事により、ＮＥＸＴ／ＨＯＬＤ／ＪＭＰの機能をもつ
シーケンス制御部１００を１分周クロックサイクル内に
２回分のＯＰＥＣＯＤＥを実行可能となる。ＯＰＥＲＡ
ＮＤ＋２の加算機能等のために、選択回路１２１Ａ、１
２１Ｂの機能が従来に比べて多くなるが、これはデコー
ド回路１３５と並行して処理可能なためタイミング的に
ネックにはならない。また、デコード回路１３５も従来
に比べて複雑になるが、ＯＰＥＣＯＤＥＡ／Ｂ／Ｃは並
行してデコード可能であり、分周クロックで動作可能で
ある。

【００３３】尚、高速変換部１６０以降のパターン発生
部２００は、２倍速の動作クロックで動作させるが、上
述したシーケンス制御部１００のように分岐条件をデコ
ードし次のプログラムカウンタを選択する等の伝播遅延
に伴うタイミング的なネックが無く２倍速で動作させる
ことは容易である。

【００３４】上述発明の構成によれば、シーケンス制御
部１００において２つのＯＰＥＣＯＤＥを同時に実行す
るシーケンス制御手段を具備する構成としたことによ
り、１分周クロックサイクル中に２つのシーケンス制御
の実行が可能となり、これを動作クロックに同期して出
力することで２倍速のシーケンス制御が実現できる大き
な利点が得られる。

【００３５】

【発明の効果】本発明は、上述の説明内容から、下記に
記載される効果を奏する。上述発明の構成によれば、シ
ーケンス制御部１００において２つのＯＰＥＣＯＤＥを
同時に実行するシーケンス制御手段を具備する構成とし
たことにより、１分周クロックサイクル中に２つのシー
ケンス制御の実行が可能となる利点が得られる。これを
倍速の動作クロックでリタイミングした高速ＰＣ信号１
０５をパターン発生部２００へ供給することで従来比で
２倍速のシーケンス制御が実現できる大きな利点が得ら
れる。更に、本発明のパターンプログラムと、従来のパ
ターンプログラムとは同一パターンプログラムが使用可
能であるから、従前の膨大な本数のパターンプログラム
の資源をそのまま適用し、２倍速で動作可能となる利点
も有している。

【図面の簡単な説明】

【図１】半導体試験装置の構成図である。

【図２】従来の、パターン発生器の原理ブロック構成
図である。

【図３】従来の、パターンプログラム例とこの制御説
明図である。

【図４】本発明の、パターン発生器のブロック構成図
である。

【図５】本発明の、ＯＰＥＣＯＤＥ-Ａ／Ｂ／Ｃとプ
ログラムカウンタの選択データとＪＭＰＦＬＧ、ＨＯＬ
ＤＦＬＧの関係図である。

【図６】本発明の、パターンプログラム例とこのパタ
ーン格納方法である。

【図７】本発明の、シーケンス動作説明図である。

【図８】従来の、シーケンス動作図である。

【符号の説明】

１０１，１０１Ａ，１０１Ｂ，１０１Ｃシーケンス制
御メモリ１１１，１１１Ａ，１１１Ｂプログラムカウンタ１００シーケンス制御部１２１，１２１Ａ，１２１Ｂ選択回路１３０，１３５デコード回路１４０Ａ，１４０Ｂ計数カウンタ１５０フリップ・フロップ１６０高速変換部１９０分周器２００パターン発生部２１０パターン発生制御メモリ２２０データ演算回路

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成９年８月１８日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】全文

【補正方法】変更

【補正内容】

【書類名】明細書

【発明の名称】半導体試験装置

【特許請求の範囲】

【発明の詳細な説明】

【０００１】

【０００２】

【０００６】シーケンス制御メモリ１０１は、第３図
（ａ）に示すパターンプログラムが格納される。オペコ
ード（ＯＰＥＣＯＤＥ）は次サイクルのプログラムカウ
ンタの値を決定する命令コードである。オペランド（Ｏ
ＰＥＲＡＮＤ）はオペコード（ＯＰＥＣＯＤＥ）が分岐
命令の場合に分岐先を示す分岐先アドレスデータであ
る。

【０００７】プログラムカウンタ１１１は、シーケンス
制御メモリ１０１の読出しアドレスを指示するものであ
り、自身は、選択回路１２１からの選択された選択デー
タ１０を受けてロードして所定アドレスあるいは同一ア
ドレスあるいは次のアドレスへジャンプ（ＪＭＰ）す
る。また同時にプログラムカウンタ１１１の出力データ
ＰＣを同期用のパイプライン用フリップ・フロップ１５
０を介してパターン発生部２００へ供給する。デコード
回路１３０は、シーケンス制御メモリ１０１からのＯＰ
ＥＣＯＤＥを受けて、計数カウンタ１４０Ａ、１４０Ｂ
の計数を制御し、またこの各計数カウンタ１４０Ａ、１
４０Ｂからの計数終了を受けて選択回路１２１へ供給す
る選択信号１２を制御する。選択回路１２１は、デコー
ド回路１３０からの選択信号１２を受けてプログラムカ
ウンタ１１１の値、あるいは内部の加算器でこれを＋１
した値、あるいはシーケンス制御メモリ１０１からのオ
ペランド（ＯＰＥＲＡＮＤ）を選択した選択データ１０
をプログラムカウンタ１１１へ供給してロードする。計
数カウンタ１４０Ａ、１４０Ｂは、ループ回数の計数用
で２チャンネル設けた例であり、デコード回路１３０を
介して所定回数の計数を行い、計数終了信号をデコード
回路１３０に供給する。上述原理構成によりシーケンス
制御メモリに格納されている命令に従い次のサイクルの
プログラムカウンタの動作を決定する。この結果プログ
ラムカウンタ１１１の出力データＰＣは複雑な動作をす
る。

【０００９】次にシーケンス制御部１００のパターンプ
ログラムの具体的制御動作例について、第３図のパター
ンプログラム例とこの制御説明図と、第８図のシーケン
ス動作図を示して説明する。第３図（ａ）はシーケンス
制御に注目したパターンプログラム例である。この図
で、「ＮＥＸＴ」はプログラムカウンタの値を＋１する
命令であり、「ＨＯＬＤ-Ａ１６」はそのアドレスを
１６回繰り返し、ＨＯＬＤ回数の計数には計数カウンタ
１４０Ａの使用を意味する。「ＪＭＰ-Ｂ１６＃１」
とは、シーケンス制御メモリ１０１のアドレス＃１へ１
５回分岐を繰返し、１６回目で次のアドレス（＋１）に
進み、ＪＭＰ回数の計数に計数カウンタ１４０Ｂの使用
を意味する。またオペコード（ＯＰＥＣＯＤＥ）は一般
に良く使われるＮＥＸＴ，ＨＯＬＤ，ＪＭＰを使用する
例とし、また説明を簡単にするために、２つの計数カウ
ンタ１４０Ａ、１４０Ｂを使用するパターンプログラム
例として以下説明する。

【００１０】先ず、第３図（ａ）の「ＳＴＡＲＴ＃
０」記述によりシーケンス制御メモリ１０１の開始アド
レスは＃０から開始される。アドレス＃０のＨＯＬＤ-
Ａ命令により、プログラムカウンタ１１１は１５サイク
ル期間アドレス＃０を繰り返す（第８図のサイクル１〜
１５）。この間ＨＯＬＤ-Ａ命令を一回実行毎に計数カ
ウンタ１４０Ａの値は１つずつ加算される。やがて計数
カウンタ１４０Ａの値が１６となるサイクル１６でＨＯ
ＬＤ-Ａの最後である事を認識して、選択データ１０を
ＰＣ＋１（プログラムカウンタ１１１の値を＋１した
値）にする。サイクル１７ではアドレス＃１のＮＥＸＴ
命令により、次サイクルのプログラムカウンタ１１１の
値を＃２（ＰＣ＋１）とする。サイクル１８ではアドレ
ス＃２のＪＭＰ-Ｂ命令により、次のサイクルのプログ
ラムカウンタ１１１の値をＯＰＥＲＡＮＤの値＃１をロ
ードしてそのアドレス＃１へジャンプし、計数カウンタ
１４０Ｂを１つ加算する。以後サイクル１７、１８の動
作を１５回繰り返し、１６回目となる４８サイクルで、
ＪＭＰ-Ｂの最後である事を認識して、次サイクルのプ
ログラムカウンタ１１１の値をＰＣ＋１したアドレス＃
３に進める。以後同様にしてシーケンス制御は行われ
る。これらの動作は、オペコード（ＯＰＥＣＯＤＥ）、
計数カウンタ１４０Ａ、１４０Ｂの状態により、デコー
ド回路１３０が発生する所定の選択信号１２に従って、
選択回路１２１でオペランド（ＯＰＥＲＡＮＤ），ＰＣ
値，ＰＣ＋１値（選択回路１２１内で生成）のいずれか
が選択され、次のプログラムカウンタ１１１の値が決ま
る。

【００１１】

【発明が解決しようとする課題】上述で説明した様に、
シーケンス制御ではプログラムカウンタ１１１の値をオ
ペコード（ＯＰＥＣＯＤＥ）により制御し、次のクロッ
クサイクルのプログラムカウンタ１１１の値を決定する
動作を毎サイクル行う制御形態である。このため、プロ
グラムカウンタ１１１→シーケンス制御メモリ１０１→
デコード回路１３０→選択回路１２１→プログラムカウ
ンタ１１１への一巡する信号伝播経路を１クロックサイ
クル内で動作させる必要があり、この伝播遅延の制限故
に動作可能なクロック周波数に限界があり、更なる高速
化する事が困難であった。

【００１２】そこで、本発明が解決しようとする課題
は、シーケンス制御の２命令を同時に実行するシーケン
ス制御手段を用いて、全体としてのシーケンス制御を従
来比で２倍速で動作可能とするパターン発生器とした半
導体試験装置を提供することである。

【００１３】

【課題を解決するための手段】第４図は、本発明に係る
解決手段を示している。第１に、上記課題を解決するた
めに、本発明の構成では、従来比で２倍程度の速度を有
する基準クロックを２分周した分周クロックを出力する
分周器１９０の手段を具備し、分周クロックによりシー
ケンス制御部のマイクロプログラムの２命令を同時に実
行する２命令同時実行手段を具備し、前記２命令同時実
行手段により、同時実行した結果の出力データを分周ク
ロックの前半期間と後半期間に分け、上記基準クロック
に同期して出力する高速変換部１６０の手段を具備する
パターン発生器の構成手段である。

【００１４】上述マイクロプログラムの２命令同時実行
手段としては、第１のプログラムカウンタ１１１Ａから
の出力をアドレス信号として受けて、アドレスの内容を
読み出して、第１の選択回路１２１Ａと第２の選択回路
１２１Ｂと高速変換部１６０へオペランドＡ（ＯＰＥＲ
ＡＮＤ-Ａ）を供給し、デコード回路１３５へオペコー
ドＡ（ＯＰＥＣＯＤＥ-Ａ）を供給する第１のシーケン
ス制御メモリ１０１Ａを具備し、第２のプログラムカウ
ンタ１１１Ｂからの出力をアドレス信号として受けて、
第１の選択回路１２１Ａと第２の選択回路１２１Ｂへオ
ペランドＢ（ＯＰＥＲＡＮＤ-Ｂ）を供給し、デコード
回路１３５へオペコードＢ（ＯＰＥＣＯＤＥ-Ｂ）を供
給する第２のシーケンス制御メモリ１０１Ｂを具備し、
第１のプログラムカウンタ１１１Ａからの出力をアドレ
ス信号として受けて、第１の選択回路１２１Ａと第２の
選択回路１２１ＢへオペランドＣ（ＯＰＥＲＡＮＤ-
Ｃ）を供給し、デコード回路１３５へオペコードＣ（Ｏ
ＰＥＣＯＤＥ-Ｃ）を供給する第３のシーケンス制御メ
モリ１０１Ｃを具備し、第１のプログラムカウンタ１１
１Ａの出力データ（ＰＣ-Ａ）と、第１のシーケンス制
御メモリ１０１Ａが出力するオペランドＡ（ＯＰＥＲＡ
ＮＤ-Ａ）と、第２のシーケンス制御メモリ１０１Ｂが
出力するオペランドＢ（ＯＰＥＲＡＮＤ-Ｂ）と、第３
のシーケンス制御メモリ１０１Ｃが出力するオペランド
Ｃ（ＯＰＥＲＡＮＤ-Ｃ）とを選択入力端に受けて、デ
コード回路１３５の選択制御信号１２Ａの選択制御を受
けて、出力するデータ１０Ａは選択制御の条件により何
れかのデータ（ＰＣ-Ａ、ＰＣ-Ａ＋１、ＰＣ-Ａ＋２、
ＯＰＥＲＡＮＤ-Ａ、ＯＰＥＲＡＮＤ-Ａ＋１、ＯＰＥＲ
ＡＮＤ-Ｂ、ＯＰＥＲＡＮＤ-Ｃ）を選択出力する第１の
選択回路１２１Ａを具備し、前記選択出力データを受け
て分周クロックで同期した後、この出力データ（ＰＣ-
Ａ）をアドレスとして第１のシーケンス制御メモリ１０
１Ａと第３のシーケンス制御メモリ１０１Ｃと第１の選
択回路１２１Ａと高速変換部１６０へ供給する第１のプ
ログラムカウンタ１１１Ａを具備する。そして第２のプ
ログラムカウンタ１１１Ｂの出力データ（ＰＣ-Ｂ）
と、第１のシーケンス制御メモリ１０１Ａが出力するオ
ペランドＡ（ＯＰＥＲＡＮＤ-Ａ）と、第２のシーケン
ス制御メモリ１０１Ｂが出力するオペランドＢ（ＯＰＥ
ＲＡＮＤ-Ｂ）と、第３のシーケンス制御メモリ１０１
Ｃが出力するオペランドＣ（ＯＰＥＲＡＮＤ-Ｃ）とを
選択入力端に受けて、デコード回路１３５の選択制御信
号１２Ｂの選択制御を受けて、出力するデータ１０Ｂは
選択制御の条件により何れかのデータ（ＰＣ-Ｂ、ＰＣ-
Ｂ＋１、ＰＣ-Ｂ＋２、ＯＰＥＲＡＮＤ-Ａ＋１、ＯＰＥ
ＲＡＮＤ-Ａ＋２、ＯＰＥＲＡＮＤ-Ｂ＋１、ＯＰＥＲＡ
ＮＤ-Ｃ＋１）を選択出力する第２の選択回路１２１Ｂ
を具備し、前記選択出力データを受けて分周クロックで
同期した後、この出力データ（ＰＣ-Ｂ）をアドレスと
して第２のシーケンス制御メモリ１０１Ｂと第２の選択
回路１２１Ｂと高速変換部１６０へ供給する第２のプロ
グラムカウンタ１１１Ｂを具備し、第１、第２、第３シ
ーケンス制御メモリ１０１Ａ、１０１Ｂ、１０１Ｃから
のオペコード（ＯＰＥＣＯＤＥ-Ａ、ＯＰＥＣＯＤＥ-
Ｂ、ＯＰＥＣＯＤＥ-Ｃ）と少なくとも１個の計数カウ
ンタ１４０Ａ、１４０Ｂのデータを受けて、高速変換部
１６０へ選択制御信号ＪＭＰＦＬＧ、ＨＯＬＤＦＬＧを
供給し、少なくとも１個の計数カウンタ１４０Ａ、１４
０Ｂへ計数制御信号を供給し、第１、第２の選択回路１
２１Ａ、１２１Ｂへ選択制御信号１２Ａ、１２Ｂを供給
するデコード回路１３５を具備する構成手段がある。こ
れにより、シーケンス制御部１００はマイクロプログラ
ムの２命令の同時実行が実現できる。

【００１５】高速変換部１６０の構成手段としては、第
１のプログラムカウンタ１１１Ａが出力するデータ（Ｐ
Ｃ-Ａ）と、第２のプログラムカウンタ１１１Ｂが出力
するデータ（ＰＣ-Ｂ）と、第１のシーケンス制御メモ
リ１０１Ａが出力するオペランドＡ（ＯＰＥＲＡＮＤ-
Ａ）とを受け、デコード回路１３５からの選択制御信号
ＪＭＰＦＬＧ、ＨＯＬＤＦＬＧを受け、第１に分周クロ
ックの前半期間はデータ（ＰＣ-Ａ）を出力し、第２に
後半期間はデコード回路１３５からの選択制御信号ＪＭ
ＰＦＬＧ、ＨＯＬＤＦＬＧによりデータ（ＰＣ-Ａ／Ｐ
Ｃ-Ｂ／ＯＰＥＲＡＮＤ-Ａ）の何れかを選択し、これを
基準クロックに同期して出力する手段を具備する構成手
段がある。上述構成により、シーケンス制御部１００は
マイクロプログラムの２命令同時実行が可能となり、従
来比で２倍速のパターン発生が実現できる。

【００１７】

【００１９】本発明のシーケンス制御部１００の構成
は、第４図に示すように、第１のシーケンス制御メモリ
１０１Ａと、第２のシーケンス制御メモリ１０１Ｂと、
第３のシーケンス制御メモリ１０１Ｃと、第１のプログ
ラムカウンタ１１１Ａと、第２のプログラムカウンタ１
１１Ｂと、第１の選択回路１２１Ａと、第２の選択回路
１２１Ｂと、デコード回路１３５と、計数カウンタ１４
０Ａ、１４０Ｂと、高速変換部１６０と、分周器１９０
を具備する構成で成る。尚、タイミング発生部は基準ク
ロックを供給するが、この基準クロックは、従来比で２
倍速程度の速度のクロック信号を供給するように構成す
る。一方パターン発生部２００では、内部構成は従来構
成と同様であるが、前記基準クロックで動作可能な構成
とする。この場合、パターン発生部の内部動作は、分岐
条件等を含まず単純なシーケンス動作であるため、従来
技術で充分高速動作が可能である。なお上記例では、計
数カウンタは、２個で構成しているが、１個で構成して
もよいし、３個以上で構成してもよい。

【００２０】このシーケンス制御部１００の機能として
は、タイミング発生器の出力信号である基準クロックを
２倍の周期に分周する分周器１９０の手段と、この分周
器１９０の手段の出力である分周クロックによりシーケ
ンス制御部のマイクロプログラムの２命令を同時実行す
る２命令同時実行手段と、これにより同時実行した結果
の出力データを分周クロックの前半期間と後半期間に分
け、前記基準クロックに同期して出力する高速変換部１
６０の機能に大別される。ここで２命令同時実行手段
は、分周器１９０と高速変換部１６０を除いた構成要素
である。

【００２１】シーケンス制御部１００の主要部の動作と
しては、タイミング発生部が出力する基準クロックを分
周器１９０で２倍の周期に分周した分周クロックで動作
する。これにより、シーケンス制御部１００内部の動作
は、従来と同じ動作速度で良い。シーケンス制御メモリ
１０１Ａ、１０１Ｃへのアドレス入力はプログラムカウ
ンタ１１１Ａの出力を使用し、シーケンス制御メモリ１
０１Ｂへのアドレス入力はプログラムカウンタ１１１Ｂ
の出力を使用する。また第１の選択回路１２１Ａと第２
の選択回路１２１Ｂは、デコード回路１３５から個別の
選択制御信号１２Ａ、１２Ｂを受けて個別の選択データ
１０Ａ、１０Ｂを対応するプログラムカウンタ１１１
Ａ、１１１Ｂに供給する。これによりそれぞれ異なる選
択データ１０Ａ、１０Ｂを選択可能にする。

【００２２】高速変換部１６０は、分周クロックに同期
した３種類のデータを受け、デコード回路１３５からの
制御信号ＪＭＰＦＬＧ、ＨＯＬＤＦＬＧを受けて、前記
基準クロックに同期して出力するマルチプレクサ部であ
る。３種類の入力データはプログラムカウンタ１１１Ａ
が出力するデータＰＣ-Ａと、プログラムカウンタ１１
１Ｂが出力するデータＰＣ-Ｂと、シーケンス制御メモ
リ１０１Ａが出力するＯＰＥＲＡＮＤ-Ａであり、これ
らを一旦分周クロックでリタイミングした後、基準クロ
ックで所定のデータを選択し、これを基準クロックでリ
タイミングした高速ＰＣ信号１０５をパターン発生部２
００へ供給する。ここで基準クロックの前半は常にＰＣ
-Ａを出力するが、後半はＰＣ-Ａ／ＰＣ-Ｂ／ＯＰＥＲ
ＡＮＤ-Ａの何れかが選択出力される。

【００２４】第４図を示して上述の制御動作を説明す
る。パターン発生開始時に、プログラムカウンタ１１１
Ａには開始アドレスを、プログラムカウンタ１１１Ｂに
は開始アドレスを＋１したアドレスを与えて開始する。
各シーケンス制御メモリが出力するＯＰＥＣＯＤＥ-Ａ
／Ｂ／Ｃと、計数カウンタ１４０Ａ、１４０Ｂにより、
デコード回路１３５で、プログラムカウンタ１１１Ａが
示すアドレスから連続する２回分のＯＰＥＣＯＤＥを実
行した後、次にとるべきプログラムカウンタの値を検出
し、選択制御信号１２Ａによりプログラムカウンタ１１
１Ａの次のシーケンスサイクル（分周クロックの１周期
をシーケンスサイクルと称す）の値を選択する。プログ
ラムカウンタ１１１Ｂにはプログラムカウンタ１１１Ａ
の値に＋１したアドレス値が供給される。同時に高速変
換部１６０では、分周クロックの前半は常にＰＣ-Ａデ
ータを出力するが、分周クロックの後半はデコード回路
１３５からの選択信号ＪＭＰＦＬＧ、ＨＯＬＤＦＬＧを
受けて、ＰＣ-Ａ／ＰＣ-Ｂ／ＯＰＥＲＡＮＤ-Ａの何れ
かを選択して出力する。即ち、ＪＭＰＦＬＧ＝１の場合
はＯＰＥＲＡＮＤ-Ａを選択し、ＨＯＬＤＦＬＧ＝１の
場合はデータＰＣ-Ａを選択し、それ以外はデータＰＣ-
Ｂを選択出力する。

【００２９】ところで第６図（ａ）に示す本発明のパタ
ーンプログラムと、第３図（ａ）に示す従来のパターン
プログラムとは同一パターンプログラムが使用されてい
て、従来と同様なシーケンス制御を行える事がわかる。
この点において従前の膨大な本数のパターンプログラム
の資源をそのまま適用して従来比で２倍速の動作が可能
となる大きな利点を有していることが判る。

【００３２】第５図の関係図の様にシーケンスを制御す
る事により、ＮＥＸＴ／ＨＯＬＤ／ＪＭＰの機能をもつ
シーケンス制御部１００で１分周クロックサイクル内に
２回分のＯＰＥＣＯＤＥを実行することが可能となる。
ＯＰＥＲＡＮＤ＋２の加算機能等のために、選択回路１
２１Ａ、１２１Ｂの機能が従来に比べて多くなるが、こ
れはデコード回路１３５と並行して処理可能なためタイ
ミング的にネックにはならない。また、デコード回路１
３５も従来に比べて複雑になるが、ＯＰＥＣＯＤＥＡ／
Ｂ／Ｃは並行してデコード可能であり、分周クロックで
動作可能である。

【００３３】尚、高速変換部１６０以降のパターン発生
部２００は、前記基準クロックで動作させるが、上述し
たシーケンス制御部１００のように分岐条件をデコード
し次のプログラムカウンタを選択する等の伝播遅延に伴
うタイミング的なネックが無くこの速度で動作させるこ
とは容易である。

【００３４】上述発明の構成によれば、シーケンス制御
部１００において２つのＯＰＥＣＯＤＥを同時に実行す
るシーケンス制御手段を具備する構成としたことによ
り、１分周クロックサイクル中に２つのシーケンス制御
の実行が可能となり、これを基準クロックに同期して出
力することで従来比で２倍速のシーケンス制御が実現で
きる大きな利点が得られる。

【００３５】

【発明の効果】本発明は、上述の説明内容から、下記に
記載される効果を奏する。上述発明の構成によれば、シ
ーケンス制御部１００において２つのＯＰＥＣＯＤＥを
同時に実行するシーケンス制御手段を具備する構成とし
たことにより、１分周クロックサイクル中に２つのシー
ケンス制御の実行が可能となる利点が得られる。これを
基準クロックでリタイミングした高速ＰＣ信号１０５を
パターン発生部２００へ供給することで従来比で２倍速
のシーケンス制御が実現できる大きな利点が得られる。
更に、本発明のパターンプログラムと、従来のパターン
プログラムとは同一パターンプログラムが使用可能であ
るから、従前の膨大な本数のパターンプログラムの資源
をそのまま適用し、従来比で２倍速の高速動作が可能と
なる利点も有している。

【図面の簡単な説明】

【図１】半導体試験装置の構成図である。

【図７】本発明の、シーケンス動作説明図である。

【図８】従来の、シーケンス動作図である。

【符号の説明】１０１，１０１Ａ，１０１Ｂ，１０１Ｃシーケンス制
御メモリ１１１，１１１Ａ，１１１Ｂプログラムカウンタ１００シーケンス制御部１２１，１２１Ａ，１２１Ｂ選択回路１３０，１３５デコード回路１４０Ａ，１４０Ｂ計数カウンタ１５０フリップ・フロップ１６０高速変換部１９０分周器２００パターン発生部２１０パターン発生制御メモリ２２０データ演算回路

【手続補正２】

【補正対象書類名】図面

【補正対象項目名】図２

【補正方法】変更

【補正内容】

【図２】

【手続補正３】

【補正対象書類名】図面

【補正対象項目名】図４

【補正方法】変更

【補正内容】

【図４】

Claims

【特許請求の範囲】

【請求項１】シーケンス制御部とこの出力を受けてパ
ターン発生部がパターン信号を発生する構成のパターン
発生器のシーケンス制御部において、動作クロックを２分周した分周クロックを出力する手段
と、該分周クロックによりシーケンス制御部のマイクロプロ
グラムの２命令を同時実行する２命令同時実行手段と、前記２命令同時実行手段により、同時実行した結果の出
力データを分周クロックの前半期間と後半期間に分け、
２倍速の動作クロックに同期して出力する高速変換部の
手段と、以上を具備していることを特徴とした半導体試験装置。
【請求項２】マイクロプログラムの２命令同時実行手
段は、第１のプログラムカウンタからの出力をアドレス信号と
して受けて、該アドレスの内容を読み出して、第１の選
択回路と第２の選択回路と高速変換部へオペランドＡ
（ＯＰＥＲＡＮＤ-Ａ）を供給し、デコード回路へオペ
コードＡ（ＯＰＥＣＯＤＥ-Ａ）を供給する第１のシー
ケンス制御メモリと、第２のプログラムカウンタからの出力をアドレス信号と
して受けて、第１の選択回路と第２の選択回路へオペラ
ンドＢ（ＯＰＥＲＡＮＤ-Ｂ）を供給し、デコード回路
へオペコードＢ（ＯＰＥＣＯＤＥ-Ｂ）を供給する第２
のシーケンス制御メモリと、第１のプログラムカウンタからの出力をアドレス信号と
して受けて、第１の選択回路と第２の選択回路へオペラ
ンドＣ（ＯＰＥＲＡＮＤ-Ｃ）を供給し、デコード回路
へオペコードＣ（ＯＰＥＣＯＤＥ-Ｃ）を供給する第３
のシーケンス制御メモリと、第１のプログラムカウンタの出力データ（ＰＣ-Ａ）
と、第１のシーケンス制御メモリが出力するオペランド
Ａ（ＯＰＥＲＡＮＤ-Ａ）と、第２のシーケンス制御メ
モリが出力するオペランドＢ（ＯＰＥＲＡＮＤ-Ｂ）
と、第３のシーケンス制御メモリが出力するオペランド
Ｃ（ＯＰＥＲＡＮＤ-Ｃ）とを選択入力端に受けて、デ
コード回路の選択制御を受けて、出力するデータは選択
制御の条件により何れかのデータ（ＰＣ-Ａ、ＰＣ-Ａ＋
１、ＰＣ-Ａ＋２、ＯＰＥＲＡＮＤ-Ａ、ＯＰＥＲＡＮＤ
-Ａ＋１、ＯＰＥＲＡＮＤ-Ｂ、ＯＰＥＲＡＮＤ-Ｃ）を
選択出力する第１の選択回路と、前記選択出力データを受けて分周クロックで同期した
後、この出力データ（ＰＣ-Ａ）をアドレスとして第１
のシーケンス制御メモリと第３のシーケンス制御メモリ
と第１の選択回路と高速変換部へ供給する第１のプログ
ラムカウンタと、第２のプログラムカウンタの出力データ（ＰＣ-Ｂ）
と、第１のシーケンス制御メモリが出力するオペランド
Ａ（ＯＰＥＲＡＮＤ-Ａ）と、第２のシーケンス制御メ
モリが出力するオペランドＢ（ＯＰＥＲＡＮＤ-Ｂ）
と、第３のシーケンス制御メモリが出力するオペランド
Ｃ（ＯＰＥＲＡＮＤ-Ｃ）とを選択入力端に受けて、デ
コード回路の選択制御を受けて、出力するデータは選択
制御の条件により何れかのデータ（ＰＣ-Ｂ、ＰＣ-Ｂ＋
１、ＰＣ-Ｂ＋２、ＯＰＥＲＡＮＤ-Ａ＋１、ＯＰＥＲＡ
ＮＤ-Ａ＋２、ＯＰＥＲＡＮＤ-Ｂ＋１、ＯＰＥＲＡＮＤ
-Ｃ＋１）を選択出力する第２の選択回路と、前記選択出力データを受けて分周クロックで同期した
後、この出力データ（ＰＣ-Ｂ）をアドレスとして第２
のシーケンス制御メモリと第１の選択回路と第２の選択
回路へ供給する第２のプログラムカウンタと、該第１、第２、第３シーケンス制御メモリからのオペコ
ード（ＯＰＥＣＯＤＥ-Ａ、ＯＰＥＣＯＤＥ-Ｂ、ＯＰＥ
ＣＯＤＥ-Ｃ）を受けて、高速変換部へ選択制御信号を
供給し、複数計数カウンタへ計数制御信号を供給し、第
１、第２の選択回路へ選択制御信号を供給するデコード
回路と、以上を具備していることを特徴とした請求項１記載の半
導体試験装置。
【請求項３】２倍速の動作クロックに同期して出力す
る高速変換部の手段は、第１のプログラムカウンタが出力するデータ（ＰＣ-
Ａ）と、第２のプログラムカウンタが出力するデータ
（ＰＣ-Ｂ）と、第１のシーケンス制御メモリが出力す
るオペランドＡ（ＯＰＥＲＡＮＤ-Ａ）とを受け、デコ
ード回路からの選択制御信号を受け、複数計数カウンタ
からの計数終了信号を受けて、第１に分周クロックの前
半期間はデータ（ＰＣ-Ａ）を出力し、第２に後半期間
はデコード回路と計数カウンタからの選択制御信号によ
りデータ（ＰＣ-Ａ／ＰＣ-Ｂ／ＯＰＥＲＡＮＤ-Ａ）の
何れかを選択し、これを２倍速の動作クロックに同期し
て出力する手段を具備していることを特徴とした請求項
１記載の半導体試験装置。
【請求項４】第１、第２シーケンス制御メモリには従
来パターンプログラムと同一のパターンプログラムを格
納し、第３シーケンス制御メモリには分岐命令に記述さ
れている分岐先の命令コードを格納する請求項２記載の
半導体試験装置。