JPH10320277A5

JPH10320277A5 -

Info

Publication number: JPH10320277A5
Application number: JP1997301182A
Authority: JP
Filing date: 1997-10-31
Publication date: 2005-07-07

Claims

キャッシュ可能なデータとキャッシュ不可能なデータとを記憶するためにアドレス指定可能な記憶空間を有する外部読み出し／書き込みメモリを接続するためのマイクロプロセッサであって、該マイクロプロセッサが、
前記キャッシュ不可能なデータの一部を記憶するためのデータ記憶回路と、
前記キャッシュ不可能なデータの前記一部に対応するアドレスを記憶するためのアドレス記憶回路と、
時間に関するアクティビティに応答して初期値からしきい値に計数を進めるためのカウンタと、
前記計数がしきい値に達したことに応答して、前記データ記憶回路の前記キャッシュ不可能なデータの前記一部が期限切れであると示すためのインジケータと、
データ転送を可能にする、前記データ記憶回路に選択的に接続可能なデータバスと、
データ転送のためのアドレスを伝えるアドレスバスと、
前記データ記憶回路、前記アドレス記憶回路、前記インジケータおよび前記アドレスバスに接続された応答回路であって、前記アドレスバス上のアドレスが前記アドレス記憶装置に記憶されている前記アドレスに一致し、かつ、前記インジケータが前記データ記憶回路内のキャッシュ不可能なデータの前記一部が期限切れであることを示していない場合に、データ読み出し操作に応答して前記データ記憶装置内のデータを前記データバスに供給可能にするヒット信号を生成し、それ以外の場合に、ミス信号を生成する応答回路、
を含むマイクロプロセッサ。
第１項記載のマイクロプロセッサにおいて、
前記応答回路の前記ヒット信号は、さらに、データ書き込み操作に応答して、前記データバス上のデータを前記データ記憶回路に記憶可能にし、
前記マイクロプロセッサは、さらに前記データ記憶回路の前記キャッシュ不可能なデータの前記一部が前記データ記憶回路に記憶された後データ書き込み操作によって修正されたことを示すためのクリーン／ダーティ・インジケータを含むマイクロプロセッサ。
第２項記載のマイクロプロセッサにおいて、さらに、
前記クリーン／ダーティ・インジケータを評価するための回路と、
前記クリーン／ダーティ・インジケータがクリーン状態からダーティ状態に変化したことを前記評価回路が検出したことに応答して、前記キャッシュ不可能なデータを前記アドレス指定可能記憶空間に書き込むための回路とを含むマイクロプロセッサ。
第１項記載のマイクロプロセッサにおいて、
前記応答回路の前記ヒット信号は、さらに、データ書き込み操作に応答して、前記データバス上のデータを前記データ記憶回路に記憶可能にし、
前記マイクロプロセッサは、さらに前記キャッシュ不可能なデータが、前記データ記憶回路に記憶されている間、前記計数が前記しきい値に達するのに先立ってデータ書き込み操作によって変更されるのに応答して、前記キャッシュ不可能なデータを前記アドレス指定可能記憶空間に書き込むための回路を含むマイクロプロセッサ。
第１項記載のマイクロプロセッサにおいて、さらに、
複数の数値を記憶するためのルックアップ・テーブルと、
前記アドレスが前記複数の数値の１つに対応する、前記アドレス記憶回路の前記アドレスに応答して前記ルックアップ・テーブルを調べるための回路と、
前記複数の数値の前記１つを前記しきい値として選択するための回路とを含むマイクロプロセッサ。
第１項記載のマイクロプロセッサにおいて、さらに、
複数の数値を記憶するためのルックアップ・テーブルと、
前記アドレスが前記複数の数値の１つに対応する、前記アドレス記憶回路の前記アドレスに応答して前記ルックアップ・テーブルを調べるための回路と、
前記複数の数値の前記１つを前記初期値として選択するための回路とを含むマイクロプロセッサ。
第１項記載のマイクロプロセッサにおいて、
前記キャッシュ可能なデータの前記一部が前記キャッシュ可能なデータの第１部分を含み、
前記キャッシュ不可能なデータの前記一部に対応する前記アドレスが前記キャッシュ不可能なデータの前記第１部分に対応する第１アドレスを含み、
前記カウンタが、時間に関する第１アクティビティに応答して第１初期値から第１しきい値に向かって計数を進めるための第１カウンタを含み、
前記データ記憶回路の前記キャッシュ不可能なデータの前記一部が期限切れであることを示すための前記インジケータが第１インジケータを含み、
さらに、
前記キャッシュ不可能なデータの第２部分を記憶するための第３記憶回路と、
前記キャッシュ不可能なデータの前記第２部分に対応する第２アドレスを記憶するための第４記憶回路と、
前記第３記憶回路が前記キャッシュ不可能なデータの前記第２部分を受信するのに応答して計数を進め始める、時間に関するアクティビティに応答して第２初期値から第２しきい値に向けて第２計数を進めるための第２カウンタと、
前記第３記憶回路の前記キャッシュ不可能なデータの前記第２部分が、前記第２計数が前記第２しきい値に達したことに応答して期限切れになることを示すための第２インジケータとを含むマイクロプロセッサ。
第１項記載のマイクロプロセッサにおいて、
前記データ記憶回路が前記キャッシュ不可能なデータの前記一部を受信するためのバスに接続され、
前記バスがバス・サイクルの間バス・トランザクションを伝えるよう動作し、
前記カウンタが前記バス・トランザクションの各１つに応答して進むように、時間に関する前記アクティビティが前記バス・トランザクションを構成するマイクロプロセッサ。
第１項記載のマイクロプロセッサにおいて、前記計数がしきい値に達したことに応答して、前記データ記憶回路の前記キャッシュ不可能なデータの前記一部が期限切れであることを示すための前記インジケータがさらに、前記データ記憶回路の前記キャッシュ不可能なデータの前記一部が有効か無効かを示すマイクロプロセッサ。
第１項記載のマイクロプロセッサにおいて、さらに前記計数が前記しきい値に達したとき、前記データ記憶回路の前記キャッシュ不可能なデータの前記一部分が期限切れであることを示すように、前記カウンタが前記キャッシュ不可能なデータに対応することを示すためのカウンタ識別子を含むマイクロプロセッサ。