JPH10320976A - 半導体装置及びそのアクセスタイム調整方法 - Google Patents
半導体装置及びそのアクセスタイム調整方法Info
- Publication number
- JPH10320976A JPH10320976A JP9124548A JP12454897A JPH10320976A JP H10320976 A JPH10320976 A JP H10320976A JP 9124548 A JP9124548 A JP 9124548A JP 12454897 A JP12454897 A JP 12454897A JP H10320976 A JPH10320976 A JP H10320976A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- dummy
- output
- data
- delay
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】出力データがフルスイングできなくなる場合に
減少するホールドタイムの余裕を増加させる。 【解決手段】ＤＬＬ回路４０に接続されたダミー回路に
含まれるダミー負荷回路３１ｘの負荷を、周波数判定回
路３７及びインタフェース判定回路３５の判定結果に応
じて、負荷調整回路３６により調整する。すなわち、ダ
ミー負荷回路３１ｘの負荷の値を、外部クロックＣＬＫ
に対する出力データＤＱのアクセスタイムが出力データ
ＤＱの周波数によらない場合の負荷の値よりも、出力デ
ータＤＱの周波数に応じて変化するアクセスタイムの変
化量最大値の略１／２に相当する負荷の値だけ小さくす
る。
減少するホールドタイムの余裕を増加させる。 【解決手段】ＤＬＬ回路４０に接続されたダミー回路に
含まれるダミー負荷回路３１ｘの負荷を、周波数判定回
路３７及びインタフェース判定回路３５の判定結果に応
じて、負荷調整回路３６により調整する。すなわち、ダ
ミー負荷回路３１ｘの負荷の値を、外部クロックＣＬＫ
に対する出力データＤＱのアクセスタイムが出力データ
ＤＱの周波数によらない場合の負荷の値よりも、出力デ
ータＤＱの周波数に応じて変化するアクセスタイムの変
化量最大値の略１／２に相当する負荷の値だけ小さくす
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
のアクセスタイム調整方法に関する。
のアクセスタイム調整方法に関する。
【０００２】
【従来の技術】図１０は、従来のシンクロナスＤＲＡＭ
の一部の概略構成を示す。以下、一般に＊ＡはＡの２値
を反転した信号であるとする。ローアドレスをデコード
した信号によりワード線ＷＬが活性化されてセルアレイ
１０の１行が選択され、この１行から読み出されたデー
タがセンスアンプ１１で増幅される。例えばメモリセル
１２から読み出されたデータによりビット線対ＢＬと＊
ＢＬとの間に微小電位差が生じ、この電位差がセンスア
ンプ１１で増幅される。次に、コラムアドレスをデコー
ドした信号によりコラム選択線ＣＬが活性化されてコラ
ムスイッチ回路１３内のスイッチが選択的にオンにな
り、ビット線対ＢＬと＊ＢＬがそれぞれデータ線対ＤＢ
と＊ＤＢと導通される。データ線ＤＢ及び＊ＤＢ上のデ
ータは、データバスアンプ１４で増幅され、スイッチ回
路１５がオンにされるとデータバス制御回路１６に転送
され、スイッチ回路１７ＡがオンにされるとＩ／Ｏデー
タバッファ回路１８Ａに転送され、データＤＱとして外
部端子に取り出される。
の一部の概略構成を示す。以下、一般に＊ＡはＡの２値
を反転した信号であるとする。ローアドレスをデコード
した信号によりワード線ＷＬが活性化されてセルアレイ
１０の１行が選択され、この１行から読み出されたデー
タがセンスアンプ１１で増幅される。例えばメモリセル
１２から読み出されたデータによりビット線対ＢＬと＊
ＢＬとの間に微小電位差が生じ、この電位差がセンスア
ンプ１１で増幅される。次に、コラムアドレスをデコー
ドした信号によりコラム選択線ＣＬが活性化されてコラ
ムスイッチ回路１３内のスイッチが選択的にオンにな
り、ビット線対ＢＬと＊ＢＬがそれぞれデータ線対ＤＢ
と＊ＤＢと導通される。データ線ＤＢ及び＊ＤＢ上のデ
ータは、データバスアンプ１４で増幅され、スイッチ回
路１５がオンにされるとデータバス制御回路１６に転送
され、スイッチ回路１７ＡがオンにされるとＩ／Ｏデー
タバッファ回路１８Ａに転送され、データＤＱとして外
部端子に取り出される。
【０００３】セルアレイ１０の１行分のデータがセンス
アンプ１１で増幅されているので、コラムスイッチ回路
１３内のスイッチを選択的に順次切り換えることによ
り、連続してデータを読み出すことができる。この切り
換えと、スイッチ回路１５及び１７Ａのオン／オフがク
ロックに同期して行われることにより、データ読み出し
がパイプライン処理される。このパイプラインは３段で
あり、コラムスイッチ回路１３とデータバスアンプ１４
とで第１段パイプ２１が構成され、スイッチ回路１５と
データバス制御回路１６とで第２段パイプ２２が構成さ
れ、スイッチ回路１７ＡとＩ／Ｏデータバッファ回路１
８Ａとで第３段パイプ２３Ａが構成されている。パイプ
２１、２２及び２３Ａは、クロックバッファ回路２４Ａ
からのクロックに同期して動作する。このクロックは、
外部クロックＣＬＫの駆動能力をクロックバッファ回路
２４Ａで増幅し且つ適当に遅延させたものである。クロ
ックバッファ回路２４Ａにはクロックイネーブル信号Ｃ
ＫＥも供給され、クロックイネーブル信号ＣＫＥがアク
ティブのときのクロックＣＬＫが不図示の回路で用いら
れる。
アンプ１１で増幅されているので、コラムスイッチ回路
１３内のスイッチを選択的に順次切り換えることによ
り、連続してデータを読み出すことができる。この切り
換えと、スイッチ回路１５及び１７Ａのオン／オフがク
ロックに同期して行われることにより、データ読み出し
がパイプライン処理される。このパイプラインは３段で
あり、コラムスイッチ回路１３とデータバスアンプ１４
とで第１段パイプ２１が構成され、スイッチ回路１５と
データバス制御回路１６とで第２段パイプ２２が構成さ
れ、スイッチ回路１７ＡとＩ／Ｏデータバッファ回路１
８Ａとで第３段パイプ２３Ａが構成されている。パイプ
２１、２２及び２３Ａは、クロックバッファ回路２４Ａ
からのクロックに同期して動作する。このクロックは、
外部クロックＣＬＫの駆動能力をクロックバッファ回路
２４Ａで増幅し且つ適当に遅延させたものである。クロ
ックバッファ回路２４Ａにはクロックイネーブル信号Ｃ
ＫＥも供給され、クロックイネーブル信号ＣＫＥがアク
ティブのときのクロックＣＬＫが不図示の回路で用いら
れる。
【０００４】データバス制御回路１６及びＩ／Ｏデータ
バッファ回路１８Ａはいずれもフリップフロップ回路を
備えており、例えば、それぞれ‘Ｈ’及び‘Ｌ’が保持
され、データＤＱが‘Ｌ’になっているとする。外部ク
ロックＣＬＫがクロックバッファ回路２４Ａ内で増幅さ
れ、比較的長い配線を通り、内部クロックｉＣＬＫとし
てスイッチ回路１７Ａの制御入力端に供給される。外部
クロックＣＬＫが立ち上がった後、内部クロックｉＣＬ
Ｋが立ち上がって、スイッチ回路１７Ａがオンになり、
データバス制御回路１６の出力‘Ｈ’がＩ／Ｏデータバ
ッファ回路１８Ａ内のフリップフロップ回路に保持さ
れ、駆動能力がさらに増幅されて、データＤＱが‘Ｈ’
になる。すなわち、外部クロックＣＬＫが立ち上がって
から、アクセスタイムｔａ経過後にデータＤＱが変化す
る。
バッファ回路１８Ａはいずれもフリップフロップ回路を
備えており、例えば、それぞれ‘Ｈ’及び‘Ｌ’が保持
され、データＤＱが‘Ｌ’になっているとする。外部ク
ロックＣＬＫがクロックバッファ回路２４Ａ内で増幅さ
れ、比較的長い配線を通り、内部クロックｉＣＬＫとし
てスイッチ回路１７Ａの制御入力端に供給される。外部
クロックＣＬＫが立ち上がった後、内部クロックｉＣＬ
Ｋが立ち上がって、スイッチ回路１７Ａがオンになり、
データバス制御回路１６の出力‘Ｈ’がＩ／Ｏデータバ
ッファ回路１８Ａ内のフリップフロップ回路に保持さ
れ、駆動能力がさらに増幅されて、データＤＱが‘Ｈ’
になる。すなわち、外部クロックＣＬＫが立ち上がって
から、アクセスタイムｔａ経過後にデータＤＱが変化す
る。
【０００５】第３段パイプ２３Ａの構成例を、図１１に
示す。この構成では、ＳＤＲＡＭの出力インタフェース
として、ＳＳＴＬとＬＶＴＴＬとの一方が選択可能にな
っている。ＳＳＴＬ出力インタフェースの高レベル
‘Ｈ’及び低レベル‘Ｌ’の下限及び上限はそれぞれＶ
ｒｅｆ＋０．４及びＶｒｅｆ−０．４であり、ＬＶＴＴ
Ｌインタフェースのこれらに対応した値はそれぞれ２．
４Ｖ及び０．４Ｖである。
示す。この構成では、ＳＤＲＡＭの出力インタフェース
として、ＳＳＴＬとＬＶＴＴＬとの一方が選択可能にな
っている。ＳＳＴＬ出力インタフェースの高レベル
‘Ｈ’及び低レベル‘Ｌ’の下限及び上限はそれぞれＶ
ｒｅｆ＋０．４及びＶｒｅｆ−０．４であり、ＬＶＴＴ
Ｌインタフェースのこれらに対応した値はそれぞれ２．
４Ｖ及び０．４Ｖである。
【０００６】ＳＳＴＬとＬＶＴＴＬのインタフェース出
力段（ＣＭＯＳ）の電源電圧は、図１１ではいずれも
３．３Ｖになっているが、両出力段の駆動能力は互いに
異なり、また、ＳＳＴＬ及びＬＶＴＴＬのインタフェー
ス出力段に接続される不図示の入力回路に流れる電流は
それぞれ１６ｍＡ及び２ｍＡ程度であるので、前記電圧
の上下限値が満たされる。
力段（ＣＭＯＳ）の電源電圧は、図１１ではいずれも
３．３Ｖになっているが、両出力段の駆動能力は互いに
異なり、また、ＳＳＴＬ及びＬＶＴＴＬのインタフェー
ス出力段に接続される不図示の入力回路に流れる電流は
それぞれ１６ｍＡ及び２ｍＡ程度であるので、前記電圧
の上下限値が満たされる。
【０００７】スイッチ回路１７Ａは、インバータ１７
１、１７２、転送ゲート１７３及び１７４を備えてい
る。Ｉ／Ｏデータバッファ回路１８Ａは、インバータ１
８１〜１８５、ナンドゲート１８６、ノアゲート１８
７、ナンドゲート１８８、ノアゲート１８９及びトラン
ジスタ１８ａ〜１８ｄを備えている。トランジスタ１８
ａ及び１８ｃはｐＭＯＳＦＥＴであり、トランジスタ１
８ｂ及び１８ｄはｎＭＯＳＦＥＴである。転送ゲート１
７３及び１７４はいずれもｐＭＯＳトランジスタとｎＭ
ＯＳトランジスタとを並列接続した構成である。
１、１７２、転送ゲート１７３及び１７４を備えてい
る。Ｉ／Ｏデータバッファ回路１８Ａは、インバータ１
８１〜１８５、ナンドゲート１８６、ノアゲート１８
７、ナンドゲート１８８、ノアゲート１８９及びトラン
ジスタ１８ａ〜１８ｄを備えている。トランジスタ１８
ａ及び１８ｃはｐＭＯＳＦＥＴであり、トランジスタ１
８ｂ及び１８ｄはｎＭＯＳＦＥＴである。転送ゲート１
７３及び１７４はいずれもｐＭＯＳトランジスタとｎＭ
ＯＳトランジスタとを並列接続した構成である。
【０００８】ＳＳＴＬインタフェースのときには、イン
タフェース判定信号Ｓ／Ｌが‘Ｈ’になる。この場合、
ナンドゲート１８６及びノアゲート１８７がインバータ
として機能し、トランジスタ１８ａと１８ｂとからなる
ＳＳＴＬインターフェース出力段が有効になる。他方、
ナンドゲート１８８及びノアゲート１８９の出力がそれ
ぞれ‘Ｈ’及び‘Ｌ’に固定されて、トランジスタ１８
ｃ及び１８ｄがオフになり、トランジスタ１８ｃと１８
ｄとからなるＬＶＴＴＬインタフェース出力段がハイイ
ンピーダンス状態になる。
タフェース判定信号Ｓ／Ｌが‘Ｈ’になる。この場合、
ナンドゲート１８６及びノアゲート１８７がインバータ
として機能し、トランジスタ１８ａと１８ｂとからなる
ＳＳＴＬインターフェース出力段が有効になる。他方、
ナンドゲート１８８及びノアゲート１８９の出力がそれ
ぞれ‘Ｈ’及び‘Ｌ’に固定されて、トランジスタ１８
ｃ及び１８ｄがオフになり、トランジスタ１８ｃと１８
ｄとからなるＬＶＴＴＬインタフェース出力段がハイイ
ンピーダンス状態になる。
【０００９】内部クロックｉＣＬＫが‘Ｌ’のときに
は、転送ゲート１７３及び１７４がオフになっている。
このとき、上記と同じくデータバス制御回路１６及びＩ
／Ｏデータバッファ回路１８Ａにそれぞれ‘Ｌ’及び
‘Ｈ’が保持されているとする。この場合、信号ＤＡＴ
１及びＤＡＴ２が‘Ｈ’、インバータ１８１と１８２と
からなるフリップフロップ回路ＦＦ１の出力が‘Ｈ’、
インバータ１８３と１８４とからなるフリップフロップ
回路ＦＦ２の出力が‘Ｈ’、トランジスタ１８ａがオ
ン、トランジスタ１８ｂがオフ、データＤＱが‘Ｈ’に
なっている。
は、転送ゲート１７３及び１７４がオフになっている。
このとき、上記と同じくデータバス制御回路１６及びＩ
／Ｏデータバッファ回路１８Ａにそれぞれ‘Ｌ’及び
‘Ｈ’が保持されているとする。この場合、信号ＤＡＴ
１及びＤＡＴ２が‘Ｈ’、インバータ１８１と１８２と
からなるフリップフロップ回路ＦＦ１の出力が‘Ｈ’、
インバータ１８３と１８４とからなるフリップフロップ
回路ＦＦ２の出力が‘Ｈ’、トランジスタ１８ａがオ
ン、トランジスタ１８ｂがオフ、データＤＱが‘Ｈ’に
なっている。
【００１０】この状態から内部クロックｉＣＬＫが立ち
上がると、転送ゲート１７３及び１７４がオンになり、
フリップフロップ回路ＦＦ１及びＦＦ２の出力が反転し
て‘Ｌ’になり、トランジスタ１８ａがオフ、トランジ
スタ１８ｂがオンになって、データＤＱが‘Ｌ’に変化
する。すなわち、外部クロックＣＬＫの立ち上がりから
アクセスタイムｔａ経過後に出力データＤＱが変化す
る。
上がると、転送ゲート１７３及び１７４がオンになり、
フリップフロップ回路ＦＦ１及びＦＦ２の出力が反転し
て‘Ｌ’になり、トランジスタ１８ａがオフ、トランジ
スタ１８ｂがオンになって、データＤＱが‘Ｌ’に変化
する。すなわち、外部クロックＣＬＫの立ち上がりから
アクセスタイムｔａ経過後に出力データＤＱが変化す
る。
【００１１】インタフェース判定信号Ｓ／Ｌが‘Ｌ’の
場合には上記の場合と逆に、ＳＳＴＬインタフェース出
力段がハイインピーダンス状態になり、ＬＶＴＬインタ
フェース出力段が有効になる。アクセスタイムｔａは、
図１３の出力ＤＱの波形ａ〜ｄのように、ＳＤＲＡＭの
特性や電源電圧のばらつきにより異なり、一定ではな
い。これら波形ａ〜ｄを重ね合わせた図において、ＸＸ
ＸＸの部分は、データとして使用できないデッドバンド
である。クロックアクセスタイムｔＡＣクロックの立ち
上がりからデッドバンドの終わりまで（データが確定す
るまで）の時間であり、データ保持時間ｔＯＨはクロッ
クの立ち上がりからデッドバンド開始までの時間であ
る。デッドバンドはｔＡＣ−ｔＯＨとなり、デッドバン
ド０（ｔＡＣ＝ｔＯＨ）が理想的な場合である。外部ク
ロックＣＬＫの周期をｔＣＬＫと表記すると、データ確
定時間は、ｔＣＬＫ＋ｔＯＨ−ｔＡＣ＝ｔＣＬＫ−（デ
ッドバンド）となる。例えば外部クロックＣＬＫが１０
０ＭＨｚの場合、クロック周期ｔＣＬＫは１０ｎｓであ
り、このときデッドバンドが３ｎｓとすると、データ確
定時間は７ｎｓとなる。
場合には上記の場合と逆に、ＳＳＴＬインタフェース出
力段がハイインピーダンス状態になり、ＬＶＴＬインタ
フェース出力段が有効になる。アクセスタイムｔａは、
図１３の出力ＤＱの波形ａ〜ｄのように、ＳＤＲＡＭの
特性や電源電圧のばらつきにより異なり、一定ではな
い。これら波形ａ〜ｄを重ね合わせた図において、ＸＸ
ＸＸの部分は、データとして使用できないデッドバンド
である。クロックアクセスタイムｔＡＣクロックの立ち
上がりからデッドバンドの終わりまで（データが確定す
るまで）の時間であり、データ保持時間ｔＯＨはクロッ
クの立ち上がりからデッドバンド開始までの時間であ
る。デッドバンドはｔＡＣ−ｔＯＨとなり、デッドバン
ド０（ｔＡＣ＝ｔＯＨ）が理想的な場合である。外部ク
ロックＣＬＫの周期をｔＣＬＫと表記すると、データ確
定時間は、ｔＣＬＫ＋ｔＯＨ−ｔＡＣ＝ｔＣＬＫ−（デ
ッドバンド）となる。例えば外部クロックＣＬＫが１０
０ＭＨｚの場合、クロック周期ｔＣＬＫは１０ｎｓであ
り、このときデッドバンドが３ｎｓとすると、データ確
定時間は７ｎｓとなる。
【００１２】外部クロックＣＬＫと位相が一定の関係に
あるクロックＣＬＫＡに同期して、他の半導体装置の入
力回路でデータＤＱを読み込む場合、セットアップタイ
ムｔＳ及びホールドタイムｔＨが必要であり、ｔＳ＋ｔ
Ｈ＜（データ確定時間）でなければならない。通常の入
力回路では、ｔＳ＋ｔＨ＝３ｎｓ程度であり、残り４ｎ
ｓが余裕時間になる。しかし、データＤＱが複数の場合
には端子間の出力タイミングにばらつきがあり、また、
半導体装置が搭載されたボード上での信号遅延に差があ
り、しかもこれらが温度や電源電圧の変動により変化す
るので、余裕時間４ｎｓは非常に厳しい値である。外部
クロックＣＬＫの周波数をさらに上げると、この余裕時
間はさらに厳しくなる。
あるクロックＣＬＫＡに同期して、他の半導体装置の入
力回路でデータＤＱを読み込む場合、セットアップタイ
ムｔＳ及びホールドタイムｔＨが必要であり、ｔＳ＋ｔ
Ｈ＜（データ確定時間）でなければならない。通常の入
力回路では、ｔＳ＋ｔＨ＝３ｎｓ程度であり、残り４ｎ
ｓが余裕時間になる。しかし、データＤＱが複数の場合
には端子間の出力タイミングにばらつきがあり、また、
半導体装置が搭載されたボード上での信号遅延に差があ
り、しかもこれらが温度や電源電圧の変動により変化す
るので、余裕時間４ｎｓは非常に厳しい値である。外部
クロックＣＬＫの周波数をさらに上げると、この余裕時
間はさらに厳しくなる。
【００１３】このような問題は、ＳＤＲＡＭに限らず、
一般に、図１２に示すような半導体装置３０Ａの出力端
に半導体装置３１を接続した場合に生ずる。半導体装置
３０Ａ内の出力回路２３及び入力回路２４はそれぞれ図
１０の第３段パイプ２３Ａ及びクロックバッファ回路２
４Ａに対応している。本願出願人は、先の出願（特願平
８−３３９９８８）において、ＳＤＲＡＭの特性や電源
電圧のばらつき等により生ずるデッドバンドを短縮でき
る構成を提案した。
一般に、図１２に示すような半導体装置３０Ａの出力端
に半導体装置３１を接続した場合に生ずる。半導体装置
３０Ａ内の出力回路２３及び入力回路２４はそれぞれ図
１０の第３段パイプ２３Ａ及びクロックバッファ回路２
４Ａに対応している。本願出願人は、先の出願（特願平
８−３３９９８８）において、ＳＤＲＡＭの特性や電源
電圧のばらつき等により生ずるデッドバンドを短縮でき
る構成を提案した。
【００１４】
【発明が解決しようとする課題】しかし、この構成では
補正できないデッドバンド発生原因が外に存在すること
が分かった。この原因を、図１４に従って説明する。図
１４（Ａ）〜（Ｄ）は、外部クロックＣＬＫの立ち上が
り毎にデータＤＱが反転している場合を示しており、 図１４（Ａ）：データ出力がＳＳＴＬインタフェースで
ありかつ低周波の場合 図１４（Ｂ）：データ出力がＳＳＴＬインタフェースか
つ高周波の場合 図１４（Ｃ）：データ出力がＬＶＴＴＬインタフェース
かつ低周波の場合 図１４（Ｄ）：データ出力がＬＶＴＴＬインタフェース
かつ高周波の場合 である。ここに高周波とは、前記補正できないデッドバ
ンドが発生する程度に周波数が高いという意味であり、
低周波とは、この発生がない程度に周波数が低いという
意味である。
補正できないデッドバンド発生原因が外に存在すること
が分かった。この原因を、図１４に従って説明する。図
１４（Ａ）〜（Ｄ）は、外部クロックＣＬＫの立ち上が
り毎にデータＤＱが反転している場合を示しており、 図１４（Ａ）：データ出力がＳＳＴＬインタフェースで
ありかつ低周波の場合 図１４（Ｂ）：データ出力がＳＳＴＬインタフェースか
つ高周波の場合 図１４（Ｃ）：データ出力がＬＶＴＴＬインタフェース
かつ低周波の場合 図１４（Ｄ）：データ出力がＬＶＴＴＬインタフェース
かつ高周波の場合 である。ここに高周波とは、前記補正できないデッドバ
ンドが発生する程度に周波数が高いという意味であり、
低周波とは、この発生がない程度に周波数が低いという
意味である。
【００１５】図１４（Ａ）〜（Ｄ）の場合の上記アクセ
スタイムｔａをそれぞれｔｓａ、ｔｓｂ、ｔｌａ及びｔ
ｌｂとする。低振幅であるＳＳＴＬの場合には、高周波
でもデータＤＱがフルスイングできるので、ｔｓａ＝ｔ
ｓｂとなる。これに対しＬＶＴＴＬの場合には、高周波
の場合にデータＤＱがフルスイングできなくなり、ｔｌ
ｂ＜ｔｌａとなる。すなわち、ＬＶＴＴＬではアクセス
タイムｔｌｂがアクセスタイムｔｌａに一致しないこと
により、図１３に示すデッドバンドｔＡＣ−ｔＯＨが増
加することになる。ＬＶＴＴＬインタフェースかつ高周
波の場合であっても、データＤＱが低周波であるとき、
例えばデータＤＱが‘Ｌ’、‘Ｌ’、‘Ｈ’、‘Ｈ’、
‘Ｌ’、‘Ｌ’、・・・と変化する場合には、ｔｌａ＝
ｔｌｂとなる。すなわち、高周波の場合には予測できな
いデータＤＱの周波数に応じてｔｌｂ＜ｔｌａとなった
りｔｌｂ＝ｔｌａとなったりする。このため、ホールド
タイムｔＨの余裕がｔｌａ−ｔｌｂだけ短くなる。
スタイムｔａをそれぞれｔｓａ、ｔｓｂ、ｔｌａ及びｔ
ｌｂとする。低振幅であるＳＳＴＬの場合には、高周波
でもデータＤＱがフルスイングできるので、ｔｓａ＝ｔ
ｓｂとなる。これに対しＬＶＴＴＬの場合には、高周波
の場合にデータＤＱがフルスイングできなくなり、ｔｌ
ｂ＜ｔｌａとなる。すなわち、ＬＶＴＴＬではアクセス
タイムｔｌｂがアクセスタイムｔｌａに一致しないこと
により、図１３に示すデッドバンドｔＡＣ−ｔＯＨが増
加することになる。ＬＶＴＴＬインタフェースかつ高周
波の場合であっても、データＤＱが低周波であるとき、
例えばデータＤＱが‘Ｌ’、‘Ｌ’、‘Ｈ’、‘Ｈ’、
‘Ｌ’、‘Ｌ’、・・・と変化する場合には、ｔｌａ＝
ｔｌｂとなる。すなわち、高周波の場合には予測できな
いデータＤＱの周波数に応じてｔｌｂ＜ｔｌａとなった
りｔｌｂ＝ｔｌａとなったりする。このため、ホールド
タイムｔＨの余裕がｔｌａ−ｔｌｂだけ短くなる。
【００１６】本発明の目的は、このような着眼点に鑑
み、出力データがフルスイングできなくなる場合に減少
するホールドタイムの余裕を増加させることが可能な半
導体装置及びそのアクセスタイム調整方法を提供するこ
とにある。
み、出力データがフルスイングできなくなる場合に減少
するホールドタイムの余裕を増加させることが可能な半
導体装置及びそのアクセスタイム調整方法を提供するこ
とにある。
【００１７】
【課題を解決するための手段及びその作用効果】請求項
１の半導体装置のアクセスタイム調整方法では、外部ク
ロックに応じて第１内部クロックを出力する入力回路
と、該第１内部クロックを遅延させ第２内部クロックと
して出力するディレイ回路と、該第２内部クロックのタ
イミングで入力データを取り込み出力データとして外部
に出力する出力回路と、を有する半導体装置に対し、該
第２内部クロックを少なくともダミー負荷回路で遅延さ
せ、ダミークロックとして出力するダミー回路と、該第
１内部クロックと該ダミークロックとの位相差が所定値
になるように該ディレイ回路での遅延量を制御する位相
比較・制御回路と、を用い、該ダミー負荷回路の負荷の
値Ｌ２を、該外部クロックに対する該出力データのアク
セスタイムが該出力データの周波数によらない場合の負
荷の値Ｌ１よりも、該出力データの周波数に応じて変化
する該アクセスタイムの変化量最大値の略１／２に相当
する負荷の値ΔＬだけ小さくし、この状態で該位相比較
・制御回路の動作を有効にして該ディレイ回路の遅延量
を定める。
１の半導体装置のアクセスタイム調整方法では、外部ク
ロックに応じて第１内部クロックを出力する入力回路
と、該第１内部クロックを遅延させ第２内部クロックと
して出力するディレイ回路と、該第２内部クロックのタ
イミングで入力データを取り込み出力データとして外部
に出力する出力回路と、を有する半導体装置に対し、該
第２内部クロックを少なくともダミー負荷回路で遅延さ
せ、ダミークロックとして出力するダミー回路と、該第
１内部クロックと該ダミークロックとの位相差が所定値
になるように該ディレイ回路での遅延量を制御する位相
比較・制御回路と、を用い、該ダミー負荷回路の負荷の
値Ｌ２を、該外部クロックに対する該出力データのアク
セスタイムが該出力データの周波数によらない場合の負
荷の値Ｌ１よりも、該出力データの周波数に応じて変化
する該アクセスタイムの変化量最大値の略１／２に相当
する負荷の値ΔＬだけ小さくし、この状態で該位相比較
・制御回路の動作を有効にして該ディレイ回路の遅延量
を定める。
【００１８】次の４つの場合を考える。 （１）アクセスタイムが出力データ周波数によらず且つ
ダミー負荷の値をＬ１よりもΔＬだけ小さくしない場合 （２）アクセスタイムが出力データ周波数により異なり
且つダミー負荷の値をＬ１よりもΔＬだけ小さくしない
場合 （３）アクセスタイムが出力データ周波数によらず且つ
ダミー負荷の値をＬ１よりもΔＬだけ小さくした場合 （４）アクセスタイムが出力データ周波数により異なり
且つダミー負荷の値をＬ１よりもΔＬだけ小さくした場
合 （１）及び（２）はダミー負荷の値をΔＬだけ補正しな
い場合であり、（３）及び（４）は請求項１の発明によ
りダミー負荷の値をΔＬだけ補正した場合である。
ダミー負荷の値をＬ１よりもΔＬだけ小さくしない場合 （２）アクセスタイムが出力データ周波数により異なり
且つダミー負荷の値をＬ１よりもΔＬだけ小さくしない
場合 （３）アクセスタイムが出力データ周波数によらず且つ
ダミー負荷の値をＬ１よりもΔＬだけ小さくした場合 （４）アクセスタイムが出力データ周波数により異なり
且つダミー負荷の値をＬ１よりもΔＬだけ小さくした場
合 （１）及び（２）はダミー負荷の値をΔＬだけ補正しな
い場合であり、（３）及び（４）は請求項１の発明によ
りダミー負荷の値をΔＬだけ補正した場合である。
【００１９】位相比較・制御回路の動作を有効にしてデ
ィレイ回路の遅延量を調整し、（１）の場合のアクセス
タイムをｔｌａとすると、理想的な場合、（２）のとき
のアクセスタイムはｔｌａ−ｔｌｃとなり、（３）のと
きのアクセスタイムはｔｌａ＋ｔｌｃ／２となり、
（４）のときのアクセスタイムはｔｌａ−ｔｌｃ／２と
なる。
ィレイ回路の遅延量を調整し、（１）の場合のアクセス
タイムをｔｌａとすると、理想的な場合、（２）のとき
のアクセスタイムはｔｌａ−ｔｌｃとなり、（３）のと
きのアクセスタイムはｔｌａ＋ｔｌｃ／２となり、
（４）のときのアクセスタイムはｔｌａ−ｔｌｃ／２と
なる。
【００２０】すなわち、請求項１の発明によれば、補正
しない場合よりも、図１３のホールドタイムｔＨの余裕
時間がｔｌｃ／２だけ増加する。図１３のセットアップ
タイムｔＳの余裕時間が、補正しない場合よりもｔｌｃ
／２だけ増加することになるが、両タイムｔＳ及びｔＨ
の余裕のバランスがとれるので、補正しない場合よりも
余裕時間が実質的に増加することになるという効果を奏
し、半導体装置が搭載されたボードの不留り向上に寄与
する。
しない場合よりも、図１３のホールドタイムｔＨの余裕
時間がｔｌｃ／２だけ増加する。図１３のセットアップ
タイムｔＳの余裕時間が、補正しない場合よりもｔｌｃ
／２だけ増加することになるが、両タイムｔＳ及びｔＨ
の余裕のバランスがとれるので、補正しない場合よりも
余裕時間が実質的に増加することになるという効果を奏
し、半導体装置が搭載されたボードの不留り向上に寄与
する。
【００２１】また、実際には位相比較・制御の誤差によ
り（１）の場合においてもデッドバンドが存在し、出力
データについて正及び負の不規則なジッタが生ずる。他
方、上記調整により、データ周波数の不規則な変化に応
じて、出力データについて正及び負の不規則なジッタが
生ずる。したがって、両ジッタが打ち消し合うこともあ
る。これに対し、上記補正をしなかった場合には、デー
タ周波数の不規則な変化に応じて、出力データについて
負の大きな不規則なジッタが生ずる。結果として、補正
した方がしない場合よりも、図１３のデッドバンドが短
縮されることになるという効果を奏する。
り（１）の場合においてもデッドバンドが存在し、出力
データについて正及び負の不規則なジッタが生ずる。他
方、上記調整により、データ周波数の不規則な変化に応
じて、出力データについて正及び負の不規則なジッタが
生ずる。したがって、両ジッタが打ち消し合うこともあ
る。これに対し、上記補正をしなかった場合には、デー
タ周波数の不規則な変化に応じて、出力データについて
負の大きな不規則なジッタが生ずる。結果として、補正
した方がしない場合よりも、図１３のデッドバンドが短
縮されることになるという効果を奏する。
【００２２】請求項２の半導体装置のアクセスタイム調
整方法では、外部クロックに応じて第１内部クロックを
出力する入力回路と、該第１内部クロックを遅延させ第
２内部クロックとして出力するディレイ回路と、該第２
内部クロックのタイミングで入力データを取り込み出力
データとして外部に出力する出力回路と、を有する半導
体装置に対し、該第２内部クロックを遅延させダミーク
ロックとして出力するダミー回路と、該第１内部クロッ
クと該ダミークロックとの位相差が所定値になるように
該ディレイ回路での遅延量を制御する位相比較・制御回
路と、を用い、該位相比較・制御回路の動作を有効にし
て該ディレイ回路の遅延量を第１値として求め、該出力
データの周波数に応じて変化する該アクセスタイムの変
化量最大値を求め、該ディレイ回路の遅延量を、第１値
より該変化量最大値の略１／２だけずらした値として定
める。
整方法では、外部クロックに応じて第１内部クロックを
出力する入力回路と、該第１内部クロックを遅延させ第
２内部クロックとして出力するディレイ回路と、該第２
内部クロックのタイミングで入力データを取り込み出力
データとして外部に出力する出力回路と、を有する半導
体装置に対し、該第２内部クロックを遅延させダミーク
ロックとして出力するダミー回路と、該第１内部クロッ
クと該ダミークロックとの位相差が所定値になるように
該ディレイ回路での遅延量を制御する位相比較・制御回
路と、を用い、該位相比較・制御回路の動作を有効にし
て該ディレイ回路の遅延量を第１値として求め、該出力
データの周波数に応じて変化する該アクセスタイムの変
化量最大値を求め、該ディレイ回路の遅延量を、第１値
より該変化量最大値の略１／２だけずらした値として定
める。
【００２３】ずらす方向は、該外部クロックに対する該
出力データのアクセスタイムが該出力データの周波数に
よらない状態で該第１値を求めた場合には正方向であ
り、そうでない場合には負方向である。この半導体装置
のアクセスタイム調整方法によれば、請求項１の場合よ
りも簡単なダミー負荷回路を用いればよいという効果を
奏する。
出力データのアクセスタイムが該出力データの周波数に
よらない状態で該第１値を求めた場合には正方向であ
り、そうでない場合には負方向である。この半導体装置
のアクセスタイム調整方法によれば、請求項１の場合よ
りも簡単なダミー負荷回路を用いればよいという効果を
奏する。
【００２４】請求項３の半導体装置では、外部クロック
に応じて第１内部クロックを出力する入力回路と、該第
１内部クロックを遅延させ第２内部クロックとして出力
するディレイ回路と、該第２内部クロックのタイミング
で入力データを取り込み出力データとして外部に出力す
る出力回路とを有し、該ディレイ回路の遅延量が請求項
１又は２記載の方法で定められている。
に応じて第１内部クロックを出力する入力回路と、該第
１内部クロックを遅延させ第２内部クロックとして出力
するディレイ回路と、該第２内部クロックのタイミング
で入力データを取り込み出力データとして外部に出力す
る出力回路とを有し、該ディレイ回路の遅延量が請求項
１又は２記載の方法で定められている。
【００２５】請求項４の半導体装置では、外部クロック
に応じて第１内部クロックを出力する入力回路と、第２
内部クロックのタイミングで入力データを取り込み出力
データとして外部に出力する出力回路と、該第２内部ク
ロックを少なくともダミー負荷回路で遅延させ、ダミー
クロックとして出力するダミー回路と、該第１内部クロ
ックに対する該ダミークロックの位相が所定値になるよ
うに該第１内部クロックをディレイ回路で遅延させ該第
２内部クロックとして出力するＤＬＬ回路とを有し、該
ダミー負荷回路の負荷の値Ｌ２が、該外部クロックに対
する該出力データのアクセスタイムが該出力データの周
波数によらない場合の負荷の値Ｌ１よりも、該出力デー
タの周波数に応じて変化する該アクセスタイムの変化量
最大値の略１／２に相当する負荷の値ΔＬだけ小さい。
に応じて第１内部クロックを出力する入力回路と、第２
内部クロックのタイミングで入力データを取り込み出力
データとして外部に出力する出力回路と、該第２内部ク
ロックを少なくともダミー負荷回路で遅延させ、ダミー
クロックとして出力するダミー回路と、該第１内部クロ
ックに対する該ダミークロックの位相が所定値になるよ
うに該第１内部クロックをディレイ回路で遅延させ該第
２内部クロックとして出力するＤＬＬ回路とを有し、該
ダミー負荷回路の負荷の値Ｌ２が、該外部クロックに対
する該出力データのアクセスタイムが該出力データの周
波数によらない場合の負荷の値Ｌ１よりも、該出力デー
タの周波数に応じて変化する該アクセスタイムの変化量
最大値の略１／２に相当する負荷の値ΔＬだけ小さい。
【００２６】請求項５の半導体装置では、請求項４にお
いて、上記外部クロックＣＬＫの周波数を判定する周波
数判定回路と、該周波数判定回路の判定結果に応じ、上
記負荷の値を上記Ｌ１又はＬ２に調整する負荷調整回路
とを有する。この半導体装置によれば、使用する周波数
に応じて自動的に上記補正が行われるという効果を奏す
る。
いて、上記外部クロックＣＬＫの周波数を判定する周波
数判定回路と、該周波数判定回路の判定結果に応じ、上
記負荷の値を上記Ｌ１又はＬ２に調整する負荷調整回路
とを有する。この半導体装置によれば、使用する周波数
に応じて自動的に上記補正が行われるという効果を奏す
る。
【００２７】請求項６の半導体装置では、請求項５にお
いて、上記周波数判定回路は、モノマルチバイブレータ
と、該モノマルチバイブレータの出力パルスがアクティ
ブの間、クロックを計数するカウンタとを有する。
いて、上記周波数判定回路は、モノマルチバイブレータ
と、該モノマルチバイブレータの出力パルスがアクティ
ブの間、クロックを計数するカウンタとを有する。
【００２８】請求項７の半導体装置では、請求項５又は
６において、上記負荷の値Ｌ２は複数存在し、上記ダミ
ー負荷回路は、複数の部分負荷と該複数の部分負荷の各
々を有効／無効にする複数のスイッチ素子と、を有し、
上記負荷調整回路は、上記カウンタの計数値を変換する
符号変換回路と、該符号変換回路の出力に応じて、上記
負荷の値が該複数の値Ｌ２のうちの１つに定められるよ
うに該スイッチ素子を制御する論理回路とを有する。
６において、上記負荷の値Ｌ２は複数存在し、上記ダミ
ー負荷回路は、複数の部分負荷と該複数の部分負荷の各
々を有効／無効にする複数のスイッチ素子と、を有し、
上記負荷調整回路は、上記カウンタの計数値を変換する
符号変換回路と、該符号変換回路の出力に応じて、上記
負荷の値が該複数の値Ｌ２のうちの１つに定められるよ
うに該スイッチ素子を制御する論理回路とを有する。
【００２９】請求項８の半導体装置では、請求項５にお
いて、上記出力回路は選択可能な複数種の出力インタフ
ェースに対応した回路を備え、選択された該出力インタ
フェースの種類を判定するインタフェース判定回路を有
し、上記負荷調整回路は、上記周波数判定回路及び該イ
ンタフェース判定回路の判定結果に応じ、上記負荷の値
を上記Ｌ１又はＬ２に調整する。
いて、上記出力回路は選択可能な複数種の出力インタフ
ェースに対応した回路を備え、選択された該出力インタ
フェースの種類を判定するインタフェース判定回路を有
し、上記負荷調整回路は、上記周波数判定回路及び該イ
ンタフェース判定回路の判定結果に応じ、上記負荷の値
を上記Ｌ１又はＬ２に調整する。
【００３０】この半導体装置によれば、どのインタフェ
ースを選択しても上記補正が行われるという効果を奏す
る。請求項９の半導体装置では、請求項４乃至８のいず
れか１つにおいて、上記ダミー回路は、信号遅延量が上
記出力回路での上記外部クロックに対するデータ出力の
それに略等しいダミー出力回路と、上記ダミー負荷回路
と、信号遅延量が上記入力回路のそれに略等しいダミー
入力回路とを有し、該ダミー出力回路と該ダミー負荷回
路と該ダミー入力回路とが縦続接続されている。
ースを選択しても上記補正が行われるという効果を奏す
る。請求項９の半導体装置では、請求項４乃至８のいず
れか１つにおいて、上記ダミー回路は、信号遅延量が上
記出力回路での上記外部クロックに対するデータ出力の
それに略等しいダミー出力回路と、上記ダミー負荷回路
と、信号遅延量が上記入力回路のそれに略等しいダミー
入力回路とを有し、該ダミー出力回路と該ダミー負荷回
路と該ダミー入力回路とが縦続接続されている。
【００３１】この半導体装置によれば、製造プロセスの
条件が変動してもダミー回路の遅延量を適正な値にする
ことができる。請求項１０の半導体装置では、請求項４
乃至９のいずれか１つにおいて、上記ＤＬＬ回路は、上
記第１内部クロックに対する上記ダミークロックの位相
の進み、遅れ又は略一致を検出する位相比較回路と、該
位相の進み又は遅れが検出された時に該位相比較回路が
該位相の略一致を検出するように上記ディレイ回路の遅
延量を制御するディレイ制御回路とを有する。
条件が変動してもダミー回路の遅延量を適正な値にする
ことができる。請求項１０の半導体装置では、請求項４
乃至９のいずれか１つにおいて、上記ＤＬＬ回路は、上
記第１内部クロックに対する上記ダミークロックの位相
の進み、遅れ又は略一致を検出する位相比較回路と、該
位相の進み又は遅れが検出された時に該位相比較回路が
該位相の略一致を検出するように上記ディレイ回路の遅
延量を制御するディレイ制御回路とを有する。
【００３２】
【発明の実施の形態】以下、図面に基づいて本発明の実
施形態を説明する。 ［第１実施形態］図１は、半導体装置３０の出力回路２
３に関係した部分の概略構成を示す。出力回路２３は、
例えば図１１の第３段パイプ２３Ａのように構成されて
いる。出力回路２３にはデータＤＡＴが供給され、デー
タＤＡＴは、内部クロックｊＣＬＫに同期して出力回路
２３に取り込まれ、データＤＱとして出力される。デー
タＤＱの外部出力端子には、負荷３１ａが接続されてい
る。負荷３１ａは、図１２の半導体装置３１の入力段の
負荷と半導体装置間の配線負荷との和であり、インタフ
ェースの種類により異なる。
施形態を説明する。 ［第１実施形態］図１は、半導体装置３０の出力回路２
３に関係した部分の概略構成を示す。出力回路２３は、
例えば図１１の第３段パイプ２３Ａのように構成されて
いる。出力回路２３にはデータＤＡＴが供給され、デー
タＤＡＴは、内部クロックｊＣＬＫに同期して出力回路
２３に取り込まれ、データＤＱとして出力される。デー
タＤＱの外部出力端子には、負荷３１ａが接続されてい
る。負荷３１ａは、図１２の半導体装置３１の入力段の
負荷と半導体装置間の配線負荷との和であり、インタフ
ェースの種類により異なる。
【００３３】入力回路２４は、例えば、静電保護回路と
信号駆動能力を増幅するバッファ回路とを備えており、
供給される外部クロックＣＬＫを増幅し、内部クロック
ｉＣＬＫとして出力する。内部クロックｉＣＬＫは、遅
延時間が可変のディレイ回路３２を通って遅延され、内
部クロックｊＣＬＫとして出力される。入力回路２４及
びディレイ回路３２での信号遅延をそれぞれδｔｉ及び
δｔｘで表し、入力回路２４及びディレイ回路３２を除
く外部クロックＣＬＫ入力端から出力回路２３のクロッ
ク入力端までの配線による信号遅延をδｔｗで表し、内
部クロックｊＣＬＫが立ち上がってからデータＤＡＴが
データＤＱの外部端子まで又は負荷３１ａの略先端まで
伝達するのに要する時間をδｔＤと表記する。図１２中
のアクセスタイムｔａは、これらの時間の和になる。す
なわち、 ｔａ＝δｔｉ＋δｔｗ＋δｔＤ＋δｔｘ となる。δｔｘ＝０のときのアクセスタイムｔａは、Ｓ
ＤＲＡＭの特性や電源電圧のばらつきにより異なり、一
定ではない。しかし、可変遅延時間δｔｘを適当に調整
することにより、デッドバンドを０にすることは、原理
的に可能である。図１中の上記構成要素以外は、この可
変遅延時間δｔｘを適当に調整するためのものである。
信号駆動能力を増幅するバッファ回路とを備えており、
供給される外部クロックＣＬＫを増幅し、内部クロック
ｉＣＬＫとして出力する。内部クロックｉＣＬＫは、遅
延時間が可変のディレイ回路３２を通って遅延され、内
部クロックｊＣＬＫとして出力される。入力回路２４及
びディレイ回路３２での信号遅延をそれぞれδｔｉ及び
δｔｘで表し、入力回路２４及びディレイ回路３２を除
く外部クロックＣＬＫ入力端から出力回路２３のクロッ
ク入力端までの配線による信号遅延をδｔｗで表し、内
部クロックｊＣＬＫが立ち上がってからデータＤＡＴが
データＤＱの外部端子まで又は負荷３１ａの略先端まで
伝達するのに要する時間をδｔＤと表記する。図１２中
のアクセスタイムｔａは、これらの時間の和になる。す
なわち、 ｔａ＝δｔｉ＋δｔｗ＋δｔＤ＋δｔｘ となる。δｔｘ＝０のときのアクセスタイムｔａは、Ｓ
ＤＲＡＭの特性や電源電圧のばらつきにより異なり、一
定ではない。しかし、可変遅延時間δｔｘを適当に調整
することにより、デッドバンドを０にすることは、原理
的に可能である。図１中の上記構成要素以外は、この可
変遅延時間δｔｘを適当に調整するためのものである。
【００３４】半導体装置３０は、入力回路２４、出力回
路２３及び負荷３１ａに対応してそれぞれ、ダミー入力
回路３４、ダミー出力回路３３及びダミー負荷回路３１
ｘを備えている。内部クロックｊＣＬＫは、出力回路２
３の制御入力端に対応したダミー出力回路３３のそれに
も供給される。ダミー出力回路３３のデータ入力端に
は、ダミーデータｄ＿ＤＡＴが供給される。ダミー出力
回路３３の出力は、ダミー負荷回路３１ｘを介しダミー
入力回路３４に供給される。ダミー入力回路３４の遅延
時間Δｔｉは入力回路２４のそれδｔｉに一致するよう
に設計されており、ダミー出力回路３３自体での遅延時
間は出力回路２３自体での遅延時間に一致するように設
計されている。ダミー入力回路３４及びダミー出力回路
３３はそれぞれ、例えば入力回路２４及び出力回路２３
と同一又は類似の回路で構成されている。ダミー出力回
路３３とダミー負荷回路３１ｘとの合計の遅延時間Δｔ
Ｄは、δｔＤに対応している。配線による信号遅延δｔ
ｗに対応したダミー回路でのそれをΔｔｗと表記する。
Δｔｗもδｔｗに一致するように設計されている。
路２３及び負荷３１ａに対応してそれぞれ、ダミー入力
回路３４、ダミー出力回路３３及びダミー負荷回路３１
ｘを備えている。内部クロックｊＣＬＫは、出力回路２
３の制御入力端に対応したダミー出力回路３３のそれに
も供給される。ダミー出力回路３３のデータ入力端に
は、ダミーデータｄ＿ＤＡＴが供給される。ダミー出力
回路３３の出力は、ダミー負荷回路３１ｘを介しダミー
入力回路３４に供給される。ダミー入力回路３４の遅延
時間Δｔｉは入力回路２４のそれδｔｉに一致するよう
に設計されており、ダミー出力回路３３自体での遅延時
間は出力回路２３自体での遅延時間に一致するように設
計されている。ダミー入力回路３４及びダミー出力回路
３３はそれぞれ、例えば入力回路２４及び出力回路２３
と同一又は類似の回路で構成されている。ダミー出力回
路３３とダミー負荷回路３１ｘとの合計の遅延時間Δｔ
Ｄは、δｔＤに対応している。配線による信号遅延δｔ
ｗに対応したダミー回路でのそれをΔｔｗと表記する。
Δｔｗもδｔｗに一致するように設計されている。
【００３５】ダミー負荷回路３１ｘの構成例を、図２に
示す。配線Ｗ１には、ｎＭＯＳトランジスタ３１０〜３
１４のドレインが接続されている。ｎＭＯＳトランジス
タ３１０〜３１４のソースとグランド線との間にはそれ
ぞれ、キャパシタＣ０〜Ｃ４が接続されている。キャパ
シタＣ０〜Ｃ４は、例えばＭＯＳキャパシタである。ｎ
ＭＯＳトランジスタ３１０〜３１４のオン／オフ状態に
より、ダミー負荷回路３１ｘの負荷が定められる。
示す。配線Ｗ１には、ｎＭＯＳトランジスタ３１０〜３
１４のドレインが接続されている。ｎＭＯＳトランジス
タ３１０〜３１４のソースとグランド線との間にはそれ
ぞれ、キャパシタＣ０〜Ｃ４が接続されている。キャパ
シタＣ０〜Ｃ４は、例えばＭＯＳキャパシタである。ｎ
ＭＯＳトランジスタ３１０〜３１４のオン／オフ状態に
より、ダミー負荷回路３１ｘの負荷が定められる。
【００３６】図１において、ＳＳＴＬインタフェースの
場合にはＶｒｅｆピンに、不図示のデータ入力回路の
‘Ｌ’及び‘Ｈ’の判定に用いられる参照電位、例えば
１．６５Ｖが印加され、ＬＶＴＴＬインタフェースの場
合には、Ｖｒｅｆピンに例えば０Ｖ又は３．３Ｖが印加
される。インタフェース判定回路３５は、Ｖｒｅｆピン
にレファランス電位Ｖｒｅｆが印加されているかどうか
により、インタフェースの種類を判定する。インタフェ
ース判定回路３５は、例えば、Ｖｒｅｆピンの電位が設
定値以下であれば、ＳＳＴＬインタフェースであると判
定してインタフェース判定信号Ｓ／Ｌを‘Ｈ’にし、そ
うでなければＬＶＴＴＬインタフェースであると判定し
てインタフェース判定信号Ｓ／Ｌを‘Ｌ’にする。イン
タフェース判定信号Ｓ／Ｌが出力回路２３に供給され
て、出力回路２３の出力段インタフェースが選択され
る。また、インタフェース判定信号＊Ｓ／Ｌに応じて、
負荷調整回路３６により、後述する例外を除き、ダミー
負荷回路３１ｘの負荷による信号伝播遅延時間が標準的
な負荷３１ａによるそれに等しくなるように、ダミー負
荷回路３１ｘの負荷が調整される。
場合にはＶｒｅｆピンに、不図示のデータ入力回路の
‘Ｌ’及び‘Ｈ’の判定に用いられる参照電位、例えば
１．６５Ｖが印加され、ＬＶＴＴＬインタフェースの場
合には、Ｖｒｅｆピンに例えば０Ｖ又は３．３Ｖが印加
される。インタフェース判定回路３５は、Ｖｒｅｆピン
にレファランス電位Ｖｒｅｆが印加されているかどうか
により、インタフェースの種類を判定する。インタフェ
ース判定回路３５は、例えば、Ｖｒｅｆピンの電位が設
定値以下であれば、ＳＳＴＬインタフェースであると判
定してインタフェース判定信号Ｓ／Ｌを‘Ｈ’にし、そ
うでなければＬＶＴＴＬインタフェースであると判定し
てインタフェース判定信号Ｓ／Ｌを‘Ｌ’にする。イン
タフェース判定信号Ｓ／Ｌが出力回路２３に供給され
て、出力回路２３の出力段インタフェースが選択され
る。また、インタフェース判定信号＊Ｓ／Ｌに応じて、
負荷調整回路３６により、後述する例外を除き、ダミー
負荷回路３１ｘの負荷による信号伝播遅延時間が標準的
な負荷３１ａによるそれに等しくなるように、ダミー負
荷回路３１ｘの負荷が調整される。
【００３７】負荷調整回路３６の構成例を、図２に示
す。インバータ３６０の出力端は、ｎＭＯＳトランジス
タ３１０のゲートに接続され、インバータ３６０の入力
端は、アンドゲート３６１〜３６４の一方の入力端に接
続されている。アンドゲート３６１〜３６４の出力端は
それぞれｎＭＯＳトランジスタ３１１〜３１４のゲート
に接続されている。インバータ３６０の入力端にはイン
タフェース判定信号Ｓ／Ｌが供給され、アンドゲート３
６１〜３６４の他方の入力端にはそれぞれダミー負荷調
整データのビットＣＹ１〜ＣＹ４が供給される。ダミー
負荷調整データは、図１の周波数判定回路３７の出力で
ある周波数判定データＣＮを符号変換回路３６５で負荷
調整用に変換したデータである。
す。インバータ３６０の出力端は、ｎＭＯＳトランジス
タ３１０のゲートに接続され、インバータ３６０の入力
端は、アンドゲート３６１〜３６４の一方の入力端に接
続されている。アンドゲート３６１〜３６４の出力端は
それぞれｎＭＯＳトランジスタ３１１〜３１４のゲート
に接続されている。インバータ３６０の入力端にはイン
タフェース判定信号Ｓ／Ｌが供給され、アンドゲート３
６１〜３６４の他方の入力端にはそれぞれダミー負荷調
整データのビットＣＹ１〜ＣＹ４が供給される。ダミー
負荷調整データは、図１の周波数判定回路３７の出力で
ある周波数判定データＣＮを符号変換回路３６５で負荷
調整用に変換したデータである。
【００３８】インタフェース判定信号＊Ｓ／Ｌが‘Ｌ’
の場合、すなわち出力回路２３の出力段がＳＳＴＬイン
タフェースの場合には、アンドゲート３６１〜３６４の
出力が全てＬになり、ｎＭＯＳトランジスタ３１１〜３
１４がオフになる。他方、ｎＭＯＳトランジスタ３１０
がオンになって配線Ｗ１にキャパシタＣ０が導通され
る。このキャパシタＣ０は、この状態でのダミー負荷回
路３１ｘによる遅延時間が標準的な負荷３１ａ（図１）
による遅延時間に等しくなるように設計されている。
の場合、すなわち出力回路２３の出力段がＳＳＴＬイン
タフェースの場合には、アンドゲート３６１〜３６４の
出力が全てＬになり、ｎＭＯＳトランジスタ３１１〜３
１４がオフになる。他方、ｎＭＯＳトランジスタ３１０
がオンになって配線Ｗ１にキャパシタＣ０が導通され
る。このキャパシタＣ０は、この状態でのダミー負荷回
路３１ｘによる遅延時間が標準的な負荷３１ａ（図１）
による遅延時間に等しくなるように設計されている。
【００３９】インタフェース判定信号＊Ｓ／Ｌが‘Ｈ’
の場合、すなわち出力回路２３の出力段がＬＶＴＴＬイ
ンタフェースの場合には、ｎＭＯＳトランジスタ３１０
がオフになり、アンドゲート３６１〜３６４が開かれ
る。外部クロックＣＬＫ毎に反転するデータＤＱがフル
スイング可能な程度に外部クロックＣＬＫの周波数が低
い場合（低周波の場合）には、ビットＣＹ１〜ＣＹ４が
いずれも‘Ｈ’にされて、キャパシタＣ１〜Ｃ４が配線
Ｗ１と導通される。この状態（ＬＶＴＴＬでの最大負荷
状態）で、ダミー負荷回路３１ｘによる遅延時間が、Ｌ
ＶＴＴＬインタフェースの場合の標準的な負荷３１ａ
（図１）による遅延時間に等しくなるように設計されて
いる。
の場合、すなわち出力回路２３の出力段がＬＶＴＴＬイ
ンタフェースの場合には、ｎＭＯＳトランジスタ３１０
がオフになり、アンドゲート３６１〜３６４が開かれ
る。外部クロックＣＬＫ毎に反転するデータＤＱがフル
スイング可能な程度に外部クロックＣＬＫの周波数が低
い場合（低周波の場合）には、ビットＣＹ１〜ＣＹ４が
いずれも‘Ｈ’にされて、キャパシタＣ１〜Ｃ４が配線
Ｗ１と導通される。この状態（ＬＶＴＴＬでの最大負荷
状態）で、ダミー負荷回路３１ｘによる遅延時間が、Ｌ
ＶＴＴＬインタフェースの場合の標準的な負荷３１ａ
（図１）による遅延時間に等しくなるように設計されて
いる。
【００４０】外部クロックＣＬＫ毎に反転するデータＤ
Ｑがフルスイングできない程度に外部クロックＣＬＫの
周波数が高い場合（高周波の場合）の動作については、
後述する。周波数判定回路３７の構成例を、図３（Ａ）
に示す。図３（Ｂ）は、図３（Ａ）中のリセットパルス
ＲＳＴ、モノパルスＰＬＳ及び外部クロックＣＬＫの波
形ｅ〜ｈを示す。
Ｑがフルスイングできない程度に外部クロックＣＬＫの
周波数が高い場合（高周波の場合）の動作については、
後述する。周波数判定回路３７の構成例を、図３（Ａ）
に示す。図３（Ｂ）は、図３（Ａ）中のリセットパルス
ＲＳＴ、モノパルスＰＬＳ及び外部クロックＣＬＫの波
形ｅ〜ｈを示す。
【００４１】周波数判定回路３７は、外部クロックＣＬ
Ｋの周波数を判定し、その結果を周波数判定信号ＣＮと
して出力する。上記リセットパルスＲＳＴによりモノマ
ルチバイブレータ３７１がトリガされ、モノマルチバイ
ブレータ３７１から所定パルス幅の１個のモノパルスＰ
ＬＳが出力される。これによりアンドゲート３７２が開
かれ、外部クロックＣＬＫがアンドゲート３７２を通っ
てカウンタ３７３で計数される。カウンタ３７３の計数
値である周波数判定信号ＣＮは、リセットパルスＲＳＴ
により初期化される。図３（Ｂ）に示す外部クロックＣ
ＬＫの波形ｅ〜ｈ（周期Ｔ１〜Ｔ４）では、周波数判定
信号ＣＮはそれぞれ５〜８になる。
Ｋの周波数を判定し、その結果を周波数判定信号ＣＮと
して出力する。上記リセットパルスＲＳＴによりモノマ
ルチバイブレータ３７１がトリガされ、モノマルチバイ
ブレータ３７１から所定パルス幅の１個のモノパルスＰ
ＬＳが出力される。これによりアンドゲート３７２が開
かれ、外部クロックＣＬＫがアンドゲート３７２を通っ
てカウンタ３７３で計数される。カウンタ３７３の計数
値である周波数判定信号ＣＮは、リセットパルスＲＳＴ
により初期化される。図３（Ｂ）に示す外部クロックＣ
ＬＫの波形ｅ〜ｈ（周期Ｔ１〜Ｔ４）では、周波数判定
信号ＣＮはそれぞれ５〜８になる。
【００４２】図１において、入力回路２４及びダミー入
力回路３４の出力ｉＣＬＫ及びｄ＿ｉＣＬＫは、位相比
較回路３８に供給され、内部クロックｉＣＬＫに対する
ダミー内部クロックｄ＿ｉＣＬＫの位相の進み、一致及
び遅れが検出される。図４（Ｂ）は、この位相関係を示
している。この検出に応じて、ディレイ制御回路３９に
より、両位相の差が一定、例えば０になるように、ディ
レイ回路３２の遅延時間が制御される。
力回路３４の出力ｉＣＬＫ及びｄ＿ｉＣＬＫは、位相比
較回路３８に供給され、内部クロックｉＣＬＫに対する
ダミー内部クロックｄ＿ｉＣＬＫの位相の進み、一致及
び遅れが検出される。図４（Ｂ）は、この位相関係を示
している。この検出に応じて、ディレイ制御回路３９に
より、両位相の差が一定、例えば０になるように、ディ
レイ回路３２の遅延時間が制御される。
【００４３】ディレイ回路３２と位相比較回路３８とデ
ィレイ制御回路３９とで、言わゆるＤＬＬ回路４０が構
成されている。図４（Ａ）は、ＤＬＬ回路４０の構成例
を示す。ディレイ回路３２は、互いに同一構成のディレ
イ素子３２１〜３２５が縦続接続さている。ディレイ素
子３２１は、例えばインバータを２個縦続接続したもの
である。ディレイ素子３２１〜３２５の入力端にはそれ
ぞれ、アンドゲート３２ａ〜３２ｅの出力端が接続され
ている。アンドゲート３２ａ〜３２ｅの一方の入力端に
は内部クロックｉＣＬＫが供給される。アンドゲート３
２ａ〜３２ｅの他方の入力端には、ディレイ制御回路３
９の４ビットシフトレジスタ３９１の第１〜４ビットが
それぞれ接続されている。
ィレイ制御回路３９とで、言わゆるＤＬＬ回路４０が構
成されている。図４（Ａ）は、ＤＬＬ回路４０の構成例
を示す。ディレイ回路３２は、互いに同一構成のディレ
イ素子３２１〜３２５が縦続接続さている。ディレイ素
子３２１は、例えばインバータを２個縦続接続したもの
である。ディレイ素子３２１〜３２５の入力端にはそれ
ぞれ、アンドゲート３２ａ〜３２ｅの出力端が接続され
ている。アンドゲート３２ａ〜３２ｅの一方の入力端に
は内部クロックｉＣＬＫが供給される。アンドゲート３
２ａ〜３２ｅの他方の入力端には、ディレイ制御回路３
９の４ビットシフトレジスタ３９１の第１〜４ビットが
それぞれ接続されている。
【００４４】例えばシフトレジスタ３９１に図示のよう
に‘００１００’が保持されている場合、アンドゲート
３２ａ〜３２ｅのうちアンドゲート３２ｃのみが開かれ
て、内部クロックｉＣＬＫがアンドゲート３２ｃ及びデ
ィレイ素子３２３〜３２５を通り、内部クロックｊＣＬ
Ｋとして出力される。位相比較回路３８は、図４（Ｂ）
に示す如く、内部クロックｉＣＬＫに対しダミー内部ク
ロックｄ＿ｉＣＬＫの位相が遅れている場合、一致（略
一致）している場合及び進んでいる場合にそれぞれ、例
えば‘００’、‘０１’及び‘１１’を出力する。シフ
トレジスタ３９１は、電源オン時等のリセットにより、
例えば‘１００００’に初期設定される。シフト制御回
路３９２は、内部クロックｉＣＬＫに対しダミー内部ク
ロックｄ＿ｉＣＬＫの位相が遅れている場合には、両位
相が略一致するまでシフトレジスタ３９１を右シフトさ
せる。この際、シフトレジスタ３９１の第１ビット（図
４において左端ビット）に‘０’がロードされる。シフ
ト制御回路３９２は、この位相が進んでいる場合には、
両位相が略一致するまでシフトレジスタ３９１を左シフ
トさせ、この際、シフトレジスタ３９１の第５ビット
（図４において右端ビット）に‘０’がロードされる。
に‘００１００’が保持されている場合、アンドゲート
３２ａ〜３２ｅのうちアンドゲート３２ｃのみが開かれ
て、内部クロックｉＣＬＫがアンドゲート３２ｃ及びデ
ィレイ素子３２３〜３２５を通り、内部クロックｊＣＬ
Ｋとして出力される。位相比較回路３８は、図４（Ｂ）
に示す如く、内部クロックｉＣＬＫに対しダミー内部ク
ロックｄ＿ｉＣＬＫの位相が遅れている場合、一致（略
一致）している場合及び進んでいる場合にそれぞれ、例
えば‘００’、‘０１’及び‘１１’を出力する。シフ
トレジスタ３９１は、電源オン時等のリセットにより、
例えば‘１００００’に初期設定される。シフト制御回
路３９２は、内部クロックｉＣＬＫに対しダミー内部ク
ロックｄ＿ｉＣＬＫの位相が遅れている場合には、両位
相が略一致するまでシフトレジスタ３９１を右シフトさ
せる。この際、シフトレジスタ３９１の第１ビット（図
４において左端ビット）に‘０’がロードされる。シフ
ト制御回路３９２は、この位相が進んでいる場合には、
両位相が略一致するまでシフトレジスタ３９１を左シフ
トさせ、この際、シフトレジスタ３９１の第５ビット
（図４において右端ビット）に‘０’がロードされる。
【００４５】図５及び図６は、低周波での図１の回路の
動作を示すタイムチャートであり、外部クロックＣＬＫ
の立ち上がりに応じてデータＤＱが変化する場合を示し
ている。図５は上記位相が時間δｓだけ進んでいる場合
を示し、図６は可変遅延時間δｔｘの調整により両位相
が一致している場合を示している。図１において、ディ
レイ回路３２の遅延時間調整は、例えば、リセットパル
スＲＳＴの供給時（出力ＤＱが実際に使用されない期
間）において行われ、その調整値が電源オフ又は次のリ
セットパルスＲＳＴの供給時まで固定される。この調整
において、ダミーデータｄ＿ＤＡＴ及びデータＤＡＴ
は、例えば、共に外部クロックＣＬＫのｍパルス毎（ｍ
≧１）に反転する。ダミーデータｄ＿ＤＡＴは、例え
ば、周期が外部クロックＣＬＫの周期のｍ倍のクロック
でＴフリップフロップをトリガして作成される。或い
は、ダミーデータｄ＿ＤＡＴを‘Ｌ’又は‘Ｈ’に固定
しておき、内部クロックｊＣＬＫのｍパルス毎にダミー
出力回路３３の出力ｄ＿ＤＱが反転するように、ダミー
出力回路３３を構成しておく。 （Ａ）データＤＱがフ
ルスイングする場合におけるディレイ回路３２の遅延時
間調整動作 図５及び図６において、内部クロックｊＣＬＫが立ち上
がってから時間δｔＤ経過後に、データＤＱが変化す
る。ダミー負荷回路３１ｘの出力がダミー入力回路３４
に供給されるので、この変化からΔｔｉ経過後に、ダミ
ー内部クロックｄ＿ｉＣＬＫが立ち上がる。ディレイ制
御回路３９により、ダミー内部クロックｄ＿ｉＣＬＫと
内部クロックｉＣＬＫの位相差が０に調整されていれ
ば、図６のように内部クロックｉＣＬＫがダミー内部ク
ロックｄ＿ｉＣＬＫと同時に立ち上がる。内部クロック
ｉＣＬＫに対しダミー内部クロックｄ＿ｉＣＬＫの位相
が時間δｓだけ進んでいれば、図５のようにダミー内部
クロックｄ＿ｉＣＬＫが立ち上がってからδｓ経過後に
内部クロックｉＣＬＫが立ち上がる。
動作を示すタイムチャートであり、外部クロックＣＬＫ
の立ち上がりに応じてデータＤＱが変化する場合を示し
ている。図５は上記位相が時間δｓだけ進んでいる場合
を示し、図６は可変遅延時間δｔｘの調整により両位相
が一致している場合を示している。図１において、ディ
レイ回路３２の遅延時間調整は、例えば、リセットパル
スＲＳＴの供給時（出力ＤＱが実際に使用されない期
間）において行われ、その調整値が電源オフ又は次のリ
セットパルスＲＳＴの供給時まで固定される。この調整
において、ダミーデータｄ＿ＤＡＴ及びデータＤＡＴ
は、例えば、共に外部クロックＣＬＫのｍパルス毎（ｍ
≧１）に反転する。ダミーデータｄ＿ＤＡＴは、例え
ば、周期が外部クロックＣＬＫの周期のｍ倍のクロック
でＴフリップフロップをトリガして作成される。或い
は、ダミーデータｄ＿ＤＡＴを‘Ｌ’又は‘Ｈ’に固定
しておき、内部クロックｊＣＬＫのｍパルス毎にダミー
出力回路３３の出力ｄ＿ＤＱが反転するように、ダミー
出力回路３３を構成しておく。 （Ａ）データＤＱがフ
ルスイングする場合におけるディレイ回路３２の遅延時
間調整動作 図５及び図６において、内部クロックｊＣＬＫが立ち上
がってから時間δｔＤ経過後に、データＤＱが変化す
る。ダミー負荷回路３１ｘの出力がダミー入力回路３４
に供給されるので、この変化からΔｔｉ経過後に、ダミ
ー内部クロックｄ＿ｉＣＬＫが立ち上がる。ディレイ制
御回路３９により、ダミー内部クロックｄ＿ｉＣＬＫと
内部クロックｉＣＬＫの位相差が０に調整されていれ
ば、図６のように内部クロックｉＣＬＫがダミー内部ク
ロックｄ＿ｉＣＬＫと同時に立ち上がる。内部クロック
ｉＣＬＫに対しダミー内部クロックｄ＿ｉＣＬＫの位相
が時間δｓだけ進んでいれば、図５のようにダミー内部
クロックｄ＿ｉＣＬＫが立ち上がってからδｓ経過後に
内部クロックｉＣＬＫが立ち上がる。
【００４６】図５及び図６において、次のことが言え
る。 （ｉ）内部クロックｉＣＬＫの立ち上がりから時間δｔ
ｉ前に、外部クロックＣＬＫが立ち上がっていたことに
なり、且つ、ダミーデータ出力ｄ＿ＤＱが変化したこと
になる。 （ｉｉ）ダミー出力回路３３の制御入力端で
内部クロックｊＣＬＫが立ち上がった時点を基準にし、
時間を逆にしてディレイ回路３２及び入力回路２４を遡
ると、この基準時点から（δｔｗ＋δｔｘ＋δｔｉ）前
に外部クロックＣＬＫが立ち上がっていたことになる。
る。 （ｉ）内部クロックｉＣＬＫの立ち上がりから時間δｔ
ｉ前に、外部クロックＣＬＫが立ち上がっていたことに
なり、且つ、ダミーデータ出力ｄ＿ＤＱが変化したこと
になる。 （ｉｉ）ダミー出力回路３３の制御入力端で
内部クロックｊＣＬＫが立ち上がった時点を基準にし、
時間を逆にしてディレイ回路３２及び入力回路２４を遡
ると、この基準時点から（δｔｗ＋δｔｘ＋δｔｉ）前
に外部クロックＣＬＫが立ち上がっていたことになる。
【００４７】（ｉｉｉ）ダミーデータ出力ｄ＿ＤＱが変
化した時点からΔｔＤ前に内部クロックｊＣＬＫが立ち
上がっていたことになる。半導体装置３０の特性や電源
電圧のばらつき等が存在しても、このような動作によ
り、外部クロックＣＬＫに対するデータＤＱの位相が原
理的に０になる。実際には、位相比較回路３８の位相一
致判定誤差等により、この位相は０にはならないが、デ
ッドバンドを短縮することができる。位相比較回路３８
で検出された位相差が０以外の所定値、例えばπ／２に
なるように、ディレイ制御回路３９でディレイ回路３２
の遅延を調整すれば、外部クロックＣＬＫに対するデー
タＤＱの位相を０以外の所定値に調整することができ
る。
化した時点からΔｔＤ前に内部クロックｊＣＬＫが立ち
上がっていたことになる。半導体装置３０の特性や電源
電圧のばらつき等が存在しても、このような動作によ
り、外部クロックＣＬＫに対するデータＤＱの位相が原
理的に０になる。実際には、位相比較回路３８の位相一
致判定誤差等により、この位相は０にはならないが、デ
ッドバンドを短縮することができる。位相比較回路３８
で検出された位相差が０以外の所定値、例えばπ／２に
なるように、ディレイ制御回路３９でディレイ回路３２
の遅延を調整すれば、外部クロックＣＬＫに対するデー
タＤＱの位相を０以外の所定値に調整することができ
る。
【００４８】（Ｂ）問題点 このように調整しても、ダミー負荷回路３１ｘのＬＶＴ
ＴＬでの負荷が上述の最大負荷状態しか取り得ない場合
には、次のような問題が生ずる。すなわち、外部クロッ
クＣＬＫが高周波である場合には、例えば図１４（Ｄ）
のようにデータＤＱがフルスイングできなくなって、ア
クセスタイムｔｌｂが、フルスイングできる場合のアク
セスタイムｔｌａよりも短くなる。外部クロックＣＬＫ
が高周波であっても、データＤＱがフルスイングできる
程度に低周波であれば、アクセスタイムはｔｌａとな
る。しかし、調整後の実際の使用時においては、データ
ＤＱの周波数は予測できず急変するので、結果として、
図１３のホールドタイムｔＨの余裕時間がｔｌｃ＝ｔｌ
ａ−ｔｌｂだけ短くなることになる。ｔｌｃは外部クロ
ックＣＬＫの周波数が高いほど大きくなる。 データＤ
Ｑ及びダミーデータｄ＿ＤＱがフルスイングできない状
態で上記調整を行えば、この状態でのアクセスタイムが
ｔｌａになるが、調整後の実際の使用時においてデータ
ＤＱの周波数がフルスイングできる程度になると、アク
セスタイムがｔｌａ＋ｔｌｃになり、結果として、図１
３のセットアップタイムｔＳの余裕時間がｔｌｃだけ短
くなることになる。
ＴＬでの負荷が上述の最大負荷状態しか取り得ない場合
には、次のような問題が生ずる。すなわち、外部クロッ
クＣＬＫが高周波である場合には、例えば図１４（Ｄ）
のようにデータＤＱがフルスイングできなくなって、ア
クセスタイムｔｌｂが、フルスイングできる場合のアク
セスタイムｔｌａよりも短くなる。外部クロックＣＬＫ
が高周波であっても、データＤＱがフルスイングできる
程度に低周波であれば、アクセスタイムはｔｌａとな
る。しかし、調整後の実際の使用時においては、データ
ＤＱの周波数は予測できず急変するので、結果として、
図１３のホールドタイムｔＨの余裕時間がｔｌｃ＝ｔｌ
ａ−ｔｌｂだけ短くなることになる。ｔｌｃは外部クロ
ックＣＬＫの周波数が高いほど大きくなる。 データＤ
Ｑ及びダミーデータｄ＿ＤＱがフルスイングできない状
態で上記調整を行えば、この状態でのアクセスタイムが
ｔｌａになるが、調整後の実際の使用時においてデータ
ＤＱの周波数がフルスイングできる程度になると、アク
セスタイムがｔｌａ＋ｔｌｃになり、結果として、図１
３のセットアップタイムｔＳの余裕時間がｔｌｃだけ短
くなることになる。
【００４９】ホールドタイムｔＨ及びセットアップタイ
ムｔＳのいずれの余裕時間が無くなっても、データＤＱ
の読み取りエラーが生ずることになるので、一方のみの
余裕時間が短縮されると、半導体装置が搭載されたボー
ドの不留り低下が著しくなる原因となる。 （Ｃ）上記問題が解決される遅延時間調整動作 そこで、ダミー負荷回路３１ｘの負荷の値Ｌ２を、アク
セスタイムｔａがデータＤＱの周波数によらない場合の
負荷の値Ｌ１よりも、データＤＱの周波数に応じて変化
するアクセスタイムｔａの変化量最大値の１／２に相当
する負荷の値ΔＬだけ小さくし、すなわちＬ２＝Ｌ１−
ΔＬとし、この状態でＤＤＬ回路４０を動作させてディ
レイ回路３２の遅延時間を調整する。調整においては、
調整誤差をできるだけ小さくするために、データＤＱ及
びダミーデータｄ＿ＤＱの周波数を、これらがフルスウ
ィングする程度にする。例えば、外部クロックＣＬＫの
４サイクル毎にデータＤＱ及びダミーデータｄ＿ＤＱを
反転させる。
ムｔＳのいずれの余裕時間が無くなっても、データＤＱ
の読み取りエラーが生ずることになるので、一方のみの
余裕時間が短縮されると、半導体装置が搭載されたボー
ドの不留り低下が著しくなる原因となる。 （Ｃ）上記問題が解決される遅延時間調整動作 そこで、ダミー負荷回路３１ｘの負荷の値Ｌ２を、アク
セスタイムｔａがデータＤＱの周波数によらない場合の
負荷の値Ｌ１よりも、データＤＱの周波数に応じて変化
するアクセスタイムｔａの変化量最大値の１／２に相当
する負荷の値ΔＬだけ小さくし、すなわちＬ２＝Ｌ１−
ΔＬとし、この状態でＤＤＬ回路４０を動作させてディ
レイ回路３２の遅延時間を調整する。調整においては、
調整誤差をできるだけ小さくするために、データＤＱ及
びダミーデータｄ＿ＤＱの周波数を、これらがフルスウ
ィングする程度にする。例えば、外部クロックＣＬＫの
４サイクル毎にデータＤＱ及びダミーデータｄ＿ＤＱを
反転させる。
【００５０】Ｌ２＝Ｌ１−ΔＬの関係を成立させるため
に、図２及び図３（Ｂ）において、例えば次のようにダ
ミー負荷調整データが定められる。ＣＹ４がＭＳＢであ
るとする。 （１）ＣＮ≧８に対し、ＣＹ＝‘０００１’ （２）ＣＮ＝７に対し、ＣＹ＝‘００１１’ （３）ＣＮ＝６に対し、ＣＹ＝‘０１１１’ （４）ＣＮ＝５に対し、ＣＹ＝‘１１１１’ ダミー負荷回路３１ｘの負荷容量は、ＬＶＴＬＬインタ
フェースにおいて、（１）〜（４）の場合にそれぞれキ
ャパシタＣ１、Ｃ１＋Ｃ２、Ｃ１＋Ｃ２＋Ｃ３、Ｃ１＋
Ｃ２＋Ｃ３＋Ｃ４となる。キャパシタＣ２〜Ｃ４は、上
記関係が成立するように定められる。
に、図２及び図３（Ｂ）において、例えば次のようにダ
ミー負荷調整データが定められる。ＣＹ４がＭＳＢであ
るとする。 （１）ＣＮ≧８に対し、ＣＹ＝‘０００１’ （２）ＣＮ＝７に対し、ＣＹ＝‘００１１’ （３）ＣＮ＝６に対し、ＣＹ＝‘０１１１’ （４）ＣＮ＝５に対し、ＣＹ＝‘１１１１’ ダミー負荷回路３１ｘの負荷容量は、ＬＶＴＬＬインタ
フェースにおいて、（１）〜（４）の場合にそれぞれキ
ャパシタＣ１、Ｃ１＋Ｃ２、Ｃ１＋Ｃ２＋Ｃ３、Ｃ１＋
Ｃ２＋Ｃ３＋Ｃ４となる。キャパシタＣ２〜Ｃ４は、上
記関係が成立するように定められる。
【００５１】図８（Ａ）及び（Ｂ）は、このような調整
をＤＬＬ回路４０で自動的に行った後の、外部クロック
ＣＬＫ及びデータＤＱを示している。図８（Ａ）及び
（Ｂ）は、位相比較回路３８で検出された位相差がπ／
２になるように調整されている場合を示している。図８
（Ａ）は、データＤＱの周期が外部クロックＣＬＫの周
期の２倍の場合に、すなわちデータＤＱが‘Ｈ’、
‘Ｈ’、‘Ｌ’、‘Ｌ’、‘Ｈ’、・・・と変化する場
合に、データＤＱがフルスイングする様子を示してい
る。図８（Ｂ）は、データＤＱの周期が外部クロックＣ
ＬＫの周期と同じ場合に、すなわちデータＤＱが
‘Ｈ’、‘Ｌ’、‘Ｈ’、‘Ｌ’、・・・と変化する場
合に、データＤＱがフルスイングできない様子を示して
いる。 図７は、該調整完了時のタイムチャートを示し
ている。
をＤＬＬ回路４０で自動的に行った後の、外部クロック
ＣＬＫ及びデータＤＱを示している。図８（Ａ）及び
（Ｂ）は、位相比較回路３８で検出された位相差がπ／
２になるように調整されている場合を示している。図８
（Ａ）は、データＤＱの周期が外部クロックＣＬＫの周
期の２倍の場合に、すなわちデータＤＱが‘Ｈ’、
‘Ｈ’、‘Ｌ’、‘Ｌ’、‘Ｈ’、・・・と変化する場
合に、データＤＱがフルスイングする様子を示してい
る。図８（Ｂ）は、データＤＱの周期が外部クロックＣ
ＬＫの周期と同じ場合に、すなわちデータＤＱが
‘Ｈ’、‘Ｌ’、‘Ｈ’、‘Ｌ’、・・・と変化する場
合に、データＤＱがフルスイングできない様子を示して
いる。 図７は、該調整完了時のタイムチャートを示し
ている。
【００５２】図７の場合でも、上記（ｉ）〜（ｉｉｉ）
が言える。（ｉ）及び（ｉｉ）から、内部クロックｉＣ
ＬＫ、ダミー内部クロックｄ＿ｉＣＬＫ及びダミーデー
タｄ＿ＤＱの位相関係は、図６の場合と同一である。Ｌ
２＝Ｌ１−ΔＬとしたことから、δｔＤ−ΔｔＤ＝ｔｌ
ｃ／２が成立する。このことと、（ｉｉｉ）とから、内
部クロックｊＣＬＫとデータＤＱの変化点とダミーデー
タｄ＿ＤＱの変化点との位相関係は、図７に示すように
定まる。
が言える。（ｉ）及び（ｉｉ）から、内部クロックｉＣ
ＬＫ、ダミー内部クロックｄ＿ｉＣＬＫ及びダミーデー
タｄ＿ＤＱの位相関係は、図６の場合と同一である。Ｌ
２＝Ｌ１−ΔＬとしたことから、δｔＤ−ΔｔＤ＝ｔｌ
ｃ／２が成立する。このことと、（ｉｉｉ）とから、内
部クロックｊＣＬＫとデータＤＱの変化点とダミーデー
タｄ＿ＤＱの変化点との位相関係は、図７に示すように
定まる。
【００５３】δｔＤは、図６の場合と同一である。すな
わち、ΔｔＤは、図６の場合よりもｔｌｃ／２だけ小さ
い。Δｔｉ＋δｔｘ＋Δｔｗ＋ΔｔＤは、図６及び図７
において成立し、クロック周期に等しい。したがって、
図７のδｔｘは図６の場合よりもｔｌｃ／２だけ増加す
ることになる。これにより、図７に示す如く、内部クロ
ックｊＣＬＫの立ち上がりが図６の場合よりもｔｌｃ／
２だけ遅くなる。
わち、ΔｔＤは、図６の場合よりもｔｌｃ／２だけ小さ
い。Δｔｉ＋δｔｘ＋Δｔｗ＋ΔｔＤは、図６及び図７
において成立し、クロック周期に等しい。したがって、
図７のδｔｘは図６の場合よりもｔｌｃ／２だけ増加す
ることになる。これにより、図７に示す如く、内部クロ
ックｊＣＬＫの立ち上がりが図６の場合よりもｔｌｃ／
２だけ遅くなる。
【００５４】データＤＱは、図８（Ａ）の場合には図７
と同じく、δｔＤ−ΔｔＤ＝ｔｌｃ／２になり、アクセ
スタイムｔａがｔｌａ＋ｔｌｃ／２になる。データＤＱ
は、図８（Ｂ）の場合には、δｔＤが図６の場合よりも
ｔｌｃだけ減少するので、アクセスタイムｔａがｔｌａ
−ｔｌｃ／２になる。結果として、アクセスタイムｔａ
をｔｌｃ／２だけ調整しない場合よりも、図１３のホー
ルドタイムｔＨの余裕時間がｔｌｃ／２だけ増加する。
図１３のセットアップタイムｔＳの余裕時間が、補正し
ない場合よりもｔｌｃ／２だけ増加することになるが、
両タイムｔＳ及びｔＨの余裕のバランスがとれるので、
余裕時間が実質的に増加し、半導体装置が搭載されたボ
ードの不留りが向上する。
と同じく、δｔＤ−ΔｔＤ＝ｔｌｃ／２になり、アクセ
スタイムｔａがｔｌａ＋ｔｌｃ／２になる。データＤＱ
は、図８（Ｂ）の場合には、δｔＤが図６の場合よりも
ｔｌｃだけ減少するので、アクセスタイムｔａがｔｌａ
−ｔｌｃ／２になる。結果として、アクセスタイムｔａ
をｔｌｃ／２だけ調整しない場合よりも、図１３のホー
ルドタイムｔＨの余裕時間がｔｌｃ／２だけ増加する。
図１３のセットアップタイムｔＳの余裕時間が、補正し
ない場合よりもｔｌｃ／２だけ増加することになるが、
両タイムｔＳ及びｔＨの余裕のバランスがとれるので、
余裕時間が実質的に増加し、半導体装置が搭載されたボ
ードの不留りが向上する。
【００５５】また、実際にはＤＬＬ回路４０の調整誤差
により、低周波の場合に調整してもデッドバンドが存在
し、データＤＱについて正及び負の不規則なジッタが生
ずる。他方、上記調整により、データ周波数の不規則な
変化に応じて、データＤＱについて正及び負の不規則な
ジッタが生ずる。したがって、両ジッタが打ち消し合う
こともある。これに対し、アクセスタイムｔａをｔｌｃ
／２だけ調整しなかった場合には、データ周波数の不規
則な変化に応じて、データＤＱについて負の大きな不規
則なジッタが生ずる。結果として、調整した方がしない
場合よりも、図１３のデッドバンドが短縮されることに
なる。
により、低周波の場合に調整してもデッドバンドが存在
し、データＤＱについて正及び負の不規則なジッタが生
ずる。他方、上記調整により、データ周波数の不規則な
変化に応じて、データＤＱについて正及び負の不規則な
ジッタが生ずる。したがって、両ジッタが打ち消し合う
こともある。これに対し、アクセスタイムｔａをｔｌｃ
／２だけ調整しなかった場合には、データ周波数の不規
則な変化に応じて、データＤＱについて負の大きな不規
則なジッタが生ずる。結果として、調整した方がしない
場合よりも、図１３のデッドバンドが短縮されることに
なる。
【００５６】［第２実施形態］上記（Ｃ）の調整におい
て、データＤＱ及びダミーデータｄ＿ＤＱの周波数を、
外部クロック毎に反転させる。この場合、ダミー負荷回
路３１ｘの負荷の値Ｌ２を、アクセスタイムｔａがデー
タＤＱの周波数によらない場合の負荷の値Ｌ１よりも、
データＤＱの周波数に応じて変化するアクセスタイムｔ
ａの変化量最大値の１／２に相当する負荷の値ΔＬだけ
大きくし、すなわちＬ２＝Ｌ１＋ΔＬとし、この状態で
ＤＤＬ回路４０を動作させてディレイ回路３２の遅延時
間を調整する。
て、データＤＱ及びダミーデータｄ＿ＤＱの周波数を、
外部クロック毎に反転させる。この場合、ダミー負荷回
路３１ｘの負荷の値Ｌ２を、アクセスタイムｔａがデー
タＤＱの周波数によらない場合の負荷の値Ｌ１よりも、
データＤＱの周波数に応じて変化するアクセスタイムｔ
ａの変化量最大値の１／２に相当する負荷の値ΔＬだけ
大きくし、すなわちＬ２＝Ｌ１＋ΔＬとし、この状態で
ＤＤＬ回路４０を動作させてディレイ回路３２の遅延時
間を調整する。
【００５７】この調整完了時の、図７に対応したタイム
チャートを図９に示す。図９のδｔＤは図７のδｔＤよ
りもｔｌｃだけ短い。図９のδｔｘは図７のそれと同一
になり、同じ調整結果が得られる。また、周波数判定回
路として、図４（Ａ）のシフトレジスタ３９１を用い、
その並列出力を周波数判定データＣＮとする。これが可
能であるのは、調整後のシフトレジスタ３９１の内容
が、クロック周波数に応じた値となるからである。
チャートを図９に示す。図９のδｔＤは図７のδｔＤよ
りもｔｌｃだけ短い。図９のδｔｘは図７のそれと同一
になり、同じ調整結果が得られる。また、周波数判定回
路として、図４（Ａ）のシフトレジスタ３９１を用い、
その並列出力を周波数判定データＣＮとする。これが可
能であるのは、調整後のシフトレジスタ３９１の内容
が、クロック周波数に応じた値となるからである。
【００５８】この場合、例えば、負荷調整回路３６の出
力値を固定して、ＤＬＬ回路４０による第１段階の調整
を行い、シフトレジスタ３９１の内容が安定した後に、
この固定を解除してＤＬＬ回路４０による第２段階の調
整を行うようにしてもよい。なお、本発明には外にも種
々の変形例が含まれる。例えば、ダミー回路はディレイ
の総和に意味があるので、ダミー出力回路３３、ダミー
負荷回路３１ｘ及びダミー入力回路３４はこれらが縦続
接続されていれば接続順は任意である。ダミー負荷回路
３１ｘ中の負荷を分割し、分割されたものをダミー出力
回路３３の前段やダミー入力回路３４の後段に接続して
もよい。また、ダミー入力回路３４及びダミー出力回路
３３を備えずに、これらの回路での遅延に応じた負荷
を、ダミー負荷回路３１ｘに付け加えた構成であっても
よい。
力値を固定して、ＤＬＬ回路４０による第１段階の調整
を行い、シフトレジスタ３９１の内容が安定した後に、
この固定を解除してＤＬＬ回路４０による第２段階の調
整を行うようにしてもよい。なお、本発明には外にも種
々の変形例が含まれる。例えば、ダミー回路はディレイ
の総和に意味があるので、ダミー出力回路３３、ダミー
負荷回路３１ｘ及びダミー入力回路３４はこれらが縦続
接続されていれば接続順は任意である。ダミー負荷回路
３１ｘ中の負荷を分割し、分割されたものをダミー出力
回路３３の前段やダミー入力回路３４の後段に接続して
もよい。また、ダミー入力回路３４及びダミー出力回路
３３を備えずに、これらの回路での遅延に応じた負荷
を、ダミー負荷回路３１ｘに付け加えた構成であっても
よい。
【００５９】図２ではキャパシタの並列接続数を変えて
容量を調整する場合を示したが、キャパシタの直列接続
数を変えて同様に調整する構成であってもよいことは勿
論である。また、上記説明では簡単化のために負荷が容
量のみであるとしたが、図２において、実際にはトラン
ジスタのオン抵抗があり、一般には負荷３１ａのインピ
ーダーンスに対応してダミー負荷回路３１ｘのインピー
ダンスを調整してもよい。
容量を調整する場合を示したが、キャパシタの直列接続
数を変えて同様に調整する構成であってもよいことは勿
論である。また、上記説明では簡単化のために負荷が容
量のみであるとしたが、図２において、実際にはトラン
ジスタのオン抵抗があり、一般には負荷３１ａのインピ
ーダーンスに対応してダミー負荷回路３１ｘのインピー
ダンスを調整してもよい。
【００６０】本発明は、半導体装置３０に供給される外
部クロックＣＬＫの周波数が固定の場合や出力インター
フェイスが１つの場合にも適用でき、この場合にはイン
タフェース判定回路３５、周波数判定回路３７及び負荷
調整回路３６は不要となる。ＤＬＬ回路４０による調整
は、半導体装置３０の出荷段階だけで行い、この段階で
ディレイ回路３２の遅延量をヒューズ切断等で固定する
ようにしてもよい。この場合、ダミー負荷回路３０ｘは
調整時のみ用いられることになる。したがって、ＤＬＬ
回路４０のうちディレイ制御回路３９及び位相比較回路
３８は半導体装置３０の外部に配置されていてもよい。
また、図２のダミー負荷回路３１ｘを、トランジスタ３
１０及び３１１と、キャパシタＣ０及びＣ１とのみで構
成し、上記高周波の場合に、上記アクセスタイムの差ｔ
ｌｃを測定し、ＤＬＬ回路４０で調整したディレイ回路
３２の遅延時間をｔｌｃ／２だけ短くするようにしても
よい。
部クロックＣＬＫの周波数が固定の場合や出力インター
フェイスが１つの場合にも適用でき、この場合にはイン
タフェース判定回路３５、周波数判定回路３７及び負荷
調整回路３６は不要となる。ＤＬＬ回路４０による調整
は、半導体装置３０の出荷段階だけで行い、この段階で
ディレイ回路３２の遅延量をヒューズ切断等で固定する
ようにしてもよい。この場合、ダミー負荷回路３０ｘは
調整時のみ用いられることになる。したがって、ＤＬＬ
回路４０のうちディレイ制御回路３９及び位相比較回路
３８は半導体装置３０の外部に配置されていてもよい。
また、図２のダミー負荷回路３１ｘを、トランジスタ３
１０及び３１１と、キャパシタＣ０及びＣ１とのみで構
成し、上記高周波の場合に、上記アクセスタイムの差ｔ
ｌｃを測定し、ＤＬＬ回路４０で調整したディレイ回路
３２の遅延時間をｔｌｃ／２だけ短くするようにしても
よい。
【図１】本発明の第１実施形態に係る半導体装置の概略
構成を示すブロック図である。
構成を示すブロック図である。
【図２】図１中のダミー負荷回路３１ｘ及び負荷調整回
路３６の構成例を示す図である。
路３６の構成例を示す図である。
【図３】（Ａ）は図１中の周波数判定回路３７の構成例
を示す図であり、（Ｂ）はこの回路の動作を示すタイム
チャートである。
を示す図であり、（Ｂ）はこの回路の動作を示すタイム
チャートである。
【図４】（Ａ）は図１中のＤＬＬ回路４０の概略構成例
を示す図であり、（Ｂ）は位相比較回路の入力信号のタ
イムチャートである。
を示す図であり、（Ｂ）は位相比較回路の入力信号のタ
イムチャートである。
【図５】図１の回路での調整中の動作を示すタイムチャ
ートである。
ートである。
【図６】図１の回路での調整完了時の動作を示すタイム
チャートである。
チャートである。
【図７】図１の回路での調整完了時の動作を示すタイム
チャートである。
チャートである。
【図８】調整後のクロックＣＬＫとデータＤＱの波形図
である。
である。
【図９】本発明の第２実施形態における図７に対応した
タイムチャートである。
タイムチャートである。
【図１０】従来のシンクロナスＤＲＡＭの一部の概略構
成図である。
成図である。
【図１１】図１０中の第３段パイプの構成例を示す図で
ある。
ある。
【図１２】本発明の対象を一般化した従来の半導体装置
の回路図である
の回路図である
【図１３】図１０及び図１２の半導体装置の問題点を説
明するためのタイムチャートである。
明するためのタイムチャートである。
【図１４】（Ａ）〜（Ｄ）はクロックＣＬＫとデータＤ
Ｑの波形図であり、（Ａ）はＳＳＴＬインタフェースか
つ低周波の場合、（Ｂ）はＳＳＴＬインタフェースかつ
高周波の場合、（Ｃ）はＬＶＴＴＬインタフェースかつ
低周波の場合、（Ｄ）はＬＶＴＴＬインタフェースかつ
高周波の場合を示す。
Ｑの波形図であり、（Ａ）はＳＳＴＬインタフェースか
つ低周波の場合、（Ｂ）はＳＳＴＬインタフェースかつ
高周波の場合、（Ｃ）はＬＶＴＴＬインタフェースかつ
低周波の場合、（Ｄ）はＬＶＴＴＬインタフェースかつ
高周波の場合を示す。
２３ 出力回路 ２４ 入力回路 ３０、３０Ａ、３１ 半導体装置 ３１ａ 負荷 ３１ｘ ダミー負荷回路 ３１０〜３１４ ｎＭＯＳトランジスタ ３２ ディレイ回路 ３３ ダミー出力回路 ３４ ダミー入力回路 ３５ インタフェース判定回路 ３６ 負荷調整回路 ３６０ インバータ ３６１〜３６４ アンドゲート ３６５ 符号変換回路 ３７ 周波数判定回路 ３７１ モノマルチバイブレータ ３７２ アンドゲート ３７３ カウンタ ３８ 位相比較回路 ３９ ディレイ制御回路 ４０ ＤＬＬ回路
Claims (10)
- 【請求項１】 外部クロックに応じて第１内部クロック
を出力する入力回路と、 該第１内部クロックを遅延させ第２内部クロックとして
出力するディレイ回路と、 該第２内部クロックのタイミングで入力データを取り込
み出力データとして外部に出力する出力回路と、 を有する半導体装置に対し、 該第２内部クロックを少なくともダミー負荷回路で遅延
させ、ダミークロックとして出力するダミー回路と、 該第１内部クロックと該ダミークロックとの位相差が所
定値になるように該ディレイ回路での遅延量を制御する
位相比較・制御回路と、 を用い、 該ダミー負荷回路の負荷の値Ｌ２を、該外部クロックに
対する該出力データのアクセスタイムが該出力データの
周波数によらない場合の負荷の値Ｌ１よりも、該出力デ
ータの周波数に応じて変化する該アクセスタイムの変化
量最大値の略１／２に相当する負荷の値ΔＬだけ小さく
し、 この状態で該位相比較・制御回路の動作を有効にして該
ディレイ回路の遅延量を定める、 ことを特徴とする半導体装置のアクセスタイム調整方
法。 - 【請求項２】 外部クロックに応じて第１内部クロック
を出力する入力回路と、 該第１内部クロックを遅延させ第２内部クロックとして
出力するディレイ回路と、 該第２内部クロックのタイミングで入力データを取り込
み出力データとして外部に出力する出力回路と、 を有する半導体装置に対し、 該第２内部クロックを遅延させダミークロックとして出
力するダミー回路と、 該第１内部クロックと該ダミークロックとの位相差が所
定値になるように該ディレイ回路での遅延量を制御する
位相比較・制御回路と、 を用い、 該位相比較・制御回路の動作を有効にして該ディレイ回
路の遅延量を第１値として求め、 該出力データの周波数に応じて変化する該アクセスタイ
ムの変化量最大値を求め、 該ディレイ回路の遅延量を、第１値より該変化量最大値
の略１／２だけずらした値として定める、 ことを特徴とする半導体装置のアクセスタイム調整方
法。 - 【請求項３】 外部クロックに応じて第１内部クロック
を出力する入力回路と、 該第１内部クロックを遅延させ第２内部クロックとして
出力するディレイ回路と、 該第２内部クロックのタイミングで入力データを取り込
み出力データとして外部に出力する出力回路と、 を有し、該ディレイ回路の遅延量が請求項１又は２記載
の方法で定められていることを特徴とする半導体装置。 - 【請求項４】 外部クロックに応じて第１内部クロック
を出力する入力回路と、 第２内部クロックのタイミングで入力データを取り込み
出力データとして外部に出力する出力回路と、 該第２内部クロックを少なくともダミー負荷回路で遅延
させ、ダミークロックとして出力するダミー回路と、 該第１内部クロックに対する該ダミークロックの位相が
所定値になるように該第１内部クロックをディレイ回路
で遅延させ該第２内部クロックとして出力するＤＬＬ回
路とを有し、 該ダミー負荷回路の負荷の値Ｌ２が、該外部クロックに
対する該出力データのアクセスタイムが該出力データの
周波数によらない場合の負荷の値Ｌ１よりも、該出力デ
ータの周波数に応じて変化する該アクセスタイムの変化
量最大値の略１／２に相当する負荷の値ΔＬだけ小さい
ことを特徴とする半導体装置。 - 【請求項５】 上記外部クロックＣＬＫの周波数を判定
する周波数判定回路と、 該周波数判定回路の判定結果に応じ、上記負荷の値を上
記Ｌ１又はＬ２に調整する負荷調整回路と、 を有することを特徴とする請求項４記載の半導体装置。 - 【請求項６】 上記周波数判定回路は、 モノマルチバイブレータと、 該モノマルチバイブレータの出力パルスがアクティブの
間、クロックを計数するカウンタと、 を有することを特徴とする請求項５記載の半導体装置。 - 【請求項７】 上記負荷の値Ｌ２は複数存在し、 上記ダミー負荷回路は、 複数の部分負荷と該複数の部分負荷の各々を有効／無効
にする複数のスイッチ素子と、 を有し、上記負荷調整回路は、 上記カウンタの計数値を変換する符号変換回路と、 該符号変換回路の出力に応じて、上記負荷の値が該複数
の値Ｌ２のうちの１つに定められるように該スイッチ素
子を制御する論理回路と、 を有することを特徴とする請求項５又は６記載の半導体
装置。 - 【請求項８】 上記出力回路は選択可能な複数種の出力
インタフェースに対応した回路を備え、 選択された該出力インタフェースの種類を判定するイン
タフェース判定回路を有し、 上記負荷調整回路は、上記周波数判定回路及び該インタ
フェース判定回路の判定結果に応じ、上記負荷の値を上
記Ｌ１又はＬ２に調整する、 ことを特徴とする請求項５記載の半導体装置。 - 【請求項９】 上記ダミー回路は、 信号遅延量が上記出力回路での上記外部クロックに対す
るデータ出力のそれに略等しいダミー出力回路と、 上記ダミー負荷回路と、 信号遅延量が上記入力回路のそれに略等しいダミー入力
回路と、 を有し、該ダミー出力回路と該ダミー負荷回路と該ダミ
ー入力回路とが縦続接続されていることを特徴とする請
求項４乃至８のいずれか１つに記載の半導体装置。 - 【請求項１０】 上記ＤＬＬ回路は、 上記第１内部クロックに対する上記ダミークロックの位
相の進み、遅れ又は略一致を検出する位相比較回路と、 該位相の進み又は遅れが検出された時に該位相比較回路
が該位相の略一致を検出するように上記ディレイ回路の
遅延量を制御するディレイ制御回路と、 を有することを特徴とする請求項４乃至９のいずれか１
つに記載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12454897A JP4040140B2 (ja) | 1997-05-14 | 1997-05-14 | 半導体装置及びそのアクセスタイム調整方法 |
| US09/044,160 US6081142A (en) | 1997-05-14 | 1998-03-19 | Hold time margin increased semiconductor device and access time adjusting method for same |
| KR1019980012761A KR100279114B1 (ko) | 1997-05-14 | 1998-04-10 | 반도체 장치 및 그 액세스 타임 조정 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12454897A JP4040140B2 (ja) | 1997-05-14 | 1997-05-14 | 半導体装置及びそのアクセスタイム調整方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10320976A true JPH10320976A (ja) | 1998-12-04 |
| JP4040140B2 JP4040140B2 (ja) | 2008-01-30 |
Family
ID=14888211
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12454897A Expired - Fee Related JP4040140B2 (ja) | 1997-05-14 | 1997-05-14 | 半導体装置及びそのアクセスタイム調整方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6081142A (ja) |
| JP (1) | JP4040140B2 (ja) |
| KR (1) | KR100279114B1 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000010252A1 (fr) * | 1998-08-14 | 2000-02-24 | Fujitsu Limited | Circuit dll regle en fonction de la charge exterieure |
| JP2002237183A (ja) * | 2001-02-07 | 2002-08-23 | Fujitsu Ltd | 電圧発生回路および半導体記憶装置 |
| US6897695B2 (en) | 2002-12-06 | 2005-05-24 | Elpida Memory Inc. | Semiconductor integrated circuit device and method of detecting delay error in the same |
| KR100630349B1 (ko) * | 1999-06-25 | 2006-10-02 | 후지쯔 가부시끼가이샤 | 반도체 장치 |
| JP2007042223A (ja) * | 2005-08-04 | 2007-02-15 | Sony Corp | 半導体メモリ装置及び記憶回路 |
| JP2007116574A (ja) * | 2005-10-24 | 2007-05-10 | Elpida Memory Inc | Ｄｌｌ回路及びこれらを備えた半導体装置 |
| JP2007325272A (ja) * | 2006-06-01 | 2007-12-13 | Fujitsu Ltd | 低電圧差動信号ドライバ、低電圧差動信号を駆動する方法及びシステム |
| JP2010020387A (ja) * | 2008-07-08 | 2010-01-28 | Sony Corp | メモリアクセス制御装置および撮像装置 |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6000022A (en) | 1997-10-10 | 1999-12-07 | Micron Technology, Inc. | Method and apparatus for coupling signals between two circuits operating in different clock domains |
| US6434684B1 (en) | 1998-09-03 | 2002-08-13 | Micron Technology, Inc. | Method and apparatus for coupling signals across different clock domains, and memory device and computer system using same |
| DE19845121C1 (de) * | 1998-09-30 | 2000-03-30 | Siemens Ag | Integrierte Schaltung mit einstellbaren Verzögerungseinheiten für Taktsignale |
| JP2001068650A (ja) | 1999-08-30 | 2001-03-16 | Hitachi Ltd | 半導体集積回路装置 |
| KR100521418B1 (ko) * | 1999-12-30 | 2005-10-17 | 주식회사 하이닉스반도체 | 지연고정루프에서 짧은 록킹 시간과 높은 잡음 제거를갖는 딜레이 제어기 |
| JP2002056674A (ja) * | 2000-08-08 | 2002-02-22 | Nec Corp | 半導体装置 |
| JP2003050738A (ja) * | 2001-08-03 | 2003-02-21 | Elpida Memory Inc | キャリブレーション方法及びメモリシステム |
| GB2379142B (en) * | 2001-08-24 | 2004-11-17 | Fujitsu Ltd | Distribution of signals in high speed digital circuitry |
| KR100446291B1 (ko) * | 2001-11-07 | 2004-09-01 | 삼성전자주식회사 | 카스 레이턴시를 이용하여 락킹 레졸루션 조절이 가능한지연동기 루프 회로 |
| DE10154812B4 (de) * | 2001-11-08 | 2010-04-15 | Qimonda Ag | Schaltung zum Einstellen einer Signallaufzeit eines Signals auf einer Signalleitung |
| US7124314B2 (en) * | 2002-11-05 | 2006-10-17 | Ip-First, Llc | Method and apparatus for fine tuning clock signals of an integrated circuit |
| KR100629374B1 (ko) * | 2003-12-23 | 2006-09-29 | 삼성전자주식회사 | 듀티 사이클 보정회로 및 방법 |
| JP4471735B2 (ja) * | 2004-05-31 | 2010-06-02 | 三洋電機株式会社 | 回路装置 |
| US9444455B2 (en) * | 2013-12-10 | 2016-09-13 | Sandisk Technologies Llc | Load impedance adjustment for an interface of a data storage device |
| US9501092B1 (en) * | 2015-12-18 | 2016-11-22 | Altera Corporation | Systems and methods for clock alignment using pipeline stages |
| KR102531863B1 (ko) * | 2018-03-28 | 2023-05-11 | 삼성전자주식회사 | 반도체 메모리 장치의 홀드-마진을 제어하는 방법 및 시스템 |
| CN116846371B (zh) * | 2022-03-23 | 2025-05-30 | 长鑫存储技术有限公司 | 比较器电路、失配校正方法和存储器 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4922141A (en) * | 1986-10-07 | 1990-05-01 | Western Digital Corporation | Phase-locked loop delay line |
| US5087829A (en) * | 1988-12-07 | 1992-02-11 | Hitachi, Ltd. | High speed clock distribution system |
| JP2561037B2 (ja) * | 1994-08-30 | 1996-12-04 | 日本電気株式会社 | クロック信号分配回路 |
| US5486783A (en) * | 1994-10-31 | 1996-01-23 | At&T Corp. | Method and apparatus for providing clock de-skewing on an integrated circuit board |
| TW378289B (en) * | 1995-10-20 | 2000-01-01 | Matsushita Electric Industrial Co Ltd | Phase adjusting circuit, system including the same and phase adjusting method |
| JPH1069769A (ja) * | 1996-08-29 | 1998-03-10 | Fujitsu Ltd | 半導体集積回路 |
-
1997
- 1997-05-14 JP JP12454897A patent/JP4040140B2/ja not_active Expired - Fee Related
-
1998
- 1998-03-19 US US09/044,160 patent/US6081142A/en not_active Expired - Lifetime
- 1998-04-10 KR KR1019980012761A patent/KR100279114B1/ko not_active Expired - Fee Related
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000010252A1 (fr) * | 1998-08-14 | 2000-02-24 | Fujitsu Limited | Circuit dll regle en fonction de la charge exterieure |
| US6476653B1 (en) | 1998-08-14 | 2002-11-05 | Fujitsu Limited | DLL circuit adjustable with external load |
| KR100630349B1 (ko) * | 1999-06-25 | 2006-10-02 | 후지쯔 가부시끼가이샤 | 반도체 장치 |
| JP2002237183A (ja) * | 2001-02-07 | 2002-08-23 | Fujitsu Ltd | 電圧発生回路および半導体記憶装置 |
| US6897695B2 (en) | 2002-12-06 | 2005-05-24 | Elpida Memory Inc. | Semiconductor integrated circuit device and method of detecting delay error in the same |
| JP2007042223A (ja) * | 2005-08-04 | 2007-02-15 | Sony Corp | 半導体メモリ装置及び記憶回路 |
| JP2007116574A (ja) * | 2005-10-24 | 2007-05-10 | Elpida Memory Inc | Ｄｌｌ回路及びこれらを備えた半導体装置 |
| JP2007325272A (ja) * | 2006-06-01 | 2007-12-13 | Fujitsu Ltd | 低電圧差動信号ドライバ、低電圧差動信号を駆動する方法及びシステム |
| JP2010020387A (ja) * | 2008-07-08 | 2010-01-28 | Sony Corp | メモリアクセス制御装置および撮像装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980086579A (ko) | 1998-12-05 |
| US6081142A (en) | 2000-06-27 |
| JP4040140B2 (ja) | 2008-01-30 |
| KR100279114B1 (ko) | 2001-01-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4040140B2 (ja) | 半導体装置及びそのアクセスタイム調整方法 | |
| KR100305546B1 (ko) | 반도체장치,반도체시스템및디지탈지연회로 | |
| JP4190662B2 (ja) | 半導体装置及びタイミング制御回路 | |
| US6693472B2 (en) | Method and circuit for adjusting the timing of output data based on an operational mode of output drivers | |
| US7027336B2 (en) | Semiconductor memory device for controlling output timing of data depending on frequency variation | |
| US6703879B2 (en) | Clock generation circuit, control method of clock generation circuit and semiconductor memory device | |
| US5896347A (en) | Semiconductor memory system using a clock-synchronous semiconductor device and semiconductor memory device for use in the same | |
| JP3429977B2 (ja) | スキュー低減回路及び半導体装置 | |
| US6172537B1 (en) | Semiconductor device | |
| JP4817348B2 (ja) | 半導体メモリ装置で用いられる遅延固定ループ | |
| KR101605463B1 (ko) | 피브이티 변동에 둔감한 딜레이 라인을 갖는 지연 고정 루프회로 | |
| US8867301B2 (en) | Semiconductor device having latency counter to control output timing of data and data processing system including the same | |
| JP3729582B2 (ja) | 半導体装置、半導体装置システム及びディジタル遅延回路 | |
| US6424592B1 (en) | Semiconductor integrated circuit having circuit for correcting data output timing | |
| KR100701423B1 (ko) | 듀티 보정 장치 | |
| US6977848B2 (en) | Data output control circuit | |
| US6563747B2 (en) | Integrated data input sorting and timing circuit for double data rate (DDR) dynamic random access memory (DRAM) devices | |
| US7103126B2 (en) | Method and circuit for adjusting the timing of output data based on the current and future states of the output data | |
| US6973001B1 (en) | Semiconductor integrated circuit capable of adjusting the operation timing of an internal circuit based on operating environments | |
| JP3945897B2 (ja) | 半導体装置 | |
| CN111868831A (zh) | 用于调整相位混合器电路的设备及方法 | |
| Kuge et al. | A 0.18-/spl mu/m 256-Mb DDR-SDRAM with low-cost post-mold tuning method for DLL replica | |
| KR20070036635A (ko) | 온 다이 터미네이션 제어방법 및 그에 따른 제어회로. | |
| JP4159459B2 (ja) | 半導体装置、半導体装置システム及びディジタル遅延回路 | |
| JP4070764B2 (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060324 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060502 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060629 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070109 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070220 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071106 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071107 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101116 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101116 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101116 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111116 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111116 Year of fee payment: 4 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111116 Year of fee payment: 4 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111116 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121116 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121116 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131116 Year of fee payment: 6 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |