JPH10322149A - 高周波可変利得増幅器 - Google Patents
高周波可変利得増幅器Info
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- JPH10322149A JPH10322149A JP12735197A JP12735197A JPH10322149A JP H10322149 A JPH10322149 A JP H10322149A JP 12735197 A JP12735197 A JP 12735197A JP 12735197 A JP12735197 A JP 12735197A JP H10322149 A JPH10322149 A JP H10322149A
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Abstract
(57)【要約】
【課題】 本発明は、カスコード接続ＦＥＴを用いた高
周波可変利得増幅器に関し、利得変化時に生じる高周波
信号の通過位相の変化を低減し、例えばアレイアンテナ
のように多数の素子アンテナをそれぞれ所定の振幅で励
振する場合に移相器による微調整作業を不要にする。 【解決手段】 ソース接地の第１ＦＥＴとゲート接地の
第２ＦＥＴとをカスコード接続した高周波可変利得増幅
器において、第１ＦＥＴのゲート端子に印加されるバイ
アス電圧と第２ＦＥＴのゲート端子に印加されるバイア
ス電圧との一方のバイアス電圧を、他方のバイアス電圧
の変化に連動して同方向へ変化させる電圧制御回路を備
えることを特徴とする
周波可変利得増幅器に関し、利得変化時に生じる高周波
信号の通過位相の変化を低減し、例えばアレイアンテナ
のように多数の素子アンテナをそれぞれ所定の振幅で励
振する場合に移相器による微調整作業を不要にする。 【解決手段】 ソース接地の第１ＦＥＴとゲート接地の
第２ＦＥＴとをカスコード接続した高周波可変利得増幅
器において、第１ＦＥＴのゲート端子に印加されるバイ
アス電圧と第２ＦＥＴのゲート端子に印加されるバイア
ス電圧との一方のバイアス電圧を、他方のバイアス電圧
の変化に連動して同方向へ変化させる電圧制御回路を備
えることを特徴とする
Description
【０００１】
【発明の属する技術分野】本発明は、例えばアレイアン
テナのように多数の素子アンテナをそれぞれ所定の振幅
で励振するために必要となるカスコード接続ＦＥＴを用
いた高周波可変利得増幅器に関し、特に利得変化時に生
じる高周波信号の通過位相の変化を低減した高周波可変
利得増幅器に関するものである。
テナのように多数の素子アンテナをそれぞれ所定の振幅
で励振するために必要となるカスコード接続ＦＥＴを用
いた高周波可変利得増幅器に関し、特に利得変化時に生
じる高周波信号の通過位相の変化を低減した高周波可変
利得増幅器に関するものである。
【０００２】
【従来の技術】アレイアンテナのように多数の素子アン
テナを用いるアンテナでは、素子アンテナの種類・配列
及び励振の仕方により種々の機能が得られる特長があ
り、衛星通信や移動体通信などの需要拡大に伴ってその
用途が拡大している。フェーズドアレイアンテナは、多
数の素子アンテナをそれぞれ所定の振幅位相で励振する
ために、高周波信号の振幅を制御する高周波可変利得増
幅器と高周波信号の通過位相を制御する移相器が必要と
なる。
テナを用いるアンテナでは、素子アンテナの種類・配列
及び励振の仕方により種々の機能が得られる特長があ
り、衛星通信や移動体通信などの需要拡大に伴ってその
用途が拡大している。フェーズドアレイアンテナは、多
数の素子アンテナをそれぞれ所定の振幅位相で励振する
ために、高周波信号の振幅を制御する高周波可変利得増
幅器と高周波信号の通過位相を制御する移相器が必要と
なる。
【０００３】図１１は、高周波可変利得増幅器と移相器
を用いた送信用フェーズドアレイアンテナの構成を示
す。２１は入力端子、２２は電力分配器、２３，２４，
２５，２６は移相器、２７，２８，２９，３０は高周波
可変利得増幅器、３１，３２，３３，３４はアンテナで
ある。入力端子２１から入力された高周波信号は、電力
分配器２２で移相器２３，２４，２５，２６にそれぞれ
分配され、所要の出力位相に調整される。次に、高周波
可変利得増幅器２７，２８，２９，３０で所要の出力振
幅に調整され、それぞれアンテナ３１，３２，３３，３
４から出力される。
を用いた送信用フェーズドアレイアンテナの構成を示
す。２１は入力端子、２２は電力分配器、２３，２４，
２５，２６は移相器、２７，２８，２９，３０は高周波
可変利得増幅器、３１，３２，３３，３４はアンテナで
ある。入力端子２１から入力された高周波信号は、電力
分配器２２で移相器２３，２４，２５，２６にそれぞれ
分配され、所要の出力位相に調整される。次に、高周波
可変利得増幅器２７，２８，２９，３０で所要の出力振
幅に調整され、それぞれアンテナ３１，３２，３３，３
４から出力される。
【０００４】この場合、高周波可変利得増幅器の利得を
変化させた場合に増幅器内で信号の通過位相も変化する
と、利得を変化させた場合にはその都度移相器による通
過位相の微調整作業が必要となる。図１２は、従来のカ
スコード接続ＦＥＴを用いた高周波可変利得増幅器の構
成を示す。この高周波可変利得増幅器は、入力端子１、
入力整合回路２、カスコード接続されたソース接地のＦ
ＥＴ３及びゲート接地のＦＥＴ４、出力整合回路５、出
力端子６を備える。
変化させた場合に増幅器内で信号の通過位相も変化する
と、利得を変化させた場合にはその都度移相器による通
過位相の微調整作業が必要となる。図１２は、従来のカ
スコード接続ＦＥＴを用いた高周波可変利得増幅器の構
成を示す。この高周波可変利得増幅器は、入力端子１、
入力整合回路２、カスコード接続されたソース接地のＦ
ＥＴ３及びゲート接地のＦＥＴ４、出力整合回路５、出
力端子６を備える。
【０００５】入力端子１は、入力整合回路２を介してＦ
ＥＴ３のゲート端子に接続される。ＦＥＴ３は、ソース
端子が接地され、ドレイン端子がＦＥＴ４のソース端子
に接続される。ＦＥＴ３のゲート端子には、ゲートバイ
アス電圧Ｖｇが入力整合回路２を介して印加される。Ｆ
ＥＴ４は、ゲート端子がキャパシタ７を介して接地さ
れ、ドレイン端子が出力整合回路５を介して出力端子６
に接続される。ＦＥＴ４では、ゲート端子にゲートバイ
アス電圧Ｖｃが印加され、ドレイン端子にドレインバイ
アス電圧Ｖｄが出力整合回路５を介して印加される。キ
ャパシタ７は、ＦＥＴ４のゲートを高周波帯で接地する
ために十分大きな容量値を有している。
ＥＴ３のゲート端子に接続される。ＦＥＴ３は、ソース
端子が接地され、ドレイン端子がＦＥＴ４のソース端子
に接続される。ＦＥＴ３のゲート端子には、ゲートバイ
アス電圧Ｖｇが入力整合回路２を介して印加される。Ｆ
ＥＴ４は、ゲート端子がキャパシタ７を介して接地さ
れ、ドレイン端子が出力整合回路５を介して出力端子６
に接続される。ＦＥＴ４では、ゲート端子にゲートバイ
アス電圧Ｖｃが印加され、ドレイン端子にドレインバイ
アス電圧Ｖｄが出力整合回路５を介して印加される。キ
ャパシタ７は、ＦＥＴ４のゲートを高周波帯で接地する
ために十分大きな容量値を有している。
【０００６】なお、入力整合回路２と出力整合回路５
は、それぞれインダクタとキャパシタの組合せ回路であ
る。したがって、入力整合回路２に印加されるゲートバ
イアス電圧Ｖｇは、そのままＦＥＴ３のゲート端子に加
わり、出力整合回路５に印加されるドレインバイアス電
圧Ｖｄは、そのままＦＥＴ４のドレイン端子に加わる。
入力端子１から入力された高周波入力信号は、カスコー
ド接続されたＦＥＴ３及びＦＥＴ４で順次増幅され、出
力端子６から出力される。このとき、カスコード接続さ
れたＦＥＴ３及びＦＥＴ４の両者とも飽和領域で動作す
るバイアス条件に設定した場合に大きな利得が得られ
る。この状態から利得を減少させるには、ＦＥＴ４のゲ
ート端子に印加されるゲートバイアス電圧Ｖｃを小さく
し、ドレインバイアス電圧ＶｄのうちＦＥＴ３のドレイ
ン端子にかかるドレインバイアス電圧配分Ｖｄ１を小さ
くしてＦＥＴ３の相互コンダクタンスを小さくする動作
を行えば良い。
は、それぞれインダクタとキャパシタの組合せ回路であ
る。したがって、入力整合回路２に印加されるゲートバ
イアス電圧Ｖｇは、そのままＦＥＴ３のゲート端子に加
わり、出力整合回路５に印加されるドレインバイアス電
圧Ｖｄは、そのままＦＥＴ４のドレイン端子に加わる。
入力端子１から入力された高周波入力信号は、カスコー
ド接続されたＦＥＴ３及びＦＥＴ４で順次増幅され、出
力端子６から出力される。このとき、カスコード接続さ
れたＦＥＴ３及びＦＥＴ４の両者とも飽和領域で動作す
るバイアス条件に設定した場合に大きな利得が得られ
る。この状態から利得を減少させるには、ＦＥＴ４のゲ
ート端子に印加されるゲートバイアス電圧Ｖｃを小さく
し、ドレインバイアス電圧ＶｄのうちＦＥＴ３のドレイ
ン端子にかかるドレインバイアス電圧配分Ｖｄ１を小さ
くしてＦＥＴ３の相互コンダクタンスを小さくする動作
を行えば良い。
【０００７】
【発明が解決しようとする課題】図１３は、従来の高周
波可変利得増幅器においてゲートバイアス電圧Ｖｃを変
化させた場合の小信号入力時の利得及び通過位相の変化
の実測値を示す。ＦＥＴ３及びＦＥＴ４は、両者ともゲ
ート幅が３００μｍのＧａＡｓＭＥＳＦＥＴであり、測
定周波数はｌ．９ＧＨｚである。ドレインバイアス電圧
Ｖｄは、４Ｖであり、ゲートバイアス電圧Ｖｇは、−ｌ
Ｖで一定である。図１３において、ゲートバイアス電圧
Ｖｃが０．７５Ｖのときに利得が最大値（１９ｄＢ）に
なり、このときの通過位相を基準にすると、ゲートバイ
アス電圧Ｖｃを小さくした場合に利得が減少するととも
に通過位相も遅れることがわかる。
波可変利得増幅器においてゲートバイアス電圧Ｖｃを変
化させた場合の小信号入力時の利得及び通過位相の変化
の実測値を示す。ＦＥＴ３及びＦＥＴ４は、両者ともゲ
ート幅が３００μｍのＧａＡｓＭＥＳＦＥＴであり、測
定周波数はｌ．９ＧＨｚである。ドレインバイアス電圧
Ｖｄは、４Ｖであり、ゲートバイアス電圧Ｖｇは、−ｌ
Ｖで一定である。図１３において、ゲートバイアス電圧
Ｖｃが０．７５Ｖのときに利得が最大値（１９ｄＢ）に
なり、このときの通過位相を基準にすると、ゲートバイ
アス電圧Ｖｃを小さくした場合に利得が減少するととも
に通過位相も遅れることがわかる。
【０００８】例えば、ゲートバイアス電圧Ｖｃが−２．
２５Ｖのときに利得が−１５ｄＢ、通過位相が−６５゜
になる。つまり、３４ｄＢの利得変化で６５゜の位相変
化が生じることになる。これは、ゲートバイアス電圧Ｖ
ｃを小さくした場合にＦＥＴ３にかかるドレインバイア
ス電圧配分Ｖｄ１が小さくなり、ＦＥＴ３の動作点が飽
和領域から線形領域に移動するため、増幅器内で高周波
信号の通過位相の急激な変化が生じるからである。
２５Ｖのときに利得が−１５ｄＢ、通過位相が−６５゜
になる。つまり、３４ｄＢの利得変化で６５゜の位相変
化が生じることになる。これは、ゲートバイアス電圧Ｖ
ｃを小さくした場合にＦＥＴ３にかかるドレインバイア
ス電圧配分Ｖｄ１が小さくなり、ＦＥＴ３の動作点が飽
和領域から線形領域に移動するため、増幅器内で高周波
信号の通過位相の急激な変化が生じるからである。
【０００９】このため、従来のカスコード接続ＦＥＴを
用いた高周波可変利得増幅器においては、利得を変化さ
せた場合に出力位相も大きく変化するため、利得を変化
させた場合にはその都度移相器による通過位相の微調整
作業が必要となるという問題点があった。本発明の目的
は、利得変化時に生じる高周波信号の通過位相の変化を
低減し、例えばアレイアンテナのように多数の素子アン
テナをそれぞれ所定の振幅で励振する場合に、移相器に
よる微調整作業を不要にできる高周波可変利得増幅器を
提供することにある。
用いた高周波可変利得増幅器においては、利得を変化さ
せた場合に出力位相も大きく変化するため、利得を変化
させた場合にはその都度移相器による通過位相の微調整
作業が必要となるという問題点があった。本発明の目的
は、利得変化時に生じる高周波信号の通過位相の変化を
低減し、例えばアレイアンテナのように多数の素子アン
テナをそれぞれ所定の振幅で励振する場合に、移相器に
よる微調整作業を不要にできる高周波可変利得増幅器を
提供することにある。
【００１０】
【課題を解決するための手段】請求項１に記載の発明
は、ソース接地の第１ＦＥＴとゲート接地の第２ＦＥＴ
とをカスコード接続した高周波可変利得増幅器におい
て、第１ＦＥＴのゲート端子に印加されるバイアス電圧
と第２ＦＥＴのゲート端子に印加されるバイアス電圧と
の一方のバイアス電圧を、他方のバイアス電圧の変化に
連動して同方向へ変化させる電圧制御回路を備えること
を特徴とする。
は、ソース接地の第１ＦＥＴとゲート接地の第２ＦＥＴ
とをカスコード接続した高周波可変利得増幅器におい
て、第１ＦＥＴのゲート端子に印加されるバイアス電圧
と第２ＦＥＴのゲート端子に印加されるバイアス電圧と
の一方のバイアス電圧を、他方のバイアス電圧の変化に
連動して同方向へ変化させる電圧制御回路を備えること
を特徴とする。
【００１１】即ち、電圧制御回路は、第１ＦＥＴのゲー
ト端子に印加されるバイアス電圧と第２ＦＥＴのゲート
端子に印加されるバイアス電圧との一方のバイアス電圧
が例えば小さくなると、それに連動して他方のバイアス
電圧を減少させる。これにより、利得変化時に生じる高
周波信号の通過位相の変化を低減できる。請求項２に記
載の発明は、請求項１に記載の高周波可変利得増幅器に
おいて、電圧制御回路は、第１ＦＥＴのゲート端子と第
２ＦＥＴのゲート端子との間を接続する第１抵抗素子
と、一端が第１ＦＥＴのゲート端子に接続される第２抵
抗素子とを備え、第２抵抗素子の他端に印加するバイア
ス電圧と第２ＦＥＴのゲート端子に印加するバイアス電
圧とでもって第１ＦＥＴのゲート端子に印加するバイア
ス電圧を発生することを特徴とする。
ト端子に印加されるバイアス電圧と第２ＦＥＴのゲート
端子に印加されるバイアス電圧との一方のバイアス電圧
が例えば小さくなると、それに連動して他方のバイアス
電圧を減少させる。これにより、利得変化時に生じる高
周波信号の通過位相の変化を低減できる。請求項２に記
載の発明は、請求項１に記載の高周波可変利得増幅器に
おいて、電圧制御回路は、第１ＦＥＴのゲート端子と第
２ＦＥＴのゲート端子との間を接続する第１抵抗素子
と、一端が第１ＦＥＴのゲート端子に接続される第２抵
抗素子とを備え、第２抵抗素子の他端に印加するバイア
ス電圧と第２ＦＥＴのゲート端子に印加するバイアス電
圧とでもって第１ＦＥＴのゲート端子に印加するバイア
ス電圧を発生することを特徴とする。
【００１２】即ち、電圧制御回路は、第２ＦＥＴのゲー
ト端子に印加するバイアス電圧の変化に連動して第１Ｆ
ＥＴのゲート端子に印加する適切なバイアス電圧を発生
できる。請求項３に記載の発明は、請求項１に記載の高
周波可変利得増幅器において、電圧制御回路は、第１Ｆ
ＥＴのゲート端子と第２ＦＥＴのゲート端子との間を接
続する第１抵抗素子と、一端が第２ＦＥＴのゲート端子
に接続される第２抵抗素子とを備え、第２抵抗素子の他
端に印加するバイアス電圧と第１ＦＥＴのゲート端子に
印加するバイアス電圧とでもって第２ＦＥＴのゲート端
子に印加するバイアス電圧を発生することを特徴とす
る。
ト端子に印加するバイアス電圧の変化に連動して第１Ｆ
ＥＴのゲート端子に印加する適切なバイアス電圧を発生
できる。請求項３に記載の発明は、請求項１に記載の高
周波可変利得増幅器において、電圧制御回路は、第１Ｆ
ＥＴのゲート端子と第２ＦＥＴのゲート端子との間を接
続する第１抵抗素子と、一端が第２ＦＥＴのゲート端子
に接続される第２抵抗素子とを備え、第２抵抗素子の他
端に印加するバイアス電圧と第１ＦＥＴのゲート端子に
印加するバイアス電圧とでもって第２ＦＥＴのゲート端
子に印加するバイアス電圧を発生することを特徴とす
る。
【００１３】即ち、電圧制御回路は、第１ＦＥＴのゲー
ト端子に印加するバイアス電圧の変化に連動して第２Ｆ
ＥＴのゲート端子に印加する適切なバイアス電圧を発生
できる。請求項４に記載の発明は、請求項１に記載の高
周波可変利得増幅器において、電圧制御回路は、ドレイ
ン端子が第２ＦＥＴのゲート端子に接続され、ソース端
子が第１ＦＥＴのゲート端子に接続され、ゲート端子が
第１抵抗素子を介してドレイン端子に接続されるととも
に、第２抵抗素子及び第３抵抗素子の直列回路を介して
ソース端子に接続される第３ＦＥＴを備え、第３ＦＥＴ
は、第２ＦＥＴのゲート端子に印加するバイアス電圧と
第２抵抗素子と第３抵抗素子との接続端に印加するバイ
アス電圧とを第１抵抗素子と第２抵抗素子との電圧分圧
回路で分圧した電圧値を動作点電圧とし、第３抵抗素子
によって第１ＦＥＴのゲート端子に印加するバイアス電
圧を発生することを特徴とする。
ト端子に印加するバイアス電圧の変化に連動して第２Ｆ
ＥＴのゲート端子に印加する適切なバイアス電圧を発生
できる。請求項４に記載の発明は、請求項１に記載の高
周波可変利得増幅器において、電圧制御回路は、ドレイ
ン端子が第２ＦＥＴのゲート端子に接続され、ソース端
子が第１ＦＥＴのゲート端子に接続され、ゲート端子が
第１抵抗素子を介してドレイン端子に接続されるととも
に、第２抵抗素子及び第３抵抗素子の直列回路を介して
ソース端子に接続される第３ＦＥＴを備え、第３ＦＥＴ
は、第２ＦＥＴのゲート端子に印加するバイアス電圧と
第２抵抗素子と第３抵抗素子との接続端に印加するバイ
アス電圧とを第１抵抗素子と第２抵抗素子との電圧分圧
回路で分圧した電圧値を動作点電圧とし、第３抵抗素子
によって第１ＦＥＴのゲート端子に印加するバイアス電
圧を発生することを特徴とする。
【００１４】即ち、電圧制御回路は、第３ＦＥＴの非線
形特性を利用して広い利得可変範囲において第１ＦＥＴ
のゲート端子に印加する適切なバイアス電圧を発生でき
る。請求項５に記載の発明は、請求項４に記載の高周波
可変利得増幅器において、第３ＦＥＴのドレイン端子と
第２ＦＥＴのゲート端子との間を第４抵抗素子で接続
し、第３ＦＥＴのドレイン端子に第５抵抗素子の一端を
接続し、第３ＦＥＴの動作点電圧を、第５抵抗素子の他
端に印加するバイアス電圧と第２抵抗素子と第３抵抗素
子との接続端に印加するバイアス電圧とでもって規定す
ることを特徴とする。
形特性を利用して広い利得可変範囲において第１ＦＥＴ
のゲート端子に印加する適切なバイアス電圧を発生でき
る。請求項５に記載の発明は、請求項４に記載の高周波
可変利得増幅器において、第３ＦＥＴのドレイン端子と
第２ＦＥＴのゲート端子との間を第４抵抗素子で接続
し、第３ＦＥＴのドレイン端子に第５抵抗素子の一端を
接続し、第３ＦＥＴの動作点電圧を、第５抵抗素子の他
端に印加するバイアス電圧と第２抵抗素子と第３抵抗素
子との接続端に印加するバイアス電圧とでもって規定す
ることを特徴とする。
【００１５】即ち、電圧制御回路は、第３ＦＥＴの動作
点を任意に設定して第１ＦＥＴのゲート端子に印加する
適切なバイアス電圧を発生できる。
点を任意に設定して第１ＦＥＴのゲート端子に印加する
適切なバイアス電圧を発生できる。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。
を参照して説明する。
【００１７】（第１実施形態）図１は、請求項１に対応
する実施形態の高周波可変利得増幅器の構成を示す。な
お、図１２に示す従来例と同一構成部分には、同一符号
名称を付してある。以下の各実施形態において同じであ
る。この第１実施形態の高周波可変利得増幅器は、図１
２に示した従来の高周波可変利得増幅器において、ソー
ス接地のＦＥＴ３のゲート端子とゲート接地のＦＥＴ４
のゲート端子との間に、電圧制御回路８を設けたもので
ある。
する実施形態の高周波可変利得増幅器の構成を示す。な
お、図１２に示す従来例と同一構成部分には、同一符号
名称を付してある。以下の各実施形態において同じであ
る。この第１実施形態の高周波可変利得増幅器は、図１
２に示した従来の高周波可変利得増幅器において、ソー
ス接地のＦＥＴ３のゲート端子とゲート接地のＦＥＴ４
のゲート端子との間に、電圧制御回路８を設けたもので
ある。
【００１８】電圧制御回路８は、ＦＥＴ３（またはＦＥ
Ｔ４）のゲート端子に印加されるバイアス電圧Ｖｇ（ま
たはＶｃ）を変化させた場合にそれと連動して同方向に
変化するバイアス電圧Ｖｃ（またはＶｇ）を発生し、そ
れをＦＥＴ４（またはＦＥＴ３）のゲート端子に印加す
る動作を行う。入力端子１から入力された高周波入力信
号は、カスコード接続されたＦＥＴ３及びＦＥＴ４で順
次増幅され、出力端子６から出力される。このとき、Ｆ
ＥＴ４のバイアス電圧Ｖｃを小さくして利得を減少させ
た場合に、電圧制御回路８は、図２に示すように、それ
に連動して減少する適切なバイアス電圧Ｖｇを発生し、
それをＦＥＴ３のゲート端子に印加する。これにより、
図３に示すように、増幅器内で発生する通過位相の変化
を低減することができる。
Ｔ４）のゲート端子に印加されるバイアス電圧Ｖｇ（ま
たはＶｃ）を変化させた場合にそれと連動して同方向に
変化するバイアス電圧Ｖｃ（またはＶｇ）を発生し、そ
れをＦＥＴ４（またはＦＥＴ３）のゲート端子に印加す
る動作を行う。入力端子１から入力された高周波入力信
号は、カスコード接続されたＦＥＴ３及びＦＥＴ４で順
次増幅され、出力端子６から出力される。このとき、Ｆ
ＥＴ４のバイアス電圧Ｖｃを小さくして利得を減少させ
た場合に、電圧制御回路８は、図２に示すように、それ
に連動して減少する適切なバイアス電圧Ｖｇを発生し、
それをＦＥＴ３のゲート端子に印加する。これにより、
図３に示すように、増幅器内で発生する通過位相の変化
を低減することができる。
【００１９】図２は、ゲートバイアス電圧Ｖｃを変化さ
せた場合に電圧制御回路８で発生すべきゲートバイアス
電圧Ｖｇの変化の実測値を示す。即ち、図２は、ゲート
バイアス電圧Ｖｃを０．７５Ｖから−２．７５Ｖまで
０．２５Ｖ間隔で変化させ、それぞれの電圧において増
幅器内の遅延位相を最小にするゲートバイアス電圧Ｖｇ
を求め、プロットしたものである。したがって、図２に
示すゲートバイアス電圧Ｖｃとゲートバイアス電圧Ｖｇ
との関係曲線は、この第１実施形態の電圧制御回路８の
入出力特性を示すことになる。
せた場合に電圧制御回路８で発生すべきゲートバイアス
電圧Ｖｇの変化の実測値を示す。即ち、図２は、ゲート
バイアス電圧Ｖｃを０．７５Ｖから−２．７５Ｖまで
０．２５Ｖ間隔で変化させ、それぞれの電圧において増
幅器内の遅延位相を最小にするゲートバイアス電圧Ｖｇ
を求め、プロットしたものである。したがって、図２に
示すゲートバイアス電圧Ｖｃとゲートバイアス電圧Ｖｇ
との関係曲線は、この第１実施形態の電圧制御回路８の
入出力特性を示すことになる。
【００２０】図３は、ゲートバイアス電圧Ｖｃを変化さ
せた場合の小信号入カ時の利得及び通過位相の変化の実
測値を示す。図３において、ゲートバイアス電圧Ｖｃが
０．７５Ｖのときの利得は１９ｄＢである。このときの
通過位相を基準にすると、ゲートバイアス電圧Ｖｃを小
さくした場合でも利得は減少するが通過位相はほとんど
変化しないことがわかる。
せた場合の小信号入カ時の利得及び通過位相の変化の実
測値を示す。図３において、ゲートバイアス電圧Ｖｃが
０．７５Ｖのときの利得は１９ｄＢである。このときの
通過位相を基準にすると、ゲートバイアス電圧Ｖｃを小
さくした場合でも利得は減少するが通過位相はほとんど
変化しないことがわかる。
【００２１】例えば、ゲートバイアス電圧Ｖｃが−２．
７５Ｖのときの利得は−１５ｄＢである。したがって、
図２に示す特性の電圧制御回路８を用いれば、この利得
変化の範囲内での通過位相の変化は、３゜以内に改善で
きる。つまり、従来構成と比較して、同じ利得減衰量３
４ｄＢを得るのに通過位相の変化が６５゜から３゜に改
善できることがわかる。
７５Ｖのときの利得は−１５ｄＢである。したがって、
図２に示す特性の電圧制御回路８を用いれば、この利得
変化の範囲内での通過位相の変化は、３゜以内に改善で
きる。つまり、従来構成と比較して、同じ利得減衰量３
４ｄＢを得るのに通過位相の変化が６５゜から３゜に改
善できることがわかる。
【００２２】（第２実施形態）図４は、請求項２に対応
する実施形態の高周波可変利得増幅器の構成を示す。こ
の第２実施形態の高周波可変利得増幅器は、第１実施形
態の電圧制御回路８を第１抵抗素子Ｒ１と第２抵抗素子
Ｒ２との電圧分圧回路で構成し、ＦＥＴ４のゲート端子
に印加するゲートバイアスＶｃを変化させた場合に、電
圧分圧回路がそれに連動してＦＥＴ３のゲート端子に印
加するゲートバイアス電圧Ｖｇを発生するようにしたも
のである。
する実施形態の高周波可変利得増幅器の構成を示す。こ
の第２実施形態の高周波可変利得増幅器は、第１実施形
態の電圧制御回路８を第１抵抗素子Ｒ１と第２抵抗素子
Ｒ２との電圧分圧回路で構成し、ＦＥＴ４のゲート端子
に印加するゲートバイアスＶｃを変化させた場合に、電
圧分圧回路がそれに連動してＦＥＴ３のゲート端子に印
加するゲートバイアス電圧Ｖｇを発生するようにしたも
のである。
【００２３】第１抵抗素子Ｒ１は、ＦＥＴ３のゲート端
子とＦＥＴ４のゲート端子との間を接続する。第２抵抗
素子Ｒ２は、一端がＦＥＴ３のゲート端子に接続され、
他端にバイアス電圧Ｖｓが印加される。したがって、第
１抵抗素子Ｒ１と第２抵抗素子Ｒ２との電圧分圧回路
は、式（１）に示す関係式に従ってゲートバイアス電圧
Ｖｇを発生する。なお、式（１）において、Ｒ１は第１
抵抗素子Ｒ１の抵抗値、Ｒ２は第２抵抗素子Ｒ２の抵抗
値である。
子とＦＥＴ４のゲート端子との間を接続する。第２抵抗
素子Ｒ２は、一端がＦＥＴ３のゲート端子に接続され、
他端にバイアス電圧Ｖｓが印加される。したがって、第
１抵抗素子Ｒ１と第２抵抗素子Ｒ２との電圧分圧回路
は、式（１）に示す関係式に従ってゲートバイアス電圧
Ｖｇを発生する。なお、式（１）において、Ｒ１は第１
抵抗素子Ｒ１の抵抗値、Ｒ２は第２抵抗素子Ｒ２の抵抗
値である。
【００２４】 Ｖｇ＝｛Ｒ２／（Ｒ１＋Ｒ２）｝Ｖｃ＋｛Ｒ１／（Ｒ１＋Ｒ２）｝Ｖｓ ・・ （１） つまり、図２に示した曲線を式（１）で示される一次直
線で近似し、所要の利得変化が得られる範囲で、第１抵
抗素子Ｒ１の抵抗値、第２抵抗素子Ｒ２の抵抗値及びバ
イアス電圧Ｖｓの値を決定することにより、利得変化時
の通過位相の変化を低減することができる。
線で近似し、所要の利得変化が得られる範囲で、第１抵
抗素子Ｒ１の抵抗値、第２抵抗素子Ｒ２の抵抗値及びバ
イアス電圧Ｖｓの値を決定することにより、利得変化時
の通過位相の変化を低減することができる。
【００２５】図５は、第２実施形態の高周波可変利得増
幅器においてゲートバイアス電圧Ｖｃを変化させた場合
に電圧制御回路である電圧分圧回路で発生するゲートバ
イアス電圧Ｖｇの変化の実測値を示す。ここで、第１抵
抗素子Ｒ１の抵抗値は６００Ω、第２抵抗素子Ｒ２の抵
抗値は１５０Ω、バイアス電圧Ｖｓは−ｌ．４３Ｖであ
る。なお、バイアス回路に流れる電流値は３ｍＡ以下で
あった。
幅器においてゲートバイアス電圧Ｖｃを変化させた場合
に電圧制御回路である電圧分圧回路で発生するゲートバ
イアス電圧Ｖｇの変化の実測値を示す。ここで、第１抵
抗素子Ｒ１の抵抗値は６００Ω、第２抵抗素子Ｒ２の抵
抗値は１５０Ω、バイアス電圧Ｖｓは−ｌ．４３Ｖであ
る。なお、バイアス回路に流れる電流値は３ｍＡ以下で
あった。
【００２６】図６は、従来構成と第２実施形態の高周波
可変利得増幅器においてゲートバイアス電圧Ｖｃを０．
７５Ｖから−２．７５Ｖまで０．２５Ｖ間隔で変化させ
た場合の小信号入力時の利得と通過位相の変化の実測値
の比較を示す。図６において、ゲートバイアス電圧Ｖｃ
が０．７５Ｖのときの利得は１９ｄＢである。このとき
の通過位相を基準にすると、ゲートバイアス電圧Ｖｃを
小さくした場合に通過位相の変化を低減することができ
ることがわかる。
可変利得増幅器においてゲートバイアス電圧Ｖｃを０．
７５Ｖから−２．７５Ｖまで０．２５Ｖ間隔で変化させ
た場合の小信号入力時の利得と通過位相の変化の実測値
の比較を示す。図６において、ゲートバイアス電圧Ｖｃ
が０．７５Ｖのときの利得は１９ｄＢである。このとき
の通過位相を基準にすると、ゲートバイアス電圧Ｖｃを
小さくした場合に通過位相の変化を低減することができ
ることがわかる。
【００２７】例えば、ゲートバイアス電圧Ｖｃが−２．
２５Ｖのときの利得は−６ｄＢであり、この利得変化の
範囲内での通過位相の変化は６゜以内に改善されてい
る。また、ゲートバイアス電圧Ｖｃが−２．５Ｖのとき
の利得は−１４ｄＢであり、この利得変化の範囲での通
過位相の変化は２１゜以内に改善されている。
２５Ｖのときの利得は−６ｄＢであり、この利得変化の
範囲内での通過位相の変化は６゜以内に改善されてい
る。また、ゲートバイアス電圧Ｖｃが−２．５Ｖのとき
の利得は−１４ｄＢであり、この利得変化の範囲での通
過位相の変化は２１゜以内に改善されている。
【００２８】（第３実施形態）図７は、請求項３に対応
する実施形態の高周波可変利得増幅器の構成を示す。こ
の第３実施形態の高周波可変利得増幅器は、第１実施形
態の電圧制御回路８を第１抵抗素子Ｒ１と第２抵抗素子
Ｒ２との電圧分圧回路で構成し、ＦＥＴ３のゲート端子
に印加するゲートバイアスＶｇを変化させた場合に、電
圧分圧回路がそれに連動してＦＥＴ４のゲート端子に印
加するゲートバイアス電圧Ｖｃを発生するようにしたも
のである。
する実施形態の高周波可変利得増幅器の構成を示す。こ
の第３実施形態の高周波可変利得増幅器は、第１実施形
態の電圧制御回路８を第１抵抗素子Ｒ１と第２抵抗素子
Ｒ２との電圧分圧回路で構成し、ＦＥＴ３のゲート端子
に印加するゲートバイアスＶｇを変化させた場合に、電
圧分圧回路がそれに連動してＦＥＴ４のゲート端子に印
加するゲートバイアス電圧Ｖｃを発生するようにしたも
のである。
【００２９】第１抵抗素子Ｒ１は、ＦＥＴ３のゲート端
子とＦＥＴ４のゲート端子との間を接続する。第２抵抗
素子Ｒ２は、一端がＦＥＴ４のゲート端子に接続され、
他端にバイアス電圧Ｖｓが印加される。したがって、第
１抵抗素子Ｒ１と第２抵抗素子Ｒ２との電圧分圧回路
は、式（２）に示す関係式に従ってゲートバイアス電圧
Ｖｃを発生する。なお、式（２）おいて、Ｒ１は第１抵
抗素子Ｒ１の抵抗値、Ｒ２は第２抵抗素子Ｒ２の抵抗値
である。
子とＦＥＴ４のゲート端子との間を接続する。第２抵抗
素子Ｒ２は、一端がＦＥＴ４のゲート端子に接続され、
他端にバイアス電圧Ｖｓが印加される。したがって、第
１抵抗素子Ｒ１と第２抵抗素子Ｒ２との電圧分圧回路
は、式（２）に示す関係式に従ってゲートバイアス電圧
Ｖｃを発生する。なお、式（２）おいて、Ｒ１は第１抵
抗素子Ｒ１の抵抗値、Ｒ２は第２抵抗素子Ｒ２の抵抗値
である。
【００３０】 Ｖｃ＝｛Ｒ２／（Ｒ１＋Ｒ２）｝Ｖｇ＋｛Ｒ１／（Ｒ１＋Ｒ２）｝Ｖｓ ・・ （２） したがって、図２に示した曲線を式（２）で示される一
次直線で近似し、所要の利得変化が得られる範囲で、第
１抵抗素子Ｒ１の抵抗値、第２抵抗素子Ｒ２の抵抗値抵
抗値及びバイアス電圧Ｖｓの値を決定することにより、
利得変化時の通過位相の変化を第２実施形態と同様に低
減することができる。
次直線で近似し、所要の利得変化が得られる範囲で、第
１抵抗素子Ｒ１の抵抗値、第２抵抗素子Ｒ２の抵抗値抵
抗値及びバイアス電圧Ｖｓの値を決定することにより、
利得変化時の通過位相の変化を第２実施形態と同様に低
減することができる。
【００３１】（第４実施形態）図８は、請求項４、５に
対応する実施形態の高周波可変利得増幅器の構成を示
す。この第４実施形態の高周波可変利得増幅器は、第１
実施形態の電圧制御回路８をＦＥＴ９で構成し、ＦＥＴ
４のゲート端子に印加するゲートバイアスＶｃを変化さ
せた場合に、ＦＥＴ９の非線形特性を利用してＦＥＴ３
のゲート端子に印加するゲートバイアス電圧Ｖｇを図２
に示した曲線に近い形で発生できるようにしたものであ
る。
対応する実施形態の高周波可変利得増幅器の構成を示
す。この第４実施形態の高周波可変利得増幅器は、第１
実施形態の電圧制御回路８をＦＥＴ９で構成し、ＦＥＴ
４のゲート端子に印加するゲートバイアスＶｃを変化さ
せた場合に、ＦＥＴ９の非線形特性を利用してＦＥＴ３
のゲート端子に印加するゲートバイアス電圧Ｖｇを図２
に示した曲線に近い形で発生できるようにしたものであ
る。
【００３２】即ち、ＦＥＴ９は、ゲート端子が第１抵抗
素子Ｒ１を介してドレイン端子に接続されるとともに、
第２抵抗素子Ｒ２及び第３抵抗素子Ｒ３の直列回路を介
してソース端子とＦＥＴ３のゲート端子とに接続され、
ドレイン端子が第４抵抗素子Ｒ４を介して第２ＦＥＴの
ゲート端子に接続される。そして、このドレイン端子に
は第５抵抗素子Ｒ５の一端が接続され、第５抵抗素子Ｒ
５の他端には、バイアス電圧Ｖｓが印加される。また、
第２抵抗素子Ｒ２と第３抵抗素子Ｒ３の接続端には、バ
イアス電圧Ｖｂが印加される。
素子Ｒ１を介してドレイン端子に接続されるとともに、
第２抵抗素子Ｒ２及び第３抵抗素子Ｒ３の直列回路を介
してソース端子とＦＥＴ３のゲート端子とに接続され、
ドレイン端子が第４抵抗素子Ｒ４を介して第２ＦＥＴの
ゲート端子に接続される。そして、このドレイン端子に
は第５抵抗素子Ｒ５の一端が接続され、第５抵抗素子Ｒ
５の他端には、バイアス電圧Ｖｓが印加される。また、
第２抵抗素子Ｒ２と第３抵抗素子Ｒ３の接続端には、バ
イアス電圧Ｖｂが印加される。
【００３３】したがって、ＦＥＴ９のドレインのバイア
ス電圧Ｖａは、第４抵抗素子Ｒ４と第５抵抗素子Ｒ５か
らなる電圧分圧回路が、ゲートバイアス電圧Ｖｃとバイ
アス電圧Ｖｓを分圧して形成する。また、ＦＥＴ９のゲ
ートバイアス電圧は、第１抵抗素子Ｒ１と第２抵抗素子
Ｒ２からなる電圧分圧回路が、バイアス電圧Ｖａとバイ
アス電圧Ｖｂを分圧して形成する。そして、第３抵抗素
子Ｒ３は、ＦＥＴ９に流れる電流を電圧に変換し、ゲー
トバイアス電圧Ｖｇを取り出す電流−電圧変換素子とし
て機能している。
ス電圧Ｖａは、第４抵抗素子Ｒ４と第５抵抗素子Ｒ５か
らなる電圧分圧回路が、ゲートバイアス電圧Ｖｃとバイ
アス電圧Ｖｓを分圧して形成する。また、ＦＥＴ９のゲ
ートバイアス電圧は、第１抵抗素子Ｒ１と第２抵抗素子
Ｒ２からなる電圧分圧回路が、バイアス電圧Ｖａとバイ
アス電圧Ｖｂを分圧して形成する。そして、第３抵抗素
子Ｒ３は、ＦＥＴ９に流れる電流を電圧に変換し、ゲー
トバイアス電圧Ｖｇを取り出す電流−電圧変換素子とし
て機能している。
【００３４】以上の構成において、第１抵抗素子Ｒ１の
抵抗値、第２抵抗素子Ｒ２の抵抗値、第３抵抗素子Ｒ３
の抵抗値、第４抵抗素子Ｒ４の抵抗値、第５抵抗素子Ｒ
５の抵抗値及びバイアス電圧Ｖｂ、Ｖｓの値を適切に設
定することで、ＦＥＴ４のゲート端子に印加するゲート
バイアス電圧Ｖｃを変化させてＦＥＴ９の動作点を変化
させることができ、ＦＥＴ３のゲート端子に印加するゲ
ートバイアス電圧Ｖｇを非線形に変化させることができ
る。これにより、所要の利得変化が得られる範囲で図２
に示した曲線を図９に示すように近似することにより、
図１０に示すように利得変化時の通過位相の変化を低減
することができる。
抵抗値、第２抵抗素子Ｒ２の抵抗値、第３抵抗素子Ｒ３
の抵抗値、第４抵抗素子Ｒ４の抵抗値、第５抵抗素子Ｒ
５の抵抗値及びバイアス電圧Ｖｂ、Ｖｓの値を適切に設
定することで、ＦＥＴ４のゲート端子に印加するゲート
バイアス電圧Ｖｃを変化させてＦＥＴ９の動作点を変化
させることができ、ＦＥＴ３のゲート端子に印加するゲ
ートバイアス電圧Ｖｇを非線形に変化させることができ
る。これにより、所要の利得変化が得られる範囲で図２
に示した曲線を図９に示すように近似することにより、
図１０に示すように利得変化時の通過位相の変化を低減
することができる。
【００３５】図９は、ゲートバイアス電圧Ｖｃを０．７
５Ｖから−２．７５Ｖまで０．２５Ｖ間隔で変化させた
場合に電圧制御回路であるＦＥＴ９が発生するゲートバ
イアス電圧Ｖｇの変化の実測値を示す。ここに、第１抵
抗素子Ｒ１の抵抗値は１１００Ω、第２抵抗素子Ｒ２の
抵抗値は４００Ω、第３抵抗素子Ｒ３の抵抗値は６５０
Ω、第４抵抗素子Ｒ４の抵抗値は２１０Ω、第５抵抗素
子Ｒ５の抵抗値は７５０Ω、バイアス電圧Ｖｓは０．７
５Ｖ、バイアス電圧Ｖｂは−２．１Ｖ、ＦＥＴ９のゲー
ト幅は１００μｍである。なお、バイアス回路に流れる
電流値は４ｍＡ以下であった。
５Ｖから−２．７５Ｖまで０．２５Ｖ間隔で変化させた
場合に電圧制御回路であるＦＥＴ９が発生するゲートバ
イアス電圧Ｖｇの変化の実測値を示す。ここに、第１抵
抗素子Ｒ１の抵抗値は１１００Ω、第２抵抗素子Ｒ２の
抵抗値は４００Ω、第３抵抗素子Ｒ３の抵抗値は６５０
Ω、第４抵抗素子Ｒ４の抵抗値は２１０Ω、第５抵抗素
子Ｒ５の抵抗値は７５０Ω、バイアス電圧Ｖｓは０．７
５Ｖ、バイアス電圧Ｖｂは−２．１Ｖ、ＦＥＴ９のゲー
ト幅は１００μｍである。なお、バイアス回路に流れる
電流値は４ｍＡ以下であった。
【００３６】図１０は、従来構成と第４実施形態の高周
波可変利得増幅器においてゲートバイアス電圧Ｖｃを
０．７５Ｖから−２．７５Ｖまで０．２５Ｖ間隔で変化
させた場合の小信号入力時の利得と通過位相の変化の実
測値の比較を示す。ゲートバイアス電圧Ｖｃが０．７５
Ｖのときの利得は１９ｄＢであり、このときの通過位相
を基準にすると、ゲートバイアス電圧Ｖｃを小さくした
場合に通過位相の変化を低減することができることがわ
かる。
波可変利得増幅器においてゲートバイアス電圧Ｖｃを
０．７５Ｖから−２．７５Ｖまで０．２５Ｖ間隔で変化
させた場合の小信号入力時の利得と通過位相の変化の実
測値の比較を示す。ゲートバイアス電圧Ｖｃが０．７５
Ｖのときの利得は１９ｄＢであり、このときの通過位相
を基準にすると、ゲートバイアス電圧Ｖｃを小さくした
場合に通過位相の変化を低減することができることがわ
かる。
【００３７】例えば、ゲートバイアス電圧Ｖｃが−２．
５Ｖのときに利得は−８ｄＢであり、この利得変化の範
囲での通過位相の変化は７゜以内に改善されている。ま
た、ゲートバイアス電圧Ｖｃが−２．７５Ｖのときの利
得は−１８ｄＢであり、この利得変化の範囲での通過位
相の変化は２１゜以内に改善されている。ところで、図
８の構成は、請求項５に対応するが、ＦＥＴ４のゲート
バイアス電圧ＶｃとＦＥＴ９のドレインのバイアス電圧
Ｖａとを等しくすることが可能であるので、第４抵抗素
子Ｒ４と第５抵抗素子Ｒ５は省略することができる。即
ち、請求項４に対応する実施形態である。この場合に
は、Ｒ４，Ｒ５の２つの抵抗素子とバイアス電圧Ｖｓが
不要となる分、回路の簡素化が図れる。
５Ｖのときに利得は−８ｄＢであり、この利得変化の範
囲での通過位相の変化は７゜以内に改善されている。ま
た、ゲートバイアス電圧Ｖｃが−２．７５Ｖのときの利
得は−１８ｄＢであり、この利得変化の範囲での通過位
相の変化は２１゜以内に改善されている。ところで、図
８の構成は、請求項５に対応するが、ＦＥＴ４のゲート
バイアス電圧ＶｃとＦＥＴ９のドレインのバイアス電圧
Ｖａとを等しくすることが可能であるので、第４抵抗素
子Ｒ４と第５抵抗素子Ｒ５は省略することができる。即
ち、請求項４に対応する実施形態である。この場合に
は、Ｒ４，Ｒ５の２つの抵抗素子とバイアス電圧Ｖｓが
不要となる分、回路の簡素化が図れる。
【００３８】ここで、図２に示した曲線の近似に関し、
この第４実施形態では、ＦＥＴ９の非線形特性を利用し
た電流・電圧変換回路を適用して曲線近似を行うので、
電圧分圧回路で一次直線近似を行う第２実施形態及び第
３実施形態の場合よりも所要の電圧値を広範囲に亘って
近似することができ、利得変化時の位相変化量を広範囲
に低減することが可能となる利点を有する。
この第４実施形態では、ＦＥＴ９の非線形特性を利用し
た電流・電圧変換回路を適用して曲線近似を行うので、
電圧分圧回路で一次直線近似を行う第２実施形態及び第
３実施形態の場合よりも所要の電圧値を広範囲に亘って
近似することができ、利得変化時の位相変化量を広範囲
に低減することが可能となる利点を有する。
【００３９】
【発明の効果】以上説明したように、請求項１に記載の
発明は、従来のカスコード接続ＦＥＴを用いた高周波可
変利得増幅器において、ソース接地の第１ＦＥＴのゲー
ト端子に印加されるバイアス電圧とゲート接地の第２Ｆ
ＥＴのゲート端子に印加されるバイアス電圧との一方の
バイアス電圧を、他方のバイアス電圧の変化に連動して
同方向へ変化させる電圧制御回路を備えるので、第１Ｆ
ＥＴのゲート端子に印加されるバイアス電圧と第２ＦＥ
Ｔのゲート端子に印加されるバイアス電圧との一方のバ
イアス電圧が例えば小さくなると、それに連動して他方
のバイアス電圧を減少させることができ、利得変化時に
生じる高周波信号の通過位相の変化を低減できる。した
がって、フェーズドアレイアンテナへの利用のように移
相器と併用する場合に、利得変化時に生じる高周波信号
の通過位相の変化の移相器による微調整作業を不要とし
た高周波可変利得増幅器を実現できる。
発明は、従来のカスコード接続ＦＥＴを用いた高周波可
変利得増幅器において、ソース接地の第１ＦＥＴのゲー
ト端子に印加されるバイアス電圧とゲート接地の第２Ｆ
ＥＴのゲート端子に印加されるバイアス電圧との一方の
バイアス電圧を、他方のバイアス電圧の変化に連動して
同方向へ変化させる電圧制御回路を備えるので、第１Ｆ
ＥＴのゲート端子に印加されるバイアス電圧と第２ＦＥ
Ｔのゲート端子に印加されるバイアス電圧との一方のバ
イアス電圧が例えば小さくなると、それに連動して他方
のバイアス電圧を減少させることができ、利得変化時に
生じる高周波信号の通過位相の変化を低減できる。した
がって、フェーズドアレイアンテナへの利用のように移
相器と併用する場合に、利得変化時に生じる高周波信号
の通過位相の変化の移相器による微調整作業を不要とし
た高周波可変利得増幅器を実現できる。
【００４０】請求項２、３に記載の発明は、請求項１に
記載の高周波可変利得増幅器において、電圧制御回路を
２つの抵抗素子からなる電圧分圧回路で構成でき、本発
明を適用した高周波利得可変増幅器の構成を複雑化させ
ないようにできる。請求項４、５に記載の発明は、請求
項１に記載の高周波可変利得増幅器において、電圧制御
回路を、非線形特性を有するＦＥＴで構成してあるの
で、広い利得変化範囲について適切なバイアス電圧を発
生させることが可能となる。
記載の高周波可変利得増幅器において、電圧制御回路を
２つの抵抗素子からなる電圧分圧回路で構成でき、本発
明を適用した高周波利得可変増幅器の構成を複雑化させ
ないようにできる。請求項４、５に記載の発明は、請求
項１に記載の高周波可変利得増幅器において、電圧制御
回路を、非線形特性を有するＦＥＴで構成してあるの
で、広い利得変化範囲について適切なバイアス電圧を発
生させることが可能となる。
【図１】請求項１に対応する実施形態の高周波利得可変
増幅器の構成を示す図である。
増幅器の構成を示す図である。
【図２】ゲートバイアス電圧Ｖｃを変化させた場合に第
１実施形態の電圧制御回路が発生すべきゲートバイアス
電圧Ｖｇの変化の実測値を示す図である。
１実施形態の電圧制御回路が発生すべきゲートバイアス
電圧Ｖｇの変化の実測値を示す図である。
【図３】第１実施形態の高周波可変利得増幅器において
ゲートバイアス電圧Ｖｃを変化させた場合の小信号入力
時の利得及び通過位相の変化の実測値を示す図である。
ゲートバイアス電圧Ｖｃを変化させた場合の小信号入力
時の利得及び通過位相の変化の実測値を示す図である。
【図４】請求項２に対応する実施形態の高周波利得可変
増幅器の構成を示す図である。
増幅器の構成を示す図である。
【図５】ゲートバイアス電圧Vcを変化させた場合に第２
実施形態の電圧制御回路（電圧分圧回路）が発生するゲ
ートバイアス電圧Ｖｇの変化の実測値を示す図である。
実施形態の電圧制御回路（電圧分圧回路）が発生するゲ
ートバイアス電圧Ｖｇの変化の実測値を示す図である。
【図６】従来構成と第２実施形態の高周波可変利得増幅
器においてゲートバイアス電圧Ｖｃを変化させた場合の
小信号入力時の利得及び通過位相の変化の実測値の比較
図である。
器においてゲートバイアス電圧Ｖｃを変化させた場合の
小信号入力時の利得及び通過位相の変化の実測値の比較
図である。
【図７】請求項３に対応する実施形態の高周波利得可変
増幅器の構成を示す図である。
増幅器の構成を示す図である。
【図８】請求項４、５に対応する実施形態の高周波利得
可変増幅器の構成を示す図である。
可変増幅器の構成を示す図である。
【図９】ゲートバイアス電圧Ｖｃを変化させた場合に第
４実施形態の電圧制御回路（ＦＥＴ）が発生するゲート
バイアス電圧Ｖｇの変化の実測値を示す図である。
４実施形態の電圧制御回路（ＦＥＴ）が発生するゲート
バイアス電圧Ｖｇの変化の実測値を示す図である。
【図１０】従来構成と第４実施形態の高周波可変利得増
幅器においてゲートバイアス電圧Ｖｃを変化させた場合
の小信号入力時の利得及び通過位相の変化の実測値の比
較図である。
幅器においてゲートバイアス電圧Ｖｃを変化させた場合
の小信号入力時の利得及び通過位相の変化の実測値の比
較図である。
【図１１】高周波可変利得増幅器と移相器を用いた送信
用フェーズドアレイアンテナの構成を示す図である。
用フェーズドアレイアンテナの構成を示す図である。
【図１２】従来のカスコード接続ＦＥＴを用いた高周波
可変利得増幅器の構成を示す図である。
可変利得増幅器の構成を示す図である。
【図１３】従来の高周波可変利得増幅器においてゲート
バイアス電圧Ｖｃを変化させた場合の小信号入力時の利
得及び通過位相の変化の実測値を示す図である。
バイアス電圧Ｖｃを変化させた場合の小信号入力時の利
得及び通過位相の変化の実測値を示す図である。
１ 入力端子 ２ 入力整合回路 ３ ソース接地ＦＥＴ ４ ゲート接地ＦＥＴ ５ 出力整合回路 ６ 出力端子 ７ キャパシタ ８ 電圧制御回路 ９ ＦＥＴ Ｒ１ 第１抵抗素子 Ｒ２ 第２抵抗素子 Ｒ３ 第３抵抗素子 Ｒ４ 第４抵抗素子 Ｒ５ 第５抵抗素子
Claims (5)
- 【請求項１】 ソース接地の第１ＦＥＴとゲート接地の
第２ＦＥＴとをカスコード接続した高周波可変利得増幅
器において、 前記第１ＦＥＴのゲート端子に印加されるバイアス電圧
と前記第２ＦＥＴのゲート端子に印加されるバイアス電
圧との一方のバイアス電圧を、他方のバイアス電圧の変
化に連動して同方向へ変化させる電圧制御回路を備える
ことを特徴とする高周波可変利得増幅器。 - 【請求項２】 請求項１に記載の高周波可変利得増幅器
において、 前記電圧制御回路は、 前記第１ＦＥＴのゲート端子と前記第２ＦＥＴのゲート
端子との間を接続する第１抵抗素子と、一端が前記第１
ＦＥＴのゲート端子に接続される第２抵抗素子とを備
え、 前記第２抵抗素子の他端に印加するバイアス電圧と前記
第２ＦＥＴのゲート端子に印加するバイアス電圧とでも
って前記第１ＦＥＴのゲート端子に印加するバイアス電
圧を発生することを特徴とする高周波可変利得増幅器。 - 【請求項３】 請求項１に記載の高周波可変利得増幅器
において、 前記電圧制御回路は、 前記第１ＦＥＴのゲート端子と前記第２ＦＥＴのゲート
端子との間を接続する第１抵抗素子と、一端が前記第２
ＦＥＴのゲート端子に接続される第２抵抗素子とを備
え、 前記第２抵抗素子の他端に印加するバイアス電圧と前記
第１ＦＥＴのゲート端子に印加するバイアス電圧とでも
って前記第２ＦＥＴのゲート端子に印加するバイアス電
圧を発生することを特徴とする高周波可変利得増幅器。 - 【請求項４】 請求項１に記載の高周波可変利得増幅器
において、 前記電圧制御回路は、 ドレイン端子が前記第２ＦＥＴのゲート端子に接続さ
れ、ソース端子が前記第１ＦＥＴのゲート端子に接続さ
れ、ゲート端子が第１抵抗素子を介して前記ドレイン端
子に接続されるとともに、第２抵抗素子及び第３抵抗素
子の直列回路を介して前記ソース端子に接続される第３
ＦＥＴを備え、 前記第３ＦＥＴは、前記第２ＦＥＴのゲート端子に印加
するバイアス電圧と前記第２抵抗素子と第３抵抗素子と
の接続端に印加するバイアス電圧とを第１抵抗素子と第
２抵抗素子との電圧分圧回路で分圧した電圧値を動作点
電圧とし、第３抵抗素子によって前記第１ＦＥＴのゲー
ト端子に印加するバイアス電圧を発生することを特徴と
する高周波可変利得増幅器。 - 【請求項５】 請求項４に記載の高周波可変利得増幅器
において、 前記第３ＦＥＴのドレイン端子と前記第２ＦＥＴのゲー
ト端子との間を第４抵抗素子で接続し、前記第３ＦＥＴ
のドレイン端子に第５抵抗素子の一端を接続し、 前記第３ＦＥＴの動作点電圧を、前記第５抵抗素子の他
端に印加するバイアス電圧と前記第２抵抗素子と第３抵
抗素子との接続端に印加するバイアス電圧とでもって規
定することを特徴とする高周波可変利得増幅器。
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|---|---|---|---|
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ID=14957788
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| JP12735197A Expired - Fee Related JP3574546B2 (ja) | 1997-05-16 | 1997-05-16 | 高周波可変利得増幅器 |
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- 1997-05-16 JP JP12735197A patent/JP3574546B2/ja not_active Expired - Fee Related
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