JPH10322343A - 通信装置 - Google Patents
通信装置Info
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- JPH10322343A JPH10322343A JP12592997A JP12592997A JPH10322343A JP H10322343 A JPH10322343 A JP H10322343A JP 12592997 A JP12592997 A JP 12592997A JP 12592997 A JP12592997 A JP 12592997A JP H10322343 A JPH10322343 A JP H10322343A
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- cell
- real
- time
- output
- circuit
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- Pending
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
- H04Q11/0428—Integrated services digital network, i.e. systems for transmission of different types of digitised signals, e.g. speech, data, telecentral, television signals
- H04Q11/0478—Provisions for broadband connections
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
- H04L2012/5638—Services, e.g. multimedia, GOS, QOS
- H04L2012/5646—Cell characteristics, e.g. loss, delay, jitter, sequence integrity
- H04L2012/5651—Priority, marking, classes
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
- H04L2012/5638—Services, e.g. multimedia, GOS, QOS
- H04L2012/5646—Cell characteristics, e.g. loss, delay, jitter, sequence integrity
- H04L2012/5652—Cell construction, e.g. including header, packetisation, depacketisation, assembly, reassembly
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
(57)【要約】
【課題】 リアルタイム系のセルにジッタを生じさせる
ことなく、リアルタイム系及び非リアルタイム系のセル
を送信することができる。 【解決手段】 優先制御回路４０は、リアルタイム系と
非リアルタイム系のセルの出力のタイミングが同じ場合
には、非リアルタイム系のＡＴＭセルの出力タイミング
を１回見送って、この１回見送ったことを示す待機フラ
グをフラグメモリ４０ａに立てる。また、優先制御回路
４０は、リアルタイム系のＡＴＭセルがないときは、フ
ラグメモリ４０ａに待機フラグが立っているかを判断し
て、待機フラグが立っているときは非リアルタイム系の
ＡＴＭセルを１つ出力する。
ことなく、リアルタイム系及び非リアルタイム系のセル
を送信することができる。 【解決手段】 優先制御回路４０は、リアルタイム系と
非リアルタイム系のセルの出力のタイミングが同じ場合
には、非リアルタイム系のＡＴＭセルの出力タイミング
を１回見送って、この１回見送ったことを示す待機フラ
グをフラグメモリ４０ａに立てる。また、優先制御回路
４０は、リアルタイム系のＡＴＭセルがないときは、フ
ラグメモリ４０ａに待機フラグが立っているかを判断し
て、待機フラグが立っているときは非リアルタイム系の
ＡＴＭセルを１つ出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、リアルタイム系の
データや非リアルタイム系のデータのように通信品質に
差のある複数のデータを送受信する通信装置に関する。
データや非リアルタイム系のデータのように通信品質に
差のある複数のデータを送受信する通信装置に関する。
【０００２】
【従来の技術】ＡＴＭ（Asyncronous Transfer Mode：
非同期転送モード）通信は、非同期で通信することがで
きるとともに伝送能力が数十メガビット（Ｍｂｐｓ）か
らギガビット（Ｇｂｐｓ）まで幅広くサポートして、次
世代ＬＡＮ（Local Area Network）に要求される仕様と
しても一致している。
非同期転送モード）通信は、非同期で通信することがで
きるとともに伝送能力が数十メガビット（Ｍｂｐｓ）か
らギガビット（Ｇｂｐｓ）まで幅広くサポートして、次
世代ＬＡＮ（Local Area Network）に要求される仕様と
しても一致している。
【０００３】このようなＡＴＭ通信を用いたＡＴＭ端末
装置は、図５に示すように、ＣＰＵ（Central Processi
ng Unit ）１０１と、送信するデータが記憶されている
メモリ１０２と、デュアル・ポート・ＲＡＭ１０４と、
セルを生成するセル化回路１０５，１０８，１１１と、
セルにヘッダを付加するヘッダ付加回路１０６，１０
９，１１２と、トラフィック・シェーピングを行うトラ
フィック・シェーパー回路１０７，１１０，１１３と、
アービター回路１１４とを備える。
装置は、図５に示すように、ＣＰＵ（Central Processi
ng Unit ）１０１と、送信するデータが記憶されている
メモリ１０２と、デュアル・ポート・ＲＡＭ１０４と、
セルを生成するセル化回路１０５，１０８，１１１と、
セルにヘッダを付加するヘッダ付加回路１０６，１０
９，１１２と、トラフィック・シェーピングを行うトラ
フィック・シェーパー回路１０７，１１０，１１３と、
アービター回路１１４とを備える。
【０００４】ＣＰＵ１０１は、ＣＰＵバス１０３を介し
てメモリ１０２からデータを読み出して、これをデュア
ル・ポート・ＲＡＭ１０４に転送する。デュアル・ポー
トＲＡＭには、３つのデータをそれぞれセル化回路１０
５，１０８，１１１に供給する。セル化回路１０５，１
０８，１１１は、プロトコル・データ・ユニット（ＰＤ
Ｕ：Protocol Data Unit）サイズに基づいてセル化を行
う。ヘッダ付加回路１０６，１０９，１１２は、セル化
回路１０５，１０８，１１１からのセルにヘッダを付加
してＡＴＭセルを生成し、これをトラフィックシェーパ
ー回路１０７，１１０，１１３に供給する。トラフィッ
クシェーパー回路１０７，１１０，１１３は、ＡＴＭの
送信速度を調整すべくトラフィックシェーピングして、
これをアービター回路１１４に供給する。アービター回
路１１４は、トラフィックシェーパー回路１０７，１１
０，１１３からのセルをそれぞれ図示しない物理層に供
給し、また、同じタイミングで供給されるセルについて
はバッファリングして整理して、上記物理層に供給す
る。すなわち、アービター回路１１４は、送信データの
品質、例えばリアルタイム系のデータであるか非リアル
タイム系のデータであるかを区別することなく、すべて
のコネクションを同じように調停作業（アービトレーシ
ョン）を行っていた。
てメモリ１０２からデータを読み出して、これをデュア
ル・ポート・ＲＡＭ１０４に転送する。デュアル・ポー
トＲＡＭには、３つのデータをそれぞれセル化回路１０
５，１０８，１１１に供給する。セル化回路１０５，１
０８，１１１は、プロトコル・データ・ユニット（ＰＤ
Ｕ：Protocol Data Unit）サイズに基づいてセル化を行
う。ヘッダ付加回路１０６，１０９，１１２は、セル化
回路１０５，１０８，１１１からのセルにヘッダを付加
してＡＴＭセルを生成し、これをトラフィックシェーパ
ー回路１０７，１１０，１１３に供給する。トラフィッ
クシェーパー回路１０７，１１０，１１３は、ＡＴＭの
送信速度を調整すべくトラフィックシェーピングして、
これをアービター回路１１４に供給する。アービター回
路１１４は、トラフィックシェーパー回路１０７，１１
０，１１３からのセルをそれぞれ図示しない物理層に供
給し、また、同じタイミングで供給されるセルについて
はバッファリングして整理して、上記物理層に供給す
る。すなわち、アービター回路１１４は、送信データの
品質、例えばリアルタイム系のデータであるか非リアル
タイム系のデータであるかを区別することなく、すべて
のコネクションを同じように調停作業（アービトレーシ
ョン）を行っていた。
【０００５】
【発明が解決しようとする課題】上述のＡＴＭ端末装置
は、リアルタイム性を保証すること、すなわち必要な帯
域を保証するのが特徴である。しかし、アービター回路
１４は、トラフィック・シェーパー回路１０７，１１
０，１１３からそれぞれＡＴＭセルが同じタイミングで
供給された場合には一方をバッファリングする必要があ
るため、ＡＴＭセルにジッタが生じる。例えば図６に示
すように、アービター回路１４は、非リアルタイム系の
ＡＴＭセルよりリアルタイム系のＡＴＭセルの方が早い
タイミングで供給される場合ではリアルタイム系のＡＴ
Ｍセルを早く出力するが、リアルタイム系のＡＴＭセル
より早く非リアルタイム系のＡＴＭセルが連続して供給
されている場合では非リアルタイム系のＡＴＭセルを出
力してからリアルタイム系のＡＴＭセルを出力する。こ
れでは、非リアルタイム系のＡＴＭセルが連続していれ
ばいるほど、リアルタイム系のＡＴＭセルに累積して大
きなジッタが生じてしまい、リアルタイム性を損なう問
題が生じた。
は、リアルタイム性を保証すること、すなわち必要な帯
域を保証するのが特徴である。しかし、アービター回路
１４は、トラフィック・シェーパー回路１０７，１１
０，１１３からそれぞれＡＴＭセルが同じタイミングで
供給された場合には一方をバッファリングする必要があ
るため、ＡＴＭセルにジッタが生じる。例えば図６に示
すように、アービター回路１４は、非リアルタイム系の
ＡＴＭセルよりリアルタイム系のＡＴＭセルの方が早い
タイミングで供給される場合ではリアルタイム系のＡＴ
Ｍセルを早く出力するが、リアルタイム系のＡＴＭセル
より早く非リアルタイム系のＡＴＭセルが連続して供給
されている場合では非リアルタイム系のＡＴＭセルを出
力してからリアルタイム系のＡＴＭセルを出力する。こ
れでは、非リアルタイム系のＡＴＭセルが連続していれ
ばいるほど、リアルタイム系のＡＴＭセルに累積して大
きなジッタが生じてしまい、リアルタイム性を損なう問
題が生じた。
【０００６】本発明は、このような問題に鑑みてなされ
たものであり、リアルタイム系のセルにジッタを生じさ
せることなく、リアルタイム系及び非リアルタイム系の
セルを送信することができる通信装置を提供することを
目的とする。
たものであり、リアルタイム系のセルにジッタを生じさ
せることなく、リアルタイム系及び非リアルタイム系の
セルを送信することができる通信装置を提供することを
目的とする。
【０００７】
【課題を解決するための手段】上述の課題を解決するた
めに、本発明に係る通信装置は、同期セルを生成する第
１のセル生成手段と、非同期セルを生成する第２のセル
生成手段と、上記同期セル又は上記非同期セルを選択し
て出力する選択手段と、上記同期セルを優先して出力す
るように上記選択手段を制御する制御手段とを備えるも
のである。
めに、本発明に係る通信装置は、同期セルを生成する第
１のセル生成手段と、非同期セルを生成する第２のセル
生成手段と、上記同期セル又は上記非同期セルを選択し
て出力する選択手段と、上記同期セルを優先して出力す
るように上記選択手段を制御する制御手段とを備えるも
のである。
【０００８】したがって、上記通信装置は、非同期セル
を生成したときは、この非同期セルを同期せるよりも優
先して出力する。
を生成したときは、この非同期セルを同期せるよりも優
先して出力する。
【０００９】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。本発明に係る通信装
置は、図１に示すように、カメラ装置１で撮影されてい
るリアルタイム系の映像データとメモリ４から読み出さ
れた非リアルタイム系の映像データを送信したり、光フ
ァイバからのデータを受信することのできるＡＴＭ（As
yncronous Transfer Mode：非同期転送モード）端末装
置に適用することができる。
て、図面を参照しながら説明する。本発明に係る通信装
置は、図１に示すように、カメラ装置１で撮影されてい
るリアルタイム系の映像データとメモリ４から読み出さ
れた非リアルタイム系の映像データを送信したり、光フ
ァイバからのデータを受信することのできるＡＴＭ（As
yncronous Transfer Mode：非同期転送モード）端末装
置に適用することができる。
【００１０】上記ＡＴＭ端末装置では、カメラ装置１で
撮影された映像データは、ＭＰＥＧ（Moving Picture E
xperts Group）エンコーダ２でエンコードされて、ＳＡ
Ｒ（Segmentation and Reassemble ）６に供給される。
また、ＣＰＵ（Central Processing Unit）回路３によ
ってメモリ４から読み出された映像データは、ＣＰＵバ
ス５を介して、ＳＡＲ回路６に供給される。
撮影された映像データは、ＭＰＥＧ（Moving Picture E
xperts Group）エンコーダ２でエンコードされて、ＳＡ
Ｒ（Segmentation and Reassemble ）６に供給される。
また、ＣＰＵ（Central Processing Unit）回路３によ
ってメモリ４から読み出された映像データは、ＣＰＵバ
ス５を介して、ＳＡＲ回路６に供給される。
【００１１】ＳＡＲ回路６は、カメラ装置１からのリア
ルタイム系の映像データと非リアルタイム系の映像デー
タとを分離独立して処理することができ、それぞれの映
像データをセル化して物理層７に供給する。物理層７
は、特定の物理層に依存した信号処理を施し、これをオ
プティカル・リンク８を介して、光ファイバ１１に供給
する。これにより、ＡＴＭセルは、光ファイバ１１を通
じて送信され、図示しないＡＴＭ交換機を介して他のＡ
ＴＭ端末装置に供給される。
ルタイム系の映像データと非リアルタイム系の映像デー
タとを分離独立して処理することができ、それぞれの映
像データをセル化して物理層７に供給する。物理層７
は、特定の物理層に依存した信号処理を施し、これをオ
プティカル・リンク８を介して、光ファイバ１１に供給
する。これにより、ＡＴＭセルは、光ファイバ１１を通
じて送信され、図示しないＡＴＭ交換機を介して他のＡ
ＴＭ端末装置に供給される。
【００１２】一方、ＳＡＲ回路６には、上記光ファイバ
１１からオプティカル・リンク８，物理層７を介して他
のＡＴＭ端末装置からのＡＴＭセルが供給される。ＳＡ
Ｒ回路６は、上記ＡＴＭセルのあて先情報等を外した
後、残ったデータを組立てて元のデータ列を復元する。
１１からオプティカル・リンク８，物理層７を介して他
のＡＴＭ端末装置からのＡＴＭセルが供給される。ＳＡ
Ｒ回路６は、上記ＡＴＭセルのあて先情報等を外した
後、残ったデータを組立てて元のデータ列を復元する。
【００１３】ここで、ＳＡＲ回路６は、具体的には図２
に示すように、他のＡＴＭ端末装置からのＡＴＭを受信
する受信部２０と、映像データからＡＴＭセルを生成し
て送信する送信部３０とからなる。
に示すように、他のＡＴＭ端末装置からのＡＴＭを受信
する受信部２０と、映像データからＡＴＭセルを生成し
て送信する送信部３０とからなる。
【００１４】受信部２０は、ＡＴＭを判別するＶＣ（Vi
rtual Circuit ）フィルタ２１と、誤り訂正を行うＣＲ
Ｃ（Cyclic Redundancy Check ）チェック回路２２と、
パケット化回路２３と、デュアル・ポート・ＲＡＭ２４
と、ＣＲＣチェック回路２５と、パケット化回路２６
と、バッファリングを行うＦＩＦＯ（First-in First-o
ut）メモリ２７と、アウトプット・インターフェース
（以下、Ｉ／Ｆという）２８とを備える。
rtual Circuit ）フィルタ２１と、誤り訂正を行うＣＲ
Ｃ（Cyclic Redundancy Check ）チェック回路２２と、
パケット化回路２３と、デュアル・ポート・ＲＡＭ２４
と、ＣＲＣチェック回路２５と、パケット化回路２６
と、バッファリングを行うＦＩＦＯ（First-in First-o
ut）メモリ２７と、アウトプット・インターフェース
（以下、Ｉ／Ｆという）２８とを備える。
【００１５】ＶＣフィルタ２１は、ＶＰＩ（Virtual Pa
th Identifier）／ＶＣＩ（VirtualChannnel Identifie
r）を元に物理層７からのＡＴＭセルをリアルタイム系
と非リアルタイム系に分離して、非リアルタイム系のＡ
ＴＭセルをＣＲＣチェック回路２２に供給し、リアルタ
イム系のＡＴＭセルをＣＲＣチェック回路２５に供給す
る。ＡＴＭ通信では、通信路を呼設定時に確保するよう
になっているため、分別のためのＶＰＩ／ＶＣＩの値は
予めＣＰＵ３が呼設定情報に基づいて設定することがで
きる。
th Identifier）／ＶＣＩ（VirtualChannnel Identifie
r）を元に物理層７からのＡＴＭセルをリアルタイム系
と非リアルタイム系に分離して、非リアルタイム系のＡ
ＴＭセルをＣＲＣチェック回路２２に供給し、リアルタ
イム系のＡＴＭセルをＣＲＣチェック回路２５に供給す
る。ＡＴＭ通信では、通信路を呼設定時に確保するよう
になっているため、分別のためのＶＰＩ／ＶＣＩの値は
予めＣＰＵ３が呼設定情報に基づいて設定することがで
きる。
【００１６】非リアルタイム系において、ＣＲＣチェッ
ク回路２２は、ＡＴＭセルをＣＲＣチェックして、エラ
ーがあった場合にはこれを必要に応じて破棄し、エラー
のなかったものをパケット化回路２３に供給する。パケ
ット化回路２３は、ＡＴＭセルをＰＤＵ（Protocol Dat
a Unit）単位にまとめてデュアル・ポート・ＲＡＭ２４
に供給する。ＣＰＵ３は、デュアル・ポート・ＲＡＭ２
４にＰＤＵ単位のＡＴＭセルが格納されたことを割り込
み信号により認識すると、デュアル・ポート・ＲＡＭ２
４のデータをメモリ４に転送する。
ク回路２２は、ＡＴＭセルをＣＲＣチェックして、エラ
ーがあった場合にはこれを必要に応じて破棄し、エラー
のなかったものをパケット化回路２３に供給する。パケ
ット化回路２３は、ＡＴＭセルをＰＤＵ（Protocol Dat
a Unit）単位にまとめてデュアル・ポート・ＲＡＭ２４
に供給する。ＣＰＵ３は、デュアル・ポート・ＲＡＭ２
４にＰＤＵ単位のＡＴＭセルが格納されたことを割り込
み信号により認識すると、デュアル・ポート・ＲＡＭ２
４のデータをメモリ４に転送する。
【００１７】一方、リアルタイム系において、ＣＲＣチ
ェック回路２５は、ＣＲＣチェックしたＡＴＭセルをパ
ケット化回路２６を介してＦＩＦＯメモリ２７に供給す
る。ＦＩＦＯメモリ２７は、ＡＴＭセルをバッファリン
グして、アウトプットＩ／Ｆ２８を介して、ＭＰＥＧデ
コーダ９に供給する。ＭＰＥＧデコーダ９は、ＮＴＳＣ
方式の映像信号に復号化してモニタ１０に供給する。従
って、モニタ１０には、リアルタイム系のＡＴＭセルの
データによる映像が表示される。
ェック回路２５は、ＣＲＣチェックしたＡＴＭセルをパ
ケット化回路２６を介してＦＩＦＯメモリ２７に供給す
る。ＦＩＦＯメモリ２７は、ＡＴＭセルをバッファリン
グして、アウトプットＩ／Ｆ２８を介して、ＭＰＥＧデ
コーダ９に供給する。ＭＰＥＧデコーダ９は、ＮＴＳＣ
方式の映像信号に復号化してモニタ１０に供給する。従
って、モニタ１０には、リアルタイム系のＡＴＭセルの
データによる映像が表示される。
【００１８】送信部３０は、インプットＩ／Ｆ３１と、
バッファリングを行うＦＩＦＯメモリ３２と、セルを生
成するセル化回路３３と、セルにヘッダを付加するヘッ
ダ付加回路３４と、トラフィック・シェーピングを行う
トラフィック・シェーパー回路３５と、デュアル・ポー
トＲＡＭ３６と、セル化回路３７と、ヘッダ付加回路３
８と、トラフィック・シェーパー回路３９と、リアルタ
イム系のセルの出力を優先するように制御する優先制御
回路４０と、優先制御回路４０の制御によってＡＴＭセ
ルを出力するアービター回路４１とを備える。
バッファリングを行うＦＩＦＯメモリ３２と、セルを生
成するセル化回路３３と、セルにヘッダを付加するヘッ
ダ付加回路３４と、トラフィック・シェーピングを行う
トラフィック・シェーパー回路３５と、デュアル・ポー
トＲＡＭ３６と、セル化回路３７と、ヘッダ付加回路３
８と、トラフィック・シェーパー回路３９と、リアルタ
イム系のセルの出力を優先するように制御する優先制御
回路４０と、優先制御回路４０の制御によってＡＴＭセ
ルを出力するアービター回路４１とを備える。
【００１９】インプットＩ／Ｆ３１には、ＭＰＥＧエン
コーダ２でエンコードされて生成されたトランスポート
・ストリームが供給される。インプットＩ／Ｆ３１は、
このトランスポート・ストリームのヘッダを判別して、
ＦＩＦＯメモリ３２を介してセル化回路３３に供給す
る。セル化回路３３は、トランスポート・ストリームが
２個供給されるとこれを４８バイトずつ８つに区切り、
残りのトレーラーにフレーム正常性を保証するためのＣ
ＲＣ−３２（巡回冗長符号）を付加して、これをヘッダ
付加回路３４に供給する。ヘッダ付加回路３４は、セル
化された上記４８バイトに５バイトのヘッダを付加して
５３バイトのＡＴＭセルを生成し、これをトラフィック
シェーパー回路３５に供給する。トラフィックシェーパ
ー回路３５は、ＡＴＭセルをトラフィックシェーピング
して優先制御回路４０に供給する。
コーダ２でエンコードされて生成されたトランスポート
・ストリームが供給される。インプットＩ／Ｆ３１は、
このトランスポート・ストリームのヘッダを判別して、
ＦＩＦＯメモリ３２を介してセル化回路３３に供給す
る。セル化回路３３は、トランスポート・ストリームが
２個供給されるとこれを４８バイトずつ８つに区切り、
残りのトレーラーにフレーム正常性を保証するためのＣ
ＲＣ−３２（巡回冗長符号）を付加して、これをヘッダ
付加回路３４に供給する。ヘッダ付加回路３４は、セル
化された上記４８バイトに５バイトのヘッダを付加して
５３バイトのＡＴＭセルを生成し、これをトラフィック
シェーパー回路３５に供給する。トラフィックシェーパ
ー回路３５は、ＡＴＭセルをトラフィックシェーピング
して優先制御回路４０に供給する。
【００２０】一方、非リアルタイム系では、ＣＰＵ３
は、メモリ４からデータを読み出して、これをＣＰＵバ
ス５を介してデュアル・ポートＲＡＭ３６にデータを格
納する。デュアル・ポートＲＡＭ３６は、格納されたデ
ータをセル化回路３７に供給する。セル化回路３７，ヘ
ッダ付加回路３８を介して、トラフィック・シェーパー
回路３９には、５３バイトのＡＴＭセルが供給される。
トラフィック・シェーパー回路３９は、所定のインター
バル信号に基づいてＡＴＭセルの間隔を設定して優先制
御回路４０に供給する。
は、メモリ４からデータを読み出して、これをＣＰＵバ
ス５を介してデュアル・ポートＲＡＭ３６にデータを格
納する。デュアル・ポートＲＡＭ３６は、格納されたデ
ータをセル化回路３７に供給する。セル化回路３７，ヘ
ッダ付加回路３８を介して、トラフィック・シェーパー
回路３９には、５３バイトのＡＴＭセルが供給される。
トラフィック・シェーパー回路３９は、所定のインター
バル信号に基づいてＡＴＭセルの間隔を設定して優先制
御回路４０に供給する。
【００２１】したがって、優先制御回路４０には、トラ
フィック・シェーパー回路３５からリアルタイム系のＡ
ＴＭセルが供給され、トラフィック・シェーパー回路３
９から非リアルタイム系のＡＴＭセルが供給される。こ
こで、上記優先制御回路４０は、常にリアルタイム系の
ＡＴＭセルを優先して出力するようにアービター回路４
１を制御することによって、リアルタイムデータのリア
ルタイム性を保証する。
フィック・シェーパー回路３５からリアルタイム系のＡ
ＴＭセルが供給され、トラフィック・シェーパー回路３
９から非リアルタイム系のＡＴＭセルが供給される。こ
こで、上記優先制御回路４０は、常にリアルタイム系の
ＡＴＭセルを優先して出力するようにアービター回路４
１を制御することによって、リアルタイムデータのリア
ルタイム性を保証する。
【００２２】具体的には、図３に示すステップＳ１にお
いて、優先制御回路４０は、リアルタイム系のインター
バルであるかを判断する。換言すると、優先制御回路４
０は、トラフィック・シェーパー回路３５からリアルタ
イム系のＡＴＭセルが供給されたかを判断し、供給され
たときはステップＳ２に進み、供給されなかったときは
ステップＳ５に進む。
いて、優先制御回路４０は、リアルタイム系のインター
バルであるかを判断する。換言すると、優先制御回路４
０は、トラフィック・シェーパー回路３５からリアルタ
イム系のＡＴＭセルが供給されたかを判断し、供給され
たときはステップＳ２に進み、供給されなかったときは
ステップＳ５に進む。
【００２３】ステップＳ２において、優先制御回路４０
は、非リアルタイム系のインターバルかを判断する。換
言すると、優先制御回路４０は、トラフィック・シェー
パー回路３９から非リアルタイム系のＡＴＭセルが供給
されたかを判断し、供給されたときはステップＳ３に進
み、供給されなかったときはステップＳ４に進む。
は、非リアルタイム系のインターバルかを判断する。換
言すると、優先制御回路４０は、トラフィック・シェー
パー回路３９から非リアルタイム系のＡＴＭセルが供給
されたかを判断し、供給されたときはステップＳ３に進
み、供給されなかったときはステップＳ４に進む。
【００２４】ステップＳ３において、優先制御回路４０
は、非リアルタイム系のインターバルをスタックする。
すなわち、優先制御回路４０は、リアルタイム系と非リ
アルタイム系のセルの出力のタイミングが同じ場合に
は、非リアルタイム系のＡＴＭセルの出力タイミングを
１回見送って、この１回見送ったことを示す待機フラグ
をフラグメモリ４０ａに立てて、ステップＳ４に進む。
は、非リアルタイム系のインターバルをスタックする。
すなわち、優先制御回路４０は、リアルタイム系と非リ
アルタイム系のセルの出力のタイミングが同じ場合に
は、非リアルタイム系のＡＴＭセルの出力タイミングを
１回見送って、この１回見送ったことを示す待機フラグ
をフラグメモリ４０ａに立てて、ステップＳ４に進む。
【００２５】ステップＳ４において、優先制御回路４０
は、リアルタイム系のＡＴＭセルを１つ出力するように
アービター回路４１を制御して、ステップＳ１に戻る。
これにより、リアルタイム系のＡＴＭセルは、そのリア
ルタイム性を損なうことなく出力される。
は、リアルタイム系のＡＴＭセルを１つ出力するように
アービター回路４１を制御して、ステップＳ１に戻る。
これにより、リアルタイム系のＡＴＭセルは、そのリア
ルタイム性を損なうことなく出力される。
【００２６】一方、ステップＳ１でリアルタイム系のイ
ンターバルでないと判断したときのステップＳ５におい
て、優先制御回路４０は、非リアルタイム系のインター
バルのスタックがあるかを判断する。換言すると、優先
制御回路４０は、フラグメモリ４０ａに待機フラグが立
っているかを判断して、待機フラグが立っているときは
ステップＳ７に進み、待機フラグが立っていないときは
ステップＳ６に進む。
ンターバルでないと判断したときのステップＳ５におい
て、優先制御回路４０は、非リアルタイム系のインター
バルのスタックがあるかを判断する。換言すると、優先
制御回路４０は、フラグメモリ４０ａに待機フラグが立
っているかを判断して、待機フラグが立っているときは
ステップＳ７に進み、待機フラグが立っていないときは
ステップＳ６に進む。
【００２７】ステップＳ６において、優先制御回路４０
は、非リアルタイム系のインターバルかを判断して、非
リアルタイム系のインターバルのときはステップＳ７に
進み、非リアルタイム系のインターバルでないときはス
テップＳ１に戻る。
は、非リアルタイム系のインターバルかを判断して、非
リアルタイム系のインターバルのときはステップＳ７に
進み、非リアルタイム系のインターバルでないときはス
テップＳ１に戻る。
【００２８】ステップＳ７において、優先制御回路４０
は、非リアルタイム系のＡＴＭセルを１つ出力して、ス
テップＳ１に戻る。
は、非リアルタイム系のＡＴＭセルを１つ出力して、ス
テップＳ１に戻る。
【００２９】このように、リアルタイム系のヘッダ付加
回路３４，トラフィックシェーパー回路３５等と非リア
ルタイム系のヘッダ付加回路３８，トラフィックシェー
パー回路３９等とは、それぞれ物理的に独立したハード
ウェアであって、優先制御回路４０は、かかる独立した
ハードウェアからのＡＴＭセルの出力間隔を示すインタ
ーバルをみることによって、リアルタイム系，非リアル
タイム系のいずれのＡＴＭセルを出力するかを制御する
ことができる。
回路３４，トラフィックシェーパー回路３５等と非リア
ルタイム系のヘッダ付加回路３８，トラフィックシェー
パー回路３９等とは、それぞれ物理的に独立したハード
ウェアであって、優先制御回路４０は、かかる独立した
ハードウェアからのＡＴＭセルの出力間隔を示すインタ
ーバルをみることによって、リアルタイム系，非リアル
タイム系のいずれのＡＴＭセルを出力するかを制御する
ことができる。
【００３０】以上のように、本発明に係る通信装置は、
１セル毎に、リアルタイム系のＡＴＭセルがあるときは
当該ＡＴＭセルを出力し、リアルタイム系のＡＴＭがな
いときは非リアルタイム系のＡＴＭセルを出力すること
よって、図４に示すように、リアルタイム系のＡＴＭセ
ルにジッタを生じさせることなくそのリアルタイム性を
担保することができる。換言すると、非リアルタイム系
のＡＴＭセルが連続して出力している最中であっても、
リアルタイム系のＡＴＭセルがあるときには、図４に示
すように、当該ＡＴＭセルを出力してジッタが生じるの
を防止することができる。
１セル毎に、リアルタイム系のＡＴＭセルがあるときは
当該ＡＴＭセルを出力し、リアルタイム系のＡＴＭがな
いときは非リアルタイム系のＡＴＭセルを出力すること
よって、図４に示すように、リアルタイム系のＡＴＭセ
ルにジッタを生じさせることなくそのリアルタイム性を
担保することができる。換言すると、非リアルタイム系
のＡＴＭセルが連続して出力している最中であっても、
リアルタイム系のＡＴＭセルがあるときには、図４に示
すように、当該ＡＴＭセルを出力してジッタが生じるの
を防止することができる。
【００３１】なお、本発明は、上述の実施の形態に限定
されるものではなく、特許請求の範囲に記載された技術
的思想の範囲を逸脱しないものであれば、種々の設計上
の変更をすることができるのは勿論である。
されるものではなく、特許請求の範囲に記載された技術
的思想の範囲を逸脱しないものであれば、種々の設計上
の変更をすることができるのは勿論である。
【００３２】例えばリアルタイム系及び非リアルタイム
系のＡＴＭの出力ポートをそれぞれ複数設けることも可
能である。この場合、リアルタイム系でのＡＴＭセルの
出力の優先度、及び非リアルタイム系でのＡＴＭセルの
出力の優先度を設定しておけばよい。
系のＡＴＭの出力ポートをそれぞれ複数設けることも可
能である。この場合、リアルタイム系でのＡＴＭセルの
出力の優先度、及び非リアルタイム系でのＡＴＭセルの
出力の優先度を設定しておけばよい。
【００３３】また、本実施の形態ではリアルタイム系か
非リアルタイム系であるかの判断を１セル毎に行ってい
たが、数セル毎に行ってもよい。
非リアルタイム系であるかの判断を１セル毎に行ってい
たが、数セル毎に行ってもよい。
【００３４】
【発明の効果】以上詳細に説明したように、本発明に係
る通信装置によれば、同期セルを優先して出力するよう
に選択手段を制御することにより、同期セルにジッタが
生じることなく送信することができ、かつ、この同期セ
ルのデータのリアルタイム性を保証することができる。
る通信装置によれば、同期セルを優先して出力するよう
に選択手段を制御することにより、同期セルにジッタが
生じることなく送信することができ、かつ、この同期セ
ルのデータのリアルタイム性を保証することができる。
【図面の簡単な説明】
【図１】本発明を適用したＡＴＭ端末装置の概略的な構
成を示すブロック図である。
成を示すブロック図である。
【図２】ＳＡＲ回路の具体的な構成を示すブロック図で
ある。
ある。
【図３】上記ＳＡＲ回路の動作を説明するフローチャー
トである。
トである。
【図４】上記ＳＡＲ回路が同期系及び非同期系のセルを
出力するときのタイミングチャートである。
出力するときのタイミングチャートである。
【図５】従来のＡＴＭ端末装置の構成を示すブロック図
である。
である。
【図６】従来のＡＴＭ端末装置のＳＡＲ回路から同期系
及び非同期系のセルを出力するときのタイミングチャー
トである。
及び非同期系のセルを出力するときのタイミングチャー
トである。
３３，３７ セル化回路 ４０ 優先制御回路、４０ａ
フラグメモリ、４１アービター回路
フラグメモリ、４１アービター回路
Claims (4)
- 【請求項１】 同期セルを生成する第１のセル生成手段
と、 非同期セルを生成する第２のセル生成手段と、 上記同期セル又は上記非同期セルを選択して出力する選
択手段と、 上記同期セルを優先して出力するように上記選択手段を
制御する制御手段とを備える通信装置。 - 【請求項２】 非同期セルの出力を待機していることを
示す待機フラグを記憶する記憶手段を備え、 上記制御手段は、上記同期セルと上記非同期セルの出力
タイミングが同じのときは、上記非同期セルの出力を待
機して上記非同期セルの出力を待機していることを示す
待機フラグを上記記憶手段に記憶させ、上記同期セルを
優先して出力するように上記選択手段を制御することを
特徴とする請求項１記載の通信装置。 - 【請求項３】 上記制御手段は、上記同期セルを出力す
るタイミングでないときは、上記記憶手段に待機フラグ
が記憶されているかを判断して、待機フラグが記憶され
ているときにはこの待機フラグが示す非同期セルを出力
するように上記選択手段を制御することを特徴とする請
求項２記載の通信装置。 - 【請求項４】 上記制御手段は、上記同期セルを出力す
るタイミングでなく上記記憶手段に待機フラグが記憶さ
れていないときに、非同期セルを出力するように選択手
段を制御することを特徴とする請求項３記載の通信装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12592997A JPH10322343A (ja) | 1997-05-15 | 1997-05-15 | 通信装置 |
| US09/076,027 US6549537B2 (en) | 1997-05-15 | 1998-05-11 | Communication system and method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12592997A JPH10322343A (ja) | 1997-05-15 | 1997-05-15 | 通信装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10322343A true JPH10322343A (ja) | 1998-12-04 |
Family
ID=14922458
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12592997A Pending JPH10322343A (ja) | 1997-05-15 | 1997-05-15 | 通信装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6549537B2 (ja) |
| JP (1) | JPH10322343A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7889647B2 (en) | 2004-03-16 | 2011-02-15 | Canon Kabushiki Kaisha | Switching apparatus for switching real-time packet in real time and packet switching method |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6941504B2 (en) * | 2001-11-15 | 2005-09-06 | International Business Machines Corporation | Method and apparatus for test case evaluation using a cyclic redundancy checker |
| DE10309615A1 (de) * | 2003-03-05 | 2004-09-23 | Siemens Ag | Dynamische Verarbeitung von Datenverarbeitungsaufträgen |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3882148T2 (de) * | 1988-12-24 | 1994-02-03 | Alcatel Nv | Vermittlungskommunikationssystem. |
| JP2878805B2 (ja) * | 1990-08-20 | 1999-04-05 | 株式会社東芝 | Ａｔｍ交換機 |
| US5392280A (en) * | 1994-04-07 | 1995-02-21 | Mitsubishi Electric Research Laboratories, Inc. | Data transmission system and scheduling protocol for connection-oriented packet or cell switching networks |
| US5570355A (en) * | 1994-11-17 | 1996-10-29 | Lucent Technologies Inc. | Method and apparatus enabling synchronous transfer mode and packet mode access for multiple services on a broadband communication network |
| US5768273A (en) * | 1995-04-05 | 1998-06-16 | International Business Machines Corporation | Method and apparatus for priority level queueing in processing ATM cell header and payload |
-
1997
- 1997-05-15 JP JP12592997A patent/JPH10322343A/ja active Pending
-
1998
- 1998-05-11 US US09/076,027 patent/US6549537B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7889647B2 (en) | 2004-03-16 | 2011-02-15 | Canon Kabushiki Kaisha | Switching apparatus for switching real-time packet in real time and packet switching method |
Also Published As
| Publication number | Publication date |
|---|---|
| US20020057695A1 (en) | 2002-05-16 |
| US6549537B2 (en) | 2003-04-15 |
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| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040816 |
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