JPH1032261A - 半導体集積回路の設計方法 - Google Patents
半導体集積回路の設計方法Info
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- JPH1032261A JPH1032261A JP8205444A JP20544496A JPH1032261A JP H1032261 A JPH1032261 A JP H1032261A JP 8205444 A JP8205444 A JP 8205444A JP 20544496 A JP20544496 A JP 20544496A JP H1032261 A JPH1032261 A JP H1032261A
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- channel
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Abstract
(57)【要約】
【課題】 自動レイアウトによる配線を行った後、配線
結果を維持したまま、セルの駆動力を調整できるように
する。 【解決手段】 出力ドライバ部を構成するｎチャネルト
ランジスタとｐチャネルトランジスタを形成するｐ拡散
領域５Ａ、ｎ拡散領域６Ａを、他の回路部を構成する領
域の上下位置に、それぞれゲート７Ａ、７Ｂが横方向と
なるよう配置する。
結果を維持したまま、セルの駆動力を調整できるように
する。 【解決手段】 出力ドライバ部を構成するｎチャネルト
ランジスタとｐチャネルトランジスタを形成するｐ拡散
領域５Ａ、ｎ拡散領域６Ａを、他の回路部を構成する領
域の上下位置に、それぞれゲート７Ａ、７Ｂが横方向と
なるよう配置する。
Description
【０００１】
【発明の属する技術分野】本発明は、セルを設計する半
導体集積回路の設計方法に係り、特に一旦レイアウトし
たセルの配線結果を変更せずに、ドライバ部のセルの駆
動力を調整可能として、配線遅延を含む遅延時間を最適
化し高速動作させ得るようにした設計方法に関するもの
である。
導体集積回路の設計方法に係り、特に一旦レイアウトし
たセルの配線結果を変更せずに、ドライバ部のセルの駆
動力を調整可能として、配線遅延を含む遅延時間を最適
化し高速動作させ得るようにした設計方法に関するもの
である。
【０００２】
【従来の技術】ＬＳＩの微細化により、デバイスの高性
能化が進んでいるが、一方で、回路全体の遅延時間に対
する配線遅延時間の占める割合が増大している。ＬＳＩ
の設計を行う場合には、セルライブラリと呼ばれる設計
に利用できるセルの集合を予め用意する。これらは、
０．８μｍルール、０．５μｍルールといったプロセス
技術に対応して用意することが多く、このライブラリを
利用してＬＳＩの多くの品種が設計される。ライブラリ
はセル毎に論理機能、遅延データ、パタンがまとめら
れ、利用者が参照できるように用意される。
能化が進んでいるが、一方で、回路全体の遅延時間に対
する配線遅延時間の占める割合が増大している。ＬＳＩ
の設計を行う場合には、セルライブラリと呼ばれる設計
に利用できるセルの集合を予め用意する。これらは、
０．８μｍルール、０．５μｍルールといったプロセス
技術に対応して用意することが多く、このライブラリを
利用してＬＳＩの多くの品種が設計される。ライブラリ
はセル毎に論理機能、遅延データ、パタンがまとめら
れ、利用者が参照できるように用意される。
【０００３】ライブラリ内には、論理機能は同一である
が、駆動力の異なるセルも用意される。例えば、同じ論
理ゲートでも、長い配線の場合や、多くファンアウトを
駆動しなければならない場合、セル内のトランジスタの
チャネル幅を大きくしたセルを使用する必要がある。
が、駆動力の異なるセルも用意される。例えば、同じ論
理ゲートでも、長い配線の場合や、多くファンアウトを
駆動しなければならない場合、セル内のトランジスタの
チャネル幅を大きくしたセルを使用する必要がある。
【０００４】図５に４入力Ａ１、Ａ２、Ａ３、Ａ４に対
して出力Ｙを出力するＣＭＯＳ構成の４入力ＮＯＲ回路
の論理図を示す。図５における３１、３２はＮＯＲゲー
ト、３３はＮＡＮＤゲート、３４は出力ドライバとして
のインバータである。図６にその具体的な回路図を示
す。ＭＰ１〜ＭＰ７はｐチャネルトランジスタ、ＭＮ１
〜ＭＮ７はｎチャネルトランジスタである。
して出力Ｙを出力するＣＭＯＳ構成の４入力ＮＯＲ回路
の論理図を示す。図５における３１、３２はＮＯＲゲー
ト、３３はＮＡＮＤゲート、３４は出力ドライバとして
のインバータである。図６にその具体的な回路図を示
す。ＭＰ１〜ＭＰ７はｐチャネルトランジスタ、ＭＮ１
〜ＭＮ７はｎチャネルトランジスタである。
【０００５】図７は図５、６に示した回路のレイアウト
のパタンを示す図である。４１はメタル１層による電源
配線、４２はメタル１層によるグランド配線、４３はｎ
ウエル、４４はｐウエル、４５はｐチャネルトランジス
タのソースやドイレンが形成されるｐ拡散領域、４６は
ｎチャネルトランジスタのソースやドレインが形成され
るｎ拡散領域、４７はポリシリコンによるゲート、４８
はコントタクトホール又はスルホールである。なお、図
７においてクロスしている配線はメタル１層とポリシリ
コンである。
のパタンを示す図である。４１はメタル１層による電源
配線、４２はメタル１層によるグランド配線、４３はｎ
ウエル、４４はｐウエル、４５はｐチャネルトランジス
タのソースやドイレンが形成されるｐ拡散領域、４６は
ｎチャネルトランジスタのソースやドレインが形成され
るｎ拡散領域、４７はポリシリコンによるゲート、４８
はコントタクトホール又はスルホールである。なお、図
７においてクロスしている配線はメタル１層とポリシリ
コンである。
【０００６】このレイアウト方式は、「T.Uehara and W.
M.vanCleemput:"Optimal layout ofCMOS functionl arr
ays,"IEEE Trans. Comput.,vol.C-30,pp.305-312,May 1
981.」 で提案されたものであり、共通の入力接点に接続
されるｐチャネルトランジスタとｎチャネルトランジス
タをペアとして、ポリシリコンゲート４７が垂直方向
（図７において縦方向）となるよう、且つできるだけソ
ース、ドレインの拡散領域を隣接して共有化できるよう
に配置し、セルの横幅（図７における左右方向の幅）を
最小化したものである。このレイアウト方式は従来から
広く採用されてきた。
M.vanCleemput:"Optimal layout ofCMOS functionl arr
ays,"IEEE Trans. Comput.,vol.C-30,pp.305-312,May 1
981.」 で提案されたものであり、共通の入力接点に接続
されるｐチャネルトランジスタとｎチャネルトランジス
タをペアとして、ポリシリコンゲート４７が垂直方向
（図７において縦方向）となるよう、且つできるだけソ
ース、ドレインの拡散領域を隣接して共有化できるよう
に配置し、セルの横幅（図７における左右方向の幅）を
最小化したものである。このレイアウト方式は従来から
広く採用されてきた。
【０００７】このようにレイアウトされたセルのトラン
ジスタのチャネル幅は、平均的な配線長を前提にした駆
動力から決められている。また、特に大きな駆動力を必
要とする箇所に使用できるように、ある種のセルについ
ては、チャネル幅を大きくしたセルも用意する。
ジスタのチャネル幅は、平均的な配線長を前提にした駆
動力から決められている。また、特に大きな駆動力を必
要とする箇所に使用できるように、ある種のセルについ
ては、チャネル幅を大きくしたセルも用意する。
【０００８】従来のＬＳＩの設計において、ネットリス
ト中の各セルについて、セルライブラリのどのセルを使
用するかは、予め設計者が決める。セルがドライブする
ネットのファンアウト数、予想される配線長を考慮し
て、駆動力を大きくする必要があると判断したセルにつ
いては、予め駆動力の大きいセルに置き換えておく。こ
のように作成したネットリストを使って、自動配置・配
線を行いＬＳＩのレイアウトを生成する。自動レイアウ
ト後、配線長が制限内に収められないと言うことがあり
得る。
ト中の各セルについて、セルライブラリのどのセルを使
用するかは、予め設計者が決める。セルがドライブする
ネットのファンアウト数、予想される配線長を考慮し
て、駆動力を大きくする必要があると判断したセルにつ
いては、予め駆動力の大きいセルに置き換えておく。こ
のように作成したネットリストを使って、自動配置・配
線を行いＬＳＩのレイアウトを生成する。自動レイアウ
ト後、配線長が制限内に収められないと言うことがあり
得る。
【０００９】自動レイアウト後、得られた配線長を使っ
て遅延時間を評価した結果、駆動力を大きくする必要の
あるセルが存在した場合を考察する。この場合、要求さ
れる遅延時間を実現できるセルをセルライブラリ内から
見つけ、このセルで置換して再び自動レイアウトを行う
というアプローチをとることもできる。しかし、同じ論
理機能であっても、駆動力の大きいセルは一般にサイズ
が大きいので、置換セルの配置される位置が元のセル位
置からずれるため、配線を変えずにセルだけを置き換え
ることはできない。
て遅延時間を評価した結果、駆動力を大きくする必要の
あるセルが存在した場合を考察する。この場合、要求さ
れる遅延時間を実現できるセルをセルライブラリ内から
見つけ、このセルで置換して再び自動レイアウトを行う
というアプローチをとることもできる。しかし、同じ論
理機能であっても、駆動力の大きいセルは一般にサイズ
が大きいので、置換セルの配置される位置が元のセル位
置からずれるため、配線を変えずにセルだけを置き換え
ることはできない。
【００１０】
【発明が解決しようとする課題】このように、レイアウ
ト後の配線を維持したまま、あるセルを駆動力の異なっ
た別のセルで置換することはできない。そのため、配線
結果に基づき、遅延時間を評価してその結果から必要な
セルの置換を行い、この置換を行った新しいネットリス
トを使って再びレイアウトを行うという過程を、遅延時
間の制約が満足されるまで繰り返す必要がある。しか
し、このような繰り返しで解が得られるという保証はな
く、また、この繰り返し自体極めて多くの設計時間を必
要とする。
ト後の配線を維持したまま、あるセルを駆動力の異なっ
た別のセルで置換することはできない。そのため、配線
結果に基づき、遅延時間を評価してその結果から必要な
セルの置換を行い、この置換を行った新しいネットリス
トを使って再びレイアウトを行うという過程を、遅延時
間の制約が満足されるまで繰り返す必要がある。しか
し、このような繰り返しで解が得られるという保証はな
く、また、この繰り返し自体極めて多くの設計時間を必
要とする。
【００１１】一方、逆に遅延時間の制約に対して余裕が
あり、あるセルの駆動力を減少させても遅延時間の制約
を満足できる場合もあり得る。このような場合は、駆動
力の小さいセルに置き換えて消費電力の削減を行うこと
も可能である。以上のように、ＬＳＩの高性能化と低消
費電力化への大きな要請から、ＬＳＩのセルの駆動力の
調整により、遅延時間を調整する必要が大きくなってい
る。
あり、あるセルの駆動力を減少させても遅延時間の制約
を満足できる場合もあり得る。このような場合は、駆動
力の小さいセルに置き換えて消費電力の削減を行うこと
も可能である。以上のように、ＬＳＩの高性能化と低消
費電力化への大きな要請から、ＬＳＩのセルの駆動力の
調整により、遅延時間を調整する必要が大きくなってい
る。
【００１２】本発明は上記した点に鑑みてなされたもの
で、その目的は、配置・配線を行った後、配線結果を維
持したまま、セルの駆動力を調整できるようにした半導
体集積回路の設計方法を提供することにある。
で、その目的は、配置・配線を行った後、配線結果を維
持したまま、セルの駆動力を調整できるようにした半導
体集積回路の設計方法を提供することにある。
【００１３】
【課題を解決するための手段】第１の発明は、ＣＭＯＳ
により構成される半導体集積回路の設計方法において、
セル内の出力ドライバ部を除く他の回路部を構成する複
数のトランジスタは、ゲートを縦方向にかつ並列に配置
してソース、ドレインに対応する拡散領域を共有させ、
前記出力ドライバ部を構成するｎチャネルトランジスタ
とｐチャネルトランジスタは、前記他の回路部の上下位
置に、それぞれゲートが横方向となるよう配置するよう
構成した。
により構成される半導体集積回路の設計方法において、
セル内の出力ドライバ部を除く他の回路部を構成する複
数のトランジスタは、ゲートを縦方向にかつ並列に配置
してソース、ドレインに対応する拡散領域を共有させ、
前記出力ドライバ部を構成するｎチャネルトランジスタ
とｐチャネルトランジスタは、前記他の回路部の上下位
置に、それぞれゲートが横方向となるよう配置するよう
構成した。
【００１４】第２の発明は、第１の発明において、前記
出力ドライバ部を構成するｎチャネルトランジスタとｐ
チャネルトランジスタは、横方向の予め設定した最小値
と最大値との間でそのチャネル幅を調整するようにし
た。
出力ドライバ部を構成するｎチャネルトランジスタとｐ
チャネルトランジスタは、横方向の予め設定した最小値
と最大値との間でそのチャネル幅を調整するようにし
た。
【００１５】
【発明の実施の形態】本発明では、例えば前述した図５
に示したセル内の回路を、セルの出力ドライバとなる出
力ドライバ部Ａとそれ以外の回路部Ｂとに分ける。回路
部Ｂについては、従来のレイアウト方式に従って、ソー
ス、ドレインの拡散領域をできる限り共有化して隣接配
置しレイアウトする。また、この回路部Ｂのチャネル幅
は充分小さくし、その面積を小さくする。一方、出力ド
ライバ部Ａのｐチャネルトランジスタはセルの上部（回
路部Ｂの上側）に配置し、ｎチャネルトランジスタはセ
ルの下部（回路部Ｂの下側）に配置し、しかも回路部Ｂ
のトランジスタに対して９０度回転した形で配置する。
したがって、この出力ドライバ部Ａのトランジスタのゲ
ートは水平（横方向）に配置され、横幅の大きなセルの
場合には、大きなチャネル幅を設定することが可能とな
る。
に示したセル内の回路を、セルの出力ドライバとなる出
力ドライバ部Ａとそれ以外の回路部Ｂとに分ける。回路
部Ｂについては、従来のレイアウト方式に従って、ソー
ス、ドレインの拡散領域をできる限り共有化して隣接配
置しレイアウトする。また、この回路部Ｂのチャネル幅
は充分小さくし、その面積を小さくする。一方、出力ド
ライバ部Ａのｐチャネルトランジスタはセルの上部（回
路部Ｂの上側）に配置し、ｎチャネルトランジスタはセ
ルの下部（回路部Ｂの下側）に配置し、しかも回路部Ｂ
のトランジスタに対して９０度回転した形で配置する。
したがって、この出力ドライバ部Ａのトランジスタのゲ
ートは水平（横方向）に配置され、横幅の大きなセルの
場合には、大きなチャネル幅を設定することが可能とな
る。
【００１６】このような構成においては、セルの回路部
Ｂのチャネル幅を一定としても、出力ドライバ部Ａのト
ランジスタのチャネル幅は変更可能である。よって、そ
の出力ドライバ部Ａのチャネル幅を変更・調整して、セ
ルの駆動力を調整できる。したがって、出力ドライバ部
Ａの拡散パタン以外は予めレイアウトしたパタンをその
まま使用し、出力ドライバ部Ａの拡散パタンに対応する
矩形パタンのみを変更して駆動力の異なるセルのパタン
を得ることができる。
Ｂのチャネル幅を一定としても、出力ドライバ部Ａのト
ランジスタのチャネル幅は変更可能である。よって、そ
の出力ドライバ部Ａのチャネル幅を変更・調整して、セ
ルの駆動力を調整できる。したがって、出力ドライバ部
Ａの拡散パタン以外は予めレイアウトしたパタンをその
まま使用し、出力ドライバ部Ａの拡散パタンに対応する
矩形パタンのみを変更して駆動力の異なるセルのパタン
を得ることができる。
【００１７】以下、詳しく説明する。図１は本発明の１
つの実施の形態のセルのレイアウトのパタンを示す図で
ある。１はメタル１層の電源配線、２はメタル１層のグ
ランド配線であり、各々セルの上辺（図１の上部）、下
辺（図１の下部）に水平方向（図１の横方向）に配置さ
れている。このセル高さ（図１における上下方向の高
さ）は予め決められた値に統一され、電源配線位置、グ
ランド配線位置も統一されているので、このセルは水平
方向に他のセルと隣接配置された場合、電源配線１、グ
ランド配線２は自動的に他のセルと接続される。３はｎ
ウエル、４はｐウエル、５Ａ、５Ｂはｐチャネルトラン
ジスタのソース、ドレインが形成されるｐ拡散領域、６
Ａ、６Ｂはｎチャネルトランジスタのソース、ドレイン
が形成されるｎ拡散領域、７はポリシリコンのゲート、
８はコンタクトホール又はスルホールである。
つの実施の形態のセルのレイアウトのパタンを示す図で
ある。１はメタル１層の電源配線、２はメタル１層のグ
ランド配線であり、各々セルの上辺（図１の上部）、下
辺（図１の下部）に水平方向（図１の横方向）に配置さ
れている。このセル高さ（図１における上下方向の高
さ）は予め決められた値に統一され、電源配線位置、グ
ランド配線位置も統一されているので、このセルは水平
方向に他のセルと隣接配置された場合、電源配線１、グ
ランド配線２は自動的に他のセルと接続される。３はｎ
ウエル、４はｐウエル、５Ａ、５Ｂはｐチャネルトラン
ジスタのソース、ドレインが形成されるｐ拡散領域、６
Ａ、６Ｂはｎチャネルトランジスタのソース、ドレイン
が形成されるｎ拡散領域、７はポリシリコンのゲート、
８はコンタクトホール又はスルホールである。
【００１８】図２は図５で説明したＮＯＲ回路と同じ回
路であるが、インバータ３４の部分を出力ドライバ部Ａ
とし、ＮＯＲゲート３１、３２、ＮＡＮＤゲート３３の
部分を他の回路部Ｂとしたものである。出力ドライバ部
ＡのｐチャネルトランジスタＭＰ７は図１においてｐ拡
散領域５Ａに形成し、ｎチャネルトランジスタＭＮ７は
ｎ拡散領域６Ａに形成し、他のｐチャネルトランジスタ
はｐ拡散領域５Ｂに形成し、他のｎチャネルトランジス
タはｎ拡散領域６Ｂに形成する。すなわち、インバータ
３４のｐチャネルトランジスタＭＰ７はセルの上部に、
またｎチャネルトランジスタＭＮ７はセルの下部に、そ
れぞれ他のトランジスタとは各々９０度回転した形で配
置され、そのトランジスタＭＰ７、ＭＮ７のゲート７
Ａ、７Ｂは水平方向に配置されている。
路であるが、インバータ３４の部分を出力ドライバ部Ａ
とし、ＮＯＲゲート３１、３２、ＮＡＮＤゲート３３の
部分を他の回路部Ｂとしたものである。出力ドライバ部
ＡのｐチャネルトランジスタＭＰ７は図１においてｐ拡
散領域５Ａに形成し、ｎチャネルトランジスタＭＮ７は
ｎ拡散領域６Ａに形成し、他のｐチャネルトランジスタ
はｐ拡散領域５Ｂに形成し、他のｎチャネルトランジス
タはｎ拡散領域６Ｂに形成する。すなわち、インバータ
３４のｐチャネルトランジスタＭＰ７はセルの上部に、
またｎチャネルトランジスタＭＮ７はセルの下部に、そ
れぞれ他のトランジスタとは各々９０度回転した形で配
置され、そのトランジスタＭＰ７、ＭＮ７のゲート７
Ａ、７Ｂは水平方向に配置されている。
【００１９】図１において、ｐ拡散領域５Ａにおいて水
平方向に配置されたインバータ３４のｐチャネルトラン
ジスタＭＰ７のチャネル幅は、セルの横幅の範囲内で、
ある決められた下限値Ｗ(p)minと上限値Ｗ(p)maxの間で
変化可能であり、またｎ拡散領域６Ａにおいて水平方向
に配置されたｎチャネルトランジスタＭＮ７のチャネル
幅も、ある決められた下限値Ｗ(n)minと上限値Ｗ(n)max
の間で変化可能である。符号８Ａ、８Ｂで示すドイレン
のコンタクトホールは、拡散領域５Ａ、６Ａの右側（図
１において）に寄せて配置される。これら拡散領域５
Ａ、６Ａを示す矩形のパタンは、右辺を固定とし、左辺
を、Ｗ(p)minとＷ(p)maxの間、Ｗ(n)minとＷ(n)maxの間
で調整可能である。
平方向に配置されたインバータ３４のｐチャネルトラン
ジスタＭＰ７のチャネル幅は、セルの横幅の範囲内で、
ある決められた下限値Ｗ(p)minと上限値Ｗ(p)maxの間で
変化可能であり、またｎ拡散領域６Ａにおいて水平方向
に配置されたｎチャネルトランジスタＭＮ７のチャネル
幅も、ある決められた下限値Ｗ(n)minと上限値Ｗ(n)max
の間で変化可能である。符号８Ａ、８Ｂで示すドイレン
のコンタクトホールは、拡散領域５Ａ、６Ａの右側（図
１において）に寄せて配置される。これら拡散領域５
Ａ、６Ａを示す矩形のパタンは、右辺を固定とし、左辺
を、Ｗ(p)minとＷ(p)maxの間、Ｗ(n)minとＷ(n)maxの間
で調整可能である。
【００２０】図３は図１に示したレイアウト方法により
作成するドライバセル１１とそれにより駆動されるロー
ドセル１２をセル間配線１３で接続した回路において、
遅延時間の調整を説明するための図である。ドライバセ
ル１１は出力ドライバ部Ａとそれ以外の回路部Ｂの２段
から構成される。ここでは、出力ドライバ部Ａ（インバ
ータ３４）のｐチャネルトランジスタのチャネル幅を下
限値Ｗ (p)minと上限値Ｗ(p)maxの間で、またｎチャネル
トランジスタのチャネル幅を下限値Ｗ(n)minと上限値Ｗ
(n)maxの間で、各々自由に調整できる。なお、出力ドラ
イバ部Ａ以外の回路部Ｂについては、そのＭＯＳトラン
ジスタのチャネル幅は充分小さい。
作成するドライバセル１１とそれにより駆動されるロー
ドセル１２をセル間配線１３で接続した回路において、
遅延時間の調整を説明するための図である。ドライバセ
ル１１は出力ドライバ部Ａとそれ以外の回路部Ｂの２段
から構成される。ここでは、出力ドライバ部Ａ（インバ
ータ３４）のｐチャネルトランジスタのチャネル幅を下
限値Ｗ (p)minと上限値Ｗ(p)maxの間で、またｎチャネル
トランジスタのチャネル幅を下限値Ｗ(n)minと上限値Ｗ
(n)maxの間で、各々自由に調整できる。なお、出力ドラ
イバ部Ａ以外の回路部Ｂについては、そのＭＯＳトラン
ジスタのチャネル幅は充分小さい。
【００２１】図４は、図３における回路部Ｂの入力部か
ら出力ドライバ部Ａの入力部までの遅延時間Ｔ１、出力
ドライバ部Ａからロードセル１２の入力部までの遅延時
間Ｔ２、ドライバセル１１の入力側からロードセル１２
の入力側までの遅延時間Ｔ３について、出力ドライバ部
Ａのトランジスタのチャネル幅との関係を示したもので
ある。図４の横軸のサイジング比は、そのトランジスタ
のチャネル幅Ｗの元の値Ｗinitに対する調整チャネル幅
Ｗの比Ｗ／Ｗinitを表わすものである。また、簡単のた
め、ｐチャネルトランジスタ、ｎチャネルトランジスタ
のサイズ比は同じとした。
ら出力ドライバ部Ａの入力部までの遅延時間Ｔ１、出力
ドライバ部Ａからロードセル１２の入力部までの遅延時
間Ｔ２、ドライバセル１１の入力側からロードセル１２
の入力側までの遅延時間Ｔ３について、出力ドライバ部
Ａのトランジスタのチャネル幅との関係を示したもので
ある。図４の横軸のサイジング比は、そのトランジスタ
のチャネル幅Ｗの元の値Ｗinitに対する調整チャネル幅
Ｗの比Ｗ／Ｗinitを表わすものである。また、簡単のた
め、ｐチャネルトランジスタ、ｎチャネルトランジスタ
のサイズ比は同じとした。
【００２２】遅延時間Ｔ１は、出力ドライバ部Ａのトラ
ンジスタのチャネル幅に比例して大きくなる。遅延時間
Ｔ２はそのチャネル幅に反比例して小さくなる。後者は
チャネル幅が大きくなると駆動力が大きくなるためであ
る。この両遅延時間Ｔ１、Ｔ２を加えたドライバセル１
１の入力側からロードセル１２の入力側までの遅延時間
Ｔ３は、図４に示すように変化する。ドライバセル１１
の出力ドライバ部Ａのインバータ３４のトランジスタの
サイジング比のみを０．２５から１．５程度まで変化さ
せると、遅延時間を３０％程度変化できることが分か
る。
ンジスタのチャネル幅に比例して大きくなる。遅延時間
Ｔ２はそのチャネル幅に反比例して小さくなる。後者は
チャネル幅が大きくなると駆動力が大きくなるためであ
る。この両遅延時間Ｔ１、Ｔ２を加えたドライバセル１
１の入力側からロードセル１２の入力側までの遅延時間
Ｔ３は、図４に示すように変化する。ドライバセル１１
の出力ドライバ部Ａのインバータ３４のトランジスタの
サイジング比のみを０．２５から１．５程度まで変化さ
せると、遅延時間を３０％程度変化できることが分か
る。
【００２３】
【発明の効果】以上から本発明によれば、セル内の出力
ドライバ部を構成するｎチャネルトランジスタとｐチャ
ネルトランジスタを、他の回路部の上下位置に、それぞ
れゲートが横方向となるよう配置するので、それらのト
ランジスタのチャネル幅をセルの幅方向において大きく
調整できる余裕を充分もたせることができる。このた
め、自動レイアウトの配置・配線の後であっても、その
ｐチャネルトランジスタ、ｎチャネルトランジスタのチ
ャネル幅のみを変化・調整することができる。この変化
範囲はほぼセル幅近くになる。このように、セルの駆動
力を変化・調整させることができるので、次段への遅延
時間を調整することができる。すなわち、自動レイアウ
トによる配線結果を維持したまま、セル内の特定のパタ
ンの変更のみで遅延時間を最適化することが可能とな
る。
ドライバ部を構成するｎチャネルトランジスタとｐチャ
ネルトランジスタを、他の回路部の上下位置に、それぞ
れゲートが横方向となるよう配置するので、それらのト
ランジスタのチャネル幅をセルの幅方向において大きく
調整できる余裕を充分もたせることができる。このた
め、自動レイアウトの配置・配線の後であっても、その
ｐチャネルトランジスタ、ｎチャネルトランジスタのチ
ャネル幅のみを変化・調整することができる。この変化
範囲はほぼセル幅近くになる。このように、セルの駆動
力を変化・調整させることができるので、次段への遅延
時間を調整することができる。すなわち、自動レイアウ
トによる配線結果を維持したまま、セル内の特定のパタ
ンの変更のみで遅延時間を最適化することが可能とな
る。
【図１】 本発明の１つの実施の形態の４入力ＮＯＲ回
路のレイアウトを示すパタン図である。
路のレイアウトを示すパタン図である。
【図２】 同４入力ＮＯＲ回路の概略レイアウトを示す
説明図である。
説明図である。
【図３】 同４入力ＮＯＲ回路の遅延時間を説明するた
めの図である。
めの図である。
【図４】 同４入力ＮＯＲ回路のトランジスタのサイジ
ング比に対する遅延時間の特性図である。
ング比に対する遅延時間の特性図である。
【図５】 ４入力ＮＯＲ回路の論理回路図である。
【図６】 同４入力ＮＯＲ回路の具体的な回路図であ
る。
る。
【図７】 同４入力ＮＯＲ回路の従来のレイアウト方式
にるレイアウトを示すパタン図である。
にるレイアウトを示すパタン図である。
１：電源配線、２：グランド配線、３：ｎウエル、４：
ｐウエル、５Ａ、５Ｂ：ｐ拡散領域、６Ａ、６Ｂ：ｎ拡
散領域、７、７Ａ、７Ｂ：ポリシリコンゲート、８、８
Ａ、８Ｂ：コンタクトホール又はスルホール、１１：ド
ライバセル、１２：ロードセル、１３：セル間配線、３
１、３２：ＮＯＲゲート、３３：ＮＡＮＤゲート、３
４：インバータ（出力ドライバ部）、４１：電源配線、
４２：グランド配線、４３：ｎウエル、４４：ｐウエ
ル、４５：ｐ拡散領域、４６：ｎ拡散領域、４７：ポリ
シリコンゲート、４８：コンタクトホール又はスルホー
ル。
ｐウエル、５Ａ、５Ｂ：ｐ拡散領域、６Ａ、６Ｂ：ｎ拡
散領域、７、７Ａ、７Ｂ：ポリシリコンゲート、８、８
Ａ、８Ｂ：コンタクトホール又はスルホール、１１：ド
ライバセル、１２：ロードセル、１３：セル間配線、３
１、３２：ＮＯＲゲート、３３：ＮＡＮＤゲート、３
４：インバータ（出力ドライバ部）、４１：電源配線、
４２：グランド配線、４３：ｎウエル、４４：ｐウエ
ル、４５：ｐ拡散領域、４６：ｎ拡散領域、４７：ポリ
シリコンゲート、４８：コンタクトホール又はスルホー
ル。
Claims (2)
- 【請求項１】ＣＭＯＳにより構成される半導体集積回路
の設計方法において、 セル内の出力ドライバ部を除く他の回路部を構成する複
数のトランジスタは、ゲートを縦方向にかつ並列に配置
してソース、ドレインに対応する拡散領域を共有させ、 前記出力ドライバ部を構成するｎチャネルトランジスタ
とｐチャネルトランジスタは、前記他の回路部の上下位
置に、それぞれゲートが横方向となるよう配置すること
を特徴とする半導体集積回路の設計方法。 - 【請求項２】前記出力ドライバ部を構成するｎチャネル
トランジスタとｐチャネルトランジスタは、横方向の予
め設定した最小値と最大値との間でそのチャネル幅を調
整することを特徴とする請求項１に記載の設計方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8205444A JPH1032261A (ja) | 1996-07-17 | 1996-07-17 | 半導体集積回路の設計方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8205444A JPH1032261A (ja) | 1996-07-17 | 1996-07-17 | 半導体集積回路の設計方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1032261A true JPH1032261A (ja) | 1998-02-03 |
Family
ID=16506989
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8205444A Withdrawn JPH1032261A (ja) | 1996-07-17 | 1996-07-17 | 半導体集積回路の設計方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1032261A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015201139A (ja) * | 2014-04-10 | 2015-11-12 | 富士通株式会社 | 設計支援装置、設計支援方法、及び設計支援プログラム |
-
1996
- 1996-07-17 JP JP8205444A patent/JPH1032261A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015201139A (ja) * | 2014-04-10 | 2015-11-12 | 富士通株式会社 | 設計支援装置、設計支援方法、及び設計支援プログラム |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20031007 |