JPH10322706A - 動きベクトル検出装置 - Google Patents

Abstract

(57)【要約】 【課題】 符号化ブロックの画素数を多くしても、１つ
の画素値を同時に多くの回路へ出力する方法をとらずに
差分絶対値和を演算し、誤差なく高精度で、集積回路の
配置を容易化した動きベクトル検出回路を提供する。 【解決手段】 入力ポート１からの画素値は注目ブロッ
クの画素値を保持するＲＡレジスタ２と探索範囲の画素
値を保持するＲＢレジスタ３に入力され、ＲＡレジスタ
２に検出期間中保持続ける注目ブロックの画素値とＲＢ
レジスタ３に順次入力され保持される探索範囲の画素値
の差分の絶対値を演算器４で計算し、その出力を加算器
５で累積加算し、累積加算の中間結果を各ＲＣレジスタ
６に保持する。遅延素子８により、演算タイミングに合
わせ中間結果を遅延させ、全累積加算値を最小値検出回
路９に入力し注目ブロックに対し最小値を示す候補ブロ
ックを求め、動きベクトルを検出する。また、回路構成
を変え、フィールド／フレーム毎にも検出できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、動画像の符号化に
関し、より詳細には、動き補償予測を用いた符号化方式
において求められる動きベクトルの検出回路に関する。

【０００２】

【従来の技術】近年、動画像の高能率符号化方式とし
て、動き補償予測を用いた符号化方式が多く用いられ
る。動き補償予測方式は、動画像シーケンスの各画像を
符号化ブロックに分割し、符号化ブロック毎に用意する
参照画像の中から最も相関性の高いブロックへの変位を
表す動きベクトルを検出し、その動きベクトルを用いて
予測ブロックを求め、画像間に含まれる時間冗長性を低
減させる符号化方式である。

【０００３】動きべクトルの検出方式としては、ブロッ
クマッチング法が知られている。以下、ブロックマッチ
ング法について説明する。ブロックマッチング法では、
動きべクトル探索領域内にある予測ブロック候補を取り
出し、ブロック候補と符号化ブロックとの間の誤差量を
計算する。そして、誤差量が最小となる候補を予測ブロ
ックとし、予測ブロック位置の符号化ブロック位置から
の相対的なズレ量を動きべクトルとする。ここで、前記
誤差量を下記式（１）で表されるＤ、すなわち符号化ブ
ロック内の画素と探索領域内の画素の間の差分絶対値和
（以下、「ＡＥ」と呼ぶ）とすると、誤差量Ｄを最小と
する（ｉ，ｊ）が動きベクトルとなる。ただし、式
（１）においては、符号化ブロックのサイズをＭ×Ｎ，
探索領域を水平垂直方向に各々［−Ｋ：Ｋ−１］，［−
Ｌ：Ｌ−１］としている。また、Ｔは符号化ブロックの
画素、Ｒは探索領域内の画素を表している。

【０００４】

【数１】

【０００５】上記、ブロックマッチング法により動きベ
クトルを検出する従来の動きベクトル検出回路として、
特開平７−１８４２１０号公報に示されるものがある。
以下に従来の動きベクトル検出回路について説明する。
図３７は、従来の動きベクトル検出回路のブロック図で
ある。ここでは、説明の簡単化のため、ブロックサイズ
を２×２、探索範囲を４×４としている。図３７におい
て、１０１は注目ブロック内の画素を保持するＡレジス
タ、１０２は２つの値の差分の絶対値を計算する２項演
算器、１０３はＡレジスタ１０１並びに２項演算器１０
２からなるプロセッサ（１）〜プロセッサ（４）であ
る。１０４は注目ブロック内画素値を入力するＳポー
ト、１０５は注目ブロック内画素値を入力し、その入力
した画素値を１０３のプロセッサ（１）〜プロセッサ
（４）のそれぞれのＡレジスタ１０１に出力する注目ブ
ロック内画素値入力回路、１０６，１０７は探索範囲内
の画素値を入力するＲＡポート及びＲＢポート、１０８
は探索範囲内の画素値を入力し、その入力した画素値を
１０３のプロセッサ（１）〜プロセッサ（４）の２項演
算器１０２に出力する探索範囲内画素値入力回路、１０
９は加算器（１）〜加算器（４）ならびにＢレジスタ１
１０からなる累積加算回路、１１２は最小値検出回路で
ある。注目ブロック内画素値入力回路１０５の内部構成
は、２０１のゲート（１）〜ゲート（４）、ゲート
（１）〜ゲート（４）２０１を制御する制御信号Ｇ
（１）〜Ｇ（４）、２０２の制御信号Ｇ（１）〜Ｇ
（４）のパターンが記憶されているＲＯＭ，２０３のカ
ウンタで構成される。探索範囲内画素値入力回路１０８
の内部構成は、３０１のセレクタ（１）〜セレクタ
（４）、セレクタ（１）〜セレクタ（４）３０１を制御
する制御信号Ｆ（１）〜Ｆ（４）、制御信号Ｆ（１）〜
Ｆ（４）のパターンが記憶されている３０２のＲＯＭ，
３０３のカウンタで構成される。

【０００６】以上のように構成された従来の動きベクト
ル検出回路の動作について、図３８に示すような４×４
の探索範囲内の画素値Ｒ（ｉ，ｊ）（同図（Ｂ）参照）
及び２×２の注目のブロック内の画素値Ｓ（ｘ，ｙ）
（同図（Ａ）参照）を用いて説明する。注目ブロック内
素入力回路１０５には、２×２の注目ブロック内の画素
値Ｓ（ｘ，ｙ）が、図３７のＳポート１０４から、図３
８の矢印の示す順番、すなわちＳ（１，１），Ｓ（１，
２），Ｓ（２，１），Ｓ（２，２）の順に入力され、制
御信号Ｇ（１）〜Ｇ（４）によって制御されるゲート
（１）〜ゲート（４）２０１によって選択され、プロセ
ッサ（１）１０３のＡレジスタ１０１にはＳ（１，１）
プロセッサ（２）のＡレジスタにはにはＳ（１，２）、
プロセッサ（３）のＡレジスタにはＳ（２，１）、プロ
セッサ（４）のＡレジスタにはＳ（２，２）の注目ブロ
ック内画素値が保持される。

【０００７】探索範囲内画素入力回路１０８には、４×
４の探索範囲内の画素値Ｒ（ｉ，ｊ）が、図３７のＲＡ
ポート１０６から図３８のバンドＡの各画素値が、同図
の矢印の示す順番、すなわちＲ（１，１），Ｒ（１，
２），Ｒ（２，１），Ｒ（２，２），…，Ｒ（４，
１），Ｒ（４，２）の順に入力され、図３７のＲＢポー
ト１０７から図３８のバンドＢの各画素値が、同図の矢
印の示す順番、すなわちＲ（１，３），Ｒ（１，４），
Ｒ（２，３），Ｒ（２，４），…，Ｒ（４，３），Ｒ
（４，４）の順に入力される。ここでバンドＢの入力は
バンドＡの入力開始から２サイクル遅れて開始される。
探索範囲内画素入力回路１０８は図３７に示すように、
３０１の各セレクタ（１）〜セレクタ（４）は、カウン
タ３０３とＲＯＭ３０２より入力される制御信号Ｆ
（１）〜Ｆ（４）のレベルが、ＬＯＷならばＲＡポート
１０６から入力した画素値を、ＨＩならばＲＢポート１
０７から入力した画素値を選択し、１０３のプロセッサ
（１）〜プロセッサ（４）の２項演算器１０２に出力す
る。図３９に各制御信号と各２項演算器１０２への入力
を示す。これにより、図３８に示す候補ブロック１につ
いては、図３９から、第１サイクルにプロセッサ（１）
の２項演算器１０２にＲ（１，１）が、第２サイクルに
プロセッサ（２）の２項演算器１０２にＲ（１，２）
が、第３サイクルにプロセッサ（３）の２項演算器１０
２にＲ（２，１）が、第４サイクルにプロセッサ（４）
の２項演算器１０２にＲ（２，２）が、というように、
プロセッサ（１）〜プロセッサ（４）の２項演算器１０
２に１サイクルおきに、そのプロセッサのＡレジスタ１
０１に保持された注目ブロック内の画素値と、候補ブロ
ック１内で同じ位置にある画素値が入力される。

【０００８】また、プロセッサ（１）１０３に入力され
る各候補ブロックの画素値に着目すると、図３９から、
第１サイクルからは、候補ブロック１に関して、第２サ
イクルからは、候補ブロック２に関して、第３サイクル
からは、候補ブロック３に関して、…と、１サイクルお
きに次の候補ブロックに関しての画素値が入力される。
同様に、プロセッサ（２）〜プロセッサ（４）の２項演
算器１０２にも、１サイクルおきに次の候補ブロックに
関しての画素値が順次入力される。図３７のプロセッサ
（１）〜プロセッサ（４）１０３では、２項演算器１０
２がＡレジスタ１０１に保持した注目ブロック内の画素
値Ｓ（ｘ，ｙ）と、入力した探索範囲内の画素値Ｒ
（ｉ，ｊ）との差分の絶対値 ｜Ｓ（ｘ，ｙ）−Ｒ（ｉ，ｊ）｜ を計算し、その計算結果を、累積加算回路１１１内の加
算器（１）〜加算器（４）１０９に出力する。累積加算
回路１１１では、各加算器１０９は２項演算器１０２の
出力と左側の加算器の出力とを加算し、結果をＢレジス
タ１１０に格納する構成となっている。例えば図３８の
候補ブロック１についてみれば、まずプロセッサ（１）
で ｜Ｓ（１，１）−Ｒ（１，１）｜ が計算され、結果は加算器（１）を介してＢレジスタ
（１）に格納される。次にプロセッサ（２）で ｜Ｓ（１，２）−Ｒ（１，２）｜ が計算され、これとＢレジスタ（１）にある先の ｜Ｓ（１，１）−Ｒ（１，１）｜ が加算器（２）で加算され、 ｜Ｓ（１，１）−Ｒ（１，１）｜＋｜Ｓ（１，２）−Ｒ
（１，２）｜ がＢレジスタ（２）に格納される。以下同様にして最終
的にＢレジスタ（４）には、 ｜Ｓ（１，１）−Ｒ（１，１）｜＋｜Ｓ（１，２）−Ｒ
（１，２）｜＋｜Ｓ（２，１）−Ｒ（２，１）｜＋｜Ｓ
（２，２）−Ｒ（２，２）｜ すなわち候補ブロック１に対するＡＥ（式（１）参照）
が格納されることになる。以上がパイプライン的に動作
した結果として、候補ブロック２，３，…についても順
次計算され、Ｂレジスタ（４）を経て最小値検出回路に
順に供給されることになる。最小値検出回路１１２は、
累積加算回路１１１から順次出力される各候補ブロック
に対するＡＥの中から最小の値を持つものを検出し、対
応する候補ブロックの偏位を動きべクトル値として出力
する。

【０００９】

【発明が解決しようとする課題】上記の従来の動きベク
トル検出回路は、注目ブロックの大きさをＭ×Ｎとした
時、ポートＳから入力される注目ブロック内画素値およ
びＲＡポートとＲＢポートから入力される候補ブロック
内画素値が、それぞれＭ×Ｎ個のゲート（１）〜ゲート
（Ｍ×Ｎ）およびセレクタ（１）〜セレクタ（Ｍ×Ｎ）
へ同時に出力されることになるが、ＭおよびＮの数値が
大きくなると１つの入力画素値を非常に多くの回路に同
時に出力しなければならないため出力負荷の増大と信号
遅延をまねき、集積回路で実現する際には、配線が困難
であったり、集積回路内の配置を適切に行わなければタ
イミングにスキューが生じたりする問題を有していた。

【００１０】本発明は上記した従来技術における問題点
に鑑みてなされたもので、符号化ブロックの画素数を多
くしても、１つの画素値を同時に多くの回路へ出力する
という方法をとらないようにして差分絶対値和の演算処
理を行い、この演算処理において誤差を生じさせず、検
出精度を上げるとともに、集積回路の配置を容易化した
動きベクトル検出回路を提供することをその解決すべき
課題とする。

【００１１】

【課題を解決するための手段】本発明におけるは、符号
化（注目）ブロックのブロックサイズをＭ×Ｎとし、ブ
ロックマッチング法によって参照画像上で全探索を行
い、動きベクトルを検出する回路であって、探索範囲内
の画素値を入力するポートを１つにして、探索範囲内の
画素値を保持するレジスタをプロセッサ一定数毎に設
け、注目ブロックの画素値を保持するレジスタおよび上
記探索範囲内の画素値を保持するレジスタを各々カスケ
ード接続し、上記注目ブロックの画素値を保持するレジ
スタの出力と上記探索範囲内の画素値を保持するレジス
タの出力との差分の絶対値を計算するＭ×Ｎの演算ユニ
ットと、上記演算ユニットの計算結果を累積加算するた
めのカスケード接続された加算器と、上記累積加算の中
間結果を保持するレジスタと、上記累積加算の中間結果
を保持するレジスタをプロセッサの演算タイミングに合
わせるために遅延させる遅延遅延手段と、上記累積加算
器の結果の中から最小値を検出する最小値検出回路を設
けたものである。

【００１２】請求項１の発明は、画像におけるＭ×Ｎ個
の画素からなるブロックを符号化ブロックとし、該符号
化ブロックに対する候補ブロックを参照画像上の探索範
囲においてブロックマッチング法により探索し、得られ
る最適なマッチングを示す候補ブロックの位置にもとづ
き、動きベクトルを検出する動きベクトル検出装置であ
って、前記符号化ブロック内のＭ×Ｎ個の画素値及び前
記探索範囲内の画素値を入力する入力部と、該入力部か
ら入力された符号化ブロック内の各画素値を画素毎に保
持するカスケード接続されたＭ×Ｎ個の第１のレジスタ
と、前記入力部から入力された前記探索範囲内の各画素
値を画素毎に保持するカスケード接続された第２のレジ
スタと、前記第１のレジスタの出力と前記第２のレジス
タの出力との差分の絶対値計算を該第１のレジスタの各
出力毎に行うＭ×Ｎ個の演算器と、それぞれがカスケー
ド接続され累積加算を行うＭ×Ｎ個の加算器と、前記加
算器で行った累積加算結果を該加算器毎に保持する第３
のレジスタと、前記加算器において前記演算器の出力と
前記第３のレジスタの出力を所定の動作タイミングで加
算を行うように前記第３のレジスタの出力を所定サイク
ルの動作タイミング期間遅延させるための（Ｍ−１）個
または（Ｎ−１）個の遅延手段と、前記探索範囲の各候
補ブロックに対する前記Ｍ×Ｎ個の加算器の少くとも一
部の累積加算結果の中から最小値を示す候補ブロックを
検出する最小値検出回路を備えるようにするものであ
る。

【００１３】請求項２の発明は、請求項１において、そ
れぞれがカスケード接続された累積加算を行うＭ×Ｎ個
の前記加算器および該加算器で行った累積加算結果を該
加算器毎に保持する第３のレジスタについて、それぞれ
のＭ×（Ｎ／２）個を１組として全体を２つの組に分割
し、それぞれの組において累積加算を行い、得た累積加
算結果の中から最小値を示す候補ブロックをそれぞれ検
出する第１および第２の最小値検出回路を備えるように
するものである。

【００１４】請求項３の発明は、請求項１において、前
記第３のレジスタに保持される累積加算の中間結果を遅
延させるＭ×Ｎ個の第４のレジスタを該第３のレジスタ
それぞれに追加し、また前記遅延手段を（２×（Ｍ−
１））個に増やすとともに、カスケード接続された累積
加算を行う前記Ｍ×Ｎ個の加算器、累積加算結果を保持
する前記第３のレジスタ、前記第４のレジスタおよび前
記遅延手段について、（Ｍ／２）×Ｎ個の加算器と（Ｍ
／２）×Ｎ個の第３のレジスタと（Ｍ／２）×Ｎ個の第
４のレジスタと（Ｍ−１）個の遅延手段を１組として全
体を２つの組に分割し、それぞれの組について累積加算
を行い、得た累積加算結果の中から最小値を示す候補ブ
ロックをそれぞれ検出する第１および第２の最小値検出
回路を備えるようにするものである。

【００１５】請求項４の発明は、請求項２又は３におい
て、分割した前記２つの組のそれぞれが前記符号化ブロ
ックの奇数フィールド及び偶数フィールドに対応するよ
うにするものである。

【００１６】請求項５の発明は、請求項２ないし４いず
れか１において、いずれか１分割した前記２つの組につ
いて得た累積加算の合計を求めるさらなる加算器と、該
さらなる加算器の累積加算結果の中から最小値を示す候
補ブロックを検出する第３の最小値検出回路を備えるよ
うにするものである。

【００１７】

【発明の実施の形態】

（実施形態１）図１は、本発明による動きベクトル検出
装置の一実施形態を示す図である。図１において、１は
注目ブロック内の画素値及び探索範囲内の画素値両方を
入力するための入力ポートである。２は入力ポート１か
ら入力される注目ブロック内の画素値を保持するための
ＲＡレジスタであり、３は入力される探索範囲内の画素
値を保持するためのＲＢレジスタであり、４はＲＡレジ
スタ２に保持された注目ブロック内の画素値とＲＢレジ
スタ３に保持された探索範囲内の画素値の差分の絶対値
を計算するための｜Ａ−Ｂ｜演算器であり、５は｜Ａ−
Ｂ｜演算器４の出力を累積加算していくための加算器で
あり、６は加算器５で計算された累積加算の中間結果を
保持するためのＲＣレジスタである。７は上記ＲＡレジ
スタ２と｜Ａ−Ｂ｜演算器４と加算器５とＲＣレジスタ
６から構成されるプロセッシングエレメント（ＰＥ）で
ある。８は所定のＲＣレジスタ６に保持された累積加算
の中間結果を所定のＰＥ７での演算タイミングに合わせ
るために遅延させる遅延素子である。９は累積加算の結
果求められた注目ブロックと探索範囲内の各ブロックの
差分絶対値和（ＡＥ）から最小値を検出するための最小
値検出回路で、最小値が検出されたタイミングにもとづ
き最小値ブロックの注目ブロックに対する偏位を動きベ
クトルとして出力する。なお、図１において、Ｍは注目
ブロック水平方向の画素数に対応し、Ｎは注目ブロック
の垂直方向の画素数に対応し、ＰＥは、ＰＥ［１］，Ｐ
Ｅ［２］…，ＰＥ［Ｍ×Ｎ］からなるＭ×Ｎのエレメン
トを構成する。また、本実施形態では、入力ポート１は
１つであるが、注目ブロック内の画素値と探索範囲内の
画素値で別々の入力用ポートに分けても良い。

【００１８】以下、本実施形態の動作について説明をす
るが、説明を簡単にするため、図２の例、すなわち、注
目ブロックのサイズを４×４（図１（Ａ）参照）、動き
ベクトルの探索範囲を水平方向、垂直方向とも［−２：
１］とした（図２（Ｂ）参照）場合について、注目ブロ
ック内の画素値Ｔ（ｍ，ｎ）と探索範囲内の画素値Ｒ
（ｉ，ｊ）を使って説明する。この場合、図１のＭ，Ｎ
はそれぞれ４となる。まず、入力端子１から図２に示す
順番（同図中（Ａ）の矢印の順）に注目ブロック内の画
素値が、Ｔ（０，０），Ｔ（０，１），Ｔ（０，２），
Ｔ（０，３），Ｔ（１，０），…，Ｔ（３，３）と入力
され、入力された注目ブロック内の画素値は、図３に示
すように、注目ブロック内の画素値を保持するためのＲ
Ａレジスタ２のＲＡ［１６］，ＲＡ［１５］，ＲＡ［１
４］，…，ＲＡ［２］，ＲＡ［１］に１サイクルおきに
転送されていき、入力開始後、１７サイクル目にはＲＡ
［１］，ＲＡ［２］，…，ＲＡ［１６］にそれぞれＴ
（０，０），Ｔ（０，１），…，Ｔ（３，３）が保持さ
れ、注目ブロック内の画素値の入力が完了する。ＲＡレ
ジスタ２に保持された注目ブロック内の画素値Ｔ（ｍ，
ｎ）は、演算器４へ出力される。この時、注目ブロック
内の各画素はそれぞれ各ＰＥに１画素ずつ配置されてい
ることになる。

【００１９】上記注目ブロック内の画素値の入力が完了
後、探索範囲内の画素値が、入力端子１から図２に示す
順番（同図中（Ａ）の矢印の順）で、Ｒ（−２，−
２），Ｒ（−２，−１），Ｒ（−２，０），…，Ｒ（−
２，４），Ｒ（−１，−２），…，Ｒ（４，４）と入力
され、図４に示すように、図１の探索範囲内の画素値を
保持するためのＲＢレジスタ３のＲＢ［４］，ＲＢ
［３］，ＲＢ［２］，ＲＢ［１］，に１サイクルおきに
転送されていく。各ＲＢレジスタ３の出力は、図１で横
に並んだＮ（＝４）個のＰＥ７の中の演算器４に入力さ
れる。上記ＲＡレジスタ２に保持された注目ブロックの
画素値Ｔ（ｍ，ｎ）と上記ＲＢレジスタ３に保持された
探索範囲内の画素値Ｒ（ｉ，ｊ）を用いて式（１）の演
算が、Ｍ×Ｎ個（４×４＝１６個）のＰＥ７とＭ−１個
（３個）の遅延素子８で行われる。

【００２０】その過程を図５ないし図９に示す。なお、
図６ないし図９は、それぞれ図５中のＡ１，Ｂ１，Ｃ
１，Ｄ１に相当する部分図である。図５〜９を図２の探
索範囲内の候補ブロック１についての演算に注目して説
明する。入力端子１からの探索範囲内の画素値入力の開
始を１サイクル目とすると、５サイクル目に候補ブロッ
クの最初の画素値であるＲ（−２，−２）がＲＢ［１］
に保持される。６サイクル目では、上記５サイクル目で
ＲＢ［１］に保持された候補ブロック１の画素Ｒ（−
２，−２）とＲＡ［１］に保持された注目ブロックの画
素Ｔ（０，０）から両者の差分の絶対値 ｜Ｒ（−２，−２）−Ｔ（０，０）｜ がＰＥ［１］内の演算器４で計算され、その結果と０と
の加算がＰＥ［１］内の加算器５で行われ、その加算結
果 ｜Ｒ（−２，−２）−Ｔ（０，０）｜ が累積加算の一時保持用レジスタＲＣ［１］に保持され
る。７サイクル目では、６サイクル目でＲＢ［１］に保
持された候補ブロック１の画素Ｒ（−２，−１）とＲＡ
［２］に保持された注目ブロックの画素値Ｔ（０，１）
から両者の差分の絶対値 ｜Ｒ（−２，−１）−Ｔ（０，１）｜ がＰＥ［２］内の演算器４で計算され、その結果とＲＣ
［１］との加算がＰＥ［２］内の加算器５で行われ、そ
の加算結果 |Ｒ（−２，−２）−Ｔ（０，０）|＋｜Ｒ（−２，−
１）−Ｔ（０，１）| が累積加算の一時保持用レジスタＲＣ［２］に保持され
る。８サイクル目では、ＰＥ［３］で上記７サイクル目
と同様の処理が行われ、ＲＣ［３］には、 ｜Ｒ（−２，−２）−Ｔ（０，０）｜＋｜Ｒ（−２，−
１）−Ｔ（０，１）｜＋｜Ｒ（−２，−０）−Ｔ（０，
２）｜ が保持される。９サイクル目では、ＰＥ［４］で上記７
サイクル目と同様の処理が行われ、ＲＣ［４］には、 Ｒ（−２，−２）−Ｔ（０，０）｜＋｜Ｒ（−２，−
１）−Ｔ（０，１）|＋｜Ｒ（−２，−０）−Ｔ（０，
２）｜＋｜Ｒ（−２，−１）−Ｔ（０，３）｜ が保持される。１０サイクル目および１１サイクル目で
は探索範囲内の画素値を保持しているレジスタＲＢ
［１］に候補ブロック１以外の画素値が入っているの
で、遅延素子［１］を使って上記９サイクル目にＲＣ
［４］に保持された累積加算の中間結果を候補ブロック
１内の画素値が入力され次の演算ができるまで遅延させ
る。１２サイクル目では、ＲＢ［２］に候補ブロック１
の２列目の画素Ｒ（−１，−２）が保持されているの
で、ＰＥ［５］内でこのＲＢ［２］に保持されたＲ（−
１，−２）とＲＡ［５］に保持された注目ブロックの画
素値Ｔ（１，０）から差分の絶対値演算および遅延素子
［１］の出力との累積加算演算が行われ、ＲＣ［５］に
は、 |Ｒ(−２，−２)−Ｔ(０，０)|＋|Ｒ(−２，−１)−Ｔ
(０，１)|＋|Ｒ(−２，０)−Ｔ(０，２)|＋|Ｒ(−２，
１)−Ｔ(０，３)|＋|Ｒ(−１，−２)−Ｔ(１，０)| が保持される。以下、同様の処理を繰り返していくこと
により、２８サイクル目にＰＥ［１６］内のＲＣ［１
６］に、 ｜Ｒ（−２，−２）−Ｔ（０，０）｜＋｜Ｒ（−２，−
１）−Ｔ（０，１）｜＋｜Ｒ（−２，０）−Ｔ（０，
２）｜＋｜Ｒ（−２，１）−Ｔ（０，３）｜＋｜Ｒ（−
１，２）−Ｔ（１，０）｜＋｜Ｒ（−１，−１）−Ｔ
（１，１）｜＋｜Ｒ（−１，０）−Ｔ（１，２）｜＋｜
Ｒ（−１，１）−Ｔ（１，３）｜＋｜Ｒ（０，−２）−
Ｔ（２，０）｜＋｜Ｒ（０，−１）−Ｔ（２，１）｜Ｒ
（０，０）−Ｔ（２，２）｜＋｜Ｒ（０，１）−Ｔ
（２，３）｜＋｜Ｒ（１，２）−Ｔ（３，０）｜＋｜Ｒ
（１，−１）−Ｔ（３，１）｜＋｜Ｒ（１，０）−Ｔ
（３，２）｜＋｜Ｒ（１，１）−Ｔ（３，３）｜ が保持され、注目ブロックの画素と探索範囲内の候補ブ
ロック１との間の式（１）で表されるＡＥの値が求めら
れる。

【００２１】候補ブロック２についての処理は、上記候
補ブロック１についての処理より１サイクル遅れてパイ
プラインで行われるので、２９サイクル目に注目ブロッ
クの画素と探索範囲内の候補ブロック２との間のＡＥが
ＰＥ［１６］内のＲＣ［１６］に保持される。候補ブロ
ック３以降についても同様である。図１の最小値検出回
路９は、上記のように各画素値間の差分の絶対値と累積
加算値をＰＥ［１］からＰＥ［１６］で求め、注目ブロ
ックＴと候補ブロックＲとの間の候補ブロック毎のＡＥ
の値がＰＥ［１６］内のＲＣ［１６］から累積加算値と
して各サイクルで次々に入力され、それらの中で最小と
なるＡＥの値を検出する。同時に、このＡＥが最小値に
なる候補ブロックからこの候補ブロックと注目ブロック
の間の動きベクトルを検出する。なお、上記図１に示す
（実施形態１）において、ＭとＮ入れ換えると図１０に
示す入力順序で注目ブロックの画素および探索範囲内の
画素の入力を行っても、図２に示す入力順序の場合と同
様の処理により、動きベクトルを検出することができ
る。

【００２２】（実施形態２）図１１は、本発明による動
きベクトル検出装置の他の実施形態を示す図である。本
実施形態は、フレーム間の動きベクトルとフィールド間
の動きベクトルを同時に検出するものである。図１１に
おいて、Ｍは注目ブロックの水平方向の画素数に対応
し、Ｎは注目ブロック垂直方向の画素数に対応してい
る。また、垂直方向に処理を２組に分割し、各組毎に最
小値検出回路９として最小値検出回路［１］及び［２］
を設けるとともに、２組の累積加算結果を加算するため
の加算器１０を備え、この出力に対しても最小値検出回
路［３］を設ける。図１１中の番号については、図１中
の同じ要素については、同一番号を付している。

【００２３】以下、本実施形態の動作について説明をす
るが、説明を簡単にするため、図１０の例、すなわち、
注目ブロックのサイズを４×４（図１０（Ａ）参照）、
動きベクトルの探索範囲を水平方向垂直方向とも［−
２：１］とした（図１０（Ｂ）参照）場合について、注
目ブロック内の画素値Ｔ（ｍ，ｎ）と探索範囲内の画素
値Ｒ（ｉ，ｊ）を使って説明する。この場合に、上記
Ｍ，Ｎは、それぞれ４となる。入力端子１から図１０に
示す順番（同図中（Ａ）の矢印の順）に注目ブロック内
の画素値が入力され、入力された注目ブロック内の画素
値は、図１２に示すように注目ブロック内の画素値を保
持するためのＲＡレジスタ２へ転送されていく。図１２
の１７サイクル目で注目ブロック内のすべての画素が、
図１１の各ＰＥに１画素ずつ配置され、注目ブロックの
画素入力が完了する。

【００２４】上記注目ブロック内の画素の入力が完了
後、探索範囲内の画素値が、入力端子１から図１０に示
す順番で入力され、図１３に示すように、探索範囲内の
画素値を保持するためのＲＢレジスタ３へ転送されてい
く。各ＲＢレジスタ３の出力は、図１１で横に並んだＭ
個のＰＥ７の中の演算器４に入力される。上記ＲＡレジ
スタに保持された注目ブロックの画素値Ｔ（ｍ，ｎ）と
上記ＲＢレジスタに保持された探索範囲内の画素値Ｒ
（ｉ，ｊ）を用いて式（１）の演算が、Ｍ×Ｎ個（４×
４＝１６個）のＰＥ７とＮ−１個（３個）の遅延素子８
で行われる。上記ＰＥ７，遅延素子８は、図１１の１行
目と３行目のＰＥ（ＰＥ［１］〜ＰＥ［４］，ＰＥ
［９］〜ＰＥ［１２］）と遅延素子［１］，［３］から
構成される第１の演算系と、図１１の２行目と４行目の
ＰＥ（ＰＥ［５］〜ＰＥ［８］，ＰＥ［１３］〜ＰＥ
［１６］）と遅延素子［２］から構成される第２の演算
系に分けられる。ここで、第１の演算系は注目ブロック
の奇数行（第１フィールド）の画素に対するＡＥを求め
るものであり、第２の演算系は注目ブロックの偶数行
（第２フィールド）の画素に対するＡＥを求めるもので
ある。

【００２５】図１４ないし図１９に上記第１の演算系で
行われる演算の過程を示している。また、図２０ないし
図２５に上記第２の演算系で行われる演算の過程を示し
ている。なお、図１５ないし図１９は、それぞれ図１４
中のＡ２，Ｂ２，Ｄ２，Ｅ２，Ｆ２に相当する部分図で
あり、図２１ないし図２５は、図２０中のＡ３，Ｂ３，
Ｄ３，Ｅ３，Ｆ３に相当する部分図である。図１０
（Ｂ）に示す探索範囲内の候補ブロック１についての演
算に注目してみると、上記実施形態１の場合と同様に、
第１の演算系では、２１サイクル目にＰＥ［１２］内の
ＲＣ［１２］に、 ｜Ｒ（−２，−２）−Ｔ（０，０）｜＋｜Ｒ（−１，−
２）−Ｔ（１，０）｜＋｜Ｒ（０，−２）−Ｔ（２，
０）｜＋｜Ｒ（１，−２）−Ｔ（３，０）｜＋｜Ｒ（−
２，０）−Ｔ（０，２）｜＋｜Ｒ（−１，０）−Ｔ
（１，２）｜＋｜Ｒ（０，０）−Ｔ（２，２）｜＋｜Ｒ
（１，０）−Ｔ（３，２）｜ が保持され、これは注目ブロックと候補ブロック１の奇
数行（第１フィールド）に対するＡＥとなる。一方、上
記第２の演算系では、２７サイクル目にＰＥ［１６］内
のＲＣ［１６］に、 ｜Ｒ（−２，−１）−Ｔ（０，１）｜＋｜Ｒ（−１，−
１）−Ｔ（１，１）｜＋｜Ｒ（０，−１）−Ｔ（２，
１）｜＋｜Ｒ（１，−１）−Ｔ（３，１）｜＋｜Ｒ（−
２，１）−Ｔ（０，３）｜＋｜Ｒ（−１，１）−Ｔ
（１，３）｜＋｜Ｒ（０，１）−Ｔ（２，３）｜＋｜Ｒ
（１，１）−Ｔ（３，３）｜ が保持され、これは注目ブロックと候補ブロック１の偶
数行（第２フィールド）に対するＡＥとなる。これらの
演算結果は、注目ブロックと候補ブロック１のフィール
ド間ＡＥに対応する。

【００２６】上記第１の演算系では、２１サイクル目に
ＰＥ［１２］内のＲＣ［１２］に保持された注目ブロッ
クと候補ブロック１間の第１フィールドに対する演算結
果ＡＥは、上記第２の演算系で第２フィールドに対する
結果ＡＥが保持される２７サイクル目まで遅延素子
［３］で遅延され、２８サイクル目に加算器１０で第１
の演算系の結果と第２の演算系の結果が加算され、 ｜Ｒ（−２，−２）−Ｔ（０，０）｜＋｜Ｒ（−１，−
２）−Ｔ（１，０）｜＋｜Ｒ（０，−２）−Ｔ（２，
０）｜＋｜Ｒ（１，−２）−Ｔ（３，０）｜＋｜Ｒ（−
２，−１）−Ｔ（０，１）｜＋｜Ｒ（−１，−１）−Ｔ
（１，１）｜＋｜Ｒ（０，−１）−Ｔ（２，１）｜＋｜
Ｒ（１，−１）−Ｔ（３，１）｜＋｜Ｒ（−２，０）−
Ｔ（０，２）｜＋｜Ｒ（−１，０）−Ｔ（１，２）｜＋
｜Ｒ（０，０）−Ｔ（２，２）｜＋｜Ｒ（１，０）−Ｔ
（３，２）｜＋｜Ｒ（−２，１）−Ｔ（０，３）｜＋｜
Ｒ（−１，１）−Ｔ（１，３）｜＋｜Ｒ（０，１）−Ｔ
（２，３）｜＋｜Ｒ（１，１）−Ｔ（３，３）｜ が求められる。この加算結果は、注目ブロックと候補ブ
ロック１の間のフレーム間ＡＥに対応する。そして、２
８サイクル目には、上記のようにして注目ブロックと候
補ブロック１間の２つのフィールドについてそれぞれが
得られるＡＥの値が最小値検出回路［１］と最小値検出
回路［２］にそれぞれ入力され、また、上記のようにし
て加算器１０から得られるフレーム間ＡＥの値が最小値
検出回路［３］に入力される。

【００２７】候補ブロック２についての処理は、上記候
補ブロック１についての処理より１サイクル遅れてパイ
プラインで行われるので、２９サイクル目に、注目ブロ
ックと候補ブロック２に対する２つのフィールド間ＡＥ
の値と１つのフレーム間ＡＥの値が、最小値検出回路
［１］〜［３］に前述と同様にして入力される。候補ブ
ロック３以降についても同様である。最小値検出回路
［１］では、上記のようにＰＥ［１］〜ＰＥ［４］とＰ
Ｅ［９］〜ＰＥ［１２］で求められた注目ブロックＴと
候補ブロックＲのそれぞれ奇数行（第１フィールド）に
対するフィールド間ＡＥの値が各サイクルで次々に入力
され、それらの中で最小となるＡＥの値を検出する。同
時に、このＡＥが最小値になる候補ブロックＲから注目
ブロックＴと候補ブロックＲの間の第１フィールド間動
きベクトルを検出する。最小値検出回路［２］では、上
記のようにＰＥ［５］〜ＰＥ［８］とＰＥ［１３］〜Ｐ
Ｅ［１６］で求められた注目ブロックＴと候補ブロック
Ｒのそれぞれ偶数行（第２フィールド）に対するフィー
ルド間ＡＥの値が各サイクルで次々に入力され、それら
の中で最小となるＡＥの値を検出する。同時に、このＡ
Ｅが最小値になる候補ブロックＲから注目ブロックＴと
この候補ブロックＲの間の第２フィールド間動きベクト
ルを検出する。最小値検出回路［３］では、上記のよう
にＰＥ［１］〜ＰＥ［６］と加算器１０で求められた注
目ブロックＴと候補ブロックＲとの間のフレーム間ＡＥ
の値が各サイクルで次々に入力されそれらの中で最小と
なるＡＥの値を検出する。同時に、このＡＥが最小値に
なる候補ブロックＲからその候補ブロックＲと注目ブロ
ックＴ両者の間の第２フィールド間動きベクトルを検出
する。

【００２８】（実施形態３）図２６は、本発明による動
きベクトル検出装置の他の実施形態を示す図である。本
実施形態は、フレーム間の動きベクトルとフィールド間
の動きベクトルを同時に検出する上記（実施形態２）と
異なる他の実施形態である。図２６において、１１は累
積加算の中間結果を遅延させるためのＲＤレジスタであ
る。遅延素子８は２系統の処理に対応してＡ，Ｂ遅延素
子としているが、図２６中の番号については、図１およ
び図１１中の同じ要素については同一番号を付してい
る。以下、本実施形態の動作について説明するが、説明
を簡単にするため、図２の例、すなわち、注目ブロック
のサイズを４×４（図２（Ａ）参照）、動きベクトルの
探索範囲を水平方向垂直方向とも［−２：１］とした
（図２（Ｂ）参照）場合について、注目ブロック内の画
素値Ｔ（ｍ，ｎ）と探索範囲内の画素値Ｒ（ｉ，ｊ）を
使って説明する。この場合に、図２６のＭ，Ｎはそれぞ
れ４となる。

【００２９】入力端子からは、（実施形態１）の場合と
同様に、図２に示す順（同図中（Ａ）の矢印の順）に注
目ブロック内の画素値は図３に示すタイミングでＲＡレ
ジスタ２へ、探索範囲内の画素値は図４に示すタイミン
グでＲＢレジスタ３へ転送されていく。各ＲＢレジスタ
３の出力は、図２６で横に並んだＮ個（＝４個）のＰＥ
７の中の演算器４に入力される。上記ＲＡレジスタに保
持された注目ブロックの画素値Ｔ（ｍ，ｎ）と上記ＲＢ
レジスタに保持された探索範囲内のＲ（ｉ，ｊ）を用い
て式１の演算が、Ｍ×Ｎ個（４×４＝１６個）のＰＥ
７、Ｍ−１個（３個）のＡ遅延素子８およびＭ−１個
（３個）Ｂ遅延素子８、Ｍ×Ｎ個（４×４＝１６個）の
ＲＤレジスタ１１で行われる。上記ＰＥ７、ＡおよびＢ
遅延素子８、ＲＤレジスタ１１は、ＰＥ［２ｐ−１］
（ｐ＝１，２，…，８）、Ａ遅延素子［１］〜［３］、
ＲＤ［２ｐ］（ｐ＝１，２，…，８）から構成される第
１の演算系と、ＰＥ［２ｐ］（ｐ＝１，２，…，８）、
Ｂ遅延素子［１］〜［３］、ＲＤ［２ｐ−１］（ｐ＝
１，２，…，８）から構成される第２の演算系に分けら
れる。ここで、第１の演算系は注目ブロックの奇数行
（第１フィールド）の画素に対するＡＥを求めるもので
あり、第２の演算系は注目ブロック偶数行（第２フィー
ルド）の画素に対するＡＥを求めるものである。

【００３０】図２７ないし図３３に上記第１の演算系及
び上記第２の演算系で行われる演算の過程を示してい
る。なお、図２６ないし図３３は、それぞれ図２７中の
Ａ４，Ｂ４，Ｃ４，Ｄ４，Ｅ４，Ｆ４に相当する部分図
である。図２示す探索範囲内の候補ブロック１について
の演算に注目してみると、図２７ないし図３３に示すよ
うに、演算が進められ、上記第１の演算系では、２６サ
イクル目にＰＥ［１５］内のＲＣ［１５］に、 ｜Ｒ（−２，−２）−Ｔ（０，０）｜＋｜Ｒ（−２，
０）−Ｔ（０，２）｜＋｜Ｒ（−１，−２）−Ｔ（１，
０）｜＋｜Ｒ（−１，０）−Ｔ（１，２）｜＋｜Ｒ
（０，−２）−Ｔ（２，０）｜＋｜Ｒ（０，０）−Ｔ
（２，２）｜＋｜Ｒ（１，−２）−Ｔ（３，０）｜＋｜
Ｒ（１，０）−Ｔ（３，２） が保持され、これは注目ブロックと候補ブロック１の奇
数行（第１フィールド）に対するＡＥとなる。一方、上
記第２の演算系では、２７サイクル目にＰＥ［１６］内
のＲＣ［１６］に、 ｜Ｒ（−２，−１）−Ｔ（０，１）｜＋｜Ｒ（−２，
１）−Ｔ（０，３）｜＋｜Ｒ（−１，−１）−Ｔ（１，
１）｜＋｜Ｒ（−１，１）−Ｔ（１，３）｜＋｜Ｒ
（０，−１）−Ｔ（２，１）｜＋｜Ｒ（０，１）−Ｔ
（２，３）｜＋｜Ｒ（１，−１）−Ｔ（３，１）｜＋｜
Ｒ（１，１）−Ｔ（３，３）｜ が保持され、これは注目ブロックと候補ブロック１の偶
数行（第２フィールド）に対するＡＥとなる。これらの
演算結果は、注目ブロックと候補ブロックの間のフィー
ルド間ＡＥに対応する。

【００３１】上記第１の演算系で、２６サイクル目にＰ
Ｅ［１５］内のＲＣ［１５］に保持された注目ブロック
と候補ブロック１間の第１フィールドに対する演算結果
ＡＥは、レジスタＲＤ［１６］によって、上記第２の演
算系で、第２フィールドに対する演算結果ＡＥが保持さ
れる２７サイクル目に遅延され、２８サイクル目に加算
器１０で第１の演算系の結果と第２の演算の結果が加算
され、 ｜Ｒ（−２，−２）−Ｔ（０，０）｜＋｜Ｒ（−２，−
１）−Ｔ（０，１）｜＋｜Ｒ（−２，０）−Ｔ（０，
２）｜＋｜Ｒ（−２，１）−Ｔ（０，３）｜＋｜Ｒ（−
１，−２）−Ｔ（１，０）｜＋｜Ｒ（−１，−１）−Ｔ
（１，１）｜＋｜Ｒ（−１，０）−Ｔ（１，２）｜＋｜
Ｒ（−１，１）−Ｔ（１，３）｜＋｜Ｒ（０，−２）−
Ｔ（２，０）｜＋｜Ｒ（０，−１）−Ｔ（２，１）｜＋
｜Ｒ（０，０）−Ｔ（２，２）｜＋｜Ｒ（０，１）−Ｔ
（２，３）｜＋｜Ｒ（１，−２）−Ｔ（３，０）｜＋｜
Ｒ（１，−１）−Ｔ（３，１）｜＋｜Ｒ（１，０）−Ｔ
（３，２）｜＋｜Ｒ（１，１）−Ｔ（３，３）｜ が求められる。この加算結果は、注目ブロックと候補ブ
ロック１の間のフレーム間ＡＥに対応する。そして、２
８サイクル目には、上記のようにして注目ブロックと候
補ブロック１間の２つのフィールドについてそれぞれ求
められるＡＥの値が最小値検出回路［１］と最小値検出
回路［２］にそれぞれ入力され、また、上記のようにし
て加算器１０から得られるフレーム間ＡＥの値が最小値
検出回路［３］に入力される。

【００３２】候補ブロック２についての処理は、上記候
補ブロック１についての処理より１サイクル遅れてパイ
プラインで行われるので２９サイクル目に、注目ブロッ
クと候補ブロック２間の２つのフィールド間ＡＥの値と
１つのフレーム間ＡＥの値が、最小値検出回路［１］〜
［３］に前述と同様にして入力される。候補ブロック３
以降についても同様である。最小値検出回路［１］で
は、上記のようにＰＥ［２ｐ−１］（ｐ＝１，２，…，
８）で求められた注目ブロックＴと候補ブロックＲのそ
れぞれ奇数行（第１フィールド）に対するフィールド間
ＡＥの値が各サイクルで次々に入力され、それらの中で
最小となるＡＥの値を検出する。同時に、このＡＥが最
小値になる候補ブロックＲから両者の間の第１フィール
ド間動きベクトルを検出する。最小値検出回路［２］で
は、上記のようにＰＥ［２ｐ］（ｐ＝１，２…，８）で
求められた注目ブロックＴと候補ブロックＲのそれぞれ
偶数行（第２フィールド）に対するフィールド間ＡＥの
値が各サイクルで次々に入力されそれらの中で最小とな
るＡＥの値を検出する。同時に、このＡＥが最小値にな
る候補ブロックＲから両者の間の第２フィールド間動き
ベクトルを検出する。最小値検出回路［３］では、上記
のようにＰＥ［１］〜ＰＥ［１６］で求められた注目ブ
ロックＴと候補ブロックＲ間のフレーム間ＡＥの値が各
サイクルで次々に入力され、それらの中で最小となるＡ
Ｅの値を検出する。同時に、このＡＥが最小値になる候
補ブロックＲから両者の間のフレーム間動きベクトルを
検出する。

【００３３】上記実施形態１ないし３の各々に適用し得
る変更例を以下に説明すると、それは、装置の各回路構
成において、一つのＲＢレジスタ３からの出力先が多い
場合には、探索範囲内の画素値を保持するＲＢレジスタ
３を２系列にしてもよく、そのためにＲＥレジスタ１２
（ＲＥ［１］〜ＲＥ［Ｎ］）を追加するという例であ
る。例えば、１行目のＰＥ７についてみると横に並んだ
ＰＥ７の左半分（１番上の列の場合、ＰＥ［１］〜ＰＥ
［Ｎ／２］）の中の演算器４にはＲＢ［１］から出力
し、横に並んだＰＥ７の右半分（１番上の列の場合、Ｐ
Ｅ［Ｎ／２＋１］〜ＰＥ［Ｎ］）の中の演算器４にはＲ
Ｅ［１］から出力するようにしてもよい。具体的には、
実施形態１の場合を例にすると、ブロック図は図３４の
様になる。ＲＢレジスタ３を３系列以上にする場合も同
様である。また、上記実施形態１ないし３の各々におい
て、注目ブロック内の画素値の入力順序と注目ブロック
内の画素値を保持するためのＲＡレジスタ２の接続順序
を逆にしてもよい。具体的には、実施形態１の場合を例
にすると、注目ブロック内の画素値の入力順を図３５に
示すように、Ｔ（３，３），Ｔ（３，２），Ｔ（３，
１），…，Ｔ（０，１），Ｔ（０，０）とし、図３６に
示すような回路構成にしてもよい。

【００３４】

【発明の効果】

請求項１に対応する効果：画素値の入力端子および探索
範囲内の画素値を保持するためのレジスタからの出力先
を減らすことが可能となり、出力負荷の増大と信号遅延
をまねくことはなく、スキューの少ない回路を実現で
き、集積回路を使って実現する際にも、特定の箇所に配
線が集中することを避けることができ、配線や配置の困
難さを減らすことができる。

【００３５】請求項２に対応する効果：請求項１の効果
に加え、画像を生成する方式に対応した回路構成をとる
ことができ、より精度の良い適切な動きベクトルの検出
ができる。また、２分割することにより出力負荷も減ら
すことが可能で、回路構成の設計をより容易にすること
ができる。

【００３６】請求項３に対応する効果：請求項１の効果
に加え、画像を生成する方式として請求項２とは異なる
方式に対応した回路構成をとることができ、より精度の
良い適切な動きベクトルの検出ができる。また、２分割
することにより出力負荷も減らすことが可能で、回路構
成の設計をより容易にすることができる。

【００３７】請求項４に対応する効果：請求項２及び３
の効果に加えて、奇数フィールド及び偶数フィールドに
対応した構成とすることにより、飛越し走査方式の画像
生成に適した動きベクトル検出回路が提供できる。

【００３８】請求項５に対応する効果：請求項２ないし
４の効果に加えて、さらに、フレーム全体に対する動き
ベクトルを検出することもできる。

【図面の簡単な説明】

【図１】本発明による動きベクトル検出装置の一実施形
態を示す図である。

【図２】図１に示す実施形態の回路構成によるブロック
マッチング動作における画素の並びと第１の入力順序を
説明するための図である。

【図３】図１及び図２に示す実施形態における注目画素
の各画素値の入力についてのタインミングチャートであ
る。

【図４】図１及び図２に示す実施形態における探索領域
内の各画素値の入力についてのタイミングチャートであ
る。

【図５】図１及び図２に示す実施形態におけるＲＢ及び
ＲＣレジスタ及び遅延素子のデータ内容を各ＰＥでの演
算タイミングに従って示し、演算プロセスを説明するた
めの図である。

【図６】図５中のＡ１部分を拡大して示す部分図であ
る。

【図７】図５中のＢ１部分を拡大して示す部分図であ
る。

【図８】図５中のＣ１部分を拡大して示す部分図であ
る。

【図９】図５中のＤ１部分を拡大して示す部分図であ
る。

【図１０】本発明の実施形態のブロックマッチング動作
における第２の入力順序を説明するための図である。

【図１１】本発明による動きベクトル検出装置の他の実
施形態を示す図である。

【図１２】図１１及び図１０に示す実施形態における注
目画素の各画素値の入力についてのタイミングチャート
である。

【図１３】図１１に示す実施形態で、図１０の入力順序
をとる場合における探索領域内の各画素値の入力につい
てのタイミングチャートである。

【図１４】図１１及び図１０に示す実施形態における各
ＰＥ内のＲＣレジスタ及び遅延素子のデータ内容を演算
タイミングに従って示し、演算プロセスを説明するため
の第１の図（図２０（第２の図）参照）である。

【図１５】図１４中のＡ２部分を拡大して示す部分図で
ある。

【図１６】図１４中のＢ２部分を拡大して示す部分図で
ある。

【図１７】図１４中のＤ２部分を拡大して示す部分図で
ある。

【図１８】図１４中のＥ２部分を拡大して示す部分図で
ある。

【図１９】図１４中のＦ２部分を拡大して示す部分図で
ある。

【図２０】図１１及び図１０に示す実施形態における各
ＰＥ内のＲＣレジスタ及び遅延素子のデータ内容を演算
タイミングに従って示し、演算プロセスを説明するため
の第２の図（図１４（第１の図）参照）である。

【図２１】図２０中のＡ３部分を拡大して示す部分図で
ある。

【図２２】図２０中のＢ３部分を拡大して示す部分図で
ある。

【図２３】図２０中のＤ３部分を拡大して示す部分図で
ある。

【図２４】図２０中のＥ３部分を拡大して示す部分図で
ある。

【図２５】図２０中のＦ３部分を拡大して示す部分図で
ある。

【図２６】本発明による動きベクトル検出装置の他の実
施形態を示す図である。

【図２７】図２６に示す実施形態における各ＰＥ内のＲ
Ｃレジスタ及び遅延素子のデータ内容を演算タイミング
に従って示し、演算プロセスを説明するための図であ
る。

【図２８】図２７中のＡ４部分を拡大して示す部分図で
ある。

【図２９】図２７中のＢ４部分を拡大して示す部分図で
ある。

【図３０】図２７中のＣ４部分を拡大して示す部分図で
ある。

【図３１】図２７中のＤ４部分を拡大して示す部分図で
ある。

【図３２】図２７中のＥ４部分を拡大して示す部分図で
ある。

【図３３】図２７中のＦ４部分を拡大して示す部分図で
ある。

【図３４】図１に示される実施形態において探索領域内
の画素値の入力を２系統にした場合のブロック図であ
る。

【図３５】図１に示される実施形態において注目ブロッ
クの画素値の入力順序を逆順にした場合を説明するため
の図である。

【図３６】図１に示される実施形態において注目ブロッ
クの画素値の入力順序を逆順にした場合の回路構成を示
すブロック図である。

【図３７】従来の動きベクトル検出装置の一例を示すブ
ロック図である。

【図３８】図３７に示される従来例においてブロックマ
ッチング動作を行う際の画素の並びと入力順序を説明す
るための図である。

【図３９】図３７に示される従来例のブロックマッチン
グ動作における探索領域内の画素の入力と演算タイミン
グを説明するための図である。

【符号の説明】

１…入力端子（画素値を入力するための入力端子）、２
…ＲＡレジスタ（注目ブロック内の画素値を保持するた
めのレジスタ）、３…ＲＢレジスタ（探索範囲内の画素
値を保持するためのレジスタ）、４…演算器（差分の絶
対値を計算するための演算器）、５，１０…加算器、６
…ＲＣレジスタ（中間結果を保持するためのレジス
タ）、７…プロセッシングエレメント（ＰＥ）、８…遅
延素子、９…最小値検出回路、１２…ＲＥレジスタ（探
索範囲内の画素値を２系列に保持するためのレジス
タ）、１０１…Ａレジスタ、１０２…２項演算器、１０
３…プロセッサ、１０４…Ｓポート、１０５…注目ブロ
ック内画素入力回路、１０６…ＲＡポート、１０７…Ｒ
Ｂポート、１０８…探索範囲内画素入力回路、１０９…
加算器、１１０…Ｂレジスタ、１１１…累積加算回路、
１１２…最小値検出回路、２０１…ゲート、３０１…セ
レクタ、３０２…ＲＯＭ、３０３…カウンタ。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 画像におけるＭ×Ｎ個の画素からなるブ
   ロックを符号化ブロックとし、該符号化ブロックに対す
   る候補ブロックを参照画像上の探索範囲においてブロッ
   クマッチング法により探索し、得られる最適なマッチン
   グを示す候補ブロックの位置にもとづき、動きベクトル
   を検出する動きベクトル検出装置であって、前記符号化
   ブロック内のＭ×Ｎ個の画素値及び前記探索範囲内の画
   素値を入力する入力部と、該入力部から入力された符号
   化ブロック内の各画素値を画素毎に保持するカスケード
   接続されたＭ×Ｎ個の第１のレジスタと、前記入力部か
   ら入力された前記探索範囲内の各画素値を画素毎に保持
   するカスケード接続された第２のレジスタと、前記第１
   のレジスタの出力と前記第２のレジスタの出力との差分
   の絶対値計算を該第１のレジスタの各出力毎に行うＭ×
   Ｎ個の演算器と、それぞれがカスケード接続され累積加
   算を行うＭ×Ｎ個の加算器と、前記加算器で行った累積
   加算結果を該加算器毎に保持する第３のレジスタと、前
   記加算器において前記演算器の出力と前記第３のレジス
   タの出力を所定の動作タイミングで加算を行うように前
   記第３のレジスタの出力を所定サイクルの動作タイミン
   グ期間遅延させるための（Ｍ−１）個または（Ｎ−１）
   個の遅延手段と、前記探索範囲の各候補ブロックに対す
   る前記Ｍ×Ｎ個の加算器の少くとも一部の累積加算結果
   の中から最小値を示す候補ブロックを検出する最小値検
   出回路を備えるようにしたことを特徴とする動きベクト
   ル検出装置。
2. 【請求項２】 それぞれがカスケード接続された累積加
   算を行うＭ×Ｎ個の前記加算器および該加算器で行った
   累積加算結果を該加算器毎に保持する第３のレジスタに
   ついて、それぞれのＭ×（Ｎ／２）個を１組として全体
   を２つの組に分割し、それぞれの組において累積加算を
   行い、得た累積加算結果の中から最小値を示す候補ブロ
   ックをそれぞれ検出する第１および第２の最小値検出回
   路を備えるようにしたことを特徴とする請求項１に記載
   の動きべクトル検出装置。
3. 【請求項３】 前記第３のレジスタに保持される累積加
   算の中間結果を遅延させるＭ×Ｎ個の第４のレジスタを
   該第３のレジスタそれぞれに追加し、また前記遅延手段
   を（２×（Ｍ−１））個に増やすとともに、カスケード
   接続された累積加算を行う前記Ｍ×Ｎ個の加算器、累積
   加算結果を保持する前記第３のレジスタ、前記第４のレ
   ジスタおよび前記遅延手段について、（Ｍ／２）×Ｎ個
   の加算器と（Ｍ／２）×Ｎ個の第３のレジスタと（Ｍ／
   ２）×Ｎ個の第４のレジスタと（Ｍ−１）個の遅延手段
   を１組として全体を２つの組に分割し、それぞれの組に
   ついて累積加算を行い、得た累積加算結果の中から最小
   値を示す候補ブロックをそれぞれ検出する第１および第
   ２の最小値検出回路を備えるようにしたことを特徴とす
   る請求項１に記載の動きベクトル検出装置。
4. 【請求項４】 分割した前記２つの組のそれぞれが前記
   符号化ブロックの奇数フィールド及び偶数フィールドに
   対応するようにしたことを特徴とする請求項２又は３に
   記載の動きベクトル検出装置。
5. 【請求項５】 分割した前記２つの組について得た累積
   加算の合計を求めるさらなる加算器と、該さらなる加算
   器の累積加算結果の中から最小値を示す候補ブロックを
   検出する第３の最小値検出回路を備えるようにしたこと
   を特徴とする請求項２ないし４のいずれか１に記載の動
   きベクトル検出装置。