JPH10323034A

JPH10323034A - 同期倍電流電源

Info

Publication number: JPH10323034A
Application number: JP14585897A
Authority: JP
Inventors: Isao Takahashi; 勲高橋; Yoshiaki Matsuda; 善秋松田
Original assignee: Shindengen Electric Manufacturing Co Ltd
Current assignee: Shindengen Electric Manufacturing Co Ltd
Priority date: 1997-05-20
Filing date: 1997-05-20
Publication date: 1998-12-04
Anticipated expiration: 2017-05-20
Also published as: JP3477029B2

Abstract

(57)【要約】【課題】高効率、大出力の電源を提供する。【解決手段】一次側にＨブリッジ回路１０を設け、二次
側に、２個のインダクタンス素子Ｌ₁、Ｌ₂と２個のＭＯ
ＳＦＥＴ３１、３２で構成した二次側整流回路３０を設
け、ＭＯＳＦＥＴ３１、３２をＨブリッジ回路１０と同
期させて第三象限動作をさせる。そのＭＯＳＦＥＴ３
１、３２の整流作用と、インダクタンス素子Ｌ₁、Ｌ₂の
定電流動作により、二次巻線２２に誘起された交流電圧
が整流される。簡単な回路構成で、リップルが少なく、
高効率の電源回路１を得ることができる。一次巻線２１
に流れる電流を制御する場合、Ｈブリッジ回路１０内の
トランジスタＱ₁〜Ｑ₄の導通期間を一定時間にし、位相
を制御して電流を変化させるとよい。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は電源の技術分野にか
かり、特に、二次側整流回路が一次側フルブリッジ回路
と同期制御される倍電流電源に関する。

【０００２】

【従来の技術】電源は電子装置にとって欠かせない回路
であり、電源装置として電子装置とは独立して設置され
る他、電子装置中に組み込まれたり、プリント基板上の
一部分に他の回路と共存した状態で設けられる等、供給
すべき電力量に応じて多種多様な設置方式を選択できる
ようになっている。

【０００３】図１０の符号１０１に示したものは、ＡＣ
１００Ｖの商用電圧を降下させ、大容量の出力電流を得
るのに適した電源回路であり、トランス１２０を有して
おり、一次側と二次側とが絶縁されている。

【０００４】一次側には、ダイオードブリッジ回路１３
０、平滑コンデンサ１４１、４個のトランジスタ１１１
〜１１４、トランス１２０内の一次巻線１２１が設けら
れており、各トランジスタ１１１〜１１４と一次巻線１
２１とで、フルブリッジ回路１１０が構成されている。

【０００５】ダイオードブリッジ回路１３０には商用電
源１４２が接続されており、商用電圧ＡＣ１００Ｖを全
波整流し、平滑コンデンサ１４１によって平滑し、生成
された直流電圧をフルブリッジ回路１１０に供給してお
り、フルブリッジ回路が動作すると、一次巻線１２１に
交流電流を流せるように構成されている。

【０００６】二次側には、トランス１２０内の二次巻線
１２２と、４個のダイオード２３１〜２３４と、平滑コ
イル２４３と、出力コンデンサ２４１とが設けられてお
り、二次巻線１２２は一次巻線１２１と磁気結合され、
一次巻線１２１に流れた交流電流によって、二次巻線１
２２に交流の誘導起電力が生じるように構成されてい
る。

【０００７】前記各ダイオード２３１〜２３４はダイオ
ードブリッジ接続され、二次側整流回路２３０を構成し
ており、二次巻線１２２に誘導された交流電圧を全波整
流して平滑コイル２４３と出力コンデンサ２４１に供給
し、該平滑コイル２４３と出力コンデンサ２４１によっ
て直流電圧化された出力電圧を、負荷２００に供給でき
るように構成されている。

【０００８】このような構成の電源回路１０１では、出
力電圧を検出し、図示しないフォトカプラ等によって一
次側にフィードバックすると、一次側と二次側とを電気
的に絶縁させながらフルブリッジ回路１１０の制御を行
うことができるので、安全に、出力電圧を定電圧にする
ことが可能となっている。

【０００９】しかしながら、上述の電源回路１０１で
は、二次巻線１２２に流れる電流は、スイッチング周波
数の半サイクル期間に、必ず二次側整流回路２３０内の
２個のダイオードを流れるため、電圧降下による損失が
大きく、効率が悪いという問題がある。

【００１０】そこで従来技術でも対策が採られており、
二次側整流回路２３０内の各ダイオード２３１〜２３４
に、低Ｖ_Fダイオードやショットキーダイオードを用
い、損失の低減が図られていたが、低電圧大電流出力の
電源にとっては十分ではなく、その対策が望まれてい
た。

【００１１】

【発明が解決しようとする課題】本発明は上記従来技術
の不都合を解決するために創作されたものであり、その
目的は、高効率の電源を提供することにある。

【００１２】また、本発明の他の目的は、二次側インダ
クタンス部品が小容量で済み、また、簡単な平滑回路で
済む電源を提供することにある。

【００１３】

【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、一次巻線と二次巻線とが設
けられたトランスを有し、一次側には前記一次巻線に交
流電圧を流す一次側電流制御手段が設けられ、二次側に
は整流素子とインダクタンス素子とが直列接続された回
路が並列接続されて構成された二次側整流回路が設けら
れ、前記二次巻線の両端は、前記整流素子と前記インダ
クタンス素子との接続部分にそれぞれ接続され、前記二
次側整流回路によって整流された電圧を平滑すると、直
流電圧が得られるように構成された電源回路であって、
前記整流素子はＭＯＳＦＥＴで構成され、各ＭＯＳＦＥ
Ｔが前記一次側電流制御手段と同期制御され、前記一次
側電流制御手段によって前記一次巻線に交流電流を流し
たときに前記二次巻線に誘起される誘導起電力と前記同
期制御によって、前記ＭＯＳＦＥＴは第三象限動作を
し、前記二次巻線に流れる誘導電流は、そのＭＯＳＦＥ
Ｔと前記インダクタンス素子とを流れるように構成され
たことを特徴とする。

【００１４】その一次側電流制御手段については、請求
項２記載の発明のように、前記一次巻線と少なくとも４
個のトランジスタによって構成されたフルブリッジ回路
を設け、前記ＭＯＳＦＥＴは、前記４個のトランジスタ
のうちの相が異なる２個のトランジスタとそれぞれ同期
制御させることができる。

【００１５】更に、前記一次巻線に流す前記交流電流量
を制御する際には、請求項３記載の発明のように、前記
フルブリッジ回路内のトランジスタの導通時間を一定に
し、位相をずらすことで行うことができる。

【００１６】なお、請求項１乃至請求項３のいずれか１
項記載の電源回路については、請求項４記載の発明のよ
うに、外付け、内蔵を問わず、電子機器に設けることが
できる。

【００１７】上述の本発明の電源の構成によれば、一次
巻線と二次巻線とが設けられたトランスを有しており、
一次側には、一次巻線に交流電圧を印加して交流電流を
流す一次側電流制御手段が設けられている。二次側に
は、整流素子とインダクタンス素子とが直列接続された
回路が並列接続され、その回路によって構成された二次
側整流回路が設けられており、二次巻線の両端は、整流
素子とインダクタンス素子との接続部分にそれぞれ接続
されている。

【００１８】二次側整流回路内の整流素子はＭＯＳＦＥ
Ｔで構成されており、そのＭＯＳＦＥＴは、一次側電流
制御手段に同期制御されている。その同期制御は、一次
巻線に交流電流が流れ、二次巻線に生じた電圧によっ
て、ソース・ドレイン間が、スイッチング素子として使
用される通常の場合とは逆方向にバイアスされるＭＯＳ
ＦＥＴに対し、ゲート端子に電圧を印加し、そのＭＯＳ
ＦＥＴに第三象限動作をさせるように構成されている。

【００１９】ＭＯＳＦＥＴの第三象限動作をｎチャネル
ＭＯＳＦＥＴを例にとって概説すると、一般に、電源回
路等の電力供給に用いられるＭＯＳＦＥＴは、図９に示
すような拡散構造になっており、ソース端子に対してゲ
ート端子にスレッショルド電圧以上の正電圧を印加する
と、バックゲート領域の表面近傍にチャネルが形成さ
れ、ソース領域とドレイン領域とが電気的に接続される
ようになっている。

【００２０】その状態で、通常は、ソース端子に対して
ドレイン端子に正電圧を印加し(Ｖ_S _D＞０)、ドレイン端
子からソース端子に向けて電流を流しており、ゲート端
子の電圧を制御することで、ＭＯＳＦＥＴをスイッチ素
子として用いている。この状態では、バックゲート領域
とドレイン領域とで形成されるｐｎ接合は逆バイアスさ
れるので、そのｐｎ接合に電流が流れることはない。

【００２１】逆に、ゲート端子にスレッショルド電圧以
上の電圧を印加した状態で、ドレイン端子に対してソー
ス端子に正電圧を印加した場合(Ｖ_SD＜０)、ソース端子
からドレイン端子に向けて電流が流れる。

【００２２】この状態では、上記ｐｎ接合は順バイアス
されるため、ドレイン端子とソース端子の間の電圧がｐ
ｎ接合の順方向導通電圧を超えると、ｐｎ接合にも電流
が流れるようになる。

【００２３】ドレイン・ソース間に流れるドレイン電流
Ｉ_Dを縦軸、ドレイン・ソース間の電圧Ｖ_SDを横軸にと
り、ｎチャネルＭＯＳＦＥＴの特性を図４のグラフに示
す。Ｘ−Ｙ平面の第一象限にある曲線が、通常の方向に
電流を流し、スイッチ素子として使用する場合(ソース
端子に対してドレイン端子に正電圧を印加した場合)の
特性を示しており、第三象限にある曲線が、通常とは逆
方向に電流を流す場合(ドレイン端子に対してソース端
子に正電圧を印加した場合)の特性を示している。

【００２４】第三象限中の破線で示した曲線は、ゲート
端子に電圧を印加しない場合の特性であり、上記ｐｎ接
合のダイオード特性を示している。

【００２５】この図４のグラフの第三象限では、ソース
からドレインに向けて流れるドレイン電流Ｉ_DがＩ_MAX以
下であれば、ゲート端子に電圧を印加した場合の電圧降
下は、印加しない場合の電圧降下に比べて小さい。従っ
て、ｐｎ接合ダイオードに替え、ＭＯＳＦＥＴの第三象
限の特性を利用した整流素子を用いると、整流素子の電
圧降下による損失を低減できるという大きな特徴があ
り、このようなＭＯＳＦＥＴの動作状態は、第三象限動
作と呼ばれている。

【００２６】本発明の電源回路では、二次巻線に生じた
電圧によって、ＭＯＳＦＥＴのソース・ドレイン間に第
１象限の範囲にある電圧が印加されるときは、一次側電
流制御手段との同期制御によって、そのＭＯＳＦＥＴの
ゲート端子には電圧は印加されず、遮断した状態にある
ように構成されている。

【００２７】他方、ＭＯＳＦＥＴのソース・ドレイン間
が第三象限の範囲にある電圧を印加されるときには、同
期制御によって、ゲート端子に電圧が印加され、ＭＯＳ
ＦＥＴが第三象限動作をするように構成されている。従
って、ＭＯＳＦＥＴにはダイオードと同じ整流作用を持
たされている。

【００２８】二次巻線に生じた電圧が、第三象限動作を
するＭＯＳＦＥＴによってインダクタンス素子に印加さ
れ、インダクタンス素子に電流が流れると、そのインダ
クタンス素子にエネルギーが蓄積される。そのインダク
タンス素子が蓄積されたエネルギーを放出するときは、
定電流源のように動作し、流れる電流を一定値に維持し
ようとする。

【００２９】従って、エネルギーを開放しているインダ
クタンス素子の内部インピーダンスは非常に大きいた
め、逆方向の電流が流れるような電圧を印加しても、イ
ンダクタンス素子は定電流を維持する。従って、定電流
動作をしているインダクタンス素子には、ダイオードと
同じ整流作用がある。

【００３０】このように、本発明の電源回路に用いられ
る二次側整流回路は、ダイオードブリッジ回路と同様の
整流作用があるため、二次巻線に生じた交流電圧を整流
でき、整流後の電圧を平滑すると直流電圧を得ることが
できる。

【００３１】本発明の二次側整流回路とダイオードブリ
ッジ回路とを比較した場合、ダイオードブリッジ回路で
は、スイッチング周波数の半周期毎に流れる電流によっ
て、ダイオード２個分の電圧降下が発生する。それに対
し、本発明の電源回路の二次側整流回路では、第三象限
動作をする１個のＭＯＳＦＥＴの電圧降下だけで済む。
従って、本発明の電源回路では、損失が少なく、高効率
になる。また、インダクタンス素子がチョークコイルの
働きをし、１個のチョークコイルを用いた場合よりもリ
ップル成分が小さいので、平滑回路をコンデンサだけで
構成することができる。

【００３２】なお、上述したような一次側電流制御手段
には、４個のトランジスタと一次巻線とで構成されるフ
ルブリッジ回路を設け、各トランジスタを制御して一次
巻線に交流電流を流すことができる。

【００３３】その場合、二次側整流回路内のＭＯＳＦＥ
Ｔの第三象限動作を、フルブリッジ回路の動作と同期制
御する必要があるが、例えば、２個のＭＯＳＦＥＴを、
フルブリッジ回路内の異なる相の２個のトランジスタと
それぞれ同期させてゲート端子に電圧を印加するように
すればよい。

【００３４】このような同期制御を行う場合、トランジ
スタの導通時間を変化させることで一次巻線に流す交流
電流量を制御しようとすると、同期制御が複雑になって
しまう。そこで、本発明では、フルブリッジ回路内のト
ランジスタの導通時間を一定にし、位相をずらすことで
同相の２個のトランジスタが共に導通する時間を変化さ
せ、一次巻線に流れる交流電流量を制御している。

【００３５】

【発明の実施の形態】図１の符号１は、本発明の一例の
同期倍電流電源であり、一次巻線２１と二次巻線２２が
設けられたトランスＴを有している。

【００３６】この同期倍電流電源回路１の一次側には、
ダイオードブリッジ回路(一次側整流回路)４３、平滑コ
ンデンサＣ₁、ｎチャネルＭＯＳＦＥＴで構成された４
個のトランジスタＱ₁〜Ｑ₄が設けられており、各トラン
ジスタＱ₁〜Ｑ₄と一次巻線２１とで、フルブリッジ回路
１０が構成されている。

【００３７】ダイオードブリッジ回路４３には商用電源
４２が接続されており、投入される商用電圧ＡＣ１００
Ｖを全波整流し、平滑コンデンサＣ₁によって平滑化
し、フルブリッジ回路１０に直流電圧を供給するように
構成されている。

【００３８】４個のトランジスタＱ₁〜Ｑ₄のうち、一方
の組のトランジスタＱ₁、Ｑ₄をＡ相、もう一方の組のト
ランジスタＱ₂、Ｑ₃をＢ相とした場合、Ａ相とＢ相とを
交互に導通状態にすると、一次巻線２１に交流電流を流
すことができる。

【００３９】二次側には、出力コンデンサＣ₂と、Ａ相
とＢ相のインダクタンス素子Ｌ₁、Ｌ₂と、Ａ相とＢ相の
ＭＯＳＦＥＴ３１、３２が設けられており、インダクタ
ンス素子Ｌ₁、Ｌ₂とＭＯＳＦＥＴ３１、３２とで、二次
側整流回路３０が構成されている。二次巻線２２は一次
巻線２１と磁気結合されており、一次巻線２１に電流が
流れると、二次巻線２２の両端に誘導起電力が生じるよ
うに構成されている。

【００４０】４個のトランジスタＱ₁〜Ｑ₄と、Ａ相、Ｂ
相のＭＯＳＦＥＴ３１、３２は、それぞれインハーンス
メント型のｎチャネルＭＯＳＦＥＴで構成されており、
Ａ相、Ｂ相の各インダクタンス素子Ｌ₁、Ｌ₂の一端は、
それぞれＡ相、Ｂ相のＭＯＳＦＥＴ３１、３２のドレイ
ン端子に接続されており、他端は互いに接続され、出力
コンデンサＣ₂の高電圧側の端子に接続されている。他
方、Ａ相、Ｂ相の各ＭＯＳＦＥＴ３１、３２のソース端
子同士は互いに接続され、出力コンデンサＣ₂の低電圧
側の端子に接続されている。

【００４１】この同期倍電流電源回路１の一次側には、
誤差信号生成器８１、ＰＩ調整器８２、位相シフト回路
８３が設けられており、フルブリッジ回路１０と共に、
一次側電流制御手段が構成されている。

【００４２】位相シフト回路８３には、ＰＩ調整器８２
が出力する誤差信号Ｖ_PIと、周波数５０ｋＨｚのクロッ
ク信号とが入力されており、その位相シフト回路８３内
では、入力されたクロック信号から１００ｋＨｚの鋸歯
状波が生成されている。

【００４３】４個のトランジスタＱ₁〜Ｑ₄の導通時間と
遮断期間は、鋸歯状波の所定個数分(ここでは２個分)の
一定時間になるように設定されており、各トランジスタ
Ｑ₁〜Ｑ₄のうち、Ａ相の高電圧側のトランジスタＱ₁と
Ｂ相の低電圧側のトランジスタＱ₃は、鋸歯状波の立上
りによって導通を開始し、Ａ相の低電圧側のトランジス
タＱ₄とＢ相の高電圧側のトランジスタＱ₂は、鋸歯状波
と誤差信号Ｖ_PIとが一致したときに導通が開始するよう
に構成されている。

【００４４】Ａ相の２個のトランジスタＱ₁、Ｑ₄間と、
Ｂ相の２個のトランジスタＱ₂、Ｑ₃間の導通状態を説明
すると、誤差信号Ｖ_PIが鋸歯状波の振幅範囲よりも大き
くなったときに導通期間が一致し、振幅範囲よりも低下
すると、鋸歯状波１個分だけトランジスタＱ₄、Ｑ₃の導
通開始時期が早まるように構成されている。

【００４５】この場合、誤差信号Ｖ_PIが鋸歯状波の振幅
範囲内にあると、誤差信号Ｖ_PIが鋸歯状波のピーク電圧
よりも小さい期間だけ、Ａ相の低電圧側のトランジスタ
Ｑ₄とＢ相の高電圧側のトランジスタＱ₂の導通開始時期
が早まるように構成されている。

【００４６】従って、Ａ相の２個のトランジスタＱ₁、
Ｑ₄間と、Ｂ相の２個のトランジスタＱ₂、Ｑ₃間では、
導通位相は一致した状態(位相のずれはゼロ)から、三角
波一個分の位相のπ／４だけずれた状態まで変化できる
ことになる(Ａ相とＢ相とを合計すると、ずれ位相量は
最大でπ／２)。

【００４７】Ａ相側では、２個のトランジスタＱ₁、Ｑ₄
の両方が導通したときに導通状態となり、一次巻線２１
に電圧が印加され、Ｂ相側では２個のトランジスタ
Ｑ₂、Ｑ₃の両方が導通したときに導通状態となり、一次
巻線２１にはＡ相が導通状態となったときと逆極性の電
圧が印加されるから、Ａ相の導通期間とＢ相の導通期
間、即ち各相によって一次巻線へ電圧が印加される期間
は、Ａ相、Ｂ相共にそれぞれ最大１／２デューティ、最
小１／４デューティとなる。

【００４８】なお、Ａ相が導通状態になったときと、Ｂ
相が導通状態になったときとでは一次巻線２１には逆極
性の電圧Ｖ_Tが印加されるので、一次巻線２１に流れる
電流は互いに逆向きとなり、一次巻線２１には交流電流
が流れることになる。

【００４９】いま、商用電源１４２が投入され、Ａ相が
導通状態になり、図５に示すように、一次側電流Ｊ_Aが
一次巻線２１に流れたものとすると、一次巻線２１の端
子Ａと同極性の二次巻線２２の端子Ｃに正電圧、一次巻
線２１の端子Ｂと同極性の二次巻線の端子Ｄに負電圧が
誘起される。

【００５０】このとき、Ａ相のＭＯＳＦＥＴ３１のゲー
ト端子には、位相シフト回路８３によってトランジスタ
Ｑ₁と同期した状態で電圧が印加されており、また、二
次巻線２２の両端に誘起された電圧により、ソース端子
の電位がドレイン端子の電位よりも高くなっているの
で、Ａ相のＭＯＳＦＥＴ３１は第三象限動作をし、二次
巻線２２に誘起された電圧により、端子Ｃ→Ａ相のイン
ダクタンス素子Ｌ₁→負荷側(出力コンデンサＣ₂と負荷
９０の並列回路)→Ａ相のＭＯＳＦＥＴ３１→端子Ｄ、
の経路で二次側電流Ｉ_Aが流れ、Ａ相のインダクタンス
素子Ｌ₁にエネルギーが蓄積される。

【００５１】その状態でトランジスタＱ₄が遮断する
と、一次側には、トランジスタＱ₁と、トランジスタＱ₂
に逆並列接続されたダイオード(ここではトランジスタ
Ｑ₂内のｐｎ接合)とで形成される閉ループに電流が流
れ、次いで、トランジスタＱ₁も遮断すると、流れてい
た電流は電源回生される。

【００５２】それらの電流を、図６(ａ)の符号Ｊ'_Aで示
す。この状態では、Ｂ相のＭＯＳＦＥＴ３２にはゲート
電圧は印加されておらず、Ｂ相のＭＯＳＦＥＴ３２は遮
断状態となり、電流は流れない。他方、Ａ相のインダク
タンス素子Ｌ₁は蓄積していたエネルギーを放出し、定
電流源となって二次側電流Ｉ_Aを維持する。

【００５３】その状態から、図６(ｂ)に示すように、Ｂ
相のトランジスタＱ₂、Ｑ₃が導通すると、一次巻線２１
には、Ａ相が導通状態にあったときとは逆向きの一次側
電流Ｊ_Bが流れ、二次巻線２２の端子Ｄに正電圧、端子
Ｃに負電圧が誘起される。

【００５４】このとき、Ｂ相のＭＯＳＦＥＴ３２のゲー
ト端子には、トランジスタＱ₃と同期した状態で電圧が
印加されており、また、二次巻線２２に誘起された電圧
によって、ソース端子の電位がドレイン端子の電位より
も高くなっているので、Ｂ相のＭＯＳＦＥＴ３２は第三
象限動作をし、二次巻線２２の両端に誘起された電圧に
より、端子Ｄ→Ｂ相のインダクタンス素子Ｌ₂→負荷側
→Ｂ相のＭＯＳＦＥＴ３２→端子Ｃ、の経路で二次側電
流Ｉ_Bが流れ、Ｂ相のインダクタンス素子Ｌ₂にエネルギ
ーが蓄積される。

【００５５】Ｂ相のインダクタンス素子Ｌ₂にエネルギ
ーが蓄積される際、Ａ相のインダクタンス素子Ｌ₁に
は、エネルギー放出による二次側電流Ｉ_Aを流す方向と
は逆向きの電圧が印加されるが、Ａ相のインダクタンス
素子Ｌ₁は、定電流動作を行っているため内部インピー
ダンスが高く、流す二次側電流Ｉ_Aを維持する。従っ
て、負荷側には、Ａ相とＢ相の２個のインダクタンス素
子Ｌ₁、Ｌ₂の各々から、二次側電流Ｉ_A、Ｉ_Bが供給され
る。

【００５６】このときは、Ａ相のＭＯＳＦＥＴ３１には
ゲート電圧は印加されておらず、ドレイン端子の電位が
ソース端子の電位よりも高いため、遮断状態にあり、電
流は流れない。

【００５７】その状態から、Ｂ相のトランジスタＱ₂、
Ｑ₃がこの順に遮断すると、一次側では電流Ｊ'_Bが流れ
る。二次側では、２個のインダクタンス素子Ｌ₁、Ｌ
₂が、蓄積されたエネルギーによって定電流源として動
作し、図７(ｃ)に示すように、負荷側に二次側電流
Ｉ_A、Ｉ_Bをそれぞれ供給し続ける。

【００５８】次に、Ａ相が導通状態になり、図７(ｄ)に
示すように、一次巻線２１に一次側電流Ｊ_Aが再度流れ
ると、図６(ａ)に示した状態と同様に、二次巻線２２の
端子Ｃに正電圧、端子Ｄに負電圧が誘起される。二次巻
線２２に誘起された電圧により、端子Ｃ、Ａ相のインダ
クタンス素子Ｌ₁、負荷側、Ａ相のＭＯＳＦＥＴ３１、
端子Ｄの経路で二次側電流Ｉ_Aが流れ、Ａ相のインダク
タンス素子Ｌ₁にエネルギーが蓄積される。このとき、
Ｂ相のインダクタンス素子Ｌ₂は定電流源として動作
し、流れる二次側電流Ｉ_Bを維持する。Ｂ相のＭＯＳＦ
ＥＴ３２は遮断状態にあり、電流は流れない。

【００５９】このように、２個のインダクタンス素子Ｌ
₁、Ｌ₂へは、それぞれＡ相、Ｂ相が導通状態にある期間
中エネルギーの蓄積が行われ、他の期間中は蓄積された
エネルギーによって二次側電流Ｉ_A、Ｉ_Bを流しており、
各インダクタンス素子Ｌ₁、Ｌ₂は、各々の二次側電流Ｉ
_A、Ｉ_Bを一緒に負荷側に供給する。二次側電流Ｉ_A、Ｉ_B
の同士の位相は異なっており、異なる時期にリップルの
ピークが位置するため、平滑回路を出力コンデンサＣ₂
で構成しても、そのリップルは容易に除去することがで
きる。従って、平滑され、直流電圧化された状態の出力
電圧Ｖ_outが負荷９０に供給される。

【００６０】出力電圧Ｖ_outは図示しない電圧検出回路
によって検出され、電圧信号Ｖ_Lとして、フォトカプラ
によって電気的に絶縁した状態で、一次側の誤差信号生
成器８１に出力されている。誤差信号生成器８１には、
電圧信号Ｖ_Lと共に指令値Ｖ_L ^*が入力されており、電圧
信号Ｖ_Lと指令値Ｖ_L ^*との差がとられ、誤差信号Ｖ_PIと
してＰＩ調整器８２に出力される。ＰＩ調整器８２は、
誤差信号Ｖ_PIの値が小さくなるように位相シフト回路８
３を制御し、各トランジスタＱ₁〜Ｑ₄間の位相差を変化
させており、出力電圧Ｖ_outはかくて定電圧化される。

【００６１】以上説明したように、２個のインダクタン
ス素子Ｌ₁、Ｌ₂には常に二次側電流Ｉ_A、Ｉ_Bが流れてい
る状態なので、負荷側には、１個のインダクタンス素子
を用いた場合の２倍の電流を供給することができる。従
って、本発明の同期倍電流電源回路１は、低圧大電流出
力に適している。

【００６２】なお、上述の同期倍電流電源回路１では、
Ａ相側では、高電圧側のトランジスタＱ₁が低電圧側の
トランジスタＱ₄よりも先に導通し、Ｂ相側では、低電
圧側のトランジスタＱ₃が高電圧側のトランジスタＱ₂よ
りも先に導通したが、その順序は逆であってもよい。ま
た、三角波４個分で１周期にしたが、三角波２個分で１
周期とすれば、Ａ相とＢ相で、それぞれずれ位相量を０
〜πにすることができる。

【００６３】この同期倍電流電源回路１において、一次
巻線と二次巻線の巻線比を１５：１(一次：二次)にし、
Ａ相、Ｂ相のインダクタンス素子Ｌ₁、Ｌ₂に１ターンの
コイル(０．６９μＨ)を用い、出力電圧を３Ｖに設定し
た。負荷に可変抵抗を用い、出力電流Ｉ_outを変化させ
て特性を測定した。出力容量(Ｖ_out×Ｉ_out)と効率、出
力電圧の関係を測定した。一次側商用電源４２は、ＡＣ
１００Ｖである。

【００６４】その測定結果を、横軸に出力容量(Ｗ)を、
左縦軸に効率(％)、右縦軸に出力電圧(Ｖ)をとって、図
８のグラフに示す。軽負荷時、重負荷時に効率の低下が
見られ、２５０〜３５０Ｗの間が最も効率が高い。最大
効率は３４０(Ｗ)時の７８．１％である。出力電圧変動
は７．３％であった。

【００６５】図３に、各トランジスタＱ₁〜Ｑ₄のオンデ
ューティを１／２より小さくした場合の動作波形、一次
巻線２１の電圧Ｖ_T、Ａ相、Ｂ相のインダクタンス素子
Ｌ₁、Ｌ₂に流れる電流Ｉ_L1、Ｉ_L2、出力コンデンサＣ₂
に流れる電流Ｉ_Cの各波形をタイミングチャートにして
示す(トランジスタＱ₁〜Ｑ₄の動作波形は、ハイ状態で
オン、ロー状態でオフを表すものとする)。

【００６６】２個のインダクタンス素子Ｌ₁、Ｌ₂を使用
しているので、出力コンデンサへのリップル電流は小さ
くなっていることが分かる。出力コンデンサに流れ込む
電流Ｉ_Cは、インダクタンス素子Ｌ₁、Ｌ₂に流れる電流
Ｉ_L1、Ｉ_L2の和になっている。

【００６７】以上説明したように、本発明の同期倍電流
電源回路１を用いれば、小容量のインダクタンス素子
で、低損失、大出力の電源を得ることができる。

【００６８】なお、上記同期倍電流電源回路１では、ｎ
チャネルＭＯＳＦＥＴによってフルブリッジ回路を構成
したが、高電圧側をｐチャネルＭＯＳＦＥＴ、低電圧側
をｎチャネルＭＯＳＦＥＴにすることができる。また、
エミッタ・コレクタ間にフライバックダイオードが設け
られたバイポーラトランジスタでによって構成してもよ
い。

【００６９】上述の同期倍電流電源回路１では、一次側
と二次側の絶縁にフォトカプラを用いたが、他の手段、
例えばパルストランス等を用いることができる。

【００７０】以上は電源回路について説明したが、本発
明は電源回路だけではなく、その電源回路を有する電源
装置、測定装置、製造装置等の電子機器を広く含むもの
である。

【００７１】

【発明の効果】小容量のインダクタンス素子によって大
電流を効率よく取り出すことができる。そのインダクタ
ンス素子の整流作用を利用するので、整流素子の数が少
なくて済む。二次側整流回路を一次側フルブリッジ回路
と同期動作させるだけで、高効率の電源が得られる。損
失が小さいので、電源装置を小型化できる。

【図面の簡単な説明】

【図１】本発明の電源回路の一例

【図２】その電源回路中のフルブリッジ回路の制御方法
を説明するためのタイミングチャート

【図３】動作状態を説明するためのタイミングチャート

【図４】ＭＯＳＦＥＴの第三象限動作を説明するための
グラフ

【図５】フルブリッジ回路が動作を開始したときに流れ
る電流経路を説明するための図

【図６】(ａ)：動作を開始したＡ相側が遮断したときに
流れる電流経路を説明するための図 (ｂ)：その状態
からＢ相側が導通したときに流れる電流経路を説明する
ための図

【図７】(ｃ)：次いでＢ相側が遮断したときに流れる電
流経路を説明するための図 (ｄ)：再度Ａ相側が導通
したときに流れる電流経路を説明するための図

【図８】出力容量と効率及び出力電圧の関係を示すグラ
フ

【図９】ｎチャネルＭＯＳＦＥＴの拡散構造を説明する
ための断面図

【図１０】従来技術の電源回路の一例

【符号の説明】

１……同期倍電流電源回路１０……フルブリッジ回
路２１……一次巻線２２……二次巻線３０……二次側整流回路３
１、３２……２個の整流素子(ＭＯＳＦＥＴ) ４３…
…一次側整流回路(ダイオードブリッジ回路) Ｔ……トランスＱ₁〜Ｑ₄……４個のトランジスタ
Ｌ₁、Ｌ₂……２個のインダクタンス素子

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成９年９月１０日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】００２０

【補正方法】変更

【補正内容】

【００２０】その状態で、通常は、ソース端子に対して
ドレイン端子に正電圧を印加し（Ｖ_ＤＳ＞０）、ドレイ
ン端子からソース端子に向けて電流を流しており、ゲー
ト端子の電圧を制御することで、ＭＯＳＦＥＴをスイッ
チ素子として用いている。この状態では、バックゲート
領域とドレイン領域とで形成されるｐｎ接合は逆バイア
スされるので、そのｐｎ接合に電流が流れることはな
い。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００２１

【補正方法】変更

【補正内容】

【００２１】逆に、ゲート端子にスレッショルド電圧以
上の電圧を印加した状態で、ドレイン端子に対してソー
ス端子に正電圧を印加した場合（Ｖ_ＤＳ＜０）、ソース
端子からドレイン端子に向けて電流が流れる。

Claims

【特許請求の範囲】

【請求項１】一次巻線と二次巻線とが設けられたトラ
ンスを有し、一次側には前記一次巻線に交流電圧を流す
一次側電流制御手段が設けられ、二次側には整流素子とインダクタンス素子とが直列接続
された回路が並列接続されて構成された二次側整流回路
が設けられ、前記二次巻線の両端は、前記整流素子と前記インダクタ
ンス素子との接続部分にそれぞれ接続され、前記二次側
整流回路によって整流された電圧を平滑すると、直流電
圧が得られるように構成された電源回路であって、前記整流素子はＭＯＳＦＥＴで構成され、各ＭＯＳＦＥ
Ｔが前記一次側電流制御手段と同期制御され、前記一次側電流制御手段によって前記一次巻線に交流電
流を流したときに前記二次巻線に誘起される誘導起電力
と前記同期制御によって、前記ＭＯＳＦＥＴは第三象限
動作をし、前記二次巻線に流れる誘導電流は、そのＭＯ
ＳＦＥＴと前記インダクタンス素子とを流れるように構
成されたことを特徴とする同期倍電流電源回路。
【請求項２】前記一次側電流制御手段は、前記一次巻
線と少なくとも４個のトランジスタによって構成された
フルブリッジ回路を有し、前記ＭＯＳＦＥＴは、前記４
個のトランジスタのうちの相が異なる２個のトランジス
タとそれぞれ同期制御させられるように構成されている
ことを特徴とする請求項１記載の同期倍電流電源回路。
【請求項３】前記一次巻線に流れる前記交流電流の電
流量を制御する際、前記フルブリッジ回路内のトランジ
スタの導通時間を一定にし、位相をずらすことで行うよ
うに構成されたことを特徴とする請求項２記載の同期倍
電流電源回路。
【請求項４】請求項１又は請求項３のいずれか１項記
載の同期倍電流電源回路を有することを特徴とする電子
機器。