JPH1032470A - 反転増幅回路 - Google Patents
反転増幅回路Info
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- JPH1032470A JPH1032470A JP8203273A JP20327396A JPH1032470A JP H1032470 A JPH1032470 A JP H1032470A JP 8203273 A JP8203273 A JP 8203273A JP 20327396 A JP20327396 A JP 20327396A JP H1032470 A JPH1032470 A JP H1032470A
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Links
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Landscapes
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
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Abstract
(57)【要約】
【目的】 回路の安定性を阻害することなく発振防止回
路による電力消費を低減し、かつスリープ・モードを実
現する。 【構成】 発振防止回路に直列にキャパシタンスを接続
して低周波電流を阻止し、帰還キャパシタンスの帰還路
を遮断するとともに反転増幅部のＣＭＯＳをカットオフ
領域または飽和領域に導く。
路による電力消費を低減し、かつスリープ・モードを実
現する。 【構成】 発振防止回路に直列にキャパシタンスを接続
して低周波電流を阻止し、帰還キャパシタンスの帰還路
を遮断するとともに反転増幅部のＣＭＯＳをカットオフ
領域または飽和領域に導く。
Description
【０００１】
【発明の属する技術分野】本発明は奇数段の直列なＣＭ
ＯＳインバータと、最終段のＣＭＯＳインバータの出力
を初段ＣＭＯＳインバータの入力にフィードバックする
帰還キャパシタンスとを備えた反転増幅回路に関する。
ＯＳインバータと、最終段のＣＭＯＳインバータの出力
を初段ＣＭＯＳインバータの入力にフィードバックする
帰還キャパシタンスとを備えた反転増幅回路に関する。
【０００２】
【従来の技術】本発明の発明者等は特開平０７−９５９
４７号公報においてこの種反転増幅回路を提案してお
り、アナログ電圧による演算に対して、発振を防止しつ
つ、入出力の線形特性を保証している。
４７号公報においてこの種反転増幅回路を提案してお
り、アナログ電圧による演算に対して、発振を防止しつ
つ、入出力の線形特性を保証している。
【０００３】図１６は同提案回路を示すものであり、奇
数段のＣＭＯＳインバータＩ１、Ｉ２、Ｉ３が直列に接
続され、最終段のＣＭＯＳインバータＩ３の出力は帰還
キャパシタンスＣＦを介して初段ＣＭＯＳインバータＩ
１の入力に接続されている。このような構成において、
各ＣＭＯＳインバータの充分高い利得により、Ｉ３の後
段の負荷にかかわらず、Ｉ１の入力電圧Ｖｉｎの反転に
等しい電圧ＶｏｕｔがＩ３出力として生じ、その精度は
良好である。
数段のＣＭＯＳインバータＩ１、Ｉ２、Ｉ３が直列に接
続され、最終段のＣＭＯＳインバータＩ３の出力は帰還
キャパシタンスＣＦを介して初段ＣＭＯＳインバータＩ
１の入力に接続されている。このような構成において、
各ＣＭＯＳインバータの充分高い利得により、Ｉ３の後
段の負荷にかかわらず、Ｉ１の入力電圧Ｖｉｎの反転に
等しい電圧ＶｏｕｔがＩ３出力として生じ、その精度は
良好である。
【０００４】ここに図１６の回路では、最終段より１つ
前のＣＭＯＳインバータＩ２の出力に、一対のレジスタ
ンスＲＥ１、ＲＥ２よりなる平衡レジスタンスが接続さ
れ、ＲＥ１は高電位の電圧源Ｖｄｄに、ＲＥ２は低電位
の電圧源Ｖｓｓに接続されている。これらレジスタンス
ＲＥ１、ＲＥ２はＩ２のオープンゲインを低下させ、反
転増幅回路全体のゲインを抑制する。
前のＣＭＯＳインバータＩ２の出力に、一対のレジスタ
ンスＲＥ１、ＲＥ２よりなる平衡レジスタンスが接続さ
れ、ＲＥ１は高電位の電圧源Ｖｄｄに、ＲＥ２は低電位
の電圧源Ｖｓｓに接続されている。これらレジスタンス
ＲＥ１、ＲＥ２はＩ２のオープンゲインを低下させ、反
転増幅回路全体のゲインを抑制する。
【０００５】さらに最終段ＣＭＯＳインバータＩ３の出
力は、ローパス特性のキャパシタンスＣＧを介して接地
され、高周波領域における反転増幅回路のゲインを低下
させ、かつ位相余裕を増大する。
力は、ローパス特性のキャパシタンスＣＧを介して接地
され、高周波領域における反転増幅回路のゲインを低下
させ、かつ位相余裕を増大する。
【０００６】以上により位相余裕およびゲイン余裕が確
保され、高い周波数領域まで発振が防止される。
保され、高い周波数領域まで発振が防止される。
【０００７】
【発明が解決しようとする課題】しかし図１６の回路に
おける平衡レジスタンスは、常に高電位側から低電位側
に向かって微少電流が流れており、省電力化にとって不
利であった。特に反転増幅回路を適用すべきフィルタ回
路等において全体的な省電力化の検討が進むにつれ、こ
のような微少な電力消費も、ウエイトが増大した。
おける平衡レジスタンスは、常に高電位側から低電位側
に向かって微少電流が流れており、省電力化にとって不
利であった。特に反転増幅回路を適用すべきフィルタ回
路等において全体的な省電力化の検討が進むにつれ、こ
のような微少な電力消費も、ウエイトが増大した。
【０００８】さらにこのような反転増幅回路において、
省電力化の要求から、電力消費を抑えるスリープ・モー
ドを設ける必要があるが、前記提案回路ではそのような
配慮は為されていなかった。
省電力化の要求から、電力消費を抑えるスリープ・モー
ドを設ける必要があるが、前記提案回路ではそのような
配慮は為されていなかった。
【０００９】本発明はこのような従来の問題点を解消す
べく創案されたもので、回路の安定性を阻害することな
く、発振防止回路による電力消費を低減し得るととも
に、スリープ・モードを実現し得る反転増幅回路を提供
することを目的とする。
べく創案されたもので、回路の安定性を阻害することな
く、発振防止回路による電力消費を低減し得るととも
に、スリープ・モードを実現し得る反転増幅回路を提供
することを目的とする。
【００１０】
【課題を解決するための手段】本発明に係る反転増幅回
路は、発振防止のための回路に直列にキャパシタンスを
接続して低周波電流を阻止し、また帰還キャパシタンス
による帰還路を遮断するとともに、反転増幅部における
ＣＭＯＳを遮断領域または飽和領域に導くものである。
路は、発振防止のための回路に直列にキャパシタンスを
接続して低周波電流を阻止し、また帰還キャパシタンス
による帰還路を遮断するとともに、反転増幅部における
ＣＭＯＳを遮断領域または飽和領域に導くものである。
【００１１】
【発明の実施の態様】次に本発明に係る反転増幅回路の
一実施例を図面に基づいて説明する。
一実施例を図面に基づいて説明する。
【００１２】
【実施例】図１の反転増幅回路において、入力電圧Ｖｉ
ｎが接続される入力キャパシタンスＣｉに、奇数段直列
のＣＭＯＳインバータＩＮＶがその入力側端子において
接続され、さらに帰還キャパシタンスＣｆがその入力側
端子において接続されている。帰還キャパシタンスＣｆ
の出力側には第１スリープ・リフレッシュスイッチＳＷ
ＳＲ１が接続され、ＳＷＳＲ１によってＣｆはＩＮＶの
出力側端子、基準電圧Ｖｒｅｆまたはグランドに接続さ
れるようになっている。ここに基準電圧ＶｒｅｆはＩＮ
Ｖの出力電圧範囲の基準となる電圧であり、通常電源電
圧Ｖｄｄの１／２の電圧とされる。スイッチＳＷＳＲ１
は、ＩＮＶの出力に接続されたスイッチＳＷｆ、Ｖｒｅ
ｆに接続されたスイッチＳＷｒｆ、グランドに接続され
たスイッチＳＷｓｆよりなり、これらスイッチは択一的
に閉成される。
ｎが接続される入力キャパシタンスＣｉに、奇数段直列
のＣＭＯＳインバータＩＮＶがその入力側端子において
接続され、さらに帰還キャパシタンスＣｆがその入力側
端子において接続されている。帰還キャパシタンスＣｆ
の出力側には第１スリープ・リフレッシュスイッチＳＷ
ＳＲ１が接続され、ＳＷＳＲ１によってＣｆはＩＮＶの
出力側端子、基準電圧Ｖｒｅｆまたはグランドに接続さ
れるようになっている。ここに基準電圧ＶｒｅｆはＩＮ
Ｖの出力電圧範囲の基準となる電圧であり、通常電源電
圧Ｖｄｄの１／２の電圧とされる。スイッチＳＷＳＲ１
は、ＩＮＶの出力に接続されたスイッチＳＷｆ、Ｖｒｅ
ｆに接続されたスイッチＳＷｒｆ、グランドに接続され
たスイッチＳＷｓｆよりなり、これらスイッチは択一的
に閉成される。
【００１３】入力キャパシタンスＣｉの入力側には第２
スリープ・リフレッシュスイッチＳＷＳＲ２が接続さ
れ、ＳＷＳＲ２によってＣｉは入力電圧Ｖｉｎ、基準電
圧Ｖｒｅｆまたはグランドに接続されるようになってい
る。スイッチＳＷＳＲ２は、入力電圧Ｖｉｎに接続され
たスイッチＳＷｉｎ、Ｖｒｅｆに接続されたスイッチＳ
Ｗｒｉ、グランドに接続されたスイッチＳＷｓｉよりな
り、これらスッチは択一的に閉成される。
スリープ・リフレッシュスイッチＳＷＳＲ２が接続さ
れ、ＳＷＳＲ２によってＣｉは入力電圧Ｖｉｎ、基準電
圧Ｖｒｅｆまたはグランドに接続されるようになってい
る。スイッチＳＷＳＲ２は、入力電圧Ｖｉｎに接続され
たスイッチＳＷｉｎ、Ｖｒｅｆに接続されたスイッチＳ
Ｗｒｉ、グランドに接続されたスイッチＳＷｓｉよりな
り、これらスッチは択一的に閉成される。
【００１４】前記反転増幅部ＩＮＶの入出力間にはリフ
レッシュスイッチＳＷｒｆ０が接続され、ＳＷＳＲ１、
ＳＷＳＲ２におけるＳＷｒｉ、ＳＷｒｆと連動して開閉
され、ＣｉおよびＣｆの残留電荷を解消するためのリフ
レッシュに使用される。
レッシュスイッチＳＷｒｆ０が接続され、ＳＷＳＲ１、
ＳＷＳＲ２におけるＳＷｒｉ、ＳＷｒｆと連動して開閉
され、ＣｉおよびＣｆの残留電荷を解消するためのリフ
レッシュに使用される。
【００１５】スイッチはＳＷｉｎ、ＳＷｆが開放され、
かつＳＷｓｉ、ＳＷｓｆが閉成されたときには、ＩＮＶ
は入力がグランドに接続されたインバータ回路となり、
各ＣＭＯＳはカットオフ領域の動作となる。従って各Ｃ
ＭＯＳにおける消費電流は無視し得る。なおＩＮＶの入
力を電源に接続して飽和領域の動作としても同様に電流
が生じなくなる。さらに斑点増幅部ＩＮＶは図４（ａ）
または（ｂ）のように、従来の平衡レジスタンスが設け
られておらず、平衡レジスタンスの貫通電流が生じない
ため電力消費が低減されている。
かつＳＷｓｉ、ＳＷｓｆが閉成されたときには、ＩＮＶ
は入力がグランドに接続されたインバータ回路となり、
各ＣＭＯＳはカットオフ領域の動作となる。従って各Ｃ
ＭＯＳにおける消費電流は無視し得る。なおＩＮＶの入
力を電源に接続して飽和領域の動作としても同様に電流
が生じなくなる。さらに斑点増幅部ＩＮＶは図４（ａ）
または（ｂ）のように、従来の平衡レジスタンスが設け
られておらず、平衡レジスタンスの貫通電流が生じない
ため電力消費が低減されている。
【００１６】図４（ａ）の回路は、３段直列のＣＭＯＳ
インバータＩ１、Ｉ２、Ｉ３の最終段出力に接地キャパ
シタンスＣＬを接続して高周波成分の除去を行い、２段
目のＣＭＯＳインバータの入出力間にレジスタンスＲｃ
とキャパシタンスＣｃの直列回路を接続している。この
直列回路はＩ２に対するネガティブフィードバックライ
ンであり、Ｉ２の負荷となるため、Ｉ２のゲインを低下
させて、反転増幅回路のゲインを抑制する。これによっ
て貫通電流が生じることのない発振防止回路が実現され
る。なおＲｃとＣｃの接続順序は任意である。
インバータＩ１、Ｉ２、Ｉ３の最終段出力に接地キャパ
シタンスＣＬを接続して高周波成分の除去を行い、２段
目のＣＭＯＳインバータの入出力間にレジスタンスＲｃ
とキャパシタンスＣｃの直列回路を接続している。この
直列回路はＩ２に対するネガティブフィードバックライ
ンであり、Ｉ２の負荷となるため、Ｉ２のゲインを低下
させて、反転増幅回路のゲインを抑制する。これによっ
て貫通電流が生じることのない発振防止回路が実現され
る。なおＲｃとＣｃの接続順序は任意である。
【００１７】図４（ｂ）の反転増幅部は、図４（ａ）の
レジスタンスＲｃに替えてＭＯＳ抵抗Ｍｃを使用してい
る。これによって回路規模、回路面積はさらに減少す
る。なお図４（b）ではＭＯＳ抵抗としてｐＭＯＳが用
いられているが、ｎＭＯＳも当然使用可能である。
レジスタンスＲｃに替えてＭＯＳ抵抗Ｍｃを使用してい
る。これによって回路規模、回路面積はさらに減少す
る。なお図４（b）ではＭＯＳ抵抗としてｐＭＯＳが用
いられているが、ｎＭＯＳも当然使用可能である。
【００１８】図５は本実施例のタイミングチャートを示
し、入力信号（Ｖｉｎ）とともに制御信号ＣＴＬｉｎ、
ＣＴＬｒ、ＣＴＬｒ０、ＣＴＬｓのタイミングが示され
ている。ＣＴＬｉｎは通常動作のためのスイッチＳＷｉ
ｎ、ＳＷｆの開閉を制御し、高レベルのときにスイッチ
を閉成し、低レベルのときにスイッチを開放する。ＣＴ
ＬｒはリフレッシュのためのスイッチＳＷｒｉ、ＳＷｒ
ｆの開閉を制御し、高レベルのときにスイッチを閉成
し、低レベルのときにスイッチを開放する。ＣＴＬｒ０
はリフレッシュのためのスイッチＳＷｒｆ０の開閉を制
御し、高レベルのときにスイッチを閉成し、低レベルの
ときにスイッチを開放する。ＣＴＬｓはスリープ・モー
ドのためのスイッチＳＷｓｉ、ＳＷｓｆの開閉を制御
し、高レベルのときにスイッチを閉成し、低レベルのと
きにスイッチを開放する。
し、入力信号（Ｖｉｎ）とともに制御信号ＣＴＬｉｎ、
ＣＴＬｒ、ＣＴＬｒ０、ＣＴＬｓのタイミングが示され
ている。ＣＴＬｉｎは通常動作のためのスイッチＳＷｉ
ｎ、ＳＷｆの開閉を制御し、高レベルのときにスイッチ
を閉成し、低レベルのときにスイッチを開放する。ＣＴ
ＬｒはリフレッシュのためのスイッチＳＷｒｉ、ＳＷｒ
ｆの開閉を制御し、高レベルのときにスイッチを閉成
し、低レベルのときにスイッチを開放する。ＣＴＬｒ０
はリフレッシュのためのスイッチＳＷｒｆ０の開閉を制
御し、高レベルのときにスイッチを閉成し、低レベルの
ときにスイッチを開放する。ＣＴＬｓはスリープ・モー
ドのためのスイッチＳＷｓｉ、ＳＷｓｆの開閉を制御
し、高レベルのときにスイッチを閉成し、低レベルのと
きにスイッチを開放する。
【００１９】タイミングチャートの期間ｔｓはスリープ
・モードの期間、期間ｔｒはリフレッシュの期間であ
り、その他の期間は通常動作である。通常動作の開始時
点においては残留電荷が解消されている必要があるた
め、通常動作の前にリフレッシュ期間が設けられてい
る。そしてリフレッシュの終了に際しては、スイッチＳ
ＷｒｉおよびＳＷｆｒよりも若干おくれてＳＷｒｆ０が
開放される。図６〜図９はこの時間差（遅延）の効果を
示す。
・モードの期間、期間ｔｒはリフレッシュの期間であ
り、その他の期間は通常動作である。通常動作の開始時
点においては残留電荷が解消されている必要があるた
め、通常動作の前にリフレッシュ期間が設けられてい
る。そしてリフレッシュの終了に際しては、スイッチＳ
ＷｒｉおよびＳＷｆｒよりも若干おくれてＳＷｒｆ０が
開放される。図６〜図９はこの時間差（遅延）の効果を
示す。
【００２０】図６は入力電圧Ｖｉｎが平均１．５Ｖ、振
幅１．０Ｖ、周波数１．３ＭＨｚのときの遅延時間−ｔ
ｄと出力電圧の分散（縦軸：線形目盛）との関係を示
す。ｔｄ＞０の場合に比較してｔｄ＜０のときに分散が
減少しており、遅延の効果が明らかである。図７は同一
データを対数目盛で示したもので、約１ｎｓｅｃの遅延
時間ｔｄのときに分散が最小となることが分かる。
幅１．０Ｖ、周波数１．３ＭＨｚのときの遅延時間−ｔ
ｄと出力電圧の分散（縦軸：線形目盛）との関係を示
す。ｔｄ＞０の場合に比較してｔｄ＜０のときに分散が
減少しており、遅延の効果が明らかである。図７は同一
データを対数目盛で示したもので、約１ｎｓｅｃの遅延
時間ｔｄのときに分散が最小となることが分かる。
【００２１】図８は入力電圧Ｖｉｎが平均１．５Ｖ、振
幅０．５Ｖ、周波数１．３ＭＨｚのときの遅延時間−ｔ
ｄ（横軸：遅延分を負の時間で表現している。）と出力
電圧Ｖｏｕｔの分散（縦軸：線形目盛）との関係を示
し、図７と同様に約１ｎｓｅｃの遅延により、分散が最
小値をとる。
幅０．５Ｖ、周波数１．３ＭＨｚのときの遅延時間−ｔ
ｄ（横軸：遅延分を負の時間で表現している。）と出力
電圧Ｖｏｕｔの分散（縦軸：線形目盛）との関係を示
し、図７と同様に約１ｎｓｅｃの遅延により、分散が最
小値をとる。
【００２２】図２は本発明の第２実施例を示し、図１の
第１、第２スリープ・リフレッシュスイッチＳＷＳＲ
１、ＳＷＳＲ２に替えて第１、第２スリープスイッチＳ
ＷＳ１、ＳＷＳ２が採用され、リフレッシュ機能を省略
している。このような構成は出力の許容精度が比較的低
い場合に有効であり、回路構成を単純化し得る。
第１、第２スリープ・リフレッシュスイッチＳＷＳＲ
１、ＳＷＳＲ２に替えて第１、第２スリープスイッチＳ
ＷＳ１、ＳＷＳ２が採用され、リフレッシュ機能を省略
している。このような構成は出力の許容精度が比較的低
い場合に有効であり、回路構成を単純化し得る。
【００２３】図３は第３実施例を示す回路図であり、図
１におけるＳＷＳＲ２におけるＳＷｓｉをスリープスイ
ッチとして独立させ、ＩＮＶの入力に直接接続してい
る。そして入力キャパシタンスにはＳＷｉｎおよびＳＷ
ｒｉよりなる第２リフレッシュスイッチＳＷＲ２を接続
している。一方、図１のＳＷＳＲ１におけるＳＷｓｆは
省略され、ＳＷＳＲ１に替えて第１リフレッシュスイッ
チＳＷＲ１が構成されている。ＳＷｆ、ＳＷｒｆ０が開
放された状態において、ＳＷｓｉはＩＮＶの入力を直接
グランドに接続し、ＩＮＶをカットオフ領域として、電
流消費を抑制する。本実施例は第１実施例に比較し回路
構成が単純化し、第２実施例に比較してリフレッシュ機
能を実現し得るという利点がある。なお図２、図３の構
成において、スリープモード時にグランドに替えて電源
を接続し得ることはいうまでもない。
１におけるＳＷＳＲ２におけるＳＷｓｉをスリープスイ
ッチとして独立させ、ＩＮＶの入力に直接接続してい
る。そして入力キャパシタンスにはＳＷｉｎおよびＳＷ
ｒｉよりなる第２リフレッシュスイッチＳＷＲ２を接続
している。一方、図１のＳＷＳＲ１におけるＳＷｓｆは
省略され、ＳＷＳＲ１に替えて第１リフレッシュスイッ
チＳＷＲ１が構成されている。ＳＷｆ、ＳＷｒｆ０が開
放された状態において、ＳＷｓｉはＩＮＶの入力を直接
グランドに接続し、ＩＮＶをカットオフ領域として、電
流消費を抑制する。本実施例は第１実施例に比較し回路
構成が単純化し、第２実施例に比較してリフレッシュ機
能を実現し得るという利点がある。なお図２、図３の構
成において、スリープモード時にグランドに替えて電源
を接続し得ることはいうまでもない。
【００２４】図１０は反転増幅回路を２段直列に使用
し、符号付き加算を行う第３実施例を示す。図１０にお
いて、複数の入力電圧Ｖｉｎ１〜Ｖｉｎ８が並列なキャ
パシタンスＣ１１〜Ｃ１４およびＣ２１〜Ｃ２４に接続
されている。Ｃ１１〜Ｃ１４は容量結合としてＶｉｎ１
〜Ｖｉｎ４を加算し、Ｃ２１〜Ｃ２４はＶｉｎ５〜Ｖｉ
ｎ８を加算する。
し、符号付き加算を行う第３実施例を示す。図１０にお
いて、複数の入力電圧Ｖｉｎ１〜Ｖｉｎ８が並列なキャ
パシタンスＣ１１〜Ｃ１４およびＣ２１〜Ｃ２４に接続
されている。Ｃ１１〜Ｃ１４は容量結合としてＶｉｎ１
〜Ｖｉｎ４を加算し、Ｃ２１〜Ｃ２４はＶｉｎ５〜Ｖｉ
ｎ８を加算する。
【００２５】Ｃ１１〜Ｃ１４は前記入力キャパシタンス
に対応し、その出力は反転増幅部ＩＮＶ１に入力されて
いる。Ｃ１１〜Ｃ１４の出力にはＩＮＶ１と並列に帰還
キャパシタンスＣＦ１が接続され、ＣＦ１の出力側には
第１スリープ・リフレッシュスイッチＳＷＳＲ１が接続
されている。スイッチＳＷＳＲ１によって、ＣＦ１の出
力はＩＮＶ１出力、基準電圧Ｖｒｅｆまたはグランドに
接続される。キャパシタンスＣ１１〜Ｃ１４、Ｃ２１〜
Ｃ２４の入力には第２スリープ・リフレッシュスイッチ
ＳＷＳＲ２が接続され、これらキャパシタンスはＳＷＳ
Ｒ２によって対応する入力電圧、基準電圧またはグラン
ドに接続される。Ｃ２１〜Ｃ２４も同様に前記入力キャ
パシタンスに対応し、その出力は反転増幅部ＩＮＶ２に
入力されている。Ｃ２１〜Ｃ２４の出力にはＩＮＶ２と
並列に帰還キャパシタンスＣＦ２が接続され、ＣＦ２の
出力側は前記第１スリープ・リフレッシュスイッチＳＷ
ＳＲ１と共通部分を有する第３スリープ・リフレッシュ
スイッチＳＷＳＲ１’に接続されている。スイッチＳＷ
ＳＲ１’によって、ＣＦ２の出力はＩＮＶ２出力、基準
電圧Ｖｒｅｆまたはグランドに接続される。
に対応し、その出力は反転増幅部ＩＮＶ１に入力されて
いる。Ｃ１１〜Ｃ１４の出力にはＩＮＶ１と並列に帰還
キャパシタンスＣＦ１が接続され、ＣＦ１の出力側には
第１スリープ・リフレッシュスイッチＳＷＳＲ１が接続
されている。スイッチＳＷＳＲ１によって、ＣＦ１の出
力はＩＮＶ１出力、基準電圧Ｖｒｅｆまたはグランドに
接続される。キャパシタンスＣ１１〜Ｃ１４、Ｃ２１〜
Ｃ２４の入力には第２スリープ・リフレッシュスイッチ
ＳＷＳＲ２が接続され、これらキャパシタンスはＳＷＳ
Ｒ２によって対応する入力電圧、基準電圧またはグラン
ドに接続される。Ｃ２１〜Ｃ２４も同様に前記入力キャ
パシタンスに対応し、その出力は反転増幅部ＩＮＶ２に
入力されている。Ｃ２１〜Ｃ２４の出力にはＩＮＶ２と
並列に帰還キャパシタンスＣＦ２が接続され、ＣＦ２の
出力側は前記第１スリープ・リフレッシュスイッチＳＷ
ＳＲ１と共通部分を有する第３スリープ・リフレッシュ
スイッチＳＷＳＲ１’に接続されている。スイッチＳＷ
ＳＲ１’によって、ＣＦ２の出力はＩＮＶ２出力、基準
電圧Ｖｒｅｆまたはグランドに接続される。
【００２６】第１スリープ・リフレッシュスイッチＳＷ
ＳＲ１はＣＦ１の出力をＩＮＶ１出力またはスイッチＳ
ＷＲ３に接続するスイッチＳＷＲ１を有し、ＳＷＲ３は
ＳＷＲ１の出力をＶｒｅｆまたはグランドに接続する。
第３スリープ・リフレッシュスイッチＳＷＳＲ１’はＣ
Ｆ２の出力をＩＮＶ２出力またはスイッチＳＷＲ３に接
続するスイッチＳＷＲ２を有する。第２スリープ・リフ
レッシュスイッチＳＷＳＲ２は各キャパシタンスの入力
を入力電圧またはスイッチＳＷＲ３に接続するスイッチ
ＳＷ１１〜ＳＷ１４、ＳＷ２１〜ＳＷ２４を有し、ＳＷ
Ｒ３を前記スリープ・リフレッシュスイッチと共通に使
用している。またＩＮＶ１、ＩＮＶ２には、図１のＳＷ
ｒｆに対応するリフレッシュ用のスイッチＳＷＦ１、Ｓ
ＷＦ２がそれぞれ接続されている。
ＳＲ１はＣＦ１の出力をＩＮＶ１出力またはスイッチＳ
ＷＲ３に接続するスイッチＳＷＲ１を有し、ＳＷＲ３は
ＳＷＲ１の出力をＶｒｅｆまたはグランドに接続する。
第３スリープ・リフレッシュスイッチＳＷＳＲ１’はＣ
Ｆ２の出力をＩＮＶ２出力またはスイッチＳＷＲ３に接
続するスイッチＳＷＲ２を有する。第２スリープ・リフ
レッシュスイッチＳＷＳＲ２は各キャパシタンスの入力
を入力電圧またはスイッチＳＷＲ３に接続するスイッチ
ＳＷ１１〜ＳＷ１４、ＳＷ２１〜ＳＷ２４を有し、ＳＷ
Ｒ３を前記スリープ・リフレッシュスイッチと共通に使
用している。またＩＮＶ１、ＩＮＶ２には、図１のＳＷ
ｒｆに対応するリフレッシュ用のスイッチＳＷＦ１、Ｓ
ＷＦ２がそれぞれ接続されている。
【００２７】以上のように、Ｖｒｅｆおよびグランドへ
の接続を共通な１個のスイッチで行うことにより、全体
の回路構成を単純化し得る。
の接続を共通な１個のスイッチで行うことにより、全体
の回路構成を単純化し得る。
【００２８】ＩＮＶ１の出力は中間キャパシタンスＣＣ
を介して、Ｃ２１〜Ｃ２４の出力と並列にＩＮＶ２に接
続され、以下の符号付き加算が行われる。
を介して、Ｃ２１〜Ｃ２４の出力と並列にＩＮＶ２に接
続され、以下の符号付き加算が行われる。
【００２９】ＩＮＶ１、ＩＮＶ２の入力側のオフセット
電圧をＶｂ１、Ｖｂ２、ＩＮＶ１の出力電圧をＶａをＶ
ａとし、Ｃ１１〜Ｃ１４、Ｃ２１〜Ｃ２４をそれぞれＣ
１ｉ、Ｃ２ｉで代表し、Ｖｉｎ１〜Ｖｉｎ８をＶｉｎ
（ｉ）で代表すると、電荷保存則より、
電圧をＶｂ１、Ｖｂ２、ＩＮＶ１の出力電圧をＶａをＶ
ａとし、Ｃ１１〜Ｃ１４、Ｃ２１〜Ｃ２４をそれぞれＣ
１ｉ、Ｃ２ｉで代表し、Ｖｉｎ１〜Ｖｉｎ８をＶｉｎ
（ｉ）で代表すると、電荷保存則より、
【数１】 の関係が得られ、一般にＶｂ１＝Ｖｂ２であるのでこれ
をＶｂとおき、ＣＦ１＝ＣＦ２＝ＣＣとして、これをＣ
Ｆで表すと、以下の式（３）が求められる。
をＶｂとおき、ＣＦ１＝ＣＦ２＝ＣＣとして、これをＣ
Ｆで表すと、以下の式（３）が求められる。
【数２】 前述のとおり、これはＶｉｎ１〜Ｖｉｎ４の重み付加算
結果からＶｉｎ５〜Ｖｉｎ８の重み付加算結果を減算し
たものであり、加減算が実現されている。
結果からＶｉｎ５〜Ｖｉｎ８の重み付加算結果を減算し
たものであり、加減算が実現されている。
【００３０】前記ＩＮＶ１は中間スイッチＳＷＣＣを介
して中間キャパシタンスＣＣに接続され、ＳＷＣＣはＣ
Ｃの入力端子をＩＮＶ１または前記スイッチＳＷＲ３に
接続する。これによってＩＮＶ２の入力側はスリープモ
ード時にはＳＷＣＣ、ＳＷＲ３を介してグランドに接続
され、リフレッシュモードには基準電圧に接続される。
ＩＮＶ２に対しても完璧なリフレッシュ、スリープモー
ドを実現し得る。なおスイッチＳＷＣＣは反転増幅部Ｉ
ＮＶ２の入力側ｍに接続されているので、第２スリープ
・リフレッシュスイッチＳＷＳＲ２と同期して動作し、
ＳＷＳＲ２に含めて考えることができる。
して中間キャパシタンスＣＣに接続され、ＳＷＣＣはＣ
Ｃの入力端子をＩＮＶ１または前記スイッチＳＷＲ３に
接続する。これによってＩＮＶ２の入力側はスリープモ
ード時にはＳＷＣＣ、ＳＷＲ３を介してグランドに接続
され、リフレッシュモードには基準電圧に接続される。
ＩＮＶ２に対しても完璧なリフレッシュ、スリープモー
ドを実現し得る。なおスイッチＳＷＣＣは反転増幅部Ｉ
ＮＶ２の入力側ｍに接続されているので、第２スリープ
・リフレッシュスイッチＳＷＳＲ２と同期して動作し、
ＳＷＳＲ２に含めて考えることができる。
【００３１】図１１は反転増幅部の他の実施例を示す。
この反転増幅部においては、最終段より１つ前のＣＭＯ
ＳインバータＩ２の出力に、一対のレジスタンスＲＥ
１、ＲＥ２を有する平衡レジスタンスが接続されている
が、これらレジスタンスにはキャパシタンスＣＥ１、Ｃ
Ｅ２がそれぞれ直列に接続されている。すなわち、ＲＥ
１、ＣＥ１の直列回路がＩ２出力とＶｄｄの間に接続さ
れ、ＲＥ２、ＣＥ２の直列回路がＩ２出力とＶｓｓの間
に接続されている。これら直列回路はＩ２のオープンゲ
インを低下させ、反転増幅回路全体のゲインを抑制する
が、低周波電流に対するインピーダンスが高く、その消
費電力は従来に比較して著しく低い。
この反転増幅部においては、最終段より１つ前のＣＭＯ
ＳインバータＩ２の出力に、一対のレジスタンスＲＥ
１、ＲＥ２を有する平衡レジスタンスが接続されている
が、これらレジスタンスにはキャパシタンスＣＥ１、Ｃ
Ｅ２がそれぞれ直列に接続されている。すなわち、ＲＥ
１、ＣＥ１の直列回路がＩ２出力とＶｄｄの間に接続さ
れ、ＲＥ２、ＣＥ２の直列回路がＩ２出力とＶｓｓの間
に接続されている。これら直列回路はＩ２のオープンゲ
インを低下させ、反転増幅回路全体のゲインを抑制する
が、低周波電流に対するインピーダンスが高く、その消
費電力は従来に比較して著しく低い。
【００３２】レジスタンスＲＥ１、ＲＥ２とキャパシタ
ンスＣＥ１、ＣＥ２の位置関係は任意であり、図１１の
ように、レジスタンスをキャパシタンスよりも電圧源側
に配置してもよいし、図１２の変形例のように、その位
置関係を逆転させてもよい。
ンスＣＥ１、ＣＥ２の位置関係は任意であり、図１１の
ように、レジスタンスをキャパシタンスよりも電圧源側
に配置してもよいし、図１２の変形例のように、その位
置関係を逆転させてもよい。
【００３３】また平衡レジスタンスの接続位置は、Ｉ２
出力に限定されるものではなく、Ｉ１出力としてもよ
い。但し一般的には最終段の１つ前段のＣＭＯＳインバ
ータに接続して良好な効果を得ている。
出力に限定されるものではなく、Ｉ１出力としてもよ
い。但し一般的には最終段の１つ前段のＣＭＯＳインバ
ータに接続して良好な効果を得ている。
【００３４】図１３の反転増幅部は、図４（ａ）の変形
例を示すものであり、レジスタンスＲＥとキャパシタン
スＣＥの直列回路を、最終段ＣＭＯＳインバータＩ３の
入出力間に接続している。この直列回路はＩ３に対する
ネガティブフィードバックラインであり、Ｉ３の負荷と
なるため、Ｉ３のゲインを低下させて、前記と同様反転
増幅回路のゲインを抑制する。なお図４（ａ）の回路は
本回路に比較し、後段のキャパシタンス成分の影響を受
けないという利点がある。
例を示すものであり、レジスタンスＲＥとキャパシタン
スＣＥの直列回路を、最終段ＣＭＯＳインバータＩ３の
入出力間に接続している。この直列回路はＩ３に対する
ネガティブフィードバックラインであり、Ｉ３の負荷と
なるため、Ｉ３のゲインを低下させて、前記と同様反転
増幅回路のゲインを抑制する。なお図４（ａ）の回路は
本回路に比較し、後段のキャパシタンス成分の影響を受
けないという利点がある。
【００３５】図１４は、図４（ｂ）のＭＯＳ抵抗ＭＲキ
ャパシタンスの直列回路を最終段ＣＭＯＳインバータの
入出力間に接続したものであり、回路規模、回路面積を
減少している。なお図４（ｂ）と本回路の比較において
も、後段回路の影響を受けないという点で図４の回路が
優る。
ャパシタンスの直列回路を最終段ＣＭＯＳインバータの
入出力間に接続したものであり、回路規模、回路面積を
減少している。なお図４（ｂ）と本回路の比較において
も、後段回路の影響を受けないという点で図４の回路が
優る。
【００３６】図１５は前記基準電圧Ｖｒｅｆを生成する
ための基準電圧生成回路であり、スリープモードのため
の電源電圧への接続をも実現し得る構成になっている。
図１５において、基準電圧生成回路は図１０の反転増幅
部ＩＮＶ１、ＩＮＶ２と同様に奇数段直列のＣＭＯＳイ
ンバータよりなる反転増幅部ＩＮＶを有し、このＩＮＶ
の出力をスイッチＳＷＶｒｅｆを介してその入力に接続
している。ＳＷＶｒｅｆはＩＮＶの入力をＩＮＶ出力ま
たは電源電圧Ｖｄｄに接続し、ＩＮＶ出力側のときはそ
の入出力がバランスする略Ｖｄｄ／２の電圧に収束す
る。またＶｄｄ側のときはＩＮＶの出力にはＶｄｄの反
転として接地電圧（０Ｖ）の電圧が生じることになる。
従って基準電圧生成回路の出力Ｖｒｅｆ−ｄｄは基準電
圧Ｖｒｅｆまたは０Ｖであり、図１０のＳＷＲ３に替え
てこの基準電圧生成回路を用いれば、ＳＷＲ３の機能を
基準電圧生成回路に含めることが可能である。
ための基準電圧生成回路であり、スリープモードのため
の電源電圧への接続をも実現し得る構成になっている。
図１５において、基準電圧生成回路は図１０の反転増幅
部ＩＮＶ１、ＩＮＶ２と同様に奇数段直列のＣＭＯＳイ
ンバータよりなる反転増幅部ＩＮＶを有し、このＩＮＶ
の出力をスイッチＳＷＶｒｅｆを介してその入力に接続
している。ＳＷＶｒｅｆはＩＮＶの入力をＩＮＶ出力ま
たは電源電圧Ｖｄｄに接続し、ＩＮＶ出力側のときはそ
の入出力がバランスする略Ｖｄｄ／２の電圧に収束す
る。またＶｄｄ側のときはＩＮＶの出力にはＶｄｄの反
転として接地電圧（０Ｖ）の電圧が生じることになる。
従って基準電圧生成回路の出力Ｖｒｅｆ−ｄｄは基準電
圧Ｖｒｅｆまたは０Ｖであり、図１０のＳＷＲ３に替え
てこの基準電圧生成回路を用いれば、ＳＷＲ３の機能を
基準電圧生成回路に含めることが可能である。
【００３７】
【発明の効果】前述のとおり、本発明に係る反転増幅回
路は、発振防止のための回路に直列に抵抗を接続して低
周波電流を阻止し、また帰還キャパシタンスによる帰還
路を遮断するとともに入力キャパシタンスにおよび帰還
キャパシタンスをグランドに接続し、ＣＭＯＳを遮断領
域に導くので、回路の安定性を阻害することなく、発振
防止回路の電力消費を低減し得るとともに、スリープ・
モードを実現し得るという優れた効果を有する。
路は、発振防止のための回路に直列に抵抗を接続して低
周波電流を阻止し、また帰還キャパシタンスによる帰還
路を遮断するとともに入力キャパシタンスにおよび帰還
キャパシタンスをグランドに接続し、ＣＭＯＳを遮断領
域に導くので、回路の安定性を阻害することなく、発振
防止回路の電力消費を低減し得るとともに、スリープ・
モードを実現し得るという優れた効果を有する。
【図１】本発明に係る反転増幅回路の第１実施例を示す
回路図である。
回路図である。
【図２】第２実施例の示す回路図である。
【図３】第３実施例を示す回路図である。
【図４（ａ）】第１実施例における反転増幅部の例を示
す回路図である。
す回路図である。
【図４（ｂ）】反転増幅部の他の例を示す回路図であ
る。
る。
【図５】第１実施例のタイミングチャートである。
【図６】図５のリフレッシュタイミングと出力精度の関
係を示すグラフである。
係を示すグラフである。
【図７】図６の出力精度を対数表記したグラフである。
【図８】他の入力条件でのリフレッシュタイミングと出
力精度の関係を示すグラフである。
力精度の関係を示すグラフである。
【図９】図８の出力精度を対数表記したグラフである。
【図１０】本発明の第３実施例を示す回路図である。
【図１１】反転増幅部の他の実施例を示す回路図であ
る。
る。
【図１２】反転増幅部のさらにの実施例を示す回路図で
ある。
ある。
【図１３】反転増幅部のさらに他の実施例を示す回路図
である。
である。
【図１４】反転増幅部のさらに他の実施例を示す回路図
である。
である。
【図１５】基準電圧生成回路を示す回路図である。
【図１６】従来の反転増幅部を示す回路図である。
ＩＮＶ、ＩＮＶ１、ＩＮＶ２．．．反転増幅部 Ｉ１、Ｉ２、Ｉ３．．．ＣＭＯＳインバータ Ｃｆ、ＣＦ、ＣＦ１、ＣＦ２．．．フィードバックキャ
パシタンス ＣＬ．．．接地キャパシタンス Ｒｃ、ＲＥ、ＲＥ１、ＲＥ２．．．レジスタンス Ｃｃ、ＣＣ、ＣＥ、ＣＥ１、ＣＥ２、Ｃ１１〜Ｃ１４、
Ｃ２１〜Ｃ２４．．．キャパシタンス Ｍｃ、ＭＲ．．．ＭＯＳ抵抗 ＳＷＳＲ１、ＳＷＳＲ１’、ＳＷＳＲ２．．．スリープ
・リフレッシュスイッチ ＳＷｆ、ＳＷｒｆ、ＳＷｓｆ、ＳＷｉｎ、ＳＷｒｉ、Ｓ
Ｗｓｉ、ＳＷ１１〜ＳＷ ＳＷ１４，ＳＷ２１〜ＳＷ２４、ＳＷＲ１〜ＳＷＲ３、
ＳＷＣＣ、ＳＷＶｒｅｆ．．．スイッチ ｔｓ．．．スリープ期間 ｔｒ．．．リフレッシュ期間 ｔｄ．．．遅延時間 Ｖｉｎ．．．入力電圧 Ｖｏｕｔ．．．出力電圧 Ｖｄｄ．．．電源電圧 Ｖｒｅｆ．．．基準電圧 Ｖｒｅｆ−ｄｄ．．．出力電圧。 4 整理番号＝ＹＺ１９９６０１３Ａ
パシタンス ＣＬ．．．接地キャパシタンス Ｒｃ、ＲＥ、ＲＥ１、ＲＥ２．．．レジスタンス Ｃｃ、ＣＣ、ＣＥ、ＣＥ１、ＣＥ２、Ｃ１１〜Ｃ１４、
Ｃ２１〜Ｃ２４．．．キャパシタンス Ｍｃ、ＭＲ．．．ＭＯＳ抵抗 ＳＷＳＲ１、ＳＷＳＲ１’、ＳＷＳＲ２．．．スリープ
・リフレッシュスイッチ ＳＷｆ、ＳＷｒｆ、ＳＷｓｆ、ＳＷｉｎ、ＳＷｒｉ、Ｓ
Ｗｓｉ、ＳＷ１１〜ＳＷ ＳＷ１４，ＳＷ２１〜ＳＷ２４、ＳＷＲ１〜ＳＷＲ３、
ＳＷＣＣ、ＳＷＶｒｅｆ．．．スイッチ ｔｓ．．．スリープ期間 ｔｒ．．．リフレッシュ期間 ｔｄ．．．遅延時間 Ｖｉｎ．．．入力電圧 Ｖｏｕｔ．．．出力電圧 Ｖｄｄ．．．電源電圧 Ｖｒｅｆ．．．基準電圧 Ｖｒｅｆ−ｄｄ．．．出力電圧。 4 整理番号＝ＹＺ１９９６０１３Ａ
Claims (13)
- 【請求項１】 奇数段の直列なＣＭＯＳインバータより
なる反転増幅部と、この反転増幅部における初段のＣＭ
ＯＳインバータの入力に一端子が接続された帰還キャパ
シタンスと、初段ＣＭＯＳインバータの入力に接続され
た入力キャパシタンスと、前記帰還キャパシタンスの他
端子を前記反転増幅部における最終段のＣＭＯＳインバ
ータの出力またはグランドに接続する第１スリープスイ
ッチと、前記入力キャパシタンスの入力に入力電圧また
はグランドを接続する第２スリープスイッチと、前記反
転増幅部における初段より後のＣＭＯＳインバータに接
続された直列なキャパシタンスを含む発振防止回路とを
備えている反転増幅回路。 - 【請求項２】 奇数段の直列なＣＭＯＳインバータより
なる反転増幅部と、この反転増幅部における初段のＣＭ
ＯＳインバータの入力に一端子が接続された帰還キャパ
シタンスと、初段ＣＭＯＳインバータの入力に接続され
た入力キャパシタンスと、前記帰還キャパシタンスの他
端子を前記反転増幅部における最終段のＣＭＯＳインバ
ータの出力または基準電圧に接続する第１リフレッシュ
スイッチと、前記入力キャパシタンスの入力に入力電圧
または基準電圧を接続する第２リフレッシュスイッチ
と、前記反転増幅回路の入出力を接続する第３リフレッ
シュスイッチと、初段ＣＭＯＳインバータの入力をグラ
ンドに接続するスリープスイッチと、前記反転増幅部に
おける初段より後のＣＭＯＳインバータに接続された直
列なキャパシタンスを含む発振防止回路とを備えている
反転増幅回路。 - 【請求項３】 奇数段の直列なＣＭＯＳインバータより
なる反転増幅部と、この反転増幅部における初段のＣＭ
ＯＳインバータの入力に一端子が接続された帰還キャパ
シタンスと、初段ＣＭＯＳインバータの入力に接続され
た入力キャパシタンスと、前記帰還キャパシタンスの他
端子を前記反転増幅部における最終段のＣＭＯＳインバ
ータの出力、基準電圧またはグランドに接続する第１ス
リープ・リフレッシュスイッチと、前記入力キャパシタ
ンスの入力に入力電圧、基準電圧またはグランドを接続
する第２スリープ・リフレッシュスイッチと、前記反転
増幅回路の入出力を接続するリフレッシュスイッチと、
前記反転増幅部における初段より後のＣＭＯＳインバー
タに接続された直列なキャパシタンスを含む発振防止回
路とを備えている反転増幅回路。 - 【請求項４】 発振防止回路は、反転増幅部における
中間のＣＭＯＳインバータの出力に接続された１対のレ
ジスタンスおよびキャパシタンスの直列回路よりなる平
衡レジスタンスであって、一方のレジスタンスは高電位
の電圧源に接続され、他方のレジスタンスは低電位の電
圧源に接続されていることを特徴とする請求項１〜３の
いずれか一項に記載の反転増幅回路。 - 【請求項５】 発振防止回路は、中間のＣＭＯＳイン
バータの入出力間に接続されたレジスタンスとキャパシ
タンスの直列回路であることを特徴とする請求項１〜３
のいずれか一項に記載の反転増幅回路。 - 【請求項６】 発振防止回路は、中間のＣＭＯＳイン
バータの出力と最終段のＣＭＯＳインバータの出力との
間に接続されたレジスタンスとキャパシタンスの直列回
路であることを特徴とする請求項１〜３のいずれか一項
に記載の反転増幅回路。 - 【請求項７】 キャパシタンスはレジスタンスよりも入
力側に接続されていることを特徴とする請求項６記載の
反転増幅回路。 - 【請求項８】 第１スリープスイッチおよび第２スリー
プスイッチは、反転増幅回路のスリープ・モード時には
グランドまたは電源電圧に接続されることを特徴とする
請求項２記載の反転増幅回路。 - 【請求項９】 第１スリープ・リフレッシュスイッチお
よび第２スリープ・リフレッシュスイッチは、反転増幅
回路のリフレッシュ時には基準電圧に接続され、反転増
幅回路のスリープ・モード時にはグランドまたは電源電
圧に接続され、リフレッシュスッチはリフレッシュ時に
のみ閉成されることを特徴とする請求項３記載の反転増
幅回路。 - 【請求項１０】 リフレッシュ終了時には、第１、第２
スリープ・リフレッシュスイッチの切替よりも若干早く
リフレッシュスイッチを開放することを特徴とする請求
項３記載の反転増幅回路。 - 【請求項１１】 リフレッシュ終了時には、第１、第２
スリープ・リフレッシュスイッチの切替よりも数ｎｓｅ
ｃ早くリフレッシュスイッチを開放することを特徴とす
る請求項３記載の反転増幅回路。 - 【請求項１２】 リフレッシュ終了時には、第１、第２
リフレッシュスイッチの切替よりも若干早く第３リフレ
ッシュスイッチを開放することを特徴とする請求項２記
載の反転増幅回路。 - 【請求項１３】 リフレッシュ終了時には、第１、第２
リフレッシュスイッチの切替よりも数ｎｓｅｃ早くリフ
レッシュスイッチを開放することを特徴とする請求項２
記載の反転増幅回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8203273A JPH1032470A (ja) | 1996-07-12 | 1996-07-12 | 反転増幅回路 |
| CN97113115A CN1090838C (zh) | 1996-05-21 | 1997-05-20 | 反相放大电路 |
| US08/859,109 US5936463A (en) | 1996-05-21 | 1997-05-20 | Inverted amplifying circuit |
| EP97108149A EP0809352B1 (en) | 1996-05-21 | 1997-05-20 | Inverted amplifying circuit |
| DE69709437T DE69709437T2 (de) | 1996-05-21 | 1997-05-20 | Invertierende Verstärkerschaltung |
| KR1019970019709A KR980012850A (ko) | 1996-05-21 | 1997-05-21 | 반전증폭회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8203273A JPH1032470A (ja) | 1996-07-12 | 1996-07-12 | 反転増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1032470A true JPH1032470A (ja) | 1998-02-03 |
Family
ID=16471325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8203273A Pending JPH1032470A (ja) | 1996-05-21 | 1996-07-12 | 反転増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1032470A (ja) |
-
1996
- 1996-07-12 JP JP8203273A patent/JPH1032470A/ja active Pending
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