JPH1032486A - 分数分周器及びｐｌｌ回路 - Google Patents
分数分周器及びｐｌｌ回路Info
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- JPH1032486A JPH1032486A JP8185869A JP18586996A JPH1032486A JP H1032486 A JPH1032486 A JP H1032486A JP 8185869 A JP8185869 A JP 8185869A JP 18586996 A JP18586996 A JP 18586996A JP H1032486 A JPH1032486 A JP H1032486A
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- circuit
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Abstract
(57)【要約】
【課題】スプリアスノイズの抑制と、ロックアップ速度
の向上とを両立させ得るＰＬＬ回路を提供する。 【解決手段】位相シフト回路２７は、入力信号ｆvco に
基づいて、該入力信号ｆvco と同一の周波数でそれぞれ
一定の角度で位相をシフトした複数の位相シフト信号Ｆ
Ｆを生成する。選択回路２８は、複数の位相シフト信号
ＦＦを選択信号Ｓに基づいて順次一つずつ選択して出力
する。分周器２９は、選択回路２８の出力信号Ｘを所定
の整数の分周比で分周する。選択信号生成回路３２は、
分周器２９の分周信号Ｐout に基づいて選択信号Ｓを生
成して選択回路２８に出力する。カウンタ回路３５は、
分周器２９の分周信号Ｐout を所定数カウントしたと
き、そのカウントアップ信号を分数分周信号ｆｐとして
出力する。
の向上とを両立させ得るＰＬＬ回路を提供する。 【解決手段】位相シフト回路２７は、入力信号ｆvco に
基づいて、該入力信号ｆvco と同一の周波数でそれぞれ
一定の角度で位相をシフトした複数の位相シフト信号Ｆ
Ｆを生成する。選択回路２８は、複数の位相シフト信号
ＦＦを選択信号Ｓに基づいて順次一つずつ選択して出力
する。分周器２９は、選択回路２８の出力信号Ｘを所定
の整数の分周比で分周する。選択信号生成回路３２は、
分周器２９の分周信号Ｐout に基づいて選択信号Ｓを生
成して選択回路２８に出力する。カウンタ回路３５は、
分周器２９の分周信号Ｐout を所定数カウントしたと
き、そのカウントアップ信号を分数分周信号ｆｐとして
出力する。
Description
【０００１】
【発明の属する技術分野】この発明は、出力信号周波数
を設定された周波数に一致させるように動作するＰＬＬ
回路に使用する比較分周器に関するものである。
を設定された周波数に一致させるように動作するＰＬＬ
回路に使用する比較分周器に関するものである。
【０００２】近年、自動車電話や携帯電話等の移動体通
信機器にＰＬＬ回路が使用されている。このようなＰＬ
Ｌ回路では、移動体通信機器の利便性を向上させるため
に、出力信号周波数を所望の周波数に速やかに切り替え
る必要がある。そこで、ＰＬＬ回路のロックアップ速度
を高速化する必要がある。
信機器にＰＬＬ回路が使用されている。このようなＰＬ
Ｌ回路では、移動体通信機器の利便性を向上させるため
に、出力信号周波数を所望の周波数に速やかに切り替え
る必要がある。そこで、ＰＬＬ回路のロックアップ速度
を高速化する必要がある。
【０００３】
【従来の技術】図６は、従来のＰＬＬ回路の一例を示
す。発振器１は水晶振動子の発振に基づく固有周波数の
基準クロック信号ＣＫを基準分周器２に出力する。基準
分周器２は、カウンタ回路で構成され、シフトレジスタ
３で設定される分周比に基づいて、前記基準クロック信
号ＣＫを分周して、基準信号ｆｒを位相比較器４に出力
する。
す。発振器１は水晶振動子の発振に基づく固有周波数の
基準クロック信号ＣＫを基準分周器２に出力する。基準
分周器２は、カウンタ回路で構成され、シフトレジスタ
３で設定される分周比に基づいて、前記基準クロック信
号ＣＫを分周して、基準信号ｆｒを位相比較器４に出力
する。
【０００４】前記位相比較器４には、比較分周器５から
比較信号ｆｐが出力される。そして、位相比較器４は前
記基準信号ｆｒと比較信号ｆｐとの周波数差及び位相差
に応じたパルス信号ΦＲ，ΦＰをチャージポンプ６に出
力する。
比較信号ｆｐが出力される。そして、位相比較器４は前
記基準信号ｆｒと比較信号ｆｐとの周波数差及び位相差
に応じたパルス信号ΦＲ，ΦＰをチャージポンプ６に出
力する。
【０００５】前記チャージポンプ６は、位相比較器４か
ら出力されるパルス信号ΦＲ，ΦＰに基づいて、出力信
号ＳＣＰをローパスフィルタ（以下ＬＰＦとする）７に
出力する。
ら出力されるパルス信号ΦＲ，ΦＰに基づいて、出力信
号ＳＣＰをローパスフィルタ（以下ＬＰＦとする）７に
出力する。
【０００６】この出力信号ＳＣＰは、直流成分にパルス
成分が含まれたものであり、その直流成分は前記パルス
信号ΦＲ，ΦＰの周波数変動にともなって昇降し、パル
ス成分はパルス信号ΦＲ，ΦＰの位相差に基づいて変化
する。
成分が含まれたものであり、その直流成分は前記パルス
信号ΦＲ，ΦＰの周波数変動にともなって昇降し、パル
ス成分はパルス信号ΦＲ，ΦＰの位相差に基づいて変化
する。
【０００７】前記ＬＰＦ７は、チャージポンプ６の出力
信号ＳＣＰを平滑して高周波成分を除去した出力信号Ｓ
ＬＰＦを電圧制御発振器（以下ＶＣＯとする）８に出力
する。
信号ＳＣＰを平滑して高周波成分を除去した出力信号Ｓ
ＬＰＦを電圧制御発振器（以下ＶＣＯとする）８に出力
する。
【０００８】前記ＶＣＯ８は、前記ＬＰＦ７の出力信号
ＳＬＰＦの電圧値に応じた周波数の出力信号ｆvco を外
部回路に出力するとともに、前記比較分周器５に出力す
る。前記比較分周器５は、パルススワロウ方式であっ
て、プリスケーラ９と、メインカウンタ１０と、スワロ
ウカウンタ１１と、制御回路１２とから構成される。
ＳＬＰＦの電圧値に応じた周波数の出力信号ｆvco を外
部回路に出力するとともに、前記比較分周器５に出力す
る。前記比較分周器５は、パルススワロウ方式であっ
て、プリスケーラ９と、メインカウンタ１０と、スワロ
ウカウンタ１１と、制御回路１２とから構成される。
【０００９】前記ＶＣＯ８の出力信号ｆvco は、前記プ
リスケーラ９に入力され、そのプリスケーラ９は入力信
号ｆvco の周波数をＭ分周若しくはＭ＋１分周して、メ
インカウンタ１０及びスワロウカウンタ１１に出力信号
Ｐout として出力する。
リスケーラ９に入力され、そのプリスケーラ９は入力信
号ｆvco の周波数をＭ分周若しくはＭ＋１分周して、メ
インカウンタ１０及びスワロウカウンタ１１に出力信号
Ｐout として出力する。
【００１０】前記スワロウカウンタ１１は、プリスケー
ラ９の出力信号Ｐout をＡ分周して、その出力信号を前
記制御回路１２に出力する。前記制御回路１２は、スワ
ロウカウンタ１１の分周信号に基づいて、前記プリスケ
ーラ９に例えばＬレベルのモジュール制御信号ＭＤを出
力し、プリスケーラ９はそのモジュール制御信号ＭＤに
基づいて、入力信号ｆvco をＭ分周した出力信号Ｐout
を出力する。
ラ９の出力信号Ｐout をＡ分周して、その出力信号を前
記制御回路１２に出力する。前記制御回路１２は、スワ
ロウカウンタ１１の分周信号に基づいて、前記プリスケ
ーラ９に例えばＬレベルのモジュール制御信号ＭＤを出
力し、プリスケーラ９はそのモジュール制御信号ＭＤに
基づいて、入力信号ｆvco をＭ分周した出力信号Ｐout
を出力する。
【００１１】また、スワロウカウンタ１１がＡ個のパル
スをカウントしている間は、制御回路１２は例えばＨレ
ベルのモジュール制御信号ＭＤを出力し、プリスケーラ
９はそのモジュール制御信号ＭＤに基づいて、入力信号
ｆvco をＭ＋１分周した出力信号Ｐout を出力する。
スをカウントしている間は、制御回路１２は例えばＨレ
ベルのモジュール制御信号ＭＤを出力し、プリスケーラ
９はそのモジュール制御信号ＭＤに基づいて、入力信号
ｆvco をＭ＋１分周した出力信号Ｐout を出力する。
【００１２】前記メインカウンタ１０の分周比は、前記
シフトレジスタ３で設定され、プリスケーラ９の出力信
号Ｐout をＮ分周して、前記位相比較器４に比較信号ｆ
ｐとして出力する。また、メインカウンタ１０の分周信
号は前記制御回路１２に出力され、制御回路１２はメイ
ンカウンタ１０が入力信号Ｐout をＮ分周する毎に、ス
ワロウカウンタ１１に起動信号を出力する。
シフトレジスタ３で設定され、プリスケーラ９の出力信
号Ｐout をＮ分周して、前記位相比較器４に比較信号ｆ
ｐとして出力する。また、メインカウンタ１０の分周信
号は前記制御回路１２に出力され、制御回路１２はメイ
ンカウンタ１０が入力信号Ｐout をＮ分周する毎に、ス
ワロウカウンタ１１に起動信号を出力する。
【００１３】従って、上記ＰＬＬ回路ではメインカウン
タ１０がプリスケーラ９の出力信号Ｐout をＮ分周する
毎にスワロウカウンタ１１が動作して、プリスケーラ９
の出力信号Ｐout をカウントする。
タ１０がプリスケーラ９の出力信号Ｐout をＮ分周する
毎にスワロウカウンタ１１が動作して、プリスケーラ９
の出力信号Ｐout をカウントする。
【００１４】上記のようなＰＬＬ回路では、前記ＶＣＯ
８の出力信号ｆvco のロックアップ速度を向上させるた
めに、分数の分周比を設定可能としたプリスケーラ９を
使用している。
８の出力信号ｆvco のロックアップ速度を向上させるた
めに、分数の分周比を設定可能としたプリスケーラ９を
使用している。
【００１５】このプリスケーラ９の一例を図７に示す。
直列に接続された複数のアキュムレータ１３ａ〜１３ｄ
の初段には、分数値データＦＤが入力され、各アキュム
レータ１３ａ〜１３ｄには前記基準信号ｆr が入力され
る。
直列に接続された複数のアキュムレータ１３ａ〜１３ｄ
の初段には、分数値データＦＤが入力され、各アキュム
レータ１３ａ〜１３ｄには前記基準信号ｆr が入力され
る。
【００１６】前記各アキュムレータ１３ａ〜１３ｄから
出力されるオーバーフロー信号ＯＶＦは、全加算器１４
に直接、あるいはディジタルディレイ素子を介して入力
される。
出力されるオーバーフロー信号ＯＶＦは、全加算器１４
に直接、あるいはディジタルディレイ素子を介して入力
される。
【００１７】前記アキュムレータ１３ａは、オーバーフ
ローを起こすと、そのリファレンスサイクルで分周比を
＋１する動作を行い、２段目のアキュムレータ１３ｂは
オーバーフロー信号により分周比を＋１し、次のリファ
レンスサイクルは−１する動作を行う。
ローを起こすと、そのリファレンスサイクルで分周比を
＋１する動作を行い、２段目のアキュムレータ１３ｂは
オーバーフロー信号により分周比を＋１し、次のリファ
レンスサイクルは−１する動作を行う。
【００１８】３段目のアキュムレータ１３ｃは、オーバ
ーフロー信号で＋１、次のリファレンスサイクルで−
２、さらに次で＋１となり、４段目はオーバーフロー信
号で＋１、次に−３、さらに次には＋３、その次で−１
する動作を行う。
ーフロー信号で＋１、次のリファレンスサイクルで−
２、さらに次で＋１となり、４段目はオーバーフロー信
号で＋１、次に−３、さらに次には＋３、その次で−１
する動作を行う。
【００１９】これらの信号を受けた全加算器１４はその
分周比変化分の和と、整数値データＩＤとの総和を分周
データとして可変分周器１５に出力する。このようなプ
リスケーラ９をたとえば分周比Ｍと、Ｍ＋３／８分周で
動作するように設定すると、図８に示すように動作し
て、８リファレンスサイクルのうち、Ｍ＋１分周の動作
が３回行なわれることにより、等価的にＭ＋３／８分周
動作が行なわれる。
分周比変化分の和と、整数値データＩＤとの総和を分周
データとして可変分周器１５に出力する。このようなプ
リスケーラ９をたとえば分周比Ｍと、Ｍ＋３／８分周で
動作するように設定すると、図８に示すように動作し
て、８リファレンスサイクルのうち、Ｍ＋１分周の動作
が３回行なわれることにより、等価的にＭ＋３／８分周
動作が行なわれる。
【００２０】このようなプリスケーラ９を使用すること
により、基準周波数を高くして前記ＬＰＦ７の時定数を
小さくして、前記ＶＣＯ８の出力信号周波数ｆvco のロ
ックアップ速度を高速化することができるとともに、出
力信号周波数ｆvco を細かなステップで変化させること
が可能となる。
により、基準周波数を高くして前記ＬＰＦ７の時定数を
小さくして、前記ＶＣＯ８の出力信号周波数ｆvco のロ
ックアップ速度を高速化することができるとともに、出
力信号周波数ｆvco を細かなステップで変化させること
が可能となる。
【００２１】
【発明が解決しようとする課題】ところが、上記のよう
なプリスケーラ９を備えたＰＬＬ回路では、分数分周動
作を等価的に行なっているため、プリスケーラ９の分周
比がＭとＭ＋１との間でランダムに変化し、この変化が
８リファレンスサイクル毎に繰り返される。
なプリスケーラ９を備えたＰＬＬ回路では、分数分周動
作を等価的に行なっているため、プリスケーラ９の分周
比がＭとＭ＋１との間でランダムに変化し、この変化が
８リファレンスサイクル毎に繰り返される。
【００２２】すると、プリスケーラ９の出力信号Ｐout
に高周波成分が含まれ、その高周波成分によりＶＣＯ８
の出力信号周波数ｆvco に変調がかけられて、その出力
信号周波数ｆvco にスプリアスノイズが発生する。この
スプリアスノイズは、例えばこのＰＬＬ回路を搭載した
通信機器の受信性能を劣化させる。
に高周波成分が含まれ、その高周波成分によりＶＣＯ８
の出力信号周波数ｆvco に変調がかけられて、その出力
信号周波数ｆvco にスプリアスノイズが発生する。この
スプリアスノイズは、例えばこのＰＬＬ回路を搭載した
通信機器の受信性能を劣化させる。
【００２３】このようなスプリアスノイズは、ＬＰＦ７
の時定数を大きくすることにより抑制することはできる
が、ＬＰＦ７の時定数を大きくすると、ＶＣＯ８の出力
信号周波数ｆvco のロックアップ速度が低下する。
の時定数を大きくすることにより抑制することはできる
が、ＬＰＦ７の時定数を大きくすると、ＶＣＯ８の出力
信号周波数ｆvco のロックアップ速度が低下する。
【００２４】従って、スプリアスノイズの抑制と、ロッ
クアップ速度の向上とを両立させることが困難であっ
た。この発明の目的は、スプリアスノイズの抑制と、ロ
ックアップ速度の向上とを両立させ得るＰＬＬ回路を提
供することにある。
クアップ速度の向上とを両立させることが困難であっ
た。この発明の目的は、スプリアスノイズの抑制と、ロ
ックアップ速度の向上とを両立させ得るＰＬＬ回路を提
供することにある。
【００２５】
【課題を解決するための手段】図１は請求項１の原理説
明図である。すなわち、位相シフト回路２７は、入力信
号ｆvco に基づいて、該入力信号ｆvco と同一の周波数
でそれぞれ一定の角度で位相をシフトした複数の位相シ
フト信号ＦＦを生成する。選択回路２８は、前記複数の
位相シフト信号ＦＦを選択信号Ｓに基づいて順次一つず
つ選択して出力する。分周器２９は、前記選択回路２８
の出力信号Ｘを所定の整数の分周比で分周する。選択信
号生成回路３２は、前記分周器２９の分周信号Ｐout に
基づいて前記選択信号Ｓを生成して前記選択回路２８に
出力する。カウンタ回路３５は、前記分周器２９の分周
信号Ｐout を所定数カウントしたとき、そのカウントア
ップ信号を分数分周信号ｆｐとして出力する。
明図である。すなわち、位相シフト回路２７は、入力信
号ｆvco に基づいて、該入力信号ｆvco と同一の周波数
でそれぞれ一定の角度で位相をシフトした複数の位相シ
フト信号ＦＦを生成する。選択回路２８は、前記複数の
位相シフト信号ＦＦを選択信号Ｓに基づいて順次一つず
つ選択して出力する。分周器２９は、前記選択回路２８
の出力信号Ｘを所定の整数の分周比で分周する。選択信
号生成回路３２は、前記分周器２９の分周信号Ｐout に
基づいて前記選択信号Ｓを生成して前記選択回路２８に
出力する。カウンタ回路３５は、前記分周器２９の分周
信号Ｐout を所定数カウントしたとき、そのカウントア
ップ信号を分数分周信号ｆｐとして出力する。
【００２６】請求項２では、前記基準クロック信号を分
周して基準信号を生成する基準分周器と、前記基準信号
と、比較信号との位相を比較する位相比較器と、前記位
相比較器の出力信号を電圧信号に変換するチャージポン
プと、前記チャージポンプの出力信号を平滑するローパ
スフィルタと、前記ローパスフィルタの出力電圧に基づ
く周波数のパルス信号を出力する電圧制御発振器と、前
記電圧制御発振器の出力信号を分周して、前記比較信号
として出力する比較分周器とからＰＬＬ回路が構成され
る。前記比較分周器は、前記電圧制御発振器の出力信号
を、モジュール制御信号に基づいて、異なる分周比で交
互に分周した分周信号を出力するプリスケーラと、前記
プリスケーラの分周信号を分周して前記比較信号を生成
するメインカウンタと、前記プリスケーラの分周信号を
分周するスワローカウンタと、前記メインカウンタとス
ワローカウンタの分周信号に基づいて、前記モジュール
制御信号を生成する制御回路とから構成される。前記プ
リスケーラは、前記電圧制御発振器の出力信号に基づい
て、該出力信号と同一の周波数でそれぞれ一定の角度で
位相をシフトした複数の位相シフト信号を生成する位相
シフト回路と、前記複数の位相シフト信号を選択信号に
基づいて順次一つずつ選択して出力する選択回路と、前
記選択回路の出力信号を所定の整数の分周比で分周する
分周器と、前記分周器の分周信号に基づいて前記選択信
号を生成して前記選択回路に出力する選択信号生成回路
と、前記分周器の分周信号を所定数カウントしたとき、
そのカウントアップ信号を分数分周信号として出力する
とともに、該分数分周信号をモジュール制御信号として
前記選択回路に出力して、前記選択回路による前記位相
シフト信号の選択を停止させる分数分周比設定用カウン
タ回路とから構成される。
周して基準信号を生成する基準分周器と、前記基準信号
と、比較信号との位相を比較する位相比較器と、前記位
相比較器の出力信号を電圧信号に変換するチャージポン
プと、前記チャージポンプの出力信号を平滑するローパ
スフィルタと、前記ローパスフィルタの出力電圧に基づ
く周波数のパルス信号を出力する電圧制御発振器と、前
記電圧制御発振器の出力信号を分周して、前記比較信号
として出力する比較分周器とからＰＬＬ回路が構成され
る。前記比較分周器は、前記電圧制御発振器の出力信号
を、モジュール制御信号に基づいて、異なる分周比で交
互に分周した分周信号を出力するプリスケーラと、前記
プリスケーラの分周信号を分周して前記比較信号を生成
するメインカウンタと、前記プリスケーラの分周信号を
分周するスワローカウンタと、前記メインカウンタとス
ワローカウンタの分周信号に基づいて、前記モジュール
制御信号を生成する制御回路とから構成される。前記プ
リスケーラは、前記電圧制御発振器の出力信号に基づい
て、該出力信号と同一の周波数でそれぞれ一定の角度で
位相をシフトした複数の位相シフト信号を生成する位相
シフト回路と、前記複数の位相シフト信号を選択信号に
基づいて順次一つずつ選択して出力する選択回路と、前
記選択回路の出力信号を所定の整数の分周比で分周する
分周器と、前記分周器の分周信号に基づいて前記選択信
号を生成して前記選択回路に出力する選択信号生成回路
と、前記分周器の分周信号を所定数カウントしたとき、
そのカウントアップ信号を分数分周信号として出力する
とともに、該分数分周信号をモジュール制御信号として
前記選択回路に出力して、前記選択回路による前記位相
シフト信号の選択を停止させる分数分周比設定用カウン
タ回路とから構成される。
【００２７】請求項３では、前記位相シフト回路は、電
圧制御発振器の出力信号がクロック信号として入力さ
れ、そのクロック信号の位相を等間隔でずらした複数の
位相シフト信号を生成する位相シフトフリップフロップ
回路で構成され、前記選択回路は、前記選択信号に基づ
いて、前記位相シフト信号をその位相の順番で順次一つ
ずつ選択して出力する。
圧制御発振器の出力信号がクロック信号として入力さ
れ、そのクロック信号の位相を等間隔でずらした複数の
位相シフト信号を生成する位相シフトフリップフロップ
回路で構成され、前記選択回路は、前記選択信号に基づ
いて、前記位相シフト信号をその位相の順番で順次一つ
ずつ選択して出力する。
【００２８】請求項４では、前記位相シフト回路には、
前記電圧制御発振器の出力信号がを周波数を周波数逓倍
器で逓倍して入力し、前記周波数逓倍器の逓倍数と、前
記位相シフト回路のによる位相シフト角度と、前記分数
分周比設定用カウンタ回路のカウント数とに基づいて、
分数分周比を設定可能とした。
前記電圧制御発振器の出力信号がを周波数を周波数逓倍
器で逓倍して入力し、前記周波数逓倍器の逓倍数と、前
記位相シフト回路のによる位相シフト角度と、前記分数
分周比設定用カウンタ回路のカウント数とに基づいて、
分数分周比を設定可能とした。
【００２９】（作用）請求項１では、位相シフト回路か
ら出力される複数の位相シフト信号が選択回路で順次選
択されて、分周器で分周されると、その分周器の分周信
号が分数分周信号となる。その分数分周信号をカウンタ
回路で所定数カウントすると、そのカウントアップ信号
は、所定の分数分周信号となる。
ら出力される複数の位相シフト信号が選択回路で順次選
択されて、分周器で分周されると、その分周器の分周信
号が分数分周信号となる。その分数分周信号をカウンタ
回路で所定数カウントすると、そのカウントアップ信号
は、所定の分数分周信号となる。
【００３０】請求項２では、プリスケーラで分数分周動
作が行なわれ、そのプリスケーラの出力信号は、スワロ
ーカウンタのカウントアップ動作とメインカウンタのカ
ウントアップ動作及び分数分周比設定用カウンタ回路の
カウントアップ動作に基づいて、分数分周動作と整数分
数動作とが切り替えられる。
作が行なわれ、そのプリスケーラの出力信号は、スワロ
ーカウンタのカウントアップ動作とメインカウンタのカ
ウントアップ動作及び分数分周比設定用カウンタ回路の
カウントアップ動作に基づいて、分数分周動作と整数分
数動作とが切り替えられる。
【００３１】請求項３では、電圧制御発振器の出力信号
は、位相シフトフリップフロップ回路で位相が等間隔で
ずれた位相シフト信号に変換され、その位相シフト信号
が選択回路によりその位相の順番で順次一つずつ選択し
て出力され、その選択回路の出力信号が分周器で分周さ
れると、その分周器の分周比は分数となる。
は、位相シフトフリップフロップ回路で位相が等間隔で
ずれた位相シフト信号に変換され、その位相シフト信号
が選択回路によりその位相の順番で順次一つずつ選択し
て出力され、その選択回路の出力信号が分周器で分周さ
れると、その分周器の分周比は分数となる。
【００３２】請求項４では、周波数逓倍器の逓倍数と、
位相シフト回路の位相シフト角度と、分数分周比設定用
カウンタのカウント数とにより、分数分周比が設定され
る。
位相シフト回路の位相シフト角度と、分数分周比設定用
カウンタのカウント数とにより、分数分周比が設定され
る。
【００３３】
（第一の実施の形態）図２は、この発明を具体化した第
一の実施の形態を示す。前記従来例と同一構成部分は、
同一符号を付して説明する。
一の実施の形態を示す。前記従来例と同一構成部分は、
同一符号を付して説明する。
【００３４】この実施の形態の比較分周器２１は、周波
数逓倍器２２と、１／４の整数倍の分数分周比で分周動
作可能とした分数分周プリスケーラ２３と、前記従来例
と同様な構成のメインカウンタ１０及びスワロウカウン
タ１１と、２ビットのバイナリーカウンタにて、例えば
３分周動作を行なう分数分周比設定用カウンタ２４と、
第一及び第二の制御回路２５，２６とから構成される。
数逓倍器２２と、１／４の整数倍の分数分周比で分周動
作可能とした分数分周プリスケーラ２３と、前記従来例
と同様な構成のメインカウンタ１０及びスワロウカウン
タ１１と、２ビットのバイナリーカウンタにて、例えば
３分周動作を行なう分数分周比設定用カウンタ２４と、
第一及び第二の制御回路２５，２６とから構成される。
【００３５】前記第一及び第二の制御回路２５，２６は
前記従来例の制御回路１２と同様な構成である。すなわ
ち、前記第一の制御回路２５は、スワロウカウンタ１１
の分周信号に基づいて、前記プリスケーラ２３にＬレベ
ルのモジュール制御信号ＭＤ１を出力する。
前記従来例の制御回路１２と同様な構成である。すなわ
ち、前記第一の制御回路２５は、スワロウカウンタ１１
の分周信号に基づいて、前記プリスケーラ２３にＬレベ
ルのモジュール制御信号ＭＤ１を出力する。
【００３６】また、前記スワロウカウンタ１１がＡ個の
パルスをカウントしている間は、第一の制御回路２５は
Ｈレベルのモジュール制御信号ＭＤ１をプリスケーラ２
３に出力する。
パルスをカウントしている間は、第一の制御回路２５は
Ｈレベルのモジュール制御信号ＭＤ１をプリスケーラ２
３に出力する。
【００３７】前記第二の制御回路２６は、分数分周比設
定用カウンタ２４のカウントアップ信号に基づいて、前
記プリスケーラ２３にＬレベルのモジュール制御信号Ｍ
Ｄ２を出力する。
定用カウンタ２４のカウントアップ信号に基づいて、前
記プリスケーラ２３にＬレベルのモジュール制御信号Ｍ
Ｄ２を出力する。
【００３８】また、前記分数分周比設定用カウンタ２４
が３個のパルスをカウントしている間は、第二の制御回
路２６はＨレベルのモジュール制御信号ＭＤ２をプリス
ケーラ２３に出力する。前記比較分周器２１以外の構成
は、前記従来例と同様である。
が３個のパルスをカウントしている間は、第二の制御回
路２６はＨレベルのモジュール制御信号ＭＤ２をプリス
ケーラ２３に出力する。前記比較分周器２１以外の構成
は、前記従来例と同様である。
【００３９】前記周波数逓倍器２２は、前記ＶＣＯ８の
出力信号ｆvco の周波数を２倍に逓倍した出力信号２ｆ
vco を、前記分数分周プリスケーラ２３に出力する。前
記分数分周プリスケーラ２３の具体的構成を図３に従っ
て説明する。前記周波数逓倍器２２から入力される入力
信号２ｆvco は、フリップフロップ回路２７にクロック
信号ＣＫとして入力される。
出力信号ｆvco の周波数を２倍に逓倍した出力信号２ｆ
vco を、前記分数分周プリスケーラ２３に出力する。前
記分数分周プリスケーラ２３の具体的構成を図３に従っ
て説明する。前記周波数逓倍器２２から入力される入力
信号２ｆvco は、フリップフロップ回路２７にクロック
信号ＣＫとして入力される。
【００４０】前記フリップフロップ回路２７は、クロッ
ク信号ＣＫの位相を９０度ずつずらした出力信号ＦＦ
０，ＦＦ９０，ＦＦ１８０, ＦＦ２７０を出力する公知
の（π／２）シフトフリップフロップ回路で構成され、
その出力信号ＦＦ０，ＦＦ９０，ＦＦ１８０, ＦＦ２７
０は、マルチプレクサ２８に出力される。
ク信号ＣＫの位相を９０度ずつずらした出力信号ＦＦ
０，ＦＦ９０，ＦＦ１８０, ＦＦ２７０を出力する公知
の（π／２）シフトフリップフロップ回路で構成され、
その出力信号ＦＦ０，ＦＦ９０，ＦＦ１８０, ＦＦ２７
０は、マルチプレクサ２８に出力される。
【００４１】前記マルチプレクサ２８は、選択信号Ｓ
１，Ｓ２に基づいて、入力信号ＦＦ０，ＦＦ９０，ＦＦ
１８０, ＦＦ２７０のいずれかを選択して、出力信号Ｘ
として出力する。
１，Ｓ２に基づいて、入力信号ＦＦ０，ＦＦ９０，ＦＦ
１８０, ＦＦ２７０のいずれかを選択して、出力信号Ｘ
として出力する。
【００４２】前記マルチプレクサ２８の出力信号は、可
変分周部２９に出力される。この可変分周部２９は、フ
リップフロップ回路３１ａ〜３１ｆと、ＯＲ回路３０
ａ，３０ｂとから構成された公知の回路であり、前記モ
ジュール制御信号ＭＤ１がＨレベルとなると、フリップ
フロップ回路３１ｄ〜３１ｆの出力信号に関わらずＯＲ
回路３０ａの出力信号ＯＲ１がＨレベルに固定されて、
入力信号Ｘの４分周動作が行なわれる。
変分周部２９に出力される。この可変分周部２９は、フ
リップフロップ回路３１ａ〜３１ｆと、ＯＲ回路３０
ａ，３０ｂとから構成された公知の回路であり、前記モ
ジュール制御信号ＭＤ１がＨレベルとなると、フリップ
フロップ回路３１ｄ〜３１ｆの出力信号に関わらずＯＲ
回路３０ａの出力信号ＯＲ１がＨレベルに固定されて、
入力信号Ｘの４分周動作が行なわれる。
【００４３】また、モジュール制御信号ＭＤ１がＬレベ
ルとなると、フリップフロップ回路３１ｄ〜３１ｆの出
力信号のＯＲ論理が出力信号ＯＲ１として前記フリップ
フロップ回路３１ｃに出力されて、入力信号Ｘの５分周
動作が行なわれる。そして、終段のフリップフロップ回
路３１ｆから出力信号Ｐout が出力される。
ルとなると、フリップフロップ回路３１ｄ〜３１ｆの出
力信号のＯＲ論理が出力信号ＯＲ１として前記フリップ
フロップ回路３１ｃに出力されて、入力信号Ｘの５分周
動作が行なわれる。そして、終段のフリップフロップ回
路３１ｆから出力信号Ｐout が出力される。
【００４４】前記モジュール制御信号ＭＤ２は、ＯＲ回
路３０ｃに入力される。また、前記ＯＲ回路３０ｃに
は、前記フリップフロップ回路３１ｄ〜３１ｆの出力信
号が入力される。
路３０ｃに入力される。また、前記ＯＲ回路３０ｃに
は、前記フリップフロップ回路３１ｄ〜３１ｆの出力信
号が入力される。
【００４５】従って、前記モジュール制御信号ＭＤ２が
Ｈレベルとなると、フリップフロップ回路３１ｄ〜３１
ｆの出力信号に関わらずＯＲ回路３０ｃの出力信号ＯＲ
２がＨレベルに固定される。また、モジュール制御信号
ＭＤ２がＬレベルとなると、フリップフロップ回路３１
ｄ〜３１ｆの出力信号のＯＲ論理がＯＲ回路３０ｃから
出力信号ＯＲ２として出力される。
Ｈレベルとなると、フリップフロップ回路３１ｄ〜３１
ｆの出力信号に関わらずＯＲ回路３０ｃの出力信号ＯＲ
２がＨレベルに固定される。また、モジュール制御信号
ＭＤ２がＬレベルとなると、フリップフロップ回路３１
ｄ〜３１ｆの出力信号のＯＲ論理がＯＲ回路３０ｃから
出力信号ＯＲ２として出力される。
【００４６】前記ＯＲ回路３０ｃの出力信号ＯＲ２は、
図４に示すように、可変分周部２９の出力信号Ｐout の
Ｌレベルの区間の後端部に同期して一定時間幅でＬレベ
ルとなるパルス信号となる。
図４に示すように、可変分周部２９の出力信号Ｐout の
Ｌレベルの区間の後端部に同期して一定時間幅でＬレベ
ルとなるパルス信号となる。
【００４７】前記ＯＲ回路３０ｃの出力信号ＯＲ２は、
Ｔフリップフロップ回路３２ａにクロック信号ＣＫとし
て入力され、Ｔフリップフロップ回路３２ａの出力信号
は前記選択信号Ｓ１として前記マルチプレクサ２８に入
力されるともに、Ｔフリップフロップ回路３２ｂにクロ
ック信号ＣＫとして入力される。また、Ｔフリップフロ
ップ回路３２ｂの出力信号は、前記選択信号Ｓ２として
前記マルチプレクサ２８に入力される。
Ｔフリップフロップ回路３２ａにクロック信号ＣＫとし
て入力され、Ｔフリップフロップ回路３２ａの出力信号
は前記選択信号Ｓ１として前記マルチプレクサ２８に入
力されるともに、Ｔフリップフロップ回路３２ｂにクロ
ック信号ＣＫとして入力される。また、Ｔフリップフロ
ップ回路３２ｂの出力信号は、前記選択信号Ｓ２として
前記マルチプレクサ２８に入力される。
【００４８】前記選択信号Ｓ１，Ｓ２は、前記ＯＲ回路
３０ｃの出力信号ＯＲ２に基づいて、図４に示すような
信号となり、このような選択信号Ｓ１，Ｓ２の変化に基
づいて、前記マルチプレクサ２８では入力信号ＦＦ０，
ＦＦ９０，ＦＦ１８０，ＦＦ２７０がこの順番で順次選
択されて出力信号Ｘとして出力される。
３０ｃの出力信号ＯＲ２に基づいて、図４に示すような
信号となり、このような選択信号Ｓ１，Ｓ２の変化に基
づいて、前記マルチプレクサ２８では入力信号ＦＦ０，
ＦＦ９０，ＦＦ１８０，ＦＦ２７０がこの順番で順次選
択されて出力信号Ｘとして出力される。
【００４９】次に、上記のように構成されたＰＬＬ回路
の比較分周器２１の動作を図４に従って説明する。周波
数逓倍器２２から分数分周プリスケーラ２３に入力信号
２ｆvco が入力されると、フリップフロップ回路２７か
ら９０度ずつ位相のずれた出力信号ＦＦ０，ＦＦ９０，
ＦＦ１８０，ＦＦ２７０がマルチプレクサ２８に出力さ
れる。
の比較分周器２１の動作を図４に従って説明する。周波
数逓倍器２２から分数分周プリスケーラ２３に入力信号
２ｆvco が入力されると、フリップフロップ回路２７か
ら９０度ずつ位相のずれた出力信号ＦＦ０，ＦＦ９０，
ＦＦ１８０，ＦＦ２７０がマルチプレクサ２８に出力さ
れる。
【００５０】マルチプレクサ２８は、選択信号Ｓ１，Ｓ
２に基づいて入力信号ＦＦ０，ＦＦ９０，ＦＦ１８０，
ＦＦ２７０のいずれかを選択して、可変分周部２９に出
力する。
２に基づいて入力信号ＦＦ０，ＦＦ９０，ＦＦ１８０，
ＦＦ２７０のいずれかを選択して、可変分周部２９に出
力する。
【００５１】選択信号Ｓ１，Ｓ２がともにＬレベルであ
ると、マルチプレクサ２８は、入力信号ＦＦ０を選択し
て、出力信号Ｘとして出力する。マルチプレクサ２８の
出力信号Ｘは、可変分周部２９で分周されて、プリスケ
ーラ２３の出力信号Ｐout として出力される。
ると、マルチプレクサ２８は、入力信号ＦＦ０を選択し
て、出力信号Ｘとして出力する。マルチプレクサ２８の
出力信号Ｘは、可変分周部２９で分周されて、プリスケ
ーラ２３の出力信号Ｐout として出力される。
【００５２】メインカウンタ１０、スワローカウンタ１
１及び分数分周比設定用カウンタ２４のカウント動作に
より、モジュール制御信号ＭＤ１，ＭＤ２がともにＬレ
ベルであると、ＯＲ回路３０ｃの出力信号ＯＲ２とし
て、プリスケーラ２３の出力信号Ｐout の各周期の後端
で一定時間Ｌレベルとなるパルス信号が出力される。
１及び分数分周比設定用カウンタ２４のカウント動作に
より、モジュール制御信号ＭＤ１，ＭＤ２がともにＬレ
ベルであると、ＯＲ回路３０ｃの出力信号ＯＲ２とし
て、プリスケーラ２３の出力信号Ｐout の各周期の後端
で一定時間Ｌレベルとなるパルス信号が出力される。
【００５３】ＯＲ回路３０ｃの出力信号ＯＲ２の最初の
立ち下がりに基づいて、選択信号Ｓ１，Ｓ２はＨレベル
に立ち上がる。すると、マルチプレクサ２８の出力信号
Ｘは、出力信号ＯＲ２の最初の立ち下がりに基づいて、
ＦＦ０からＦＦ９０に切り替えられる。。
立ち下がりに基づいて、選択信号Ｓ１，Ｓ２はＨレベル
に立ち上がる。すると、マルチプレクサ２８の出力信号
Ｘは、出力信号ＯＲ２の最初の立ち下がりに基づいて、
ＦＦ０からＦＦ９０に切り替えられる。。
【００５４】この結果、可変分周部２９のＭ分周動作の
途中でＦＦ０からＦＦ９０に切り替えられるため、プリ
スケーラ２３の出力信号Ｐout は、入力信号２ｆvco を
Ｍ＋０．２５分周したことになる。
途中でＦＦ０からＦＦ９０に切り替えられるため、プリ
スケーラ２３の出力信号Ｐout は、入力信号２ｆvco を
Ｍ＋０．２５分周したことになる。
【００５５】次いで、プリスケーラ２３の出力信号Ｐou
t の第二のサイクルで、ＯＲ回路３０ｃの出力信号ＯＲ
２がＬレベルに立ち下がると、選択信号Ｓ１はＬレベル
となる。すると、マルチプレクサ２８の出力信号Ｘは、
ＦＦ９０からＦＦ１８０に切り替えられる。
t の第二のサイクルで、ＯＲ回路３０ｃの出力信号ＯＲ
２がＬレベルに立ち下がると、選択信号Ｓ１はＬレベル
となる。すると、マルチプレクサ２８の出力信号Ｘは、
ＦＦ９０からＦＦ１８０に切り替えられる。
【００５６】この結果、可変分周部２９のＭ分周動作の
途中でＦＦ９０からＦＦ１８０に切り替えられるため、
プリスケーラ２３の出力信号Ｐout の第二のサイクルで
は、入力信号２ｆvco をさらにＭ＋０．２５分周したこ
とになる。
途中でＦＦ９０からＦＦ１８０に切り替えられるため、
プリスケーラ２３の出力信号Ｐout の第二のサイクルで
は、入力信号２ｆvco をさらにＭ＋０．２５分周したこ
とになる。
【００５７】次いで、プリスケーラ２３の出力信号Ｐou
t の第三のサイクルで、ＯＲ回路３０ｃの出力信号ＯＲ
２がＬレベルに立ち下がると、選択信号Ｓ１はＨレベル
となり、選択信号Ｓ２はＬレベルとなる。すると、マル
チプレクサ２８の出力信号Ｘは、ＦＦ１８０からＦＦ２
７０に切り替えられる。
t の第三のサイクルで、ＯＲ回路３０ｃの出力信号ＯＲ
２がＬレベルに立ち下がると、選択信号Ｓ１はＨレベル
となり、選択信号Ｓ２はＬレベルとなる。すると、マル
チプレクサ２８の出力信号Ｘは、ＦＦ１８０からＦＦ２
７０に切り替えられる。
【００５８】この結果、可変分周部２９のＭ分周動作の
途中でＦＦ１８０からＦＦ２７０に切り替えられるた
め、プリスケーラ２３の出力信号Ｐout 第三のサイクル
では、入力信号２ｆvco をさらにＭ＋０．２５分周した
ことになる。
途中でＦＦ１８０からＦＦ２７０に切り替えられるた
め、プリスケーラ２３の出力信号Ｐout 第三のサイクル
では、入力信号２ｆvco をさらにＭ＋０．２５分周した
ことになる。
【００５９】３サイクルの出力信号Ｐout が分数分周比
設定用カウンタ２４に入力されると、その分数分周比設
定用カウンタ２４から第二の制御回路２６に出力される
カウントアップ信号により、モジュール制御信号ＭＤ２
はＨレベルとなる。このような動作により、分数分周プ
リスケーラ２３のカウントアップ信号は、入力信号２ｆ
vco をＭ＋０．７５分周した分周信号となる。
設定用カウンタ２４に入力されると、その分数分周比設
定用カウンタ２４から第二の制御回路２６に出力される
カウントアップ信号により、モジュール制御信号ＭＤ２
はＨレベルとなる。このような動作により、分数分周プ
リスケーラ２３のカウントアップ信号は、入力信号２ｆ
vco をＭ＋０．７５分周した分周信号となる。
【００６０】モジュール制御信号ＭＤ２がＨレベルとな
ると、ＯＲ回路３０ｃの出力信号ＯＲ２はＨレベルに固
定されるため、選択信号Ｓ１，Ｓ２の変化が停止され、
マルチプレクサ２８の出力信号Ｘは、ＦＦ２７０に固定
される。従って、プリスケーラ２３の出力信号Ｐout
は、入力信号２ｆvco をＭ分周したものとなる。
ると、ＯＲ回路３０ｃの出力信号ＯＲ２はＨレベルに固
定されるため、選択信号Ｓ１，Ｓ２の変化が停止され、
マルチプレクサ２８の出力信号Ｘは、ＦＦ２７０に固定
される。従って、プリスケーラ２３の出力信号Ｐout
は、入力信号２ｆvco をＭ分周したものとなる。
【００６１】このようなプリスケーラ２３の出力信号Ｐ
out に基づいて、メインカウンタ１０、スワローカウン
タ１１及び分数分周比設定用カウンタ２４で分周動作を
行なうと、比較分周器２１の分周比は、ＭＮ＋Ａ＋０．
７５となる。
out に基づいて、メインカウンタ１０、スワローカウン
タ１１及び分数分周比設定用カウンタ２４で分周動作を
行なうと、比較分周器２１の分周比は、ＭＮ＋Ａ＋０．
７５となる。
【００６２】上記のように構成された比較分周器２１で
は、次に示す作用効果を得ることができる。 （イ）ＶＣＯ８の出力信号周波数ｆvco の分数分周が可
能となるので、基準周波数を引き上げてロックアップ速
度を向上させながら、使用可能な出力信号周波数ｆvco
のチャネル数を増大させることができる。 （ロ）プリスケーラ２３は、入力信号２ｆvco をＭ＋
０．２５分周した出力信号Ｐout と、Ｍ分周した出力信
号Ｐout を所定時間ずつそれぞれ連続して出力するの
で、出力信号ｆvco に発生するスプリアスノイズを低減
することができる。 （ハ）出力信号周波数ｆvco に生じるスプリアスを低減
することができるので、このＰＬＬ回路を使用した通信
機器のＣＮ特性を向上させることができる。 （第二の実施の形態）図５は、この発明を具体化した第
二の実施の形態を示す。この実施の形態は、前記実施の
形態の構成に加えて、フリップフロップ回路３３ａ，３
３ｂを付加した構成である。
は、次に示す作用効果を得ることができる。 （イ）ＶＣＯ８の出力信号周波数ｆvco の分数分周が可
能となるので、基準周波数を引き上げてロックアップ速
度を向上させながら、使用可能な出力信号周波数ｆvco
のチャネル数を増大させることができる。 （ロ）プリスケーラ２３は、入力信号２ｆvco をＭ＋
０．２５分周した出力信号Ｐout と、Ｍ分周した出力信
号Ｐout を所定時間ずつそれぞれ連続して出力するの
で、出力信号ｆvco に発生するスプリアスノイズを低減
することができる。 （ハ）出力信号周波数ｆvco に生じるスプリアスを低減
することができるので、このＰＬＬ回路を使用した通信
機器のＣＮ特性を向上させることができる。 （第二の実施の形態）図５は、この発明を具体化した第
二の実施の形態を示す。この実施の形態は、前記実施の
形態の構成に加えて、フリップフロップ回路３３ａ，３
３ｂを付加した構成である。
【００６３】すなわち、前記フリップフロップ回路３２
ａの出力信号がフリップフロップ回路３３ａにデータＤ
として入力され、前記フリップフロップ回路３２ｂの出
力信号がフリップフロップ回路３３ｂにデータＤとして
入力される。
ａの出力信号がフリップフロップ回路３３ａにデータＤ
として入力され、前記フリップフロップ回路３２ｂの出
力信号がフリップフロップ回路３３ｂにデータＤとして
入力される。
【００６４】前記フリップフロップ回路３３ａ，３３ｂ
には、前記マルチプレクサ２８の出力信号Ｘがクロック
信号Ｇとして入力され、そのフリップフロップ回路３３
ａ，３３ｂの出力信号Ｑが前記選択信号Ｓ１，Ｓ２とし
てマルチプレクサ２８に入力される。
には、前記マルチプレクサ２８の出力信号Ｘがクロック
信号Ｇとして入力され、そのフリップフロップ回路３３
ａ，３３ｂの出力信号Ｑが前記選択信号Ｓ１，Ｓ２とし
てマルチプレクサ２８に入力される。
【００６５】このような構成により、マルチプレクサ２
８、フリップフロップ回路３２ａ，３２ｂ等の動作遅延
によるマルチプレクサ２８の出力信号Ｘにおけるスパイ
クノイズの発生を防止することができる。この結果、プ
リスケーラ２３の入出力信号の高周波数化に有利とな
る。
８、フリップフロップ回路３２ａ，３２ｂ等の動作遅延
によるマルチプレクサ２８の出力信号Ｘにおけるスパイ
クノイズの発生を防止することができる。この結果、プ
リスケーラ２３の入出力信号の高周波数化に有利とな
る。
【００６６】なお、前記実施の形態ではＶＣＯ８の出力
信号周波数ｆvco を２倍してフリップフロップ回路２７
に入力し、フリップフロップ回路２７では９０度ずつ位
相をずらし、分数分周比設定用カウンタ２４ではプリス
ケーラ２３の出力信号Ｐoutを３分周することにより、
Ｍ＋０．７５分周動作を可能としたが、上記設定を変更
すれば、他の分数分周比を設定することもできる。
信号周波数ｆvco を２倍してフリップフロップ回路２７
に入力し、フリップフロップ回路２７では９０度ずつ位
相をずらし、分数分周比設定用カウンタ２４ではプリス
ケーラ２３の出力信号Ｐoutを３分周することにより、
Ｍ＋０．７５分周動作を可能としたが、上記設定を変更
すれば、他の分数分周比を設定することもできる。
【００６７】
【発明の効果】以上詳述したように、この発明はスプリ
アスノイズの抑制と、ロックアップ速度の向上とを両立
させ得るＰＬＬ回路を提供することができる。
アスノイズの抑制と、ロックアップ速度の向上とを両立
させ得るＰＬＬ回路を提供することができる。
【図１】 本発明の原理説明図である。
【図２】 第一の実施の形態を示すブロック図である。
【図３】 第一の実施の形態の分数分周プリスケーラを
示すブロック図である。
示すブロック図である。
【図４】 第一の実施の形態の動作を示すタイミング波
形図である。
形図である。
【図５】 第二の実施の形態を示すブロック図である。
【図６】 従来例を示すブロック図である。
【図７】 従来例の分数分周プリスケーラを示すブロッ
ク図である。
ク図である。
【図８】 従来例の分数分周プリスケーラの動作を示す
タイミング波形図である。
タイミング波形図である。
２７ 位相差シフト回路 ２８ 選択回路 ２９ 分周器 ３２ 選択信号生成回路 ３５ カウンタ回路 ｆvco 入力信号 ＦＦ 位相シフト信号 Ｓ 選択信号 Ｘ 選択出力信号 Ｐout 分周信号 ｆｐ 分数分周信号
Claims (4)
- 【請求項１】 入力信号に基づいて、該入力信号と同一
の周波数でそれぞれ一定の角度で位相をシフトした複数
の位相シフト信号を生成する位相シフト回路と、 前記複数の位相シフト信号を選択信号に基づいて順次一
つずつ選択して出力する選択回路と、 前記選択回路の出力信号を所定の整数の分周比で分周す
る分周器と、 前記分周器の分周信号に基づいて前記選択信号を生成し
て前記選択回路に出力する選択信号生成回路と、 前記分周器の分周信号を所定数カウントしたとき、その
カウントアップ信号を分数分周信号として出力するカウ
ンタ回路とから構成したことを特徴とする分数分周器。 - 【請求項２】 前記基準クロック信号を分周して基準信
号を生成する基準分周器と、 前記基準信号と、比較信号との位相を比較する位相比較
器と、 前記位相比較器の出力信号を電圧信号に変換するチャー
ジポンプと、 前記チャージポンプの出力信号を平滑するローパスフィ
ルタと、 前記ローパスフィルタの出力電圧に基づく周波数のパル
ス信号を出力する電圧制御発振器と、 前記電圧制御発振器の出力信号を分周して、前記比較信
号として出力する比較分周器と、からなるＰＬＬ回路で
あって、 前記比較分周器は、 前記電圧制御発振器の出力信号を、モジュール制御信号
に基づいて、異なる分周比で交互に分周した分周信号を
出力するプリスケーラと、 前記プリスケーラの分周信号を分周して前記比較信号を
生成するメインカウンタと、 前記プリスケーラの分周信号を分周するスワローカウン
タと、 前記メインカウンタとスワローカウンタの分周信号に基
づいて、前記モジュール制御信号を生成する制御回路
と、から構成し、 前記プリスケーラは、 前記電圧制御発振器の出力信号に基づいて、該出力信号
と同一の周波数でそれぞれ一定の角度で位相をシフトし
た複数の位相シフト信号を生成する位相シフト回路と、 前記複数の位相シフト信号を選択信号に基づいて順次一
つずつ選択して出力する選択回路と、 前記選択回路の出力信号を所定の整数の分周比で分周す
る分周器と、 前記分周器の分周信号に基づいて前記選択信号を生成し
て前記選択回路に出力する選択信号生成回路と、 前記分周器の分周信号を所定数カウントしたとき、その
カウントアップ信号を分数分周信号として出力するとと
もに、該分数分周信号をモジュール制御信号として前記
選択回路に出力して、前記選択回路による前記位相シフ
ト信号の選択を停止させる分数分周比設定用カウンタ回
路とから構成したことを特徴とするＰＬＬ回路。 - 【請求項３】 前記位相シフト回路は、電圧制御発振器
の出力信号がクロック信号として入力され、そのクロッ
ク信号の位相を等間隔でずらした複数の位相シフト信号
を生成する位相シフトフリップフロップ回路で構成し、
前記選択回路は、前記選択信号に基づいて、前記位相シ
フト信号をその位相の順番で順次一つずつ選択して出力
することを特徴とする請求項２記載のＰＬＬ回路。 - 【請求項４】 前記位相シフト回路には、前記電圧制御
発振器の出力信号を周波数を周波数逓倍器で逓倍して入
力し、前記周波数逓倍器の逓倍数と、前記位相シフト回
路の位相シフト角度と、前記分数分周比設定用カウンタ
回路のカウント数とに基づいて、分数分周比を設定可能
としたことを特徴とする請求項２記載のＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8185869A JPH1032486A (ja) | 1996-07-16 | 1996-07-16 | 分数分周器及びｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8185869A JPH1032486A (ja) | 1996-07-16 | 1996-07-16 | 分数分周器及びｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1032486A true JPH1032486A (ja) | 1998-02-03 |
Family
ID=16178309
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8185869A Withdrawn JPH1032486A (ja) | 1996-07-16 | 1996-07-16 | 分数分周器及びｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1032486A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001292062A (ja) * | 2000-03-10 | 2001-10-19 | Nokia Mobile Phones Ltd | 分数マルチモジュラス・プレスケーラ |
| WO2003005588A1 (en) * | 2001-07-06 | 2003-01-16 | Telefonaktiebolaget L.M. Ericsson | Fractional frequency divider |
| DE10140485A1 (de) * | 2001-08-17 | 2003-07-03 | Infineon Technologies Ag | Verfahren und Vorrichtung zur Frequenzerzeugung |
| US6603360B2 (en) * | 2001-03-23 | 2003-08-05 | Samsung Electronics Co., Ltd. | Phase locked loop circuit for a fractional-N frequency synthesizer |
| JP2010041466A (ja) * | 2008-08-06 | 2010-02-18 | Fujitsu Ltd | 分周装置 |
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