JPH10326085A

JPH10326085A - 平板ディスプレイ駆動装置

Info

Publication number: JPH10326085A
Application number: JP10101476A
Authority: JP
Inventors: Chan Ho Hyun; チャン・ホヒュン
Original assignee: Orion Electric Co Ltd Korea
Current assignee: Orion Electric Co Ltd Korea
Priority date: 1997-05-15
Filing date: 1998-04-13
Publication date: 1998-12-08
Also published as: US6144374A

Abstract

(57)【要約】【課題】セルから出力する電子量をより容易に調節でき
るようにするとともに、より安定な画面階調処理を行う
ようにした平板ディスプレイ駆動装置を提供する。【解決手段】外部から入力するビデオ信号をクロックに
同期させ順次シフティングするシフトレジスタ部と、前
記シフトレジスタ部から順次入力されたビデオ信号を一
時的に貯蔵／出力するラッチ部と、前記ラッチ部から出
力するビデオ信号に対し出力時間を調節するアンドゲー
ト部と、前記アンドゲート部からのビデオ信号を入力さ
れ画面階調処理を行う出力駆動回路部と、を備えること
により、セルから放出する電子量を容易に調節すること
ができ、それによりパネルの１６段階画面階調処理が可
能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は平板ディスプレイ駆
動装置に関し、より詳しくはカソードから出力する信号
に対し電流制御方式を用いてセルから放出する電子量を
調節するようになった平板ディスプレイ駆動装置に関す
る。

【０００２】

【従来の技術】近来、平板表示器として脚光を浴びてい
るものの一つは液晶表示器（Liquid Crystal Display）
であるが、これは液晶を利用して光源からの光ビームを
断続して画像が表示されるようにするもので、駆動方法
としては大きく受動マトリックス指定方法と能動マトリ
ックス指定方法とがある。

【０００３】前記受動マトリックス指定方法は、前記表
示器のガラス基板の上板と下板とにそれぞれ異なる電圧
を印加して互いに交差する所の画素にデータを入力する
方法であり、この方法によれば指定した画素の周辺画素
等にも影響を及ぼすため鮮明な画面を具現するための補
償回路を必要とし駆動回路部が複雑化する欠点を有す
る。

【０００４】そして、前記能動マトリックス指定方法は
画素当り一つのセルトランジスタ及び一つのキャパシタ
ンスを備え、次の画素データが入力されるまで以前の画
素データにより一つの画素が引続き駆動されるようにす
る方法であり、画質改良及び駆動回路部の簡略化を求め
た方法といえる。ところが、前記能動マトリックス指定
方法によれば画質改良及び駆動回路部の簡略化を図るこ
とができるが、液晶表示器のガラス基板上に多数のトラ
ンジスタとキャパシタンスとを形成しなければならない
ため、工程上非常に複雑になり収率も低下する欠点を有
する。

【０００５】このような液晶表示器は、現在一番多い平
板表示器市場を占有しているが、光源の僅か数％の光だ
けが実際に画面に寄与するため多量の消費電力が必要で
あり、大面積化するのに困難が伴い、半液体状の物質
（液晶）を用いるため周囲の温度変化に敏感である。さ
らに、圧力に弱く、画面が明るくなく、分解能に限界が
あるため応用分野に制限が多く伴う。

【０００６】このような問題を克服することができる新
規の平板表示器として提案されたものが正に電界放出表
示器（Field Emission Display）である。この電界放出
表示器は放出された電子を利用して画面を示す陰極線管
（CRT ）と類似な方法で画面を表示するが、冷電子放出
（cold electron emission）を利用するという点で熱電
子放出（thermal electron emission ）を利用する陰極
線管（CRT ）とは差を有する。

【０００７】前記電界放出表示器は、電子を放出する電
界放出素子等を画素別に設け、前記電界放出素子等から
の電子等を蛍光膜が塗布された電極に衝突させて画像が
表示されるようにする。最近に、前記電界放出表示器は
前記液晶表示器が有する消費電力問題、大面積化の問題
点、周囲の温度変化に対する敏感度、圧力に弱い点、画
面が明るくない点、分解能の限界等多様な問題を解決で
きる次代平板表示器として脚光を浴びている。

【０００８】前記電界放出表示器は、一つの画素をなす
ため数百乃至数千個の電界放出素子等を工程に従い集積
できるが、前記電界放出表示器の画素を構成する前記電
界放出素子は図１に示すように、ベース電極（５０）と
接続したカソード（cathode：５２）と、このカソード
（５２）の上側に一定な間隔を置いて設けられたゲート
電極（５４）と、背面に蛍光膜（５６）が塗布された陽
極板（anode ：５８）とを備える。

【０００９】ここで、前記蛍光膜（５６）は衝突する電
子量に該当する光を発生して画像が表示されるようにす
る。なお、前記陽極板（５８）は前記カソード（５２）
から放出する電子等を引き寄せる役割を担当し、さらに
前記蛍光膜（５６）による光が透過できるよう透明性を
有する。

【００１０】さらに、前記カソード（５２）は一般的な
構造であり接触部の上部を形成する円錐状を有し、前記
ベース電極（５０）からの駆動電源により自らの接触部
から電子等が放出されるようにする。また、前記ゲート
電極（５４）は前記陽極板（５８）に印加される電圧よ
り低い高電圧により前記カソード（５２）から電子の放
出を誘導することになり、その放出される電子はより高
い電圧がかかっている陽極板（５８）側に向うことにな
る。

【００１１】このような電界放出素子を有する電界放出
表示器を含む全ての平板ディスプレイには、PWM(Pulse
Width Modulation) 駆動方式と、PAM(Pulse Amplitude
Modulation）駆動方式とが主に採用される。PWM 駆動方
式は出力されるパルス幅を変調して画面階調処理を行う
方式であり、ビデオコントローラからデータの速やかな
アドレス信号生成のため高速の動作周波数が必要であ
り、各セルごとにトランジスタ等が集積されなければな
らないため、工程上の複雑化が持ち上がるだけでなく製
造単価が上昇する問題がある。

【００１２】PAM 駆動方式は出力される電圧や電流レベ
ルを変調する駆動方式であり、電圧や電流を分圧するた
めの別途の回路が必要な欠点がある。そして、米国特許
出願第5103145 号によれば、一つのピクセルをそれぞれ
１：２：４：８のカソードに分割して駆動させる画面階
調処理方式が提案されたが、これは限定されているピク
セルに対しカソード分割という問題のため画面明度が落
ち、それぞれのカソード工程に伴うカソードの不均衡な
構造に対し電流量を補償することができない。

【００１３】

【発明が解決しようとする課題】従って、本発明は前記
の事情を鑑みてなされたものであり、セルから抽出され
る電子量をより容易に調節できるようにするとともに、
より安定な画面階調処理を行うよう一つの平板ディスプ
レイ駆動装置を提供することにその目的を有する。

【００１４】本発明の他の目的は、入力されるデータを
並列処理して処理速度を向上させることにより入力クロ
ック速度を低減させるとともに、最終端入力信号による
電流の変化を可能にしてカソードに印加される電圧とは
関りなくディスプレイパネルに一定な電流が供給される
ようにし、データ制御信号のデータキャリーを用いてア
ドレス信号を正確に同期を合せるようにした一つの平板
ディスプレイ駆動装置を提供することにある。

【００１５】

【課題を解決するための手段】前記の目的を達成するた
め本発明の第１実施例に係る平板ディスプレイ駆動装置
は、外部から入力するビデオ信号をクロックに同期させ
順次シフティングするシフトレジスタ部と、このシフト
レジスタ部から順次入力するビデオ信号を一時的に貯蔵
／出力するラッチ部と、このラッチ部から出力するビデ
オ信号に対した出力時間を調節するアンドゲート部と、
このアンドゲート部からのビデオ信号を入力され画面階
調処理を行う出力駆動回路部と、を備えることを特徴と
する。

【００１６】そして、本発明の第２実施例に係る平板デ
ィスプレイ駆動装置は、外部から入力したデータを同期
させ時間により順次シフティングするシフトレジスタ部
と、このシフトレジスタ部から出力した信号を同期信号
に用いて入力されるデータとラッチさせ入力されたデー
タの並列処理を行う複数のラッチ部と、この複数のラッ
チ部を介し出力した信号をビット単位に出力するアンド
ゲート部と、このアンドゲート部から出力した信号に従
い電流量を調節して画面階調処理を容易にする電力駆動
回路部と、を含むことを特徴とする。

【００１７】

【発明の実施の形態】以下、本発明の実施例に対し添付
の図を参照してより詳しく説明する。図２は、本発明の
第１実施例に係る平板ディスプレイ駆動装置の構成を示
すブロック図であり、図３は、図２に示す各ブロック間
の連結状態図で、本発明の実施例に採用された各部は、
１６段階の画面階調処理のため４ビット構成に設計し
た。

【００１８】同図で、A/D IN[1:4] は４ビット化したデ
ータ入力信号を受けるための入力端子であり、A/D OUT
[1:4]は最終出力信号を出力するための出力端子であ
り、CLKはA/D IN[1:4] と同期させるためのクロック（C
lock ）入力端子である。尚、Ena1はシフトレジスタ部
（１０）からのデータをラッチ部（２０）に貯蔵させる
ようにする入力信号制御端子であり、Ena2はラッチ部
（２０）に貯蔵された入力データを最終端回路（即ち、
出力駆動回路部（４０））に出力させる時間を制御する
ための同期信号制御端子である。

【００１９】シフトレジスタ部（１０）は外部から入力
する４ビットビデオ信号（A/D IN[1:4] ）をクロック
（CLK ）に同期させ順次シフティングさせる。本発明の
実施例ではデータ（即ち、A/D IN[1:4] ）とクロック
（CLK ）の同期をクロック（CLK）の上昇時間で発生す
るようにした。そのシフトレジスタ部（１０）は図４に
示すように、ｎ個のマルチプレクサ（１１、１２、１
３、…、ｎ）とｎ個のＤフリップフロップ（１５、１
６、１７、…、Kn）とで構成されるが、第１マルチプレ
クサ（１１）は２入力１出力素子で４ビットの外部入力
ビデオ信号（A/D IN[1:4] ）と第２Ｄフリップフロップ
（１６）の出力信号中でアップ／ダウンカウント指示信
号（R/L ）に従い、いずれか一つの信号を出力すること
になり、その第１マルチプレクサ（１１）の出力端には
４個のＤフリップフロップ（１５ａ〜１５ｄ）でなる第
１Ｄフリップフロップ（１５）が連結され、該当出力端
の信号（Q1[1:4] ）を出力することになる。

【００２０】ここで、前記第１Ｄフリップフロップ（１
５）はデータ入力端（A/D IN1 、A/D IN2 、A/D IN3 、
A/D IN4 ）と出力端（Q1、Q2、Q3、Q4）とをそれぞれ有
するとともに、クロック信号端（CLK ）及びクリア信号
端（CLR ）を共有する構造でなる相互並列連結された４
個のＤフリップフロップ（１５ａ、１５ｂ、１５ｃ、１
５ｄ）で形成される。

【００２１】第２マルチプレクサ（１２）は、前記第１
Ｄフリップフロップ（１５）の出力信号（Q1[1:4] ）と
第３Ｄフリップフロップ（１７）の出力信号（Q3[1:4]
）を入力にして、前記アップ／ダウンカウント指示信
号（R/L ）に従いいずれか一つの信号を出力することに
なり、その第２マルチプレクサ（１２）の出力端には、
前記第１Ｄフリップフロップ（１５）の内部構造と同じ
形態でなる第２Ｄフリップフロップ（１６）が連結さ
れ、該当出力端の信号（Q2[1:4] ）を出力することにな
る。

【００２２】このような形態で第３マルチプレクサ（１
３）と第３Ｄフリップフロップ（１７）等が接続され
る。このような構成の４ビットシフトレジスタ部（１
０）は、アップ／ダウンカウント指示信号（R/L ）がハ
イレベルであれば第１Ｄフリップフロップ（１５）の出
力信号（Q1[1:4] ）が第２マルチプレクサ（１２）に印
加された後、第２Ｄフリップフロップ（１６）の出力信
号（Q2[1:4] ）が第３マルチプレクサ（１３）に移動す
る方式のシフティング動作を取る反面、アップ／ダウン
カウント指示信号（R/L ）がローレベルであれば最後の
ｎ番目のマルチプレクサ（ｎ）の信号が、ｎ番目Ｄフリ
ップフロップ（Kn）を介し以前のマルチプレクサ（同図
では第３マルチプレクサ（１３））に印加された後、そ
の第３マルチプレクサ（１３）の信号が第２マルチプレ
クサ（１２）に印加される方式のシフティング動作を取
ることになる。

【００２３】図２で、ラッチ部（２０）は第１イネーブ
ル制御信号（Ena1）に従い、前記シフトレジスタ部（１
０）から入力したデータを一時的に貯蔵する。そのラッ
チ部（２０）は図５に示すようにｎ個のＤ型ラッチ（２
１〜Ln）で構成されるが、そのそれぞれのラッチは第１
イネーブル制御信号（Ena1）を共有しながらそれぞれ一
つの入力信号（INI1[1:4] 、INI2[1:4] 、…）を受信
し、一つの出力信号（QI1[1:4]、QI2[1:4]、…）を送り
出すことになる。

【００２４】本発明の実施例では、前記第１イネーブル
制御信号（Ena1）の上昇時間に入力と同期されるように
したため、その同期する時点でデータラッチで行われ
る。ここで、前記Ｄ型ラッチ（２１）は第１イネーブル
制御信号（Ena1）を入力共有しながら、それぞれ入力信
号（INI1、INI2、INI3、INI4）中一信号を入力にして一
つの出力信号（Q1、Q2、Q3、Q4）を送信する４個のＤラ
ッチ（２１ａ、２１ｂ、２１ｃ、２１ｄ）でなり、他の
Ｄ型ラッチもまた、それと同一構造を形成することにな
る。

【００２５】図２で、アンドゲート部（３０）は第２イ
ネーブル制御信号（Ena2）に従い前記ラッチ部（２０）
から出力駆動回路部（４０）に入力されるビデオ信号に
対する出力時間（即ち、ゲートスキャン時間の間の出力
時間）を調整する。そのアンドゲート部（３０）は図６
に示すように、第２イネーブル制御信号（Ena2）を共有
しながら一つの入力信号（INII1[1:4]、INII2[1:4]、
…）を入力され、一つの出力信号（ＱII1[1:4]、ＱII2
[1:4]、…）を送り出すｎ個の４ビットアンドゲート
（３１〜Mn）で構成される。

【００２６】ここで、前記アンドゲート（３１）は第２
イネーブル制御信号（Ena2）を入力共有し、それぞれ一
つの入力信号（INII1 、INII2 、INII3 、INII4 ）を入
力され、一つの出力信号（Q1、Q2、Q3、Q4）を送り出す
４個のアンドゲート（３１ａ、３１ｂ、３１ｃ、３１
ｄ）で形成されることになり、他のアンドゲートもまた
これと同じ構造になっている。

【００２７】図２で、出力駆動回路部（４０）は前記ア
ンドゲート部（３０）から出力したディジタルビデオ信
号をアナログ信号に変えるが、本発明の実施例では電流
制御方式を用いるため、入力されたディジタルビデオ信
号は電流量に比例するアナログ信号に変わりピクセルに
伝えて画面階調処理を行う。その出力駆動回路部（４
０）は図７に示すように、カソード下端と接地端との間
に接続したNPN 型のトランジスタ（TR1 、TR2 、TR3 、
TR4 ）と、そのトランジスタ（TR1 、TR2 、TR3 、TR4
）をそれぞれスイッチング制御するオペアンプ（OP1
、OP2 、OP3 、OP4 ）と、それぞれのトランジスタ（T
R1 、TR2 、TR3 、TR4 ）と接地端との間に設けられた
電流制限素子としての抵抗（R2、R3、R4、R5）とで構成
される。

【００２８】ここで、前記それぞれの抵抗（R2、R3、R
4、R5）の抵抗値の比はR2:R3:R4:R5=1:2:4:8 であっ
て、それにより出力する電流比はI2:I3:I4:I5=8:4:2:1
になり、オペアンプ（OP1 、OP2 、OP3 、OP4 ）に入力
される４ビットディジタルビデオ信号に従い１６段階の
電流値を作り出す。即ち、前記出力駆動回路部（４０）
の構成でオペアンプ（OP1 、OP2 、OP3 、OP4 ）は電圧
フロワー（Voltage follower）の役割を行い、非反転入
力電圧値（即ち、A/D1、A/D2、A/D3、A/D4）に従い該当
トランジスタ（TR1 、TR2 、TR3 、TR4 ）のエミッタか
ら流出する電流量を調節することになる。

【００２９】再言すれば、前記出力駆動回路部（４０）
は電圧の変化に伴う電流量を制御するための回路構成な
ので、カソードの電流は電圧成分の入力データ（A/D1、
A/D2、A/D3、A/D4）と抵抗（R2、R3、R4、R5）により制
御される。図８は、前述したシフトレジスタ部（１０）
の入出力シミュレーションと波形図で、クロックはデー
タ同期用クロックであり、リセット信号は初期化のたの
クリア信号で、BUS0〜BUS3は一番段シフトレジスタの出
力波形、BUS4〜BUS7は二番段シフトレジスタの出力波
形、BUS8〜BUS11 は三番段シフトレジスタの出力波形、
BUS12 〜BUS15 は四番段シフトレジスタの出力波形、BU
S16 〜BUS19 は五番段シフトレジスタの出力波形であ
る。

【００３０】同図の場合、リセット信号はハイレベル状
態を維持しクロック信号はおおよそ４MHz クロックに入
力され、データ（データ１〜データ４）は順次“0000、
0001、0010、…、1111”状態に入力されている場合、ク
ロックの上昇エッジでデータ１、データ２、データ３、
データ４と同期してQ1[BUS0 、BUS1、BUS2、BUS3] 、Q2
[BUS4 、BUS5、BUS6、BUS7] 、Q3[BUS8 、BUS9、BUS10
、BUS11]、Q4[BUS12、BUS13 、BUS14 、BUS15]、Q5[BU
S16、BUS17 、BUS18 、BUS19]が順次データを出力す
る。

【００３１】さらに、クロックの上昇エッジでデータ１
（A/D1）と同期してBUS0→BUS4→BUS8→BUS12 →BUS16
→BUS20 の順に波形が伝えられる。図９は、前述したラ
ッチ部（２０）の入出力シミュレーション波形図であ
り、クロックはデータ同期用クロックでEna1はラッチ信
号であり、０１〜０４は一番段ラッチの出力波形、０５
〜０８は二番段ラッチの出力波形、０９〜０１２は三番
段ラッチの出力波形、０１３〜０１６は四番段ラッチの
出力波形、０１７〜０２０は五番段ラッチの出力波形で
ある。

【００３２】図１０は、前述したアンドゲート部（３
０）の入出力シミュレーション波形図であり、データ１
〜データ４は４ビットシフトレジスタに順次入力される
データ入力信号を示し、クロックはデータ同期用信号を
示し、Ena1は４ビットラッチでデータ信号を貯蔵するよ
うにする入力信号である。同図で、アンドゲート部（３
０）に入力されるデータ（即ち、INI1[1:4] 〜INI5[1:
4] ）でデータ（INI1[1:4] ）は“０１０１”、データ
（INI2[1:4] ）は“０１００”、データ（INI3[1:4] ）
は“００１１”、データ（INI4[1:4] ）は“００１
０”、データ（INI5[1:4] ）は“０００１”の４ビット
ラッチの出力をデータにし、第２イネーブル制御信号
（Ena2）を基礎におおよそ２μs から６μsまでハイレ
ベル状態を維持し最終端に伝えられる出力時間を調整す
る。

【００３３】この際、最終端に伝えられる出力波形はQI
I1[1:4] （０１、０２、０３、０４）、QII2[1:4] （０
５、０６、０７、０８）、QII3[1:4] （０９、０１０、
０１１、０１２）、QII4[1:4] （０１３、０１４、０１
５、０１６）、QII5[1:4] （０１７、０１８、０１９、
０２０）を表し、４ビットラッチから伝えられたデータ
信号の“０１０１、０１００、００１１、００１０、０
００１”を維持している。

【００３４】次いで、前記のように構成された本発明の
第１実施例に係る平板ディスプレイ駆動装置の作用に対
し、図１１及び図１２のシミュレーション結果図を参照
して説明すれば以下の通りである。図１１及び図１２
は、クロック（CLK ）２０MHz を用いて出力に対し３段
階（stage ）のみ選択してシミュレーションした入／出
力波形を示したものである。

【００３５】シフトレジスタ部（１０）では、入力デー
タ（A/D IN[1:4] ）とデータクロック（CLK ）が上昇エ
ッジで同期してアップ／ダウンカウント指示信号（R/L
）に従い順次データ（SRA1〜SRC4）を出力することに
なるが、例えばアップ／ダウンカウント指示信号（R/L
）が“ハイ”となるに従いIN UP1、IN UP2、IN UP3、I
N UP4の手順でシフティング動作を行いそれに伴うデータ
（SRA1〜SRC4：図１１の“Ａ”部分）を出力し、アップ
／ダウンカウント指示信号（R/L ）が“ロー”となるに
従いIN DN1、IN DN2、IN DN3、IN DN4の手順でシフティ
ング動作を行い、それに伴うデータ（SRA1〜SRC4：図１
１の“Ｂ”部分）を出力することになる。

【００３６】そして、そのシフトレジスタ部（１０）か
ら出力するデータはラッチ部（２０）に印加されるが、
そのラッチ部（２０）では第１イネーブル制御信号（En
a1）に従いそのシフトレジスタ部（１０）から入力した
データを一時的に貯蔵した後、アンドゲート部（３０）
に出力することになる。そのアンドゲート部（３０）で
は、前記ラッチ部（２０）の出力信号（LATA1〜LATC4
：図１２参照）と第２イネーブル制御信号（Ena2）を
アンド処理した結果値（ANDA1 〜ANDC4 ：図１２参照）
を出力駆動回路部（４０）に印加することになる。それ
に従い、その出力駆動回路部（４０）では入力された現
在のディジタルビデオ信号を電流量に比例するアナログ
信号に変えピクセルに伝えることになる。

【００３７】この際、前記出力駆動回路部（４０）から
出力する電流量を測定してみれば抵抗比をR2:R3:R4:R5=
1:2:4:8 にした場合、ビット値が１ずつ増加するごとに
カソードに流れる電流値が数十μＡずつ増加し１６段階
の画面階調処理が行われる。図１３は、本発明の第２実
施例に係る平板ディスプレイ駆動装置の構成を概略的に
表したブロック図であり、制御器から入力したデータ制
御信号をクロックと同期させ時間に伴い順次シフティン
グするシフトレジスタ部（１１０）と、前記シフトレジ
スタ部（１１０）から出力した信号を同期信号に用い入
力するデータ[A/D1 〜A/D4] とラッチさせ並列処理を行
うそれぞれのラッチ部（１２０、１３０）と、前記それ
ぞれのラッチ部（１２０、１３０）を介し出力した信号
を４ビット単位に出力するアンドゲート部（１４０）
と、前記アンドゲート部（１４０）から出力した入力信
号に従い電流量を調節し画面階調処理を容易にする出力
駆動回路部（１５０）と、を含む。

【００３８】ここで、前記ラッチ部（１２０）は順次入
力されるデータとシフトレジスタ部（１１０）から出力
するデータ制御信号と同期して貯蔵し、前記ラッチ部
（１３０）はラッチ部（１２０）に貯蔵された信号をイ
ネーブル信号（Ena1）を用いて同期させてメモリ役割を
行い、一つのラインに対する映像信号を一時的に貯蔵す
る。

【００３９】また、前記シフトレジスタ部（１１０）か
ら入／出力する信号をみれば、入力にデータキャリ信号
及びクロック信号があり、出力にシフトされた信号及び
データキャリ信号がある。ここで、データキャリ信号は
入力されたデータのシフティングがエラーなく正確にシ
フティングされているかどうかを検証するため、シフテ
ィングが行われた後の状態でFED 全体制御部（図面には
図示せず）に出力され検証信号に用いられる。

【００４０】さらに、前記ラッチ部（１３０）はディス
プレイする一つのラインの映像信号を同時に出力するた
めに用いられ、前記アンドゲート部（１４０）は前記ラ
ッチ部（１３０）と出力駆動回路部（１５０）の間の同
期を確立するために用いられる。図１４は、図１３に対
する各ブロックの一部を表わす詳細回路図であり、８０
ステージ（stage ）データをシフティングさせ出力する
シフトレジスタ（１１１）と、前記シフトレジスタ（１
１１）で順次出力するデータを４ビット単位にラッチさ
せる各ラッチ（１２１、１３１）と、前記各ラッチ（１
２１、１３１）から出力したデータを４ビット単位で出
力駆動回路部（１５０）に入力する４ビットAND ゲート
（１４１）とを含む。

【００４１】この際、前記各ラッチ（１２１、１３１）
は次の端に入力されるイネーブル信号のアクティブ状態
に従いデータを出力することになるが、第１ラッチ（１
２１）は第２ラッチ（１３１）に印加される第１イネー
ブル信号（Ena1）のアクティブ状態に従いデータを第２
ラッチ（１３１）に貯蔵し、前記第２ラッチ（１３１）
は４ビットゲート（１４１）に印加される第２イネーブ
ル信号（Ena2）のアクティブ状態に従いデータを４ビッ
トゲート（１４１）に出力する。

【００４２】前記各素子等の内部詳細回路を見れば、前
記シフトレジスタ（１１１）は図１５に示したように、
制御器から入力した制御用データをそのまま出力するＤ
−フリップフロップ（１１２）を多数個連結してデータ
をシフティングするようにし、前記各ラッチ（１２１、
１３１）は図１６に示したように、Ｄ−フリップフロッ
プ（１２２）４個を一組にして同期信号部を共通に束
ね、データを同時に出力するようにしたが、これは入力
された信号の並列処理を可能にすることにより、入力ク
ロック速度を低め使用できるようにする。

【００４３】前記４ビットゲート（１４１）は図１７に
示したように、４個のアンドゲート（AND ）を一組に形
成して出力データを４ビット単位に出力するようにし、
データの出力時間を制御する所に用いられる。図１８
は、前記出力駆動回路部（１５０）の詳細回路図であ
り、電源端（VDD1）から入力するディジタル信号と前記
４ビットゲート（１４１）を介しディジタル化した信号
とを入力された後、前記信号に対応する電圧を出力する
アナログマクス（１５１）と、前記アナログマクス（１
５１）から出力する信号を印加され電源端（VDD2）で印
加される電圧と比較した後、前記比較した電圧差に従い
次の端のトランジスタ（１５３）の電流利得を調整する
オペアンプ（１５２）と、前記電源端（VDD2）とオペア
ンプ（１５２）の非反転端子との間、また前記非反転端
子とアナログマクス（１５１）の出力端との間に直列に
連結され電圧分配役割を行う抵抗（R11 、R12 ）と、前
記オペアンプ（１５２）で印加される電流利得値に従い
カソードから放出される電子の量が調節され、ディスプ
レイのパネル（１６０）に印加するバイポーラトランジ
スタ（１５３）とを含む。

【００４４】ここで、前記アナログマクス（１５１）か
ら出力する信号を考察してみれば、アナログマクス（１
５１）内部的にパネル（１６０）にディスプレイされる
グレイ表示に対応する電圧値が画面階調処理の種類数に
従い調節されており、４ビットゲート（１４１）を介し
ディジタル化した信号が入力されるとこの信号に対応す
る電圧値を出力するのであり、前記抵抗（R11 、R12 ）
はオペアンプ（１５２）に印加される電圧を微細調整し
入力するため用いられる。

【００４５】このように構成される本発明の第２実施例
に係る平板ディスプレイ駆動装置の動作に対し、図１９
に示したタイミング図を参照して説明すれば下記の通り
である。シフトレジスタ部（１１０）のデータキャリ入
力端に信号を印加（図１９（Ａ））すれば、同期確立の
ためクロック信号（図１９（Ｂ））のライジングエッジ
に合せて入力されたデータが時間に従い順次位相変異
（シフティング）しラッチ部（１２０）に入力され、前
記ラッチ部（１２０）では前記データとアドレス（AD0
[0:3]〜AD3[0:3]）（図１９（Ｃ））が同期して入力さ
れた後、ラッチ状態にあることになる。

【００４６】この状態で、第２ラッチ（１３１）に第１
イネーブル信号（Ena1）がアクティブ（‘ハイ’アクテ
ィブである）された状態（図１９（Ｄ））に入力される
と、ラッチ（１２１）の各フリップフロップ（１２２）
から出力するデータが第２ラッチ（１３１）に入力され
ながら二番目のラッチ状態に入る。以後、再びアンドゲ
ート部（１４０）に印加される第２イネーブル信号（En
a2）が、第１イネーブル信号（Ena1）のディスエーブル
状態に従いアクティブ（‘ハイ’アクティブである）さ
れると（図１９（Ｅ））、前記第２ラッチ（１３１）の
それぞれのフリップフロップにラッチされていたデータ
はアンドゲート部（１４０）のそれぞれのアンドゲート
（AND ）に入力される。

【００４７】また、このデータ等はそれぞれ４ビットず
つ出力駆動回路部（１５０）に入力され最終的にディス
プレイされるが、出力駆動回路部（１５０）のアナログ
マクス（１５１）に入力されたデータは、前記で言及し
たようにアナログマクス（１５１）内で前記信号に対応
する電圧で出力され、この電圧は供給電源端（VDD1）で
印加される。

【００４８】このように、アナログマクス（１５１）か
ら出力した電圧はオペアンプ（１５２）に印加される供
給電圧（VDD2）と比較されながら抵抗（R11 、R12 ）値
により分配されてその差異電圧がオペアンプ（１５２）
の一側端子に入力され、オペアンプ（１５２）内部では
前記差異電圧と他側端子に印加される電圧との差を増幅
した後、最終ディスプレイパネルを駆動させるバイポー
ラトランジスタ（１５３）のゲート端に印加し、この電
圧に伴うバイポーラトランジスタ（１５３）のターンオ
ン状態とその時に流れる電流量に従いディスプレイパネ
ルの画面階調処理制御が容易になる。

【００４９】即ち、前記ゲート端に印加される信号はバ
イポーラトランジスタ（１５３）の電流利得を調整する
ことになり、このように調整された電流利得はカソード
から放出する電子の量を調整し画面階調処理を容易にで
きるようにする。参考に、前記アナログマクス（１５
１）で入力される信号に従う電流の変化量をグラフに示
してみれば、これは図２０に示したように電圧の増加に
伴い電流量が線形的に増加しているのを見ることができ
る。

【００５０】図２１は、前記出力駆動回路部（１５０）
の他の実施例を表した回路図で、画面階調処理に対応す
る多数の電圧値を提供され、前記４ビット出力端を介し
ディジタル化した信号が入力されるとこれに対応する電
圧値を選択して出力するアナログマクス（１５４）と、
前記アナログマクス（１５４）から出力する電圧を印加
され増幅を行った後、次の端のトランジスタに印加する
オペアンプ（１５５）と、前記オペアンプ（１５５）で
印加される電圧に伴いディスプレイパネル（１６０）を
駆動させるトランジスタ（１５６）と、一側は前記トラ
ンジスタ（１５６）のエミッタ端と前記オペアンプ（１
５５）の反転端子との間に共通連結され他側は接地さ
れ、トランジスタ（１５６）のコレクタ端がフローティ
ングされてもオペアンプ（１５５）の非反転端子とトラ
ンジスタ（１５６）の接地端の間に一定電圧が印加され
るようにする抵抗（R13 ）と、を含んで構成される。

【００５１】前記のように構成された本発明の第２実施
例の動作に対し説明すれば、前記アンドゲート部（１４
０）でディジタル化した信号が入力されると、この信号
に対応する電圧が出力されるが、これは前記アナログマ
クス（１５４）に印加される多数個の電圧値（V1〜V7）
が画面階調処理に対応する値に印加され、この値はアナ
ログマクス（１５４）により一つが選択され出力する。

【００５２】前記出力した信号は、オペアンプ（１５
５）の非反転端子に入力し増幅された後、トランジスタ
（１５６）のゲート端に入力される。この際、前記トラ
ンジスタ（１５６）のエミッタ端に連結された抵抗（R1
3 ）はコレクタ端がフローティングされた場合に備える
もので、トランジスタ（１５６）を介し流れる電流をフ
ィードバックさせオペアンプ（１５５）とトランジスタ
（１５６）との間に常に一定な電圧がかかるようにす
る。

【００５３】次いで、前記ゲート端に入力された電圧は
カソードを介し画面ディスプレイを実行させる。

【００５４】

【発明の効果】以上説明したような本発明の第１実施例
によれば、電流制御方式を採用しセルから放出する電子
量を容易に調節することになり、それによりパネルの１
６段階画面階調処理が可能となる。さらに、放出される
電子量はカソード駆動回路の最終端の抵抗値を調節する
ことにより電流値がμA 以下単位まで調節可能となる。

【００５５】また、本発明の第２実施例によれば、複数
個の４ビットラッチを用いてデータ信号を並列処理する
ことにより入力速度を低めて用いることができ、若し４
ビットのデータが時間の変化に伴い直列に入力される場
合、一つの画面を構成する際入力クロック速度は並列処
理される速度より４倍程度速やかになる。しかし、本発
明で用いられた複数個のラッチを用いシフトレジスタで
入力されたデータを用いず、別途にラッチと同期される
外部入力信号（AD[0:3] ）を用いることにより実際直列
に処理される場合より入力クロック速度を低める効果を
得ることになる。

【００５６】さらに、制御ロジック回路で入力される信
号をアナログマクスを利用して選択的に電圧の変化を与
え、電流制御回路でセルに流れる電子量を正確に制御で
きるようにすることにより、チップの均一性を補償し難
い電子放出型チップ表示器の場合には画面階調処理を正
確にすることができる利点がある。なお、本発明に係る
駆動制御ロジック回路の４ビットゲート端を用いデータ
出力信号を正確に制御できるようにし、正確な時間に電
子が放出されるようにする利点がある。

【００５７】本発明は上述した実施例にのみ限定される
ものではなく、本発明の要旨を外れない範囲内で修正及
び変形して実施することができる。本発明の実施例では
４ビットのビデオデータを受けて１６段階の画面階調処
理を行ったが、必要に従い３２乃至６４段階以上の画面
階調処理にも適用可能であるだけでなく、VGA 級FED 駆
動回路に使用可能である。

【図面の簡単な説明】

【図１】従来の電界放出素子の構造を説明する図。

【図２】本発明の第１実施例に係る平板ディスプレイ駆
動装置の構造を示すブロック図。

【図３】図２に示す各ブロック間の連結状態図。

【図４】図２に示すシフトレジスタ部の内部構成を示す
図。

【図５】図２に示すラッチ部の内部構成を示す図。

【図６】図２に示すアンドゲート部の内部構成を示す
図。

【図７】図２に示す出力駆動回路部の内部構成を示す
図。

【図８】図４に示すシフトレジスタ部の入出力シミュレ
ーション波形図。

【図９】図５に示すラッチ部の入出力シミュレーション
波形図。

【図１０】図６に示すアンドゲート部の入出力シミュレ
ーション波形図。

【図１１】本発明の第１実施例に係る平板ディスプレイ
駆動装置の動作説明に採用される各部のシミュレーショ
ン波形図。

【図１２】本発明の第１実施例に係る平板ディスプレイ
駆動装置の動作説明に採用される各部のシミュレーショ
ン波形図。

【図１３】本発明の第２実施例に係る平板ディスプレイ
駆動装置の構成を概略的に示すブロック図。

【図１４】図１３の各ブロックに対する詳細回路図。

【図１５】図１４のシフトレジスタに対する詳細回路
図。

【図１６】図１４のラッチに対する詳細回路図。

【図１７】図１４の４ビットゲートに対する詳細回路
図。

【図１８】図１３の出力駆動回路部の詳細回路図。

【図１９】本発明の第２実施例の動作タイミング図。

【図２０】本発明の第２実施例の動作説明に係る電流の
変化量を示すグラフ。

【図２１】図１３の出力駆動回路部の他の実施例を示す
回路図。

【符号の説明】

１０…シフトレジスタ部２０…ラッチ部３０…アンドゲート部４０…出力駆動回路部１１０…シフトレジスタ部１１１…シフトレジスタ１２０、１３０…ラッチ部１２１、１３１…ラッチ１４０…アンドゲート部１４１…４ビットゲート１５０…出力駆動回路部１５１、１５４…アナログマクス１５２、１５５…オペアンプ１５３、１５６…バイポーラトランジスタ

Claims

【特許請求の範囲】

【請求項１】外部から入力するビデオ信号をクロックに
同期させ順次シフティングするシフトレジスタ部と、前記シフトレジスタ部から順次入力したビデオ信号を一
時的に貯蔵／出力するラッチ部と、前記ラッチ部から出力するビデオ信号に対する出力時間
を調整するアンドゲート部と、前記アンドゲート部からのビデオ信号を入力され、画面
階調処理を行う出力駆動回路部と、を備えたことを特徴とする平板ディスプレイ駆動装置。
【請求項２】前記シフトレジスタ部は、複数の入力信号をアップ／ダウンカウント指示信号に従
いマルチプレクシングするｎ個のマルチプレクサと、そのそれぞれのマルチプレクサの出力信号を演算処理し
内部信号として出力するとともに、その内部信号を後続
のマルチプレクサの入力端にフィードバックさせるｎ個
のＤフリップフロップと、で構成され、両方向シフティングを行うことを特徴とする請求項１記
載の平板ディスプレイ駆動装置。
【請求項３】前記ラッチ部は、前記シフトレジスタ部か
らの各出力信号と第１イネーブル信号とを入力にし、ラ
ッチ動作を行う複数個のＤ型ラッチで構成されたことを
特徴とする請求項２記載の平板ディスプレイ駆動装置。
【請求項４】前記アンドゲート部は、前記ラッチ部から
の各出力信号と第２イネーブル信号とを入力にし、アン
ド処理する複数個のアンドゲートで構成されたことを特
徴とする請求項３記載の平板ディスプレイ駆動装置。
【請求項５】前記出力駆動回路部は、カソード下端と接
地端との間に接続された複数のバイポーラ型トランジス
タと、その複数のトランジスタに一対一接続し該当トラ
ンジスタをスイッチング制御する複数のオペアンプと、
そのそれぞれのトランジスタと接地端との間に設けられ
た複数の電流制限素子と、で構成されたことを特徴とす
る請求項４記載の平板ディスプレイ駆動装置。
【請求項６】前記複数の電流制限素子は、それぞれの抵
抗値が等比的な抵抗で構成されたことを特徴とする請求
項５記載の平板ディスプレイ駆動装置。
【請求項７】外部から入力したデータを同期させ時間に
従い順次シフティングするシフトレジスタ部と、前記シフトレジスタ部から出力した信号を同期信号に用
い入力されるデータとラッチさせ、入力したデータの並
列処理を行う複数のラッチ部と、前記複数のラッチ部を介し出力された信号をビット単位
で出力するアンドゲート部と、前記アンドゲート部から出力した信号に従い電流量を調
節し、画面階調処理を容易にする出力駆動回路部と、を含むことを特徴とする平板ディスプレイ駆動装置。
【請求項８】前記複数のラッチ部の出力は、第１イネー
ブル信号がアクティブされると第１ラッチ端の出力が第
２ラッチ端に入力され、第２イネーブル信号がアクティ
ブされると第２ラッチ端の出力が４ビット出力端に入力
されることにより、クロック信号に同期されたデータの
出力に従いディスプレイを可能にすることを特徴とする
請求項７記載の平板ディスプレイ駆動装置。
【請求項９】前記出力駆動回路部は、単一電源電圧を印加され、前記アンドゲート部を介しデ
ィジタル化した信号を入力された後、前記信号に対応す
る電圧を出力するアナログマクスと、前記アナログマクスから出力する信号を印加され、電源
端で印加される電圧と比較した後、前記比較した電圧の
差に従い次の端のトランジスタの電流利得を調整するオ
ペアンプと、前記電源端とオペアンプとの間、また前記オペアンプと
アナログマクスの出力端との間に連結された電圧分配部
と、前記オペアンプで印加される電流利得値に従いカソード
から放出する電子の量が調節されディスプレイパネルに
印加されるトランジスタと、を含むことを特徴とする請求項７記載の平板ディスプレ
イ駆動装置。
【請求項１０】前記出力駆動回路部は、画面階調処理に対応する多数の電圧値を提供され、前記
アンドゲート部を介しディジタル化した信号が入力され
るとこれに対応する電圧値を選択して出力するアナログ
マクスと、前記アナログマクスから出力する電圧を印加され増幅を
行った後、次の端のトランジスタに印加するオペアンプ
と、前記オペアンプから印加する電圧に従いディスプレイパ
ネルを駆動させるトランジスタと、一側は前記トランジスタのエミッタ端と前記オペアンプ
との間に共通連結され、他側は接地され、オペアンプと
トランジスタの接地端との間に一定電圧が印加されるよ
うにする抵抗部と、を含むことを特徴とする請求項７記載の平板ディスプレ
イ駆動装置。