JPH10326183A - 乗算器 - Google Patents
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- JPH10326183A JPH10326183A JP10106379A JP10637998A JPH10326183A JP H10326183 A JPH10326183 A JP H10326183A JP 10106379 A JP10106379 A JP 10106379A JP 10637998 A JP10637998 A JP 10637998A JP H10326183 A JPH10326183 A JP H10326183A
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- G06F7/533—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even
- G06F7/5334—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product
- G06F7/5336—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product overlapped, i.e. with successive bitgroups sharing one or more bits being recoded into signed digit representation, e.g. using the Modified Booth Algorithm
- G06F7/5338—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product overlapped, i.e. with successive bitgroups sharing one or more bits being recoded into signed digit representation, e.g. using the Modified Booth Algorithm each bitgroup having two new bits, e.g. 2nd order MBA
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Abstract
(57)【要約】
【課題】 桁上げ保存加算を用いた乗算器から純粋な桁
上げ保存出力を得る。 【解決手段】 乗算器は機能的に３つのセクションに分
かれる。第１セクション１０では、ブースエンコーディ
ングプロセスが実行され、部分積が生成される。第２セ
クション（桁上げ保存加算）１１では、部分積が桁上げ
保存法を用いて加算される。最終セクション（併合）１
２では、すべての部分積に対する総和項と桁上げ項が足
し合わされて単一の値となり、この値が、乗算の結果と
しての積となる。符号拡張ビットを用いて、各部分積
を、その部分積の和に対して予想される最大長にあらか
じめ拡張しておくことにより、任意の２つの数に対する
純粋桁上げ保存和では、オーバーフローが決して起こら
ないことが保証される。部分積の事前拡張は、最初の部
分積を除いて、部分積ごとに１つのみの符号拡張ビット
の追加しか必要としない。
上げ保存出力を得る。 【解決手段】 乗算器は機能的に３つのセクションに分
かれる。第１セクション１０では、ブースエンコーディ
ングプロセスが実行され、部分積が生成される。第２セ
クション（桁上げ保存加算）１１では、部分積が桁上げ
保存法を用いて加算される。最終セクション（併合）１
２では、すべての部分積に対する総和項と桁上げ項が足
し合わされて単一の値となり、この値が、乗算の結果と
しての積となる。符号拡張ビットを用いて、各部分積
を、その部分積の和に対して予想される最大長にあらか
じめ拡張しておくことにより、任意の２つの数に対する
純粋桁上げ保存和では、オーバーフローが決して起こら
ないことが保証される。部分積の事前拡張は、最初の部
分積を除いて、部分積ごとに１つのみの符号拡張ビット
の追加しか必要としない。
Description
【０００１】
【発明の属する技術分野】本発明は、数値データの自動
処理技術に関し、特に、そのような処理において桁上げ
保存乗算を実現する方法の改良に関する。
処理技術に関し、特に、そのような処理において桁上げ
保存乗算を実現する方法の改良に関する。
【０００２】
【従来の技術】一般にディジタルコンピュータにおいて
実行されるような数値データの自動処理技術において、
与えられた演算の処理時間を短縮するため、もしくは、
与えられたレベルの処理をなるべく少ないハードウェア
の複雑さで実行するため、またはその両方のためのいく
つもの技術が過去数十年にわたって開発されてきてい
る。このような技術のうちには、ディジタルの加算器お
よび乗算器ならびに２の補数形式での数の表現を単純化
して負数の扱いの問題を回避するための桁上げ保存アー
キテクチャの使用がある。これらの技術はそれぞれ、今
日のディジタルコンピュータによって実行される数値処
理で日常的に用いられる。
実行されるような数値データの自動処理技術において、
与えられた演算の処理時間を短縮するため、もしくは、
与えられたレベルの処理をなるべく少ないハードウェア
の複雑さで実行するため、またはその両方のためのいく
つもの技術が過去数十年にわたって開発されてきてい
る。このような技術のうちには、ディジタルの加算器お
よび乗算器ならびに２の補数形式での数の表現を単純化
して負数の扱いの問題を回避するための桁上げ保存アー
キテクチャの使用がある。これらの技術はそれぞれ、今
日のディジタルコンピュータによって実行される数値処
理で日常的に用いられる。
【０００３】
【発明が解決しようとする課題】桁上げ保存アーキテク
チャを用いた２の補数乗算器は自動数値処理技術分野で
は周知である。そのうちもっともよく知られているもの
は、１９５１年にAndrewBoothによって開発されたアル
ゴリズムに基づくものであり、ブース乗算器として知ら
れている。このような桁上げ保存乗算器では、内部処理
は桁上げ保存形式で実行されるが、その出力は、積の各
ビットの「桁上げ」項と「総和」項の併合を通じて「二
進」形式に逆変換される。しかし、多くの場合、乗算器
の出力を桁上げ保存形式で別のプロセスに送ることが好
ましい。併合操作前に桁上げ保存乗算器から出力を取り
出すことは可能であり、この出力は名目上桁上げ保存形
式ではあるが、このような出力は純粋な桁上げ保存出力
ではなく、その使用は後続の処理におけるエラーにつな
がる可能性がある。特に、このような疑似桁上げ保存出
力は、オーバーフロー条件の検出や飽和操作の実行に信
頼性がない。また、このような疑似桁上げ保存出力では
信頼性の高い符号拡張を行うことができない。
チャを用いた２の補数乗算器は自動数値処理技術分野で
は周知である。そのうちもっともよく知られているもの
は、１９５１年にAndrewBoothによって開発されたアル
ゴリズムに基づくものであり、ブース乗算器として知ら
れている。このような桁上げ保存乗算器では、内部処理
は桁上げ保存形式で実行されるが、その出力は、積の各
ビットの「桁上げ」項と「総和」項の併合を通じて「二
進」形式に逆変換される。しかし、多くの場合、乗算器
の出力を桁上げ保存形式で別のプロセスに送ることが好
ましい。併合操作前に桁上げ保存乗算器から出力を取り
出すことは可能であり、この出力は名目上桁上げ保存形
式ではあるが、このような出力は純粋な桁上げ保存出力
ではなく、その使用は後続の処理におけるエラーにつな
がる可能性がある。特に、このような疑似桁上げ保存出
力は、オーバーフロー条件の検出や飽和操作の実行に信
頼性がない。また、このような疑似桁上げ保存出力では
信頼性の高い符号拡張を行うことができない。
【０００４】
【課題を解決するための手段】本発明によれば、２の補
数桁上げ保存乗算器から純粋な桁上げ保存出力を得る方
法が実現される。このため、２の補数桁上げ保存乗算器
における各部分積、およびすべての部分積の総和を、純
粋桁上げ保存形式で得る方法が実現される。この方法
は、乗算器の各部分積に符号拡張ビットを追加してこの
ような純粋桁上げ保存形式を実現することを含む。
数桁上げ保存乗算器から純粋な桁上げ保存出力を得る方
法が実現される。このため、２の補数桁上げ保存乗算器
における各部分積、およびすべての部分積の総和を、純
粋桁上げ保存形式で得る方法が実現される。この方法
は、乗算器の各部分積に符号拡張ビットを追加してこの
ような純粋桁上げ保存形式を実現することを含む。
【０００５】
【発明の実施の形態】以下の説明は、部分的には、コン
ピュータシステム内でのデータビットに対する演算のア
ルゴリズムおよび記号的表現で行う。理解されるよう
に、このようなアルゴリズム的記述および表現は、コン
ピュータ処理技術の当業者によって技術内容を伝えるた
めに普通に用いられる手段である。
ピュータシステム内でのデータビットに対する演算のア
ルゴリズムおよび記号的表現で行う。理解されるよう
に、このようなアルゴリズム的記述および表現は、コン
ピュータ処理技術の当業者によって技術内容を伝えるた
めに普通に用いられる手段である。
【０００６】ここで（また、一般的に）アルゴリズムと
は、所望の結果に至るステップの自己充足的な列であ
る。これらのステップは一般に、物理量の操作を含む。
通常（必然的ではないが）、これらの量は、蓄積、転
送、加算、比較などの操作を受けることが可能な電気的
あるいは磁気的信号の形をとる。便宜上、また、通常の
用法に合わせるため、これらの信号を適宜、ビット、
値、要素、記号、文字、項、数などと呼ぶ。しかし、強
調されるべき点であるが、このような用語は、適当な物
理量に関連するものであって、単にその量に付けた便宜
的なラベルにすぎない。
は、所望の結果に至るステップの自己充足的な列であ
る。これらのステップは一般に、物理量の操作を含む。
通常（必然的ではないが）、これらの量は、蓄積、転
送、加算、比較などの操作を受けることが可能な電気的
あるいは磁気的信号の形をとる。便宜上、また、通常の
用法に合わせるため、これらの信号を適宜、ビット、
値、要素、記号、文字、項、数などと呼ぶ。しかし、強
調されるべき点であるが、このような用語は、適当な物
理量に関連するものであって、単にその量に付けた便宜
的なラベルにすぎない。
【０００７】数値データの機械処理を考える際の出発点
は、データを提示する形式の決定である。まず、記数法
を選択しなければならない。歴史的には、数の機械処理
は２（二進法）、８（八進法）、１０（十進法）および
１６（十六進法）を底として表現された数を扱ってき
た。現在の数値データの機械処理ではほとんど二進法が
選択されるようになっているため、ここでは、本発明の
方法を説明するためにこの方法を用いる。しかし、当業
者には明らかなように、本発明の方法は容易に他の記数
法にも拡張することができる。
は、データを提示する形式の決定である。まず、記数法
を選択しなければならない。歴史的には、数の機械処理
は２（二進法）、８（八進法）、１０（十進法）および
１６（十六進法）を底として表現された数を扱ってき
た。現在の数値データの機械処理ではほとんど二進法が
選択されるようになっているため、ここでは、本発明の
方法を説明するためにこの方法を用いる。しかし、当業
者には明らかなように、本発明の方法は容易に他の記数
法にも拡張することができる。
【０００８】また、自動処理システムにより算術演算を
実行する際に、負の数を表現し負の数に対して演算する
方法について考えなければならない。従来の符号と大き
さによる表現（すなわち、対象となる数の絶対値および
それが正であるか負であるかを示す符号であって、通常
は符号が正であることが含意される）を用いることも可
能であるが、この表現形式は機械処理で実装するのが困
難（かつ高価）である。そのため、自動的に実行される
算術プロセスでは、補数と、対象となる数の符号を示す
追加ビット（通常は最上位ビット）を使用することが一
般的になっている。補数形式で数を処理する方法と、補
数の使用に伴う利点は、当業者に周知であり、ここでは
さらに詳細には説明しない。
実行する際に、負の数を表現し負の数に対して演算する
方法について考えなければならない。従来の符号と大き
さによる表現（すなわち、対象となる数の絶対値および
それが正であるか負であるかを示す符号であって、通常
は符号が正であることが含意される）を用いることも可
能であるが、この表現形式は機械処理で実装するのが困
難（かつ高価）である。そのため、自動的に実行される
算術プロセスでは、補数と、対象となる数の符号を示す
追加ビット（通常は最上位ビット）を使用することが一
般的になっている。補数形式で数を処理する方法と、補
数の使用に伴う利点は、当業者に周知であり、ここでは
さらに詳細には説明しない。
【０００９】２種類の補数が一般に用いられている。す
なわち、基数の補数（真補数）と、減基数の補数（擬補
数）である。基数とは、用いている記数法の底のことで
ある。二進法で表された数では、擬補数は１の補数と呼
ばれ、対象となる二進数の各ビットの補数をとる（すな
わち、すべての１を０に変え、０を１に変える）ことに
よって形成される。二進数の真補数は２の補数と呼ば
れ、その数の１の補数に１を加えることによって形成さ
れる。当業者には知られているように、上述のような１
の補数および２の補数の形成法は、主として二進数に固
有の便法である。任意の記数法でこのような補数をとる
理論的基礎は周知であり、ここでの本発明の方法の説明
において詳細に説明する必要はない。
なわち、基数の補数（真補数）と、減基数の補数（擬補
数）である。基数とは、用いている記数法の底のことで
ある。二進法で表された数では、擬補数は１の補数と呼
ばれ、対象となる二進数の各ビットの補数をとる（すな
わち、すべての１を０に変え、０を１に変える）ことに
よって形成される。二進数の真補数は２の補数と呼ば
れ、その数の１の補数に１を加えることによって形成さ
れる。当業者には知られているように、上述のような１
の補数および２の補数の形成法は、主として二進数に固
有の便法である。任意の記数法でこのような補数をとる
理論的基礎は周知であり、ここでの本発明の方法の説明
において詳細に説明する必要はない。
【００１０】主として、１の補数では値０に２つの表現
があるのに対して２の補数では一意的な０の表現がある
ため、機械処理アプリケーションでは数値を表現するた
めに２の補数表現が主に選択されている。従って、２の
補数表現を用いて本発明の方法の説明をすることにし、
２の補数表現は本発明の実施例の一部と見なすことがで
きる。しかし、当業者には明らかなように、ここで説明
する本発明の方法は、他の補数形式にも容易に拡張可能
である。
があるのに対して２の補数では一意的な０の表現がある
ため、機械処理アプリケーションでは数値を表現するた
めに２の補数表現が主に選択されている。従って、２の
補数表現を用いて本発明の方法の説明をすることにし、
２の補数表現は本発明の実施例の一部と見なすことがで
きる。しかし、当業者には明らかなように、ここで説明
する本発明の方法は、他の補数形式にも容易に拡張可能
である。
【００１１】数値データの機械処理で実行される基本的
な算術演算は加算である。加算は、機械処理では、加算
器という論理デバイスによって実装される。各加算器
は、加算される３個までの数値に対して１ビットを処理
する。さらに効率的な演算では、加算器は通常は並列化
され（そのような並列な加算器の数は少なくとも加算さ
れる数のビット数に等しい）、その結果、加算される数
のすべてのビットが同時に処理される。もちろん、この
ような並列加算器は、あるビット桁から他のビット桁へ
の桁上げを取り扱わなければならず、さまざまな並列加
算器構成がこの要求に対処するために開発されている。
このような並列加算器構成のうちで最もよく知られたも
のには、桁上げ伝搬加算器、桁上げ先見加算器、および
桁上げ保存加算器がある。これらの並列加算器構成はす
べて当業者に周知であり、本発明の実施例の一部を形成
する桁上げ保存加算器を除いては、ここではさらに詳細
には説明しない。
な算術演算は加算である。加算は、機械処理では、加算
器という論理デバイスによって実装される。各加算器
は、加算される３個までの数値に対して１ビットを処理
する。さらに効率的な演算では、加算器は通常は並列化
され（そのような並列な加算器の数は少なくとも加算さ
れる数のビット数に等しい）、その結果、加算される数
のすべてのビットが同時に処理される。もちろん、この
ような並列加算器は、あるビット桁から他のビット桁へ
の桁上げを取り扱わなければならず、さまざまな並列加
算器構成がこの要求に対処するために開発されている。
このような並列加算器構成のうちで最もよく知られたも
のには、桁上げ伝搬加算器、桁上げ先見加算器、および
桁上げ保存加算器がある。これらの並列加算器構成はす
べて当業者に周知であり、本発明の実施例の一部を形成
する桁上げ保存加算器を除いては、ここではさらに詳細
には説明しない。
【００１２】桁上げ保存加算器は、処理時間およびハー
ドウェアの複雑さの両方において、桁上げ伝搬加算器お
よび桁上げ先見加算器よりも有効であると考えられてい
る。従って、ほとんどの機械処理アプリケーションの並
列加算器として選択されている。本質的には、桁上げ保
存加算器の固有の特徴は以下のように説明することがで
きる。他の並列加算器では、全ビットにわたって、ある
ビット桁位置で加算により生じた桁上げをその左隣のビ
ット桁位置に伝搬しなければならないが、桁上げ保存加
算器ではその代わりに、加算される各ビットセットごと
に２つの出力項、すなわち、総和項と桁上げ項を備え
る。各ビット桁位置ごとに、桁上げ項が、もう１つのｎ
ビット数（ｎは加算される数のビット数である）として
次の段に（並列に、かつ、左に１ビット桁位置だけシフ
トして）送られる。その後、総和項と桁上げ項のそれぞ
れの「小計」が加算されて、この加算の総計が得られ
る。桁上げ保存加算器の主な利点は乗算において明らか
となり、この点について以下でさらに詳細に説明する。
ドウェアの複雑さの両方において、桁上げ伝搬加算器お
よび桁上げ先見加算器よりも有効であると考えられてい
る。従って、ほとんどの機械処理アプリケーションの並
列加算器として選択されている。本質的には、桁上げ保
存加算器の固有の特徴は以下のように説明することがで
きる。他の並列加算器では、全ビットにわたって、ある
ビット桁位置で加算により生じた桁上げをその左隣のビ
ット桁位置に伝搬しなければならないが、桁上げ保存加
算器ではその代わりに、加算される各ビットセットごと
に２つの出力項、すなわち、総和項と桁上げ項を備え
る。各ビット桁位置ごとに、桁上げ項が、もう１つのｎ
ビット数（ｎは加算される数のビット数である）として
次の段に（並列に、かつ、左に１ビット桁位置だけシフ
トして）送られる。その後、総和項と桁上げ項のそれぞ
れの「小計」が加算されて、この加算の総計が得られ
る。桁上げ保存加算器の主な利点は乗算において明らか
となり、この点について以下でさらに詳細に説明する。
【００１３】機械処理において乗算は（紙と鉛筆による
処理と同様に）基本的に、乗数の各ビットを被乗数の全
ビットにかけることである。二進法で表された数の場
合、各ビットは１または０のいずれかであるため、乗数
の各ビットに対応する部分積は、乗数ビットが０のとき
は各ビット桁位置が０となり、乗数ビットが１のときは
被乗数の各ビットと同じ値（１または０）となる。これ
らの部分積は、もちろん、処理される乗数の各ビットご
とに左に１ビット桁位置ずつシフトされて、加算され、
被乗数と乗数の乗算の結果としての積が得られる。桁上
げ保存加算器を用いた場合、部分積と、先行する項との
各加算は桁上げ保存形式で表される（すなわち、各ビッ
ト桁位置は総和項と桁上げ項の両方を有する）。桁上げ
項と総和校は、すべての部分積にわたって並列に加算さ
れ、乗算の結果としての積は、すべての部分積にわたる
総和項の合計と、すべての部分積にわたる桁上げ項の合
計（総和項の合計に対して左に１ビットシフトしたも
の）との「総計」として求められる。このような乗算に
おける部分積の加算に桁上げ保存法を適用することによ
り、処理時間が大幅に削減されることがわかっている。
従って、この方法は、機械処理における乗算に一般的に
用いられている。
処理と同様に）基本的に、乗数の各ビットを被乗数の全
ビットにかけることである。二進法で表された数の場
合、各ビットは１または０のいずれかであるため、乗数
の各ビットに対応する部分積は、乗数ビットが０のとき
は各ビット桁位置が０となり、乗数ビットが１のときは
被乗数の各ビットと同じ値（１または０）となる。これ
らの部分積は、もちろん、処理される乗数の各ビットご
とに左に１ビット桁位置ずつシフトされて、加算され、
被乗数と乗数の乗算の結果としての積が得られる。桁上
げ保存加算器を用いた場合、部分積と、先行する項との
各加算は桁上げ保存形式で表される（すなわち、各ビッ
ト桁位置は総和項と桁上げ項の両方を有する）。桁上げ
項と総和校は、すべての部分積にわたって並列に加算さ
れ、乗算の結果としての積は、すべての部分積にわたる
総和項の合計と、すべての部分積にわたる桁上げ項の合
計（総和項の合計に対して左に１ビットシフトしたも
の）との「総計」として求められる。このような乗算に
おける部分積の加算に桁上げ保存法を適用することによ
り、処理時間が大幅に削減されることがわかっている。
従って、この方法は、機械処理における乗算に一般的に
用いられている。
【００１４】機械実装された乗算の場合、表現形式ある
いは乗算プロセスの特性を活用するように開発されたさ
まざまなアルゴリズムを用いることによっても処理時間
は改善される。このようなアルゴリズムの簡単な例には
以下のようなものがある。 （１）乗数における０に対する部分積を生成するステッ
プをとばして、２ビット桁位置だけ次の部分積をシフト
する。これにより、スキップされる各部分積ごとに、１
行分のビット加算器を除去するとともに、それに伴い処
理時間が削減される。 （２）０の並びを探索し、対応する回数だけ次の部分積
をシフトする。このような乗算アルゴリズムで最も一般
的に用いられているものの１つに、前述のブースのアル
ゴリズムがあり、特に、Nainidzu-Wang乗算器として知
られる設計修正を加えたものがある（N. Wang, "Digita
l MOS Integrated Circuits: Design for Application
s", Prentice-Hall, 1989、参照）。この修正ブース乗
算器は、本発明の方法の実施例として用いられる。しか
し、理解されるべき点であるが、本発明の方法は、他の
機械プロセス乗算にも容易に拡張される。
いは乗算プロセスの特性を活用するように開発されたさ
まざまなアルゴリズムを用いることによっても処理時間
は改善される。このようなアルゴリズムの簡単な例には
以下のようなものがある。 （１）乗数における０に対する部分積を生成するステッ
プをとばして、２ビット桁位置だけ次の部分積をシフト
する。これにより、スキップされる各部分積ごとに、１
行分のビット加算器を除去するとともに、それに伴い処
理時間が削減される。 （２）０の並びを探索し、対応する回数だけ次の部分積
をシフトする。このような乗算アルゴリズムで最も一般
的に用いられているものの１つに、前述のブースのアル
ゴリズムがあり、特に、Nainidzu-Wang乗算器として知
られる設計修正を加えたものがある（N. Wang, "Digita
l MOS Integrated Circuits: Design for Application
s", Prentice-Hall, 1989、参照）。この修正ブース乗
算器は、本発明の方法の実施例として用いられる。しか
し、理解されるべき点であるが、本発明の方法は、他の
機械プロセス乗算にも容易に拡張される。
【００１５】図１は、部分積の桁上げ保存加算を用いた
２の補数ブース乗算器の概略図である。図示のように、
このような乗算器は機能的に３つのセクションに分かれ
る。第１セクション１０では、ブースエンコーディング
プロセスが実行され、部分積が生成される。ブースエン
コーディングプロセスは当業者に周知であり、さらに説
明をする必要はないが、一般に部分積の個数は乗数のビ
ット数の約半数となることを注記しておく。第２セクシ
ョン（桁上げ保存加算）１１では、部分積が桁上げ保存
法を用いて加算される。最終セクション（併合）１２で
は、すべての部分積に対する総和項と桁上げ項が足し合
わされて単一の値となり、この値が、乗算の結果として
の積となる。
２の補数ブース乗算器の概略図である。図示のように、
このような乗算器は機能的に３つのセクションに分かれ
る。第１セクション１０では、ブースエンコーディング
プロセスが実行され、部分積が生成される。ブースエン
コーディングプロセスは当業者に周知であり、さらに説
明をする必要はないが、一般に部分積の個数は乗数のビ
ット数の約半数となることを注記しておく。第２セクシ
ョン（桁上げ保存加算）１１では、部分積が桁上げ保存
法を用いて加算される。最終セクション（併合）１２で
は、すべての部分積に対する総和項と桁上げ項が足し合
わされて単一の値となり、この値が、乗算の結果として
の積となる。
【００１６】既に説明したように、数値データの機械処
理におけるアプリケーションには、乗算器の出力を他の
機能へ桁上げ保存形式で転送することが好ましい場合が
ある。併合セクションの直前の点（図の１３）で乗算器
からの出力を取り出すことが可能ではあるが、これは名
目上桁上げ保存形式であっても、この出力は純粋な桁上
げ保存形式ではないため、オーバーフロー条件の検出や
飽和操作の実行のような機能の実行でエラーを引き起こ
す可能性がある。この問題が生じる理由は、従来技術の
桁上げ保存加算セクションにおける部分積の加算が、Ｍ
ＳＢ符号ビットにおける暗黙のオーバーフローに対処し
ていないためである。
理におけるアプリケーションには、乗算器の出力を他の
機能へ桁上げ保存形式で転送することが好ましい場合が
ある。併合セクションの直前の点（図の１３）で乗算器
からの出力を取り出すことが可能ではあるが、これは名
目上桁上げ保存形式であっても、この出力は純粋な桁上
げ保存形式ではないため、オーバーフロー条件の検出や
飽和操作の実行のような機能の実行でエラーを引き起こ
す可能性がある。この問題が生じる理由は、従来技術の
桁上げ保存加算セクションにおける部分積の加算が、Ｍ
ＳＢ符号ビットにおける暗黙のオーバーフローに対処し
ていないためである。
【００１７】本発明の方法は、桁上げ保存加算器の桁上
げ項と総和項の合計が純粋桁上げ保存形式で行われるよ
うに乗算器の桁上げ保存加算プロセスを修正することに
より、桁上げ保存出力を必要とする他の処理で使用可能
にする。この結果を達成するため、本発明は、符号拡張
として知られる技術を利用する。この技術は当業者に周
知であるが、以下で簡単に説明する。
げ項と総和項の合計が純粋桁上げ保存形式で行われるよ
うに乗算器の桁上げ保存加算プロセスを修正することに
より、桁上げ保存出力を必要とする他の処理で使用可能
にする。この結果を達成するため、本発明は、符号拡張
として知られる技術を利用する。この技術は当業者に周
知であるが、以下で簡単に説明する。
【００１８】既に説明したように、機械処理では、数の
符号は一般にその数の最上位ビットにおける追加ビット
によって表現される。機械プロセッサのロジックは、こ
の符号ビットが、この数に対して実行される通常の算術
演算のようには処理されないようにし、むしろ、その算
術演算の結果に対する正しい符号を保存するようになっ
ている。このような符号ビットは算術演算では処理され
ないため、数の最上位ビット桁位置の左に１個または複
数のそのようなビットを追加することは、数の最上位ビ
ット位置の左に０を追加することと同じ効果を有する。
実際、正の数（符号ビットは０）の場合、プロセスは同
一であり、負の数（符号ビットは１）の場合、プロセッ
サによる負の符号ビットの扱いは、「符号付き」の数の
値が追加符号ビットの追加によって変化しないように行
われる。こうして、このような符号拡張は通常、ビット
長が等しくない２個の数のビット数を等しくするために
用いられ、このような等化は、さまざまな機械処理演算
において所望されるものである。
符号は一般にその数の最上位ビットにおける追加ビット
によって表現される。機械プロセッサのロジックは、こ
の符号ビットが、この数に対して実行される通常の算術
演算のようには処理されないようにし、むしろ、その算
術演算の結果に対する正しい符号を保存するようになっ
ている。このような符号ビットは算術演算では処理され
ないため、数の最上位ビット桁位置の左に１個または複
数のそのようなビットを追加することは、数の最上位ビ
ット位置の左に０を追加することと同じ効果を有する。
実際、正の数（符号ビットは０）の場合、プロセスは同
一であり、負の数（符号ビットは１）の場合、プロセッ
サによる負の符号ビットの扱いは、「符号付き」の数の
値が追加符号ビットの追加によって変化しないように行
われる。こうして、このような符号拡張は通常、ビット
長が等しくない２個の数のビット数を等しくするために
用いられ、このような等化は、さまざまな機械処理演算
において所望されるものである。
【００１９】本発明の方法は、部分積の中間和がそれぞ
れ純粋桁上げ保存形式であれば、乗算器（例えば図１）
の桁上げ保存加算セクションの出力が純粋桁上げ保存形
式になるという認識によるものである。この目的の実現
（すなわち、乗算器の部分積の中間和をそれぞれ純粋桁
上げ保存形式にすること）は、次の２つの主要な考え方
に従う。 （１）任意の２つの数に対する純粋桁上げ保存和は、そ
の和のオーバーフローが決して起こらないことを保証す
ることによって実現される。 （２）それぞれ長さがｋビットの２つの数の和の最大ｋ
＋１ビット長である。例えば、１１ビットの２つの数の
和は１２ビット以下である。
れ純粋桁上げ保存形式であれば、乗算器（例えば図１）
の桁上げ保存加算セクションの出力が純粋桁上げ保存形
式になるという認識によるものである。この目的の実現
（すなわち、乗算器の部分積の中間和をそれぞれ純粋桁
上げ保存形式にすること）は、次の２つの主要な考え方
に従う。 （１）任意の２つの数に対する純粋桁上げ保存和は、そ
の和のオーバーフローが決して起こらないことを保証す
ることによって実現される。 （２）それぞれ長さがｋビットの２つの数の和の最大ｋ
＋１ビット長である。例えば、１１ビットの２つの数の
和は１２ビット以下である。
【００２０】（２）の知識を用いると、（１）に記載し
た結果は、本発明の方法によれば、符号拡張ビットを用
いて、各部分積を、その部分積の和に対して予想される
最大長にあらかじめ拡張しておくことによって実現され
る。符号拡張ビットは、拡張された数の値を変えないた
め、加算プロセスの結果は不変であるが、それにより結
果はオーバーフローを避けるのに適当な長さであること
が保証される。このような部分積の事前拡張は一般に、
部分積ごとに１つのみの符号拡張ビットの追加しか必要
としないが、場合によっては、特に最初の部分積生成で
は、その部分積の長さを、加算されることになる後続の
部分積と等しくするために、追加の符号拡張ビットが必
要になることがある。
た結果は、本発明の方法によれば、符号拡張ビットを用
いて、各部分積を、その部分積の和に対して予想される
最大長にあらかじめ拡張しておくことによって実現され
る。符号拡張ビットは、拡張された数の値を変えないた
め、加算プロセスの結果は不変であるが、それにより結
果はオーバーフローを避けるのに適当な長さであること
が保証される。このような部分積の事前拡張は一般に、
部分積ごとに１つのみの符号拡張ビットの追加しか必要
としないが、場合によっては、特に最初の部分積生成で
は、その部分積の長さを、加算されることになる後続の
部分積と等しくするために、追加の符号拡張ビットが必
要になることがある。
【００２１】本発明の方法の適用例を図２に示す。この
図で、例示した２の補数１２×１０ブース乗算器のブー
スエンコーディングステップによって生成される部分積
が、本発明の方法により追加された符号拡張ビットとも
に示されている。ブースエンコーディングによって生成
される５個の部分積は、ａ0，ａ1，...，ａ12；ｂ0，ｂ
1，...，ｂ12；ｆ0，ｆ1，...，ｆ12；ｄ0，ｄ1，...，
ｄ12；およびｅ0，ｅ1，...，ｅ12で表されている。
（注意すべき点であるが、この図および次の図では、最
上位ビット（ＭＳＢ）を添字０で表し、このビットは符
号ビットでもあり、また、最下位ビット（ＬＳＢ）を、
被乗数の最大桁数に対応する添字（ここでは１２）で表
すという規約に従う。）また、２の補数ブースエンコー
ディングは、２の補数形式を完成するために各部分積に
対する丸めビットを生成する。この丸めビットは図中で
は添字ｒで示されている。
図で、例示した２の補数１２×１０ブース乗算器のブー
スエンコーディングステップによって生成される部分積
が、本発明の方法により追加された符号拡張ビットとも
に示されている。ブースエンコーディングによって生成
される５個の部分積は、ａ0，ａ1，...，ａ12；ｂ0，ｂ
1，...，ｂ12；ｆ0，ｆ1，...，ｆ12；ｄ0，ｄ1，...，
ｄ12；およびｅ0，ｅ1，...，ｅ12で表されている。
（注意すべき点であるが、この図および次の図では、最
上位ビット（ＭＳＢ）を添字０で表し、このビットは符
号ビットでもあり、また、最下位ビット（ＬＳＢ）を、
被乗数の最大桁数に対応する添字（ここでは１２）で表
すという規約に従う。）また、２の補数ブースエンコー
ディングは、２の補数形式を完成するために各部分積に
対する丸めビットを生成する。この丸めビットは図中で
は添字ｒで示されている。
【００２２】本発明の方法の例として、部分積の「ｂ」
の行（図では参照符号２１で示す）を考える。ここで
は、図からわかるように、部分積は、１つの符号拡張ビ
ットｂ 0の追加によって拡張されている。しかし、同じ
く図からわかるように、部分積の「ａ」の行２０（この
行に「ｂ」の行が加算される）は、単一の符号拡張ビッ
トａ0であらかじめ拡張しておくだけではなく、ブース
エンコーディングプロセスに固有の各部分積に対する２
ビット桁位置のシフトのために、さらに２個のそのよう
な符号拡張ビット（全部で３個の符号拡張ビットとな
る）を追加して、加算される項の長さが等しくなるよう
に維持しなければならない。
の行（図では参照符号２１で示す）を考える。ここで
は、図からわかるように、部分積は、１つの符号拡張ビ
ットｂ 0の追加によって拡張されている。しかし、同じ
く図からわかるように、部分積の「ａ」の行２０（この
行に「ｂ」の行が加算される）は、単一の符号拡張ビッ
トａ0であらかじめ拡張しておくだけではなく、ブース
エンコーディングプロセスに固有の各部分積に対する２
ビット桁位置のシフトのために、さらに２個のそのよう
な符号拡張ビット（全部で３個の符号拡張ビットとな
る）を追加して、加算される項の長さが等しくなるよう
に維持しなければならない。
【００２３】次に、部分積の「ｆ」の行２２を考える。
これも同様に、本発明の方法により、１つの符号拡張ビ
ットｆ0によりあらかじめ拡張される。また、同じく図
からわかるように、ブースエンコーディングシフトによ
り、この項は、「ａ」と「ｂ」の部分積の和よりも２ビ
ット桁位置だけ長い。従って、原理的には、「ａ」と
「ｂ」の部分積の和は、「ｆ」の部分積に加える前に、
さらに２個の符号拡張ビットによって事前に符号拡張し
ておく必要がある。しかし、本発明の第２実施例によれ
ば、この「ブースシフト」事前拡張は避けられる。これ
は、「ｄ」と「ｅ」の部分積に加えられる和についても
同様である。この第２実施例は図３を参照すれば理解さ
れる。図３は、本発明の方法による乗算器の桁上げ保存
加算セクションの実装を示す。
これも同様に、本発明の方法により、１つの符号拡張ビ
ットｆ0によりあらかじめ拡張される。また、同じく図
からわかるように、ブースエンコーディングシフトによ
り、この項は、「ａ」と「ｂ」の部分積の和よりも２ビ
ット桁位置だけ長い。従って、原理的には、「ａ」と
「ｂ」の部分積の和は、「ｆ」の部分積に加える前に、
さらに２個の符号拡張ビットによって事前に符号拡張し
ておく必要がある。しかし、本発明の第２実施例によれ
ば、この「ブースシフト」事前拡張は避けられる。これ
は、「ｄ」と「ｅ」の部分積に加えられる和についても
同様である。この第２実施例は図３を参照すれば理解さ
れる。図３は、本発明の方法による乗算器の桁上げ保存
加算セクションの実装を示す。
【００２４】図３は、４行のビット加算器（ビット桁位
置に対応する番号を含む円）を示す。これは、図２の５
個の部分積の加算に必要であり、桁上げ保存加算構成で
接続されている。各ビット加算器は３個の入力を有し、
これらは、図示されているように、与えられた加算器段
（行）で加算される部分積ビットからなる。また、各ビ
ット加算器は２個の出力を有し、これらは、その加算器
によって加算されるビットの総和項および桁上げ項を表
す。各ビット桁位置の最後のビット加算器の出力にはバ
スデバイス（▽の記号で表され、２個の入力および１個
の出力を有する）があり、これは、そのビット桁位置の
桁上げ項および総和項を別々の桁上げバスおよび総和バ
スに変換するように動作する。これらのバスの出力は、
図２の２５および２６や、図３のこれらのバスデバイス
の出力に示したような完全な総和項および桁上げ項とな
る。
置に対応する番号を含む円）を示す。これは、図２の５
個の部分積の加算に必要であり、桁上げ保存加算構成で
接続されている。各ビット加算器は３個の入力を有し、
これらは、図示されているように、与えられた加算器段
（行）で加算される部分積ビットからなる。また、各ビ
ット加算器は２個の出力を有し、これらは、その加算器
によって加算されるビットの総和項および桁上げ項を表
す。各ビット桁位置の最後のビット加算器の出力にはバ
スデバイス（▽の記号で表され、２個の入力および１個
の出力を有する）があり、これは、そのビット桁位置の
桁上げ項および総和項を別々の桁上げバスおよび総和バ
スに変換するように動作する。これらのバスの出力は、
図２の２５および２６や、図３のこれらのバスデバイス
の出力に示したような完全な総和項および桁上げ項とな
る。
【００２５】次に、図３の加算器の第２行（参照符号４
１で示す）について考える。図中のビット加算器への入
力によって示されているように、この加算器段は、
「ｆ」の部分積（図２）を、「ａ」と「ｂ」の部分積の
加算から得られた総和項および桁上げ項と足し合わせ
る。しかし、ブースエンコーディングシフトにより、
「ｆ」の部分積ビットは、「ａ」と「ｂ」の部分積の加
算の結果の左に２ビット桁位置だけシフトされ、その結
果、その結果よりも長さが２ビットだけ長い数を表す。
これは、図２の部分積、および、図３の第２加算器段４
１の上位２個のビット加算器によって示されている。ま
た、図３は、本発明が、加算プロセスに対して長さの等
しい数を提供するために、結果に２個の符号拡張ビット
を追加する必要性をいかにして回避しているかをも示し
ている。このような追加の符号拡張ビットの追加によ
り、総和項および桁上げ項の値は、第１の符号拡張ビッ
トが追加されたときのもの（すなわち、図３の第１加算
器段４０のａ0項とｂ0項の和）に等しいため、この第１
符号拡張ビットの追加の結果の値は、４０および４１に
示すように、第２段加算器の上位２個のビット加算器に
渡すことができる。この渡すプロセスは、第３加算器段
の４２および第４加算器段の４３でも（一般的には、第
１段の後のすべての加算器段で）反復され、段あたり２
個のビット加算器が節約される。
１で示す）について考える。図中のビット加算器への入
力によって示されているように、この加算器段は、
「ｆ」の部分積（図２）を、「ａ」と「ｂ」の部分積の
加算から得られた総和項および桁上げ項と足し合わせ
る。しかし、ブースエンコーディングシフトにより、
「ｆ」の部分積ビットは、「ａ」と「ｂ」の部分積の加
算の結果の左に２ビット桁位置だけシフトされ、その結
果、その結果よりも長さが２ビットだけ長い数を表す。
これは、図２の部分積、および、図３の第２加算器段４
１の上位２個のビット加算器によって示されている。ま
た、図３は、本発明が、加算プロセスに対して長さの等
しい数を提供するために、結果に２個の符号拡張ビット
を追加する必要性をいかにして回避しているかをも示し
ている。このような追加の符号拡張ビットの追加によ
り、総和項および桁上げ項の値は、第１の符号拡張ビッ
トが追加されたときのもの（すなわち、図３の第１加算
器段４０のａ0項とｂ0項の和）に等しいため、この第１
符号拡張ビットの追加の結果の値は、４０および４１に
示すように、第２段加算器の上位２個のビット加算器に
渡すことができる。この渡すプロセスは、第３加算器段
の４２および第４加算器段の４３でも（一般的には、第
１段の後のすべての加算器段で）反復され、段あたり２
個のビット加算器が節約される。
【００２６】
［結論］以上、桁上げ保存加算を用いた乗算器から純粋
な桁上げ保存出力を得る方法の改善について説明した。
本発明の方法により、部分積の各加算の和が純粋桁上げ
保存形式で行われるため、桁上げ保存形式におけるオー
バーフローの問題が解決される。本発明による乗算器の
各加算器段では、部分積ビットが符号拡張ビットを用い
て適切に拡張されるため、情報の損失がない。本発明の
方法によれば、加算器段の桁上げ保存出力におけるオー
バーフローが、暗黙にも明示的にもなくなり、乗算器の
桁上げ保存加算セクションの最終出力は純粋桁上げ保存
形式となる。
な桁上げ保存出力を得る方法の改善について説明した。
本発明の方法により、部分積の各加算の和が純粋桁上げ
保存形式で行われるため、桁上げ保存形式におけるオー
バーフローの問題が解決される。本発明による乗算器の
各加算器段では、部分積ビットが符号拡張ビットを用い
て適切に拡張されるため、情報の損失がない。本発明の
方法によれば、加算器段の桁上げ保存出力におけるオー
バーフローが、暗黙にも明示的にもなくなり、乗算器の
桁上げ保存加算セクションの最終出力は純粋桁上げ保存
形式となる。
【００２７】以上、本発明の実施例について詳細に説明
したが、当業者であれば、本発明の特許請求の範囲の記
載による技術的範囲内でさまざまな変形例を構成するこ
とが可能である。特に、上記では、本発明の方法に関し
て、２の補数の桁上げ保存ブース乗算器を用いた実施例
について説明したが、本発明の方法は、他の桁上げ保存
乗算器実装にも容易に拡張される。
したが、当業者であれば、本発明の特許請求の範囲の記
載による技術的範囲内でさまざまな変形例を構成するこ
とが可能である。特に、上記では、本発明の方法に関し
て、２の補数の桁上げ保存ブース乗算器を用いた実施例
について説明したが、本発明の方法は、他の桁上げ保存
乗算器実装にも容易に拡張される。
【図１】桁上げ保存アーキテクチャを用いた一般的な従
来のブース乗算器の概略図である。
来のブース乗算器の概略図である。
【図２】本発明の方法により改良されたブース乗算器に
おいて、デコードされた部分積を示す図である。
おいて、デコードされた部分積を示す図である。
【図３】本発明の方法により実装した例示的な１２×１
０ブース乗算器の桁上げ保存加算セクションの図であ
る。
０ブース乗算器の桁上げ保存加算セクションの図であ
る。
───────────────────────────────────────────────────── フロントページの続き (71)出願人 596077259 600 Ｍｏｕｎｔａｉｎ Ａｖｅｎｕｅ, Ｍｕｒｒａｙ Ｈｉｌｌ， Ｎｅｗ Ｊｅ ｒｓｅｙ 07974−0636Ｕ．Ｓ．Ａ.
Claims (14)
- 【請求項１】 乗算器から純粋桁上げ保存出力を得る方
法において、 部分積のセットを生成するステップと、 与えられた部分積と先行する項との加算の結果が純粋桁
上げ保存形式となるように前記部分積に対する演算を行
う演算ステップと、 前記演算ステップを前記部分積に反復適用した結果の総
和項および桁上げ項を求めるステップとからなることを
特徴とする、乗算器から純粋桁上げ保存出力を得る方
法。 - 【請求項２】 前記演算ステップは、符号拡張ビットを
用いて各部分積を事前拡張することによって実行される
ことを特徴とする請求項１に記載の方法。 - 【請求項３】 前記部分積の事前拡張は、与えられた部
分積と先行する項との加算の結果にオーバーフローがな
いように行われることを特徴とする請求項２に記載の方
法。 - 【請求項４】 前記部分積の事前拡張は、最初の部分積
以外の各部分積に１個の符号拡張ビットを追加すること
によって実行されることを特徴とする請求項２に記載の
方法。 - 【請求項５】 前記乗算器は、演算される値の２の補数
表現に基づいていることを特徴とする請求項１に記載の
方法。 - 【請求項６】 前記乗算器はブース乗算器として構成さ
れていることを特徴とする請求項１に記載の方法。 - 【請求項７】 請求項１に記載の方法を実行するように
構成された桁上げ保存乗算器。 - 【請求項８】 前記乗算器によって生成される部分積の
最上位ビット桁位置の加算から生じる総和項および桁上
げ項が、次の部分積の１つ以上上位のビット桁位置から
のビットを入力とするビット加算器に入力されることを
特徴とする請求項７に記載の乗算器。 - 【請求項９】 桁上げ保存加算部を有する乗算器におい
て、 部分積のセットを生成する手段と、 与えられた部分積と先行する項との前記桁上げ保存加算
部による加算の結果が純粋桁上げ保存形式となるように
前記部分積に対する演算を行う演算手段と、 前記演算手段を前記部分積に反復適用する手段とからな
ることを特徴とする乗算器。 - 【請求項１０】 前記演算手段は、符号拡張ビットを用
いて各部分積を事前拡張する手段を有することを特徴と
する請求項９に記載の乗算器。 - 【請求項１１】 前記部分積の事前拡張は、与えられた
部分積と先行する項との加算の結果にオーバーフローが
ないように行われることを特徴とする請求項９に記載の
乗算器。 - 【請求項１２】 前記部分積の事前拡張は、最初の部分
積以外の各部分積に１個の符号拡張ビットを追加するこ
とによって実行されることを特徴とする請求項１０に記
載の乗算器。 - 【請求項１３】 前記乗算器は、演算される値の２の補
数表現に基づいていることを特徴とする請求項９に記載
の乗算器。 - 【請求項１４】 前記乗算器はブース乗算器として構成
されていることを特徴とする請求項９に記載の乗算器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US84174397A | 1997-04-30 | 1997-04-30 | |
| US08/841743 | 1997-04-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10326183A true JPH10326183A (ja) | 1998-12-08 |
Family
ID=25285593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10106379A Pending JPH10326183A (ja) | 1997-04-30 | 1998-04-16 | 乗算器 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0875822A3 (ja) |
| JP (1) | JPH10326183A (ja) |
| CN (1) | CN1201182A (ja) |
| TW (1) | TW407245B (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100405288C (zh) * | 2004-05-27 | 2008-07-23 | 扬智科技股份有限公司 | 乘法器的符号延伸方法及结构 |
| US7797366B2 (en) * | 2006-02-15 | 2010-09-14 | Qualcomm Incorporated | Power-efficient sign extension for booth multiplication methods and systems |
| CN111488133B (zh) * | 2020-04-15 | 2023-03-28 | 电子科技大学 | 高基数近似布斯编码方法和混合基数布斯编码近似乘法器 |
-
1998
- 1998-03-24 TW TW87104414A patent/TW407245B/zh not_active IP Right Cessation
- 1998-04-16 JP JP10106379A patent/JPH10326183A/ja active Pending
- 1998-04-21 EP EP98303034A patent/EP0875822A3/en not_active Withdrawn
- 1998-04-29 CN CN 98107483 patent/CN1201182A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0875822A2 (en) | 1998-11-04 |
| EP0875822A3 (en) | 1999-11-17 |
| TW407245B (en) | 2000-10-01 |
| CN1201182A (zh) | 1998-12-09 |
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