JPH10326189A - プロセッサ命令実行パイプラインにおける非侵入ソフトウェアブレークポイント - Google Patents

Abstract

(57)【要約】 【課題】 外部テストシステムへの接続時に集積回路の
デバッグとエミュレーションが行えるエミュレーション
ユニットと共に、マイクロプロセッサ１および周辺装置
を備えた集積回路上のデータ処理システムを提供する。 【解決手段】 マイクロプロセッサ１は、フェッチ／デ
コードユニット１０ａ〜ｃと機能実行単位１２、１４、
１６、１８に関連のある複数の実行段階を備えた命令実
行パイプラインを有している。マイクロプロセッサ１の
パイプラインが非保護であることから、命令記憶装置２
３に記憶されたシステムプログラムコードによって、デ
ータメモリ２２およびレジスタファイル２０へのメモリ
アクセスの待ち時間が利用できる。エミュレーションユ
ニット５０は、無関係な演算の発生等、エミュレーショ
ン中にメモリ２２〜２３や周辺装置６０〜６１に影響を
及ぼすような事態を回避するような方法で演算を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロプロセッ
サに関し、詳しくは、ＶＬＩＷ（超長命令語）プロセッ
サのアーキテクチャに関するものである。

【０００２】

【従来の技術および発明が解決しようとする課題】集積
回路の製造技術が進歩するにつれ、単一の集積回路装置
内に、ますます多くの論理機能が収容されるようになっ
ている。現代の集積回路（ＩＣ）装置には、一つの半導
体チップ上に多数のゲートが配置され、このようなゲー
トを相互接続することによって、例えば、汎用マイクロ
プロセッサにあるような多種多様で複雑な機能を実現で
きるようになっている。そうした超ＬＳＩ（ＶＬＳＩ）
を組み込んでいるこのような回路の製造には、回路の組
立てにミスがないことが要求される。というのも、製造
に何かしら欠陥があれば、そのことによって、設計の目
的である機能がすべて実行できなくなる可能性も出てく
るからである。このようなことから、上に述べた回路の
設計に関する検査を行い、かつ製造後に電気的な各種テ
ストを行う必要性が生じている。

【０００３】しかしながら、回路がより複雑になるにつ
れて、回路内の各装置の検証や電気的テストにかかるコ
ストならびに困難さも増している。電気的テストの観点
から言えば、ＶＬＳＩ回路の各ゲートが正しく機能して
いることを全体的に検証するためには、原則的に、（デ
ジタル的に、各ゲートがスタックオープンにもスタック
クローズにもなっていないと判断し、）ゲートの各々を
個別的に実行できるだけでなく、回路内の他のゲートと
関連性を保ちながら、想定可能なあらゆる演算の組み合
わせによって実行できなければならない。このようなこ
とは、通常、テストベクトルを用いて所望のテストを実
行する自動検査装置（ＡＴＥ）によって行われる。テス
トベクトルは、一定時間中のすべてのパッケージピンに
対する所望のテスト入力（または信号）、関連する１ク
ロックパルス（または複数パルス）、予想されるテスト
出力（または信号）のことを言い、また、ある特定のゲ
ート（またはマクロ）の［テスト］を試みる場合に用い
られることも多い。複雑な回路では、膨大なテストベク
トルを有することになり、したがって、テスト時間が長
くなる。また、この文章中において、マクロとセルは、
同じものを意味しており、相互に交換可能なものとして
使用できる。

【０００４】回路設計者は、これまで、ＶＬＳＩ回路の
テスト効率の向上化を図るうえで、縮退故障モデリング
技法を用いてきた。縮退故障モデリングは、個々のゲー
トに生じるスタックオープンまたはスタッククローズ故
障に対して行われるのではなく、論理回路のスタックハ
イおよひスタックローノードを引き起こすそのような不
良ゲート（および不良相互接続）が及ぼす影響に対して
行われる。したがって、論理回路のエクササイズを行う
ために、テストベクトルの最小パターンが導き出された
のである。欠陥がある場合に、このようなテストベクト
ルを回路に当てはめることによって、スタックハイおよ
びスタックローノードを検出する。このような技法は、
これまでに各世代のＶＬＳＩ回路のテスト効率の改善に
役立ってきた。

【０００５】さらに、ＶＬＳＩ回路の特定な回路構成に
は、特殊な信号の組み合わせ以外はすべてアクセス不可
能なゲートがいくつか存在し、したがって、非常に特殊
なパターンを持つ信号がない限り、故障が隠れた状態に
なる。しかしながら、各ゲートに対して想定可能な各組
み合わせを施すのに長時間を要することと、各回路の実
行に必要な検査装置の高いコストがかかることを考え合
わせると、製造された回路を１００％テストするコスト
は莫大なものとなる。このようなことから、過去に、集
積回路の製造業者は、チップ内の能動素子の全部に満た
ないテストの実行を余儀なくされたことにより、これに
付随する製品の質的水準が、最適レベルを下回るように
なったことがある。したがって、集積回路設計の最大の
問題の一つとして言えるのは、最終的なＩＣ設計を適切
にテストする能力であり、この問題は、集積回路がより
複雑になるにつれ、ますます重大なものとなっている。

【０００６】この問題への１対処法として、テスト容易
化設計（ＤＦＴ）がある。ＤＦＴの重要なコンセプト
は、制御可能性と観察可能性である。制御可能性とは、
回路内に配置されたどのノードの状態も設定ならびにリ
セットできる能力のことを言い、観察可能性とは、回路
内の任意のノードの状態を直接もしくは間接に観察でき
る能力のことを言う。ＤＦＴの目的は、外部入力／出力
から内部および外部ノードを制御ならびに観察する能力
を高めることにある。すなわち、ＤＦＴ技術は、論理の
検証やＤＣパラメトリックのテストに使用してもよい。

【０００７】テスト性を回路内に設計すると、回路への
影響をある程度与えることになり、さらに論理を加える
ことになろう。このような論理の追加によって、設計の
実現に必要なシリコンの量が増大する。テスト性の強化
によって節約される分は、大抵、回路の開発時間やテス
トにかかるコスト、さらにそのエンドシステムが分析さ
れるまで現われてこない。

【０００８】縮退故障モデリングおよび関連するテスト
生成と組み合わせて、テスト性の改善のため特に設計さ
れたＶＬＳＩ回路に他の回路を組み込むことも可能であ
る。テスト回路の一種として、論理回路内のスキャンパ
スがある。スキャンパスは、一連の同期クロック式マス
タ／スレーブラッチ（またはレジスタ）によって構成さ
れており、各ラッチは、論理回路の特定ノードにそれぞ
れ接続されている。このようなラッチは、論理回路ノー
ドを既定の状態に予め設定し、直列データストリーム
（スキャンイン）によってロードすることができる。し
たがって、通常の方法で、論理回路のエクササイズを行
うことができるうえ、（スキャンラッチを備えた各ノー
ドの）演算結果は、各ラッチに記憶される。ラッチの内
容を直列にアンロード（スキャンアウト）することによ
って、関連ノードの特定のテスト演算結果を読み出し
て、誤ったノード演算の分析を行うことができる。多く
の多様なデータパターンを用いてこの演算を繰り返すこ
とにより、論理回路に必要な組み合わせをすべて効果的
にテストできるが、各能動部品またはセルならびに想定
可能なあらゆる相互作用を個別にテストする場合に比べ
て、テスト時間が短くなるうえにコストも低下する。ま
た、スキャンパスは、ラッチ（またはレジスタ）に直接
書き込むことによって、また、ラッチ（またはレジス
タ）の内容を直接観察することによって、回路の初期化
が行える。スキャンパスの使用は、従来の［機能モー
ド］法に比べて、テストベクトル量を減少させるうえで
有効である。このようなデータのスキャン技法について
は、［Ａ Ｓｕｒｖｅｙ ｏｆ Ｄｅｓｉｇｎ ｆｏｒ
Ｔｅｓｔａｂｉｌｉｔｙ Ｓｃａｎ Ｔｅｃｈｎｉｑ
ｕｅｓ］（ＶＬＳＩ Ｄｅｓｉｇｎ： 第５巻、Ｎｏ．
１２、１９８４年１２月発行。Ｐ．３８〜６１）の中
で、Ｅ．Ｊ．ＭｃＣｌｕｓｋｅｙによって述べられてい
る。

【０００９】さらに、ＶＬＳＩ技法の向上に伴って、集
積回路の利用者は、利用者の用途に合わせてカストマイ
ズされた機能を実行する目的から、特別に設計され組み
立てられた集積回路を必要とするようになってきてい
る。このような集積回路は、エーシック（ＡＳＩＣ：
特定用途向け集積回路）と呼ばれている。プログラマブ
ルファームウェアに実装されている特殊な機能を備えた
汎用マイクロコンピュータとコスト面で競合し、さら
に、小規模集積回路により形成されたボード設計とコス
ト面で競合するＡＳＩＣ装置の場合、ＡＳＩＣ回路の設
計時間を短縮しなければならず、ＡＳＩＣ回路は、低コ
ストで製造可能かつテスト可能でなくてはならない。し
たがって、このような回路が設計上モジュール化されて
各モジュールが一定の機能を実行する方法が有効とな
り、これにより、予め設計された回路のモジュールを組
み合わせて新たなＡＳＩＣ回路を形成することが可能に
なる。このような方法は、非ＡＳＩＣマイクロコンピュ
ータおよびマイクロプロセッサにも利用できる。最終生
成品の如何を問わず、モジュール化の方法を用いること
によって、設計者は、予め検証され製造可能性が立証さ
れた論理を採用することができる。しかしながら、現在
のスキャンパスを収容している論理モジュールが新たな
回路に利用される場合に、通常、新規装置に新規テスト
パターンが必要になることから、設計／製造サイクルタ
イムが長くなる。

【００１０】これまで、スキャンパスや他のテスト性回
路を利用するモジュール化方式によって、予想可能なあ
らゆる欠陥が完全にカバーされてきた。しかし、この方
式は、システムバスを用いてスキャンテストのセットア
ップと操作を行うことから、各モジュールが他とは無関
係にテストされたとしても、一定のモジュールに対して
設計されたテストパターンは、バス制御とモジュール選
択のために、論理回路内の他のモジュールの演算に依存
することになる。その結果、特定のモジュールに関する
テスト性は、他のモジュールの障害のない演算に左右さ
れることになる。さらに、一定のモジュールのテスト条
件を設定する自動テストパターン生成（ＡＴＰＧ）プロ
グラムは、他のモジュールに対する該当モジュールの位
置と、このような他のモジュールの動作特性に依存して
いる。したがって、テスト時間とコストの削減は、この
ようなモジュール化によって実現可能ではあるものの、
個々のモジュールのスキャンパスのロード／アンロード
にシステムバスを利用することによって、特定モジュー
ルの演算に影響するだけでなく、一定のモジュールに対
してテストプログラムをある論理回路から別の論理回路
へ［ポートする］ことができなくなる可能性も出てく
る。

【００１１】近年、ＡＳＩＣの設計に、メガモジュール
が使用されている（メガモジュールは、テキサスインス
ツルメンツ社の商標である）。メガモジュールには、Ｓ
ＲＡＭ、ＦＩＦＯ、レジスタファイル、ＲＡＭ、ＲＯ
Ｍ、ＵＡＲＴ（ユアート： 汎用非同期式レシーバトラ
ンスミッタ）、プログラマブルロジックアレイ等の論理
回路の各タイプがある。メガモジュールは、通常、複雑
性において少なくとも５００ゲートから成りかつ複雑な
ＡＳＩＣマクロ機能を有する集積回路モジュールとして
定義されている。このようなメガモジュールは、予め設
計し、かつＡＳＩＣ設計ライブラリに保存しておくこと
ができる。したがって、設計者がメガモジュールを選択
し、設計されたＩＣチップの一定領域内に配置すること
ができる。このため、ＡＳＩＣ設計者は、メガモジュー
ルを、単純マクロと同じくらい容易に各自の論理に組み
入れることができるようになる。

【００１２】ＡＳＩＣのこのようなテスト上の問題を解
決するもう一つの方法は、いわゆるパラレルモジュール
テスト（ＰＭＴ）の使用であり、［直接接続（ｄｉｒｅ
ｃｔｃｏｎｎｅｃｔ）］スキームと呼ばれることも多い
（パラレルモジュールテストは、テキサスインスツルメ
ンツ社の商標である）。ＰＭＴは、直接接続スキームで
あるが、これは、外部ピンをメガモジュールに接続し、
それ以外の論理回路やバッファ等をすべてバイパスする
からである。このＰＭＴは、主に論理検証テスト性スキ
ームとして作製されたものであり、最近では、限定的な
ＶＩＨ／ＶＩＬおよびＩＣＣＱテスト性スキーム向けに
強化されている。しかしながら、このＰＭＴにも問題が
発生する可能性はある。つまり、テスト選択中および割
込み許可中に、ＡＳＩＣ回路の論理状態が、テストプロ
セスの一部として混乱する可能性が生じるからである。

【００１３】もう一つの解決法として、ＩＥＥＥ１１４
９．１標準のいわゆるＪＴＡＧテストポートによって定
義されたテストアクセスポートおよび境界スキャンアー
キテクチャが挙げられる。ＩＥＥＥ１１４９．１は、主
に、システムテスト法に対して提供されており、ＩＥＥ
Ｅ１１４９．１標準では、テスト機能専用に使用される
最小限の４本の実装ピンを備えていればよい。しかし、
ＩＥＥＥ１１４９．１標準では、各Ｉ／Ｏバッファ用に
境界スキャンセルを備える必要があり、これによって、
シリコンオーバヘッドだけでなく、すべての正常な演算
機能ピンに対してさらにデータの遅延を引き起こすこと
になる。また、ＩＥＥＥ１１４９．１標準は、内部テス
ト性スキームの一部を制御する［フック］を有している
が、チップレベルのテストに最適化されていない。つま
り、ＩＥＥＥ１１４９．１は、内部ＤＣパラメトリック
のテストを明示的にはサポートしていない。さらに、ソ
フトウェアブレークポイント（ＳＷＢＰ）によって、マ
イクロプロセッサコードのデバッグとシステム性能評価
が行える別の構造が考えられる。ＳＷＢＰは、プログラ
ムが、停止ポイントの演算コードがメモリ内でソフトウ
ェアブレークポイントの演算コードと交換できる書込み
可能記憶装置モジュールにあれば、通常、演算コードの
置換によって得られる。大抵のマシンでは、ＳＷＢＰ演
算コードが命令実行パイプラインの最初の実行段階に達
すると、パイプラインに進行を停止させるか、あるい
は、割込みサービスルーチンへトラップさせて、パイプ
ラインが停止もしくはトラップしたことを示すデバッグ
状態ビットを設定する。保護パイプラインとして分類さ
れているプロセッサでは、ＳＷＢＰの後にそのパイプラ
インにフェッチされた命令は実行されない。一方、すで
にそのパイプラインにある命令は、完了させることがで
きる。実行をリスタートするときは、パイプラインをク
リアして、演算コードがメモリ内で最初の演算コードに
置き換えられた後にＳＷＢＰメモリアドレスの演算コー
ドを先取りするだけで、リスタートできる。

【００１４】マイクロプロセッサ設計者の間では、並列
法の利用によってシステムの性能向上を試みる傾向が高
まっている。現代のマイクロプロセッサの一部に応用さ
れている１並列アーキテクチャに、ＶＬＩＷ（超長命令
語）アーキテクチャがある。ＶＬＩＷアーキテクチャマ
イクロプロセッサは、ＶＬＩＷ形式の命令を扱うことか
ら、このように呼ばれている。ＶＬＩＷ形式命令とは、
多重並行演算を符号化する長い固定長命令のことであ
る。ＶＬＩＷシステムでは、複数の独立した機能単位を
使用しており、このような機能単位に複数の独立した命
令を発行する代わりに、複数の演算を１つの超長命令語
に組み入れている。したがって、ＶＬＩＷシステムで
は、複数の整数演算用のコンピュータ命令、浮動小数点
演算、メモリ参照等を、単一の長いＶＬＩＷ命令内で組
み合わせることができる。

【００１５】このような複雑なパイプラインのテストや
デバッグは、前記パラグラフで述べてきた各技法を用い
ても、困難である。しかしながら、従来技術に関するこ
のような不利益や他の不利益は、本発明によって解消さ
れ、システムレベルのデバッグにとどまらず、チップレ
ベルのテストを行う改良方法ならびに装置が提供されて
いる。

【００１６】

【課題を解決するための手段】本発明によれば、非保護
命令実行パイプラインを有するマイクロプロセッサにお
いて実行されるソフトウェアブレークポイント（ＳＷＢ
Ｐ）命令は、命令実行待ち時間が維持される場合従来技
術を利用することができない。待ち時間を維持するため
に、非保護パイプラインの全段階は同時に停止されなけ
ればならない。本発明によるソフトウェアブレークポイ
ントによってこれを行うために、ＳＷＢＰ命令はデコー
ドされ、実行パイプラインの第１実行段階に伝えられ、
そこで次のパイプライン段階境界で全パイプラインを中
止するために利用される。また、本発明によれば、ＳＷ
ＢＰは演算コードとして実現されるのではなく、演算コ
ード中の単一のビットまたはビットフィールドである。
これによって命令待ち時間が維持される場合行うことの
できない実行を再開するために、メモリ中の演算コード
を置換しそれを先取りする必要を除去できるので有利で
ある。デバッグソフトウェアは命令実行パイプラインの
第１実行段階内の単一のビットまたはビットフィールド
を置換するだけでよいので有利である。これはまた、元
の演算コードがデコードされ実行ユニットに伝えられる
という追加された利益をも有する。例えば、演算コード
の条件実行フィールドが、命令パイプラインの実行段階
までこのフィールドをデコードしない実施例で利用でき
る。パイプライン内の複数の実行ユニットをサポートす
るアーキテクチャまたは並列命令実行の他の形態の場
合、本発明の他の態様は、実行パケット毎に１つのＳＷ
ＢＰ命令のみが規則によって許可される制限規則が実施
されることである。この規則は必要に応じて行われ、本
発明のすべての実施例に含まれる必要ではない。各実行
ユニットのＳＷＢＰビットまたはビットフィールドの真
の条件が検索できる。１つのＳＷＢＰのみが許可される
ので、１つのみが見つかり、ひいてはＳＷＢＰビットの
消去かまたはもとの値で置換されたビットフィールドを
必要とする実行ユニットの容易な識別を考慮する。本発
明の他の実施例では、ＳＷＢＰ命令は完全な命令演算コ
ードとして符号化される。この実施例では命令待ち時間
を維持するために、ＳＷＢＰ処理後の再始動プロセスに
は、実行ユニットのラッチを、ＳＷＢＰ演算コードによ
って置換された元の演算コードのデコードされた状態に
よって置換するデバッグソフトウェアが必要になる。本
発明によるＳＷＢＰ命令を伴う第２実行段階に先立つ少
なくとも第１実行段階を伴う命令実行パイプラインを有
するプロセッサをデバッグするための方法は、演算命令
内のフィールドを所定のブレークポイントコードで置換
することによって一連の命令の中にソフトウェアブレー
クポイント命令を形成する段階と、命令パイプライン中
の複数の重複する演算を開始するために正常な演算方法
でプロセッサ命令実行パイプライン中の一連の命令の一
部をフェッチし実行する段階と、命令パイプラインの第
１実行段階中のソフトウェアブレークポイント命令をフ
ェッチし部分的に実行する段階と、命令パイプラインの
第２段階中のブレークポイントコードのデコードに反応
して命令パイプラインの正常な演算を停止する段階と、
ブレークポイントコードのデコードに反応してデバッグ
機能を行う段階と、ソフトウェアブレークポイント命令
によって置換された演算命令を先取りすることなしにデ
バッグ演算を行う段階の後命令パイプラインの正常な演
算を再始動する段階とを含む。

【００１７】

【発明の実施の形態】図１は、本発明の１実施例を有す
るマイクロプロセッサ１のブロック図であり、マイクロ
プロセッサ１は、ＶＬＩＷデジタル信号プロセッサ（Ｄ
ＳＰ）である。説明の明瞭化を図るため、図１では、本
発明の１実施例を理解するうえで問題となるマイクロプ
ロセッサ１の該当部分のみを示している。ＤＳＰの一般
的な構造の詳細は周知であり、他において容易に見るこ
とが可能である。例えば、Ｆｒｅｄｅｒｉｃｋ Ｂｏｕ
ｔａｕｄ他の米国特許第５，０７２，４１８号では、Ｄ
ＳＰについて詳細な説明がなされており、この文章中に
引用されている。また、Ｇａｒｙ Ｓｗｏｂｏｄａ他の
米国特許第５，３２９，４７１号では、ＤＳＰのテスト
方法およびエミュレート方法について詳細に説明されて
おり、この文章中に引用されている。本発明の１実施例
に関するマイクロプロセッサ１の各部分についての詳細
は、以下に充分詳しく説明されており、これによって、
マイクロプロセッサ技術の通常の技術を有する者が、本
発明を作製し使用することが可能である。

【００１８】マイクロプロセッサ１では、中央処理装置
（ＣＰＵ）１０、データメモリ２２、プログラムメモリ
２３、周辺装置６０、直接メモリアクセス（ＤＭＡ）６
１を備えた外部メモリインタフェース（ＥＭＩＦ）が示
されている。ＣＰＵ１０は、さらに、命令フェッチ／デ
コードユニット１０ａ〜ｃを有する他に、算術演算およ
びロード／記憶装置Ｄ１、乗算器Ｍ１、ＡＬＵ／シフタ
ユニットＳ１、算術論理演算装置（ＡＬＵ）Ｌ１、およ
びデータの読取り／書込みを行う共用マルチポートレジ
スタファイル２０ａなどの複数の実行ユニットを備えて
いる。復号化された命令は、不図示の各組の制御ライン
を通じて、命令フェッチ／デコードユニット１０ａ〜１
０ｃから機能装置Ｄ１、Ｍ１、Ｓ１、およびＬ１に提供
される。データは、第１組のバス３２ａを通じてレジス
タファイル２０ａからロード／記憶装置Ｄ１へ、第２組
のバス３４ａを通じて乗算器Ｍ１へ、第３組のバス３６
ａを通じてＡＬＵ／シフタユニットＳ１へ、さらに、第
４組のバス３８ａを通じてＡＬＵ Ｌ１へ提供され、そ
れぞれ逆方向への提供も行われる。また、データは、第
５組のバス４０ａを通じてメモリ２２およびロード／記
憶装置Ｄ１間を送受信される。ここで、前記データパス
全体が、レジスタファイル２０ｂおよび実行ユニットＤ
２、Ｍ２、Ｓ２、Ｌ２と全く同一である点に注意された
い。命令は、１組のバス４１を通じて命令記憶装置２３
からフェッチユニット１０ａによってフェッチされる。
エミュレーション回路５０は、外部テスト／開発システ
ム（ＸＤＳ）５１によって制御可能な集積回路１の内部
動作へのアクセスを行えるようにする。

【００１９】外部テストシステム５１は、集積回路のデ
バッグおよびエミュレーションを行うための周知の各種
テストシステムの典型としてあげられている。このよう
なシステムの１つが、米国特許第５，５３５，３３１号
に説明されており、ここでも引用されている。テスト回
路５２には、制御レジスタと、集積回路１をテストする
ための並列シグネチャ解析回路が含まれている。メモリ
２２とメモリ２３は、マイクロプロセッサ１の集積回路
の一部として図１に示されており、その範囲がボックス
４２によって示されている。メモリ２２〜２３は、マイ
クロプロセッサ１の集積回路４２の外部に配置されても
よく、または、その一部が集積回路４２上に、別の一部
が集積回路４２の外部に配置されてもよい。このような
配置は、設計上の選択に関する問題である。実行ユニッ
トの特定の選択や数もまた、設計上の選択の問題であ
り、本発明にとって重要な問題ではない。

【００２０】マイクロプロセッサ１がデータ処理システ
ムに組み込まれている場合、図１に示すように、追加記
憶装置または周辺装置をマイクロプロセッサ１に接続し
てもよい。例えば、図示するように、ランダムアクセス
メモリ（ＲＡＭ）７０、読出し専用メモリ（ＲＯＭ）７
１、およびディスク７２を外部バス７３により接続す
る。バス７３は、マイクロプロセッサ４２内の機能ブロ
ック６１の一部である外部メモリインタフェース（ＥＭ
ＩＦ）に接続されている。さらに、直接メモリアクセス
（ＤＭＡ）コントローラも、ブロック６１内に配置され
ている。ＤＭＡコントローラは、通常、マイクロプロセ
ッサ１内のメモリと周辺装置の間、およびマイクロプロ
セッサ１の外部のメモリと周辺装置の間でデータをやり
取りするのに用いられる。

【００２１】図２は、図１のマイクロプロセッサの実行
ユニットとレジスタファイルに関するブロック図であ
り、各種機能ブロックを接続しているバスのより詳細な
図が示されている。この図では、特に注意されない限
り、どのデータバスも、３２ビットの広さを有してい
る。バス４０ａは、ｍｕｘ２００ａによって駆動される
アドレスバスＤＡ１を備えている。これにより、ロード
／記憶装置Ｄ１またはＤ２のいずれかによって生成され
たアドレスを、レジスタファイル２０ａ用のロードまた
は記憶用アドレスとして提供することが可能になる。ま
た、データバスＬＤ１は、アドレスバスＤＡ１によって
指定されたメモリ２２内のアドレスからロードユニット
Ｄ１内のレジスタに、データをロードする。装置Ｄ１
は、レジスタファイル２０ａに保存する前に、提供され
たデータを処理してもよい。同様に、データバスＳＴ１
は、レジスタファイル２０ａからメモリ２２にデータを
保存する。ロード／記憶装置Ｄ１は、３２ビット加算、
減算、リニアアドレスおよび循環アドレス計算等の演算
を行う。ロード／記憶装置Ｄ２は、アドレスを選択する
うえでｍｕｘ２００ｂのサポートにより、装置Ｄ１と同
様の演算を行う。

【００２２】ＡＬＵ装置Ｌ１では、３２／４０ビット算
術および比較演算と、３２ビット用最左端の１および０
ビットのカウント、３２および４０ビット用の正規化カ
ウント、および論理演算等の演算を行う。ＡＬＵ装置Ｌ
１は、３２ビットソースオぺランド用の入力ｓｒｃ１
と、第２の３２ビットソースオペランド用の入力ｓｒｃ
２を有している。入力ｍｓｂ ｓｒｃは、４０ビットソ
ースオペランドの形成に用いられる８ビットの値であ
る。また、ＡＬＵ装置Ｌ１は、３２ビット宛先オぺラン
ド用の出力ｄｓｔを有している。出力ｍｓｂ ｄｓｔ
は、４０ビット宛先オペランドの形成に用いられる８ビ
ットの値である。レジスタファイル２０ａ内の２つの３
２ビットレジスタは、連結されて４０ビットオペランド
を保有する。ｍｕｘ２１１は、入力ｓｒｃ１への接続に
よって、３２ビットオペランドを、バス３８ａを介して
レジスタファイル２０ａから、または、バス２１０を介
してレジスタファイル２０ｂから取得できるようにす
る。また、ｍｕｘ２１２は、入力ｓｒｃ２に接続される
ことによって、３２ビットオペランドを、バス３８ａを
介してレジスタファイル２０ａから、または、バス２１
０を介してレジスタファイル２０ｂから取得できるよう
にする。ＡＬＵ装置Ｌ２は、装置Ｌ１と同様の演算を行
う。

【００２３】ＡＬＵ／シフタユニットＳ１は、３２ビッ
ト算術演算、３２／４０ビットのシフトおよび３２ビッ
トのビットフィールド演算、３２ビット論理演算、分
岐、および定数生成等の演算を行う。ＡＬＵ装置Ｓ１
は、３２ビットソースオペランド用の入力ｓｒｃ１と、
第２の３２ビットソースオペランド用の入力ｓｒｃ２を
有している。入力ｍｓｂ ｓｒｃは、４０ビットソース
オペランドの形成に用いられる８ビットの値である。ま
た、ＡＬＵ装置Ｓ１は、３２ビット宛先オペランド用の
出力ｄｓｔを有している。出力ｍｓｂ ｄｓｔは、４０
ビット宛先オペランドの形成に用いられる８ビットの値
である。ｍｕｘ２１３は、入力ｓｒｃ２に接続されるこ
とによって、３２ビットオペランドを、バス３６ａを介
してレジスタファイル２０ａから、または、バス２１０
を介してレジスタファイル２０ｂから取得できるように
する。ＡＬＵ装置Ｓ２は、装置Ｓ１と同様の演算を行う
が、さらに、制御レジスタファイル１０２とのレジスタ
トランスファーも行うことができる。

【００２４】乗算器Ｍ１は、１６ｘ１６の乗算を行う。
この乗算器Ｍ１は、３２ビットソースオペランド用の入
力ｓｒｃ１と、３２ビットソースオペランド用の入力ｓ
ｒｃ２を有している。ＡＬＵ装置Ｓ１は、３２ビット宛
先オペランド用の出力ｄｓｔを有している。ｍｕｘ２１
４は、入力ｓｒｃ２に接続されることによって、３２ビ
ットオペランドを、バス３４ａを介してレジスタファイ
ル２０ａから、または、バス２１０を介してレジスタフ
ァイル２０ｂから取得できるようにする。乗算器Ｍ２
は、乗算器Ｍ１と同様の演算を行う。図２に示すよう
に、バス２２０および２２１を用いて、制御レジスタフ
ァイル１０２から１台の装置（．Ｓ２）の読取りおよび
書込みを行うことができる。表２は、この制御レジスタ
ファイルに含まれている制御レジスタの一覧であり、各
項目ごとに簡単な説明を付けている。また、各制御レジ
スタについては、後でより詳しく説明している。各制御
レジスタは、ＭＶＣ命令によってアクセスされる（後述
するＭＶＣ命令の説明を参照）。

【００２５】 表２ 制御レジスタ 略語 名称 説明 ＡＭＲ アドレス指定モード ８レジスタのうちの１レジスタ レジスタ に対して、リニアアドレス指定 と循環アドレス指定のうちのい ずれを採用するか指定する。ま た、循環アドレス指定用のサイ ズを含む。 ＣＳＲ 制御状態レジスタ 大域割込み許可ビット、キャッ シュ制御ビット、その他の雑多 な制御ビットおよび状態ビット 収容している。 ＩＦＲ 割込み標識レジスタ 割込みの状態を表示する。 ＩＳＲ 割込み設定レジスタ ユーザがペンディング割込みを 手操作により設定できるように する。 ＩＣＲ 割込みクリアレジスタ ユーザがペンディング割込みを 手操作によりクリアできるよう にする。 ＩＥＲ 割込み許可レジスタ 個々の割込みの許可／禁止を行 えるようにする。 ＩＳＴＰ 割込みサービステーブル 割込みサービステーブルの開始 ポインタ 位置を示す。 ＩＲＰ 割込みリターンポインタ マスク可能割込みからの復帰に 用いるアドレスを収容する。 ＮＲＰ マスク不可能割込み マスク不可能割込みからの復帰 リターンポインタ に用いるアドレスを収容する。 ＩＮ 汎用入力レジスタ ３２入力信号を収容する。 ＯＵＴ 汎用出力レジスタ ３２出力信号を収容する。 ＰＣＥ１ プログラムカウンタ Ｅ１パイプライン段階の実行パ ケットを含んでいるフェッチパ ケットのアドレスを収容する。 ＰＤＡＴＡ ０ プログラムデータアウト ３２出力信号を収容し、プログ ラム空間への書込みを行う際に ＳＴＰ命令によって用いられる 。

【００２６】図３は、アドレス指定モードレジスタ（Ａ
ＭＲ）を示している。８つのレジスタ（Ａ４〜Ａ７、Ｂ
４〜Ｂ７）で、循環アドレス指定を行うことができる。
各レジスタに対し、ＡＭＲはアドレス指定モードを指定
する。各レジスタのＡ２ビットフィールドを用いて、リ
ニア（デフォルト）モードまたは循環モードのアドレス
修飾モードを選択する。循環アドレス指定により、この
フィールドでは、循環バッファに用いるＢＫ（ブロック
サイズ）フィールドを指定する。さらに、該バッファ
は、ブロックサイズと同等のバイト境界に位置合せをす
る必要がある。このモード選択フィールドの符号化につ
いて表３に示されている。

【００２７】 表３ アドレス指定モードフィールドの符号化 モード 説明 ００ リニア修飾（リセット時デフォルト） ０１ ＢＫ０フィールドを用いた循環アドレス指定 １０ ＢＫ１フィールドを用いた循環アドレス指定 １１ 予約済み

【００２８】ブロックサイズフィールドＢＫ０およびＢ
Ｋ１では、循環アドレス指定のためのブロックサイズを
指定する。ＢＫ０およびＢＫ１内の５ビットでは、その
幅を指定する。このブロックサイズの幅を計算する公式
は、 ブロックサイズ（バイト単位）＝２^{（１＋１）} である。ただし、Ｎは、ＢＫ１またはＢＫ０内の値とす
る。表４に、全部で３２の想定可能なケースを対象にし
たブロックサイズの計算をあげている。

【００２９】

【００３０】制御状態レジスタ（ＣＳＲ）には、図４に
示すように、制御ビットと状態ビットが含まれている。
ＣＳＲ内のビットフィールドに関する機能を、表５に示
している。

【００３１】 表５ 制御状態レジスタ（ビットフィールド、読出し／書込み状態 および機能） ビット位置 幅 ビットフィールド名 機能 ３１〜２４ ８ ＣＰＵ ＩＤ ＣＰＵ ＩＤ。どのＣＰＵか定 義する。 ２３〜１６ ８ Ｒｅｖ ＩＤ 修正ＩＤ。ＣＰＵのシリコン修 正を定義する。 １５〜１０ ６ ＰＷＲＤ 制御パワーダウンモード。値は 常にゼロとして読み取られる。 ９ １ ＳＡＴ この飽和ビットは、任意の装置 が飽和を行うときに設定され、 ＭＶＣ命令によってのみクリア することができ、機能単位によ ってのみ設定することができる 。この設定とクリアが同一のサ イクルで生じた場合、機能単位 による設定は、（ＭＶＣ命令に よる）クリアに優先する。飽和 ビットは、飽和が生じた後の１ 全サイクル（１遅延スロット） に設定される。 ８ １ ＥＮ エンディアンビット（１＝後退 法（リトルエンディアン）、０ ＝前進法（ビッグエンディアン ）） ７〜５ ３ ＰＣＣ プログラムキャッシュ制御モー ド ４〜２ ３ ＤＣＣ データキャッシュ制御モード １ １ ＰＧＩＥ 直前のＧＩＥ（大域割込みイネ ーブル）。割込みが取られた場 合ＧＩＥをセーブする。 ０ １ ＧＩＥ 大域割込みイネーブル。リセッ ト割込みとＮＭＩ（マスク不可 能割込み）を除くすべての割込 みを許可（１）あるいは禁止（ ０）する。

【００３２】図５に示される汎用入力レジスタ（ＩＮ）
は、３２の汎用入力信号をサポートし、図６に示される
汎用出力レジスタ（ＯＵＴ）は、３２の汎用出力信号を
サポートする。このような信号の機能については、後で
説明する。次の表６では、ここで用いられる各種記号に
ついて説明している。

【００３３】 表６ 命令の演算および実行に関する表記法 記号 意味 ｉｎｔ ３２ビットレジスタ値 ｌｏｎｇ ４０ビットレジスタ値 ｃｒｅｇ 条件レジスタを指定する３ビットフィールド ｃｓｔｎ ｎビット定数 ＬＳＢｎ ｎ個の最下位ビット ＭＳＢｎ ｎ個の最上位ビット ＋ 加算 − 減算 ｘ 乗算 ＋ａ ＡＭＲによって定義されたアドレス指定モードによ り、２の補数の加算を行う。 −ａ ＡＭＲによって定義されたアドレス指定モードによ り、２の補数の減算を行う。 ａｎｄ ビット関連論理積 ｏｒ ビット関連論理和 ｘｏｒ ビット関連排他的論理和 ｎｏｔ ビット関連論理補数 ｂ_ｙ．．ｚ ビット列ｂのビットｙ〜ビットｚの選択 ＜＜ 左シフト ＞＞ｓ 符号拡張による右シフト ＞＞ｚ ゼロ充てんによる右シフト ｘ ｃｌｅａｒ ｂ，ｅ ｂ（開始ビット）およびｅ（終了ビット）により指 定されたｘ内のフィールドをクリアする。 ｘ ｅｘｔｓ ｌ，ｒ ｌ（左シフト値）とｒ（右シフト値）によって指定 されたｘ内のフィールドを抜き出して符号拡張を行 う。 ｘ ｅｘｔｕ ｌ，ｒ ｌ（左シフト値）とｒ（右シフト値）によって指定 されたｘ内の符号なしフィールドを抽出する。 ＋ｓ オーバーフローまたはアンダーフローが生じた場合 、２の補数の加算を実行し、その結果を結果サイズ に達するまで飽和状態にする。 −ｓ オーバーフローまたはアンダーフローが生じた場合 、２の補数の減算を実行し、その結果を結果サイズ に達するまで飽和状態にする。 ｘ ｓｅｔ ｂ，ｅ ｂ（開始ビット）およびｅ（終了ビット）により指 定されたすべての１に対し、ｘ内のフィールドを設 定する。 ａｂｓ（ｘ） ｘの絶対値 ｌｍｂ０（ｘ） ｘの最左端の０ビット探索 ｌｍｂ１（ｘ） ｘの最左端の１ビット探索 ｎｏｒｍ（ｘ） ｘの最左端の非冗長符号ビット探索 Ｒ 任意の汎用レジスタ ｃｏｎｄ ｃｒｅｇがゼロに等しいか否かをチェックする。 ｎｏｐ 演算なし。

【００３４】表７および表８では、命令と機能単位との
対応関係を定義している。

【００３５】 表７ 機能単位に対する命令の対応付け ．Ｌ装置 ．Ｍ装置 ．Ｓ装置 ．Ｄ装置 ＡＢＳ ＭＰＹ ＡＤＤ ＡＤＤ ＡＤＤ ＳＭＰＹ ＡＤＤＫ ＡＤＤＡ ＡＮＤ ＡＤＤ２ ＬＤ ｍｅｍ ＣＭＰＥＱ ＡＮＤ ＬＤ ｍｅｍ （１５ビットオフセット） （Ｄ２のみ） ＣＭＰＧＴ Ｂ ｄｉｓｐ ＭＶ ＣＭＰＧＴＵ Ｂ ＩＲＰ ＮＥＧ ＣＭＰＬＴ Ｂ ＮＲＰ ＳＴ ｍｅｍ ＣＭＰＬＴＵ Ｂ ｒｅｇ ＳＴ ｍｅｍ （１５ビットオフセット） （Ｄ２のみ） ＬＭＢＤ ＣＬＲ ＳＵＢ ＭＶ ＥＸＴ ＳＵＢＡ ＮＥＧ ＥＸＴＵ ＺＥＲＯ ＮＯＲＭ ＭＶＣ ＮＯＴ ＭＶ ＯＲ ＭＶＫ ＳＡＤＤ ＭＶＫＨ ＳＡＴ ＮＥＧ ＳＳＵＢ ＮＯＴ ＳＵＢ ＯＲ ＳＵＢＣ ＳＥＴ ＸＯＲ ＳＨＬ ＺＥＲＯ ＳＨＲ ＳＨＲＵ ＳＳＨＬ ＳＴＰ（Ｓ２のみ） ＳＵＢ ＳＵＢ２ ＸＯＲ ＺＥＲＯ

【００３６】

【００３７】汎用レジスタファイルは、３２および４０
ビットデータをサポートする。この３２ビットデータは
各単一レジスタに収容されている。また、４０ビットデ
ータは、２つのレジスタにわたって収容されており、こ
のデータのうち３２個のＬＳＢ（最下位ビット）は、偶
数レジスタに保存され、８個のＭＳＢ（最上位ビット）
は、次のレジスタ（常に奇数レジスタ）の８個のＬＳＢ
に保存される。表９に示すように４０ビットデータに対
して１６の有効レジスタ対がある。アセンブリ言語構文
では、各レジスタ名の間にコロンを入れることによっ
て、このレジスタ対を表している。最初に奇数レジスタ
が指定される。

【００３８】 表９ 長レジスタ対 レジスタファイル Ａ Ｂ Ａ１：Ａ０ Ｂ１：Ｂ０ Ａ３：Ａ２ Ｂ３：Ｂ２ Ａ５：Ａ４ Ｂ５：Ｂ４ Ａ７：Ａ６ Ｂ７：Ｂ６ Ａ９：Ａ８ Ｂ９：Ｂ８ Ａ１１：Ａ１０ Ｂ１１：Ｂ１０ Ａ１３：Ａ１２ Ｂ１３：Ｂ１２ Ａ１５：Ａ１４ Ｂ１５：Ｂ１４

【００３９】図７に、４０ビットデータを対象にしたレ
ジスタ記憶域構成を示している。長い入力データを必要
とする演算では、奇数レジスタの２４個のＭＳＢが無視
される。また、長い結果が出る演算では、奇数レジスタ
の２４個のＭＳＢにゼロ充てんを施す。一方、偶数レジ
スタのデータは、演算コードに符号化される。ＤＳＰの
演算コードマップが、図８Ａ〜図８Ｊに示されている。
表６と、フィールドシンタクスおよび値の解説のため後
に記述する命令の説明を参照されたい。命令は、すべて
条件付きにしてもよい。条件は、テスト対象となるレジ
スタを指定する３ビット（ｃｒｅｇ）フィールドと、ゼ
ロか否かを判定するためのテストを指定する１ビットフ
ィールド（ｚ）によって制御される。どの演算コード
も、４ＭＳＢ（最上位ビット）が、ｃｒｅｇおよびｚで
ある。このレジスタは、すべての命令に対するＥ１パイ
プライン段階の開始時にテストされる。このパイプライ
ンについては、後に説明する。ｚ＝１の場合、このテス
トは、ゼロに等しいことを確認するために行われる。ｚ
＝０の場合、テストは、ゼロでないことを確認するため
に行われる。条件レジスタフィールド（ｃｒｅｇ）＝０
およびｚ＝０の場合は、常に真として扱われ、命令を無
条件に実行することができる。ｃｒｅｇレジスタフィー
ルドは、表１０に示すように符号化が行われる。

【００４０】 表１０ 条件付き演算によってテスト可能なレジスタ ｃｒｅｇ ｚ テスト対象レジスタ ３１ ３０ ２９ ２８ ０ ０ ０ ０ 条件なし ０ ０ ０ １ 予約済み。選択された場合、ＳＷＢＰ命令を 示す。 ０ ０ １ ｚ Ｂ０ ０ １ ０ ｚ Ｂ１ ０ １ １ ｚ Ｂ２ １ ０ ０ ｚ Ａ１ １ ０ １ ｚ Ａ２ １ １ ｘ ｘ 予約済み 注意： 予約済みの場合、ｘは、該当項目とは無関係であることを示す。

【００４１】条件付き命令は、条件レジスタを角括弧で
括って表記されている。また、後続の実行パケットに
は、２つのＡＤＤ命令が並列に配置されており、第１の
ＡＤＤ命令は、Ｂ０に関して非ゼロの条件付きであり、
第２のＡＤＤ命令は、Ｂ０に関してゼロであることを条
件としている。また、感嘆符（！）は、条件の［否定］
を表している。 ［Ｂ０］ ＡＤＤ ．Ｌ１ Ａ１，Ａ２，Ａ３ ｜｜ ［！Ｂ０］ ＡＤＤ ．Ｌ２ Ｂ１，Ｂ２，Ｂ３

【００４２】上記の命令は、相互に排他的であり、つま
り、片方のみが実行されることを意味している。両方の
命令が並列にスケジュールされている場合、相互排他的
な命令は、さらに後述するあらゆる資源の制約に従わな
ければならない。相互排他的命令が後述するような任意
の資源を共用している場合、片方の命令だけが実行を終
了する場合でも、両方の命令を並列にスケジュール（同
一の実行パケットに配置）することはできない。命令の
実行は、遅延スロットにより定義することができる。表
１１は、命令のタイプと、各タイプの命令が有している
遅延スロットの数、およびその命令が用いる実行段階を
示している。遅延スロットは、ソースオペランドが読み
取られてから、結果が取得され読み取られる前にかかる
余分なサイクル数に相当する。（ＡＤＤのような）単一
サイクル型の命令の場合、ソースオペランドがサイクル
ｉで読み取られると、その結果は、サイクルｉ＋１で読
み取ることができる。乗算命令（ＭＰＹ）の場合、ソー
スオペランドがサイクルｉで読み取られると、その結果
は、サイクルＩ＋２で読み取ることができる。

【００４３】 表１１ 遅延スロットの概要 命令のタイプ 遅延スロット 使用される実行段階 分岐（分岐先がＥ１に入った時点 ５ Ｅ１（分岐先Ｅ１） のサイクル） Ｅ１（分岐先Ｅ１） ロード（ＬＤ）（入力データ） ４ Ｅ１〜Ｅ５ ロード（ＬＤ）（アドレス修飾） ０ Ｅ１ 乗算 １ Ｅ１〜Ｅ２ 単一サイクル ０ Ｅ１ 記憶（ＳＴ）（アドレス修飾） ０ Ｅ１ ＮＯＰ（実行パイプライン無演算） − − ＳＴＰ（ＣＰＵ内部結果書込みなし） − −

【００４４】命令は、常に８個一度に取り出され、フェ
ッチパケットを構成する。フェッチパケットの基本形式
は、図９に示す通りである。また、フェッチパケットの
実行グループは、各命令のｐビット、すなわちビット０
により指定され、フェッチパケットは、８ワードで位置
合せされている。ｐビットは、命令の並列的な実行を制
御し、左から右（低位アドレスから高位アドレス）の方
向にスキャンされる。命令ｉのｐビットが１の場合、命
令ｉ＋１は、（同一サイクルの）命令ｉと並列に実行さ
れる。また、命令ｉのｐビットが０の場合、命令ｉ＋１
は、命令ｉの後のサイクルで実行される。さらに、並列
実行が行われるすべての命令によって実行パケットが構
成される。実行パケットには、命令を８個まで配列する
ことができる。また、実行パケット内の命令は、すべて
固有の機能単位を使用しなければならない。実行パケッ
トは、８ワード境界にまたがることはできない。したが
って、フェッチパケットの最後のｐビットは常に０に設
定され、フェッチパケットは、それぞれ新規実行パケッ
トを開始する。以下の例では、ｐビットシーケンスを命
令のサイクル毎の実行ストリームに変換する様子を示し
ている。フェッチパケットには、３種類のｐビットパタ
ーンがあり、この３つのｐビットパターンは、８個の命
令に対して、全直列、全並列、または一部直列の実行シ
ーケンスとなる。この３つの実行シーケンスについて、
以下に詳しく説明する。図１０Ａに示す全直列ｐビット
パターンは、次のような実行シーケンスとなる。

【００４５】 サイクル 命令 １ Ａ ２ Ｂ ３ Ｃ ４ Ｄ ５ Ｅ ６ Ｆ ７ Ｇ ８ Ｈ この８個の命令は、順次実行される。図１０Ｂに示す全
並列ｐビットパターンは、次のような実行シーケンスと
なる。

【００４６】 サイクル 命令 １ Ａ Ｂ Ｃ Ｄ Ｅ Ｆ Ｇ Ｈ この場合、８個の命令は、並列に実行される。図１０Ｃ
に示す一部直列ｐビットパターンは、次のような実行シ
ーケンスとなる。

【００４７】 サイクル 命令 １ Ａ ２ Ｂ ３ Ｃ Ｄ Ｅ ４ Ｆ Ｇ Ｈ この８個の命令は、順次実行される。図１０Ｂに示す全
並列ｐビットパターンは、次のような実行シーケンスと
なる。

【００４８】 サイクル 命令 １ Ａ Ｂ Ｃ Ｄ Ｅ Ｆ Ｇ Ｈ この場合、８個の命令は、並列に実行される。図１０Ｃ
に示す一部直列ｐビットパターンは、次のような実行シ
ーケンスとなる。

【００４９】 サイクル 命令 １ Ａ ２ Ｂ ３ Ｃ Ｄ Ｅ ４ Ｆ Ｇ Ｈ ここで、命令Ｃ、Ｄ、Ｅは、同じ機能単位、クロスパ
ス、その他のデータパス等の資源を使用しておらず、同
じことが、命令Ｆ、Ｇ、Ｈについても言うことができ
る。｜｜は、命令が直前の命令と並列に実行されること
を示すものである。上記の一部直列の例では、コードが
次のように表記される。

【００５０】 実行パケットの途中で分岐が発生した場合、低位アドレ
スの命令は、すべて無視される。一部直列の例では、命
令Ｄのあるアドレスに分岐が発生すると、ＤとＥだけが
実行される。命令Ｃが同じ実行パケットにある場合で
も、命令Ｃは無視される。命令Ａおよび命令Ｂも、分岐
前の実行パケットにあることから、やはり無視される。
同じ実行パケット内の２つの命令は、同じ資源を利用で
きない。さらに、同一サイクルにおいて、同一のレジス
タに２つの命令が書込みを行うことはできない。次に、
命令が使用可能な資源についてそれぞれ説明する。同一
の機能単位を使用する２つの命令は、同じ実行パケット
で発行することはできない。したがって、次のような実
行パケットは無効である。

【００５１】 クロスパス（１Ｘおよび２Ｘ）： １データパス、１実
行パケットにつき１機能単位（．Ｓ、．Ｌ、または．
Ｍ）の場合、クロスパス（１Ｘおよび２Ｘ）を介して対
向するレジスタファイルからソースオペランドを読み取
ることができる。例えば、．Ｓ１は、Ａレジスタファイ
ルから両方のオペランドを、または、１Ｘクロスパスを
用いてＢレジスタファイルから片方のオペランドを読み
取ることができる。このことは、装置名の後にＸを入れ
ることによって表記される。ＡからＢとＢからＡの片方
のパスしかないことから、両レジスタファイル間の同じ
Ｘクロスパスを使用する２つの命令を、同一実行パケッ
トに発行できない。次のような実行パケットは無効であ
る。

【００５２】 （演算コードマップに示すように）命令フィールドにｘ
ビットが設定されている場合、オペランドは、宛先に対
向するレジスタファイルから送信される。ロードおよび
ストア命令は、片方のレジスタファイルからのロードま
たは記憶処理を行いながら、もう一方のレジスタファイ
ルからのアドレスポインタを使用することができる。同
一レジスタファイルからのアドレスポインタを使用する
２つのロードおよび／またはストア命令は、同じ実行パ
ケットで発行することはできない。したがって、次のよ
うな実行パケットは無効である。

【００５３】 同じレジスタファイルへのロードおよび／またはそのフ
ァイルからの記憶処理を行う２つのロードおよび／また
はストア命令は、同じ実行パケットで発行することはで
きない。したがって、次のような実行パケットは無効で
ある。

【００５４】 レジスタファイルの各サイドのサイクルごとに、長い演
算結果を１つだけ書き込んでもよい。．Ｓおよび．Ｌ装
置が長ソースオペランド用読取りレジスタポートと長演
算結果用書込みレジスタポートを共用していることか
ら、実行パケットの各サイドにつき１つだけ発行しても
よい。次のような実行パケットは無効である。

【００５５】 ．Ｌおよび．Ｓ装置が、記憶ポートと長読取りポートを
共用していることから、長い値を読み取る演算は、スト
ア命令として、．Ｌおよび／または．Ｓ装置において同
じ実行パケットで発行することはできない。したがっ
て、次のような実行パケットは無効である。

【００５６】 同一レジスタの５つ以上の読取り命令が、同じサイクル
にあってはならない。ただし、条件レジスタは、その限
りではない。次のコードシーケンスは無効である。

【００５７】 ＭＰＹ ．Ｍ１ Ａ１，Ａ１，Ａ４ ； レジスタＡ１の５つの 読取り命令がある。 ｜｜ ＡＤＤ ．Ｌ１ Ａ１，Ａ１，Ａ５ ｜｜ ＳＵＢ ．Ｄ１ Ａ１，Ａ２，Ａ３ ただし、次のコードシーケンスは有効である。 ＭＰＹ ．Ｍ１ Ａ１，Ａ１，Ａ４ ； Ａ１の４つの読取り命 令にとどまっている。 ｜｜［Ａ１］ ＡＤＤ ．Ｌ１ Ａ０，Ａ１，Ａ５ ｜｜ＳＵＢ ．Ｄ１ Ａ１，Ａ２，Ａ３ 同じレジスタへの書込みを行う待ち時間が異なる命令が
別々のサイクルで発行された場合、同一サイクルにおけ
る同一レジスタへの複数の書込みが発生することがあ
る。例えば、サイクルｉ＋１上のＡＤＤが後ろに付くサ
イクルｉで発行されたＭＰＹは、どちらの命令も結果を
サイクルｉ＋１に書き込むことになることから、同一レ
ジスタへの書き込みはできなくなる。したがって、次の
コードシーケンスは無効である。

【００５８】 ＭＰＹ ．Ｍ１ Ａ０，Ａ１，Ａ２ ＡＤＤ ．Ｌ１ Ａ４，Ａ５，Ａ２ 表１２に、異なる複数の書込みによる矛盾（コンフリク
ト）を示している。例えば、実行パケットＬ１のＡＤＤ
とＳＵＢが同じレジスタに書き込まれる場合、矛盾は容
易に検出できる。パケットＬ２のＭＰＹとパケットＬ３
のＡＤＤは、両方とも同時にＢ２に書き込まれるが、分
岐命令により、Ｌ２の後の実行パケットがＬ３以外のパ
ケットになる。これは矛盾ではないであろう。したがっ
て、アセンブラによってＬ２とＬ３に矛盾が検出される
ことはない。Ｌ４内の命令は、互いに排他的であること
から、書込みの矛盾を引き起こすことはない。逆に、Ｌ
５の各命令は、互いに排他的であることが明らかでない
ために、アセンブラは矛盾があるかどうか判断できな
い。パイプラインがコマンドを受信して同一のレジスタ
に複数の書込みを行う場合、結果は未定義となる。

【００５９】 アドレスモードは、ＢＫ０を用いた場合、リニア、循環
モード、ＢＫ１を用いた場合、循環モードがある。この
モードは、アドレスモードレジスタ（ＡＭＲ）によって
指定される。

【００６０】８個のレジスタは、循環アドレス指定を行
うことができ、Ａ４〜Ａ７は、．Ｄ１装置によって、Ｂ
４〜Ｂ７は、．Ｄ２装置によって用いられる。他の装置
は、循環アドレスモードを使用できない。上記レジスタ
の各々は、ＡＭＲによってアドレスモードを指定する。
命令ＬＤ（Ｂ）（Ｈ）（Ｗ）、ＳＴ（Ｂ）（Ｈ）
（Ｗ）、ＡＤＤＡ（Ｂ）（Ｈ）（Ｗ）、およびＳＵＢＡ
（Ｂ）（Ｈ）（Ｗ）は、いずれもＡＭＲを用いて上記レ
ジスタにどのタイプのアドレス計算をすればよいか判断
する。また、いずれのレジスタも、リニアモードアドレ
ス指定を行うことができる。リニアモードアドレス指定
は、ＬＤ／ＳＴ命令によって次のように行われる。リニ
アモードにより、ｏｆｆｓｅｔＲ／ｃｓｔオペランド
を、それぞれ２、１、または０だけ左にシフトして、ワ
ードアクセス、ハーフワードアクセス、またはバイトア
クセスを行ってから、ｂａｓｅＲに対する加算または減
算（指定された演算によって異なる）を実行する。リニ
アモードアドレス指定は、ＡＤＤＡ／ＳＵＢＡ命令によ
って次のように行われる。リニアモードにより、ｓｒｃ
１／ｃｓｔオペランドを、それぞれ２、１、または０だ
け左にシフトして、ワードアクセス、ハーフワードアク
セス、またはバイトアクセスを行ってから、加算または
減算（指定された演算によって異なる）を実行する。

【００６１】循環モードアドレス指定では、ＡＭＲのＢ
Ｋ０およびＢＫ１フィールドを使用して循環アドレス指
定のブロックサイズを指定する。循環モードアドレス指
定は、ＬＤ／ＳＴ命令によって次のように行われる。ｏ
ｆｆｓｅｔＲ／ｃｓｔオペランドを、それぞれ２、１、
または０だけ左にシフトしてから、ＮとＮ＋１の間に禁
止されているキャリー／ボローによって加算または減算
を行う。ｂａｓｅＲのビットＮ＋１〜ビット３１は、そ
のまま変化せず、他のキャリー／ボローは、すべて通常
通り処理される。したがって、ｏｆｆｓｅｔＲ／ｃｓｔ
オペランドが循環バッファサイズ２^{（Ｎ＋１）}よりも大
きく、なおかつ指定された場合、アドレスは、循環バッ
ファの外部となる。ＡＭＲの循環バッファサイズは、比
率によるサイズではなく、例えば、４のサイズは４バイ
トであり、（タイプ）のサイズに４倍するわけではな
い。したがって、８ワードの配列による循環アドレス指
定を行うためには、３２のサイズを指定しなければなら
ない。すなわち、Ｎ＝４である。表１２では、ＢＫ０＝
４として、循環モードでレジスタＡ４により実行される
ＬＤＷが示されており、したがって、バッファサイズが
３２バイト、１６ハーフワード、または８ワードとな
る。この例でＡＭＲに入る値は、０００４ ０００１ｈ
となる。

【００６２】

【００６３】循環モードアドレス指定は、ＡＤＤＡ／Ｓ
ＵＢＡ命令により、次のように行われる。ｓｒｃ１／ｃ
ｓｔオペランドを、それぞれ２、１、または０だけ左に
シフトして、ＡＤＤＡＷ、ＡＤＤＡＨ、ＡＤＤＡＢを実
行してから、ＮとＮ＋１の間に禁止されているキャリー
／ボローによって加算または減算を行う。ｓｒｃ２の包
含的なビットＮ＋１〜ビット３１は変わらない。他のキ
ャリー／ボローはすべて通常通り処理される。したがっ
て、ｓｒｃ１が循環バッファサイズ２（Ｎ＋１）よりも
大きく、なおかつ指定された場合、アドレスは、循環バ
ッファの外部となる。ＡＭＲの循環バッファサイズは、
比率によるサイズではなく、例えば、４のサイズは４バ
イトであり、（タイプ）のサイズに４倍するわけではな
い。したがって、８ワードの配列による循環アドレス指
定を行うためには、３２のサイズを指定しなければなら
ない。すなわち、Ｎ＝４である。表１４では、ＢＫ０＝
４として、循環モードでレジスタＡ４により実行される
ＡＤＤＡＨが示されており、したがって、バッファサイ
ズが３２バイト、１６ハーフワード、または８ワードと
なる。この例でＡＭＲに入る値は、０００４ ０００１
ｈとなる。

【００６４】 各命令は、命令構文により表記される。演算コードマッ
プでは、各命令を構成している各種ビットフィールドに
分けられている。表８に示すように、１を上回る機能単
位上で実行可能な一定の命令がある。この構文により、
命令が使用する機能単位と各種資源を次ように指定す
る。 ＥＸＡＭＰＬＥ（．ｕｎｉｔ）ｓｒｃ，ｄｓｔ この構文は、ＡＤＤ命令に対して次のような見え方をす
る。 ＡＤＤ（．ｕｎｉｔ）ｓｒｃ１，ｓｒｃ２，ｄｓｔ ＯＲ ＡＤＤＵ（．ｕｎｉｔ）ｓｒｃ１，ｓｒｃ２，ｄｓｔ ＯＲ ＡＤＤ（．ｕｎｉｔ）ｓｒｃ２，ｓｒｃ１，ｄｓｔ ｕｎｉｔ＝．Ｌ１，．Ｌ２，．Ｓ２，．Ｄ１，．Ｄ２ ｓｒｃとｄｓｔは、それぞれソースと宛先を示してい
る。（．ｕｎｉｔ）は、命令が（．Ｌ１，．Ｌ２，．Ｓ
１，．Ｓ２，．Ｍ１，．Ｍ２，．Ｄ１，．Ｄ２）にマッ
ピングする機能単位を示している。また、この命令は、
３つの演算コードマップフィールド、ｓｒｃ１、ｓｒｃ
２、およびｄｓｔを有している。 パイプライン動作

【００６５】ＤＳＰパイプラインは、パフォーマンスの
向上、コストの低減、およびプログラミングの簡素化に
役立つ重要な特徴をいくつか備えている。具体的には、
パイプライン方式を増やすことにより、プログラムの取
出し、データアクセス、および乗算などに生じていた従
来のアーキテクチャ上のボトルネックが削減され、パイ
プラインインタロックの除去により、パイプライン制御
が簡素化され、また、パイプラインにより、サイクルご
とに８つの並列な命令をディスパッチすることができ
る。さらに、並列な命令が、複数の同じパイプライン段
階を同時に進行し、直列な命令が、相対的なパイプライ
ン段階の同じ差を保ちながら進行し、なおかつ、ロード
およびストアアドレスが、同一のパイプライン段階中に
ＣＰＵ境界上に出現することにより、リードアフタライ
トメモリの矛盾が削減される。データアクセスとプログ
ラム取出しのいずれにも、複数段階から成るメモリパイ
プラインが存在する。これにより、オンチップとオフチ
ップのどちらでも高速の同期メモリを使用することがで
きるうえ、他の命令と並列な分岐によって無限にネスト
可能なオーバヘッドゼロのループが可能になる。パイプ
ラインの実行サイクルでは内部インタロックが全く生じ
ないことから、新規実行パケットは、ＣＰＵサイクルご
とに実行段階に入る。したがって、特定の入力データを
備えた特定のアルゴリズムのＣＰＵサイクル数は、一定
である。プログラム実行中にメモリ機能停止が一切起こ
らなければ、ＣＰＵサイクル数は、実行するプログラム
のクロックサイクル数に等しくなる。パフォーマンス
は、メモリサブシステムからの機能停止または割込みに
よってのみ、抑止することができる。メモリ機能停止の
理由は、メモリアーキテクチャによって定められる。プ
ログラムを速度に対してどのように最適化すればよいか
充分に理解するためには、プログラム取出し、データ記
憶、そのプログラムが作製するデータロード要求の並び
と、各々がＣＰＵの機能をどのように停止させるのかを
理解する必要がある。

【００６６】機能的観点から、パイプライン動作は、Ｃ
ＰＵサイクルをベースにしている。ＣＰＵサイクルと
は、ある特定の実行パケットが特定のパイプライン段階
に存在する期間のことである。ＣＰＵサイクル境界は、
常にクロックサイクル境界上に生じるが、メモリ機能停
止によって、ＣＰＵサイクルが複数のクロックサイクル
の長さを超えることが起こり得る。ＣＰＵサイクル境界
におけるマシン状態を理解するためには、パイプライン
の実行段階（Ｅ１〜Ｅ５）のみを問題にしなければなら
ない。パイプラインの段階については、図１１に示して
おり、さらに、表１５で説明されている。

【００６７】 表１５ パイプライン段階の解説 パイプライン パイプライン 記号 各段階中の説明 完了した命令 段階 のタイプ プログラム プログラムア ＰＧ フェッチパケット 取出し ドレス生成 のアドレスが決め られる。 プログラム ＰＳ フェッチパケット アドレス送信 のアドレスがメモ リに送信される。 プログラムウ ＰＷ プログラムメモリ ェイト アクセスが実効さ れる。 プログラムデ ＰＲ フェッチパケット ータ受信 がＣＰＵ境界にお いて実行される。 プログラムデ ディスパッチ ＤＰ フェッチパケット コード 内の次の実行パケ ットが決定された 後、デコードされ る適切な機能単位 に送信される。 デコード ＤＣ 命令が、機能単位 においてデコード される。 実行 実行１ Ｅ１ 命令がどのタイプ 単一サイクル であっても、命令 の条件が評価され 、オペランドが読 み取られる。 ロードおよびスト ア命令： アドレ ス生成が計算され 、アドレス修飾が レジスタファイル に書き込まれる。 ^† 分岐命令： ＰＧ 段階の分岐フェッ チパケットに作用 する。 単一サイクル命令 ： 結果がレジス タファイルに書き 込まれる。^† 実行２ Ｅ２ ロード命令： ア ストア ドレスがメモリに ＳＴＰ 送信される。^† ストア命令とＳＴ Ｐ： アドレスと データがメモリに 送信される。^† 飽和が生じた場合 乗算 、結果を飽和状態 にする単一サイク ル命令によって、 制御状態レジスタ （ＣＳＲ）にＳＡ Ｔビットが設定さ れる。^† 乗算命令： 結果 がレジスタファイ ルに書き込まれる 。^† 実行３ Ｅ３ データメモリアク セスが行われる。 飽和が生じた場合 、結果を飽和状態 にする任意の乗算 命令によって、制 御状態レジスタ（ ＣＳＲ）にＳＡＴ ビットが設定され る。^† 実行４ Ｅ４ ロード命令： デ ータをＣＰＵ境界 まで移動させる。 ^† 実行５ Ｅ５ ロード命令： デ ロード ータをレジスタに ロードする。＊^† ：命令の条件が真であると評価されたものとする。これらの条件が偽として評 価された場合、Ｅ１の後、命令によって結果が書き込まれてパイプライン動作が 行われることはない。 命令のパイプライン動作は、表１６に示すような７種類
に分類できる。また、各命令タイプに対する遅延スロッ
トの一覧が、第２列に示されている。

【００６８】 表１６ 遅延スロットの概要 命令タイプ 遅延スロット 採用される実行段階 分岐（分岐先がＥ１に入った時点 ５ Ｅ１（分岐先Ｅ１） のサイクル） ロード（ＬＤ）（入力データ） ４ Ｅ１〜Ｅ５ ロード（ＬＤ）（アドレス修飾） ０ Ｅ１ 乗算 １ Ｅ１〜Ｅ２ 単一サイクル ０ Ｅ１ ストア ０ Ｅ１ ＮＯＰ（実行パイプライン無演算） − − ＳＴＰ（ＣＰＵ内部結果書込みな − − し） 命令の実行は、遅延スロット（表１６）により定義する
ことができる。遅延スロットとは、命令の結果が得られ
ない命令の第１実行段階（Ｅ１）の後に発生するＣＰＵ
サイクルのことである。例えば、乗算命令は１遅延スロ
ットを有しているが、このことは、別の命令が乗算命令
の結果を使用できるまでにＩＣＰＵサイクルあることを
意味している。単一サイクル命令は、パイプラインのＥ
１段階中に実行する。オペランドが読み取られた後、演
算が行われ、その結果がレジスタに書き込まれるが、こ
れはすべてＥ１の間に行われる。この命令には遅延スロ
ットが全くない。

【００６９】乗算命令は、パイプラインのＥ２段階中に
演算を完了する。Ｅ１段階では、オペランドが読み取ら
れ、乗算が開始する。Ｅ２段階では、乗算を終了し、そ
の結果が宛先（ｄｓｔ）レジスタに書き込まれる。乗算
命令には、１遅延スロットがある。ロード命令の場合、
２つの結果、すなわち、メモリからロードされたデータ
とアドレスポインタ修飾が得られる。データロードで
は、パイプラインのＥ５段階中に演算を完了させる。Ｅ
１段階では、データのアドレスが計算さ、Ｅ２段階で
は、データアドレスがデータメモリに送信される。Ｅ３
段階では、メモリへの読込みが行われ、Ｅ４段階では、
ＣＰＵコア境界でデータが受信される。最後に、Ｅ５段
階では、レジスタにデータがロードされる。Ｅ５までに
レジスタにデータが書き込まれないことから、これらの
命令は、４遅延スロットを有している。Ｅ１でポインタ
結果がレジスタに書き込まれることから、アドレス修飾
に関する遅延スロットはない。パイプラインのＥ３段階
中に、ストア命令は演算を完了する。Ｅ１段階では、デ
ータのアドレスが計算され、Ｅ２段階では、データアド
レスがデータメモリに送信される。また、Ｅ３段階で
は、メモリへの書込みが行われる。さらに、パイプライ
ンのＥ１段階では、アドレス修飾が行われる。パイプラ
インのＥ３段階においてストア命令はその実行を終了す
るが、遅延スロットはなく、次の規則（ｉ＝サイクル）
に従う。 １）ストア命令の前にロード命令が実行されると、旧値
がロードされ、新規値が記憶される。 ｉ ＬＤＷ ｉ＋１ ＳＴＷ ２）ロード命令の前にストア命令が実行されると、新規
値がストアされ、新規値がロードされる。 ｉ ＳＴＷ ｉ＋１ ＬＤＷ ３）各命令が並列である場合、旧値はロードされ、新規
値はストアされる。 ｉ ＳＴＷ ｉ＋１ ｜｜ ＬＤＷ

【００７０】分岐命令は、パイプラインの最初のＥ１段
階に入ると、そのＥ１段階中に、５遅延スロット／ＣＰ
Ｕサイクルを実行する。図１２に、この分岐命令の各段
階を示している。図１３は、クロックサイクルとフェッ
チパケットに基づくパイプラインの演算である。図１３
では、分岐命令がフェッチパケットｎにある場合、その
分岐命令のＥ１段階は、ｎ＋６のＰＧ段階となる。サイ
クル７では、ｎはＥ１段階にあり、ｎ＋６はＰＧ段階に
ある。分岐先がサイクル７のＰＧ段階にあることから、
サイクル１３になるまで、ｎ＋６がＥ１になることはな
い。このため、分岐命令が実行に６サイクルかかった
り、あるいは５遅延スロットあるように見えるのであ
る。図１４では、３つの実行パケットが含まれているフ
ェッチパケットｎと、その後に続く６つのフェッチパケ
ット（ｎ＋１〜ｎ＋６）が示されており、それぞれ１実
行パケット（８個の並列命令を含む）を有している。第
１のフェッチパケット（ｎ）は、サイクル１〜４の間に
プログラムフェッチ段階を通過する。このサイクル中
に、後続のフェッチパケットの各々に対してプログラム
フェッチ段階が開始される。サイクル５、すなわちプロ
グラムディスパッチ（ＤＰ）段階では、ＣＰＵは、ｐビ
ットをスキャンして、フェッチパケットｎに３つの実行
パケット（ｋ〜ｋ＋２）あることを検出する。これによ
り、パイプラインは強制的に機能停止され、サイクル６
および７において、ＤＰ段階での実行パケットｋ＋１お
よびｋ＋２が開始できるようになる。実行パケットｋ＋
２が、ＤＣ段階（サイクル８）に移る準備ができたら、
パイプラインの機能停止は解除される。フェッチパケッ
トｎ＋１〜ｎ＋４はすべて停止されているので、ＣＰＵ
には、フェッチパケットｎにおいて、３つの実行パケッ
ト（ｋ〜ｋ＋２）の各々に対してＤＰ段階を実行する時
間が生じる。フェッチパケットｎ＋５も、サイクル６と
サイクル７で停止されており、サイクル８でパイプライ
ン機能停止が解除されるまでは、ＰＧ段階に入ることが
できない。このパイプライン処理は、フェッチパケット
ｎ＋５とｎ＋６に示すように、複数の実行パケットを備
えた別のフェッチパケットがＤＰ段階に入るまで、ある
いは割込みが生じるまで、継続する。

【００７１】パイプラインの切断は、メモリの機能停
止、多重サイクルＮＯＰ、ＳＴＰ命令によって発生す
る。メモリの停止中は、ＣＰＵサイクル（通常、１クロ
ックサイクル中に発生する）が、２以上のサイクルで発
生する。このような余分なクロックサイクル中は、全パ
イプライン段階が停止する。プログラムの実行結果は、
このような機能停止があってもなくても変わらない。メ
モリ停止によって、実行が終了するまでにかかるクロッ
クサイクル数は増加する。ＮＯＰカウント命令は、ＮＯ
Ｐのカウントサイクルを提供する働きをする。カウント
が２以上であれば、ＮＯＰは、多重サイクルＮＯＰであ
る。例えば、ＮＯＰ２は、含まれている実行パケット中
の命令と、前出するすべての実行命令の余分な遅延スロ
ットに充てんされる。このため、ＮＯＰ２がＭＰＹ命令
と並列であれば、次の実行パケット中の命令が、ＭＰＹ
の結果を使用を目的に取得することができる。多重サイ
クルＮＯＰがまだＮＯＰをパイプラインにディスパッチ
している間に分岐の遅延スロットが完了すれば、その分
岐は、多重サイクルＮＯＰをオーバライドして、５遅延
スロット後に、分岐先が実行を開始する。ＳＴＰは、
１）強制的にプログラムフェッチを行うような並列分岐
命令を含んでいる可能性が全くない、２）第２遅延スロ
ットに多重サイクルＮＯＰがあるか、または、第３およ
び第４遅延スロットの実行パケットが同じフェッチパケ
ットにあるために、プログラムフェッチが一切起きてい
ない、という両方の条件を満たしている場合に限り、用
いることができる高度な命令である。メモリシステムＤ
ＳＰプログラムメモリシステム２３は、６４Ｋバイトの
メモリとメモリ／キャッシュコントローラを具備してい
る。プログラムメモリは、６４Ｋバイト内部プログラム
メモリとして、あるいは、直接マッププログラムキャッ
シュとして、動作することが可能である。プログラムメ
モリシステムが動作する４つのモード、プログラムメモ
リモード、キャッシュイネーブルモード、キャッシュフ
リーズモード、キャッシュバイパスモードがある。プロ
グラムメモリが動作するモードは、ＣＳＲ（図４）のプ
ログラムキャッシュコントロール（ＰＣＣ）フィールド
（ビット５〜７）によって決まる。表１７は、プログラ
ムメモリシステム２３を構成する各種ＰＣＣ値の一覧で
ある。

【００７２】 表１７ プログラムおよびデータキャッシュフィールド ビットフィ プログラム データキャ モード名 内容 ールドカウ キャッシュ ッシュコン ンタ （ＰＣＣ） トロール （ＤＣＣ） ０００ ＰＣＭ ＤＣＭ キャッシ キャッシュがメモリ ュマップ へマップされる。た だし、キャッシュは 、更新されず、（メ モリへマップされる 場合を除いて）アク セスされない。タグ は、自動的に無効に なるか、あるいは前 後いずれかのフラッ シュによって無効化 できる（キャッシュ 実装による）。 ００１ ＰＣＦＬ ＤＣＦＬ キャッシ キャッシュ全体が無 ュフラッ 効化される。キャッ シュ シュは、アクセスの ため、バイパスされ る。キャッシュは更 新もアクセスもされ ない。 ０１０ ＰＣＥ ＤＣＥ キャッシ キャッシュがアクセ ュイネー スされる。また、キ ブル ャッシュは、更新さ れる。 ０１１ ＰＣＦＲ ＤＣＦＲ キャッシ キャッシュは読取り ュフリー 命令の発行時にアク ズ セスされる。ただし 、キャッシュは、読 取り命令の発行時に 更新されない。書込 み命令の発行時にキ ャッシュが更新され るか無効化されるか は、特定装置によっ て異なる。 １００ ＰＣＢ ＤＣＢ キャッシ キャッシュは、アク ュバイパ セスされず、また、 ス 読取り命令の発行時 に更新されない。書 込み動作は、キャッ シュフリーズモード の場合と同様である 。 １０１ 予約済み 予約済み １１０ 予約済み 予約済み １１１ 予約済み 予約済み ＣＳＲのＰＣＣフィールドに値０００ｂがある場合、プ
ログラムメモリは、有効なプログラムメモリ空間として
マップされる。このプログラムメモリマップを形成する
アドレスは、装置上のＭＡＰ ＢＯＯＴピンの値によっ
て異なる。 エミュレーション機能 本発明の１態様として、ソフトウェアプログラムの開
発、または正確な演算を目的としたＤＳＰ１テストを行
うために、ＤＳＰ１の演算をエミュレーションする新規
改良技術があげられる。エミュレーションに関係するＤ
ＳＰ１の各部分について、以下に詳しく説明している。

【００７３】再び図１について説明すると、ＣＰＵ１０
は、エミュレーション回路５０と割込み回路９０を備え
ており、テストポートによる実行およびスキャン制御、
分析サポート、およびリアルタイムエミュレーションサ
ポートなどのエミュレーション機能をサポートする。各
機能については、後で詳しく説明する。テストポートに
よる実行およびスキャン制御には、ＣＰＵ１０の停止も
含まれている。ＣＰＵ停止サポートは、ソフトウェアブ
レークポイント（ＳＷＢＰ）または分析イベントに基づ
くＲＤＹベースのＣＰＵ停止により行われる。分析サポ
ートには、単一の正確な一致が得られるハードウェアプ
ログラムアドレスブレークポイント（ＰＡＢＰ）、メガ
モジュールテストアクセスポート（ＭＴＡＰ）からのＥ
ＭＵ０ＩＮまたはＥＭＵ１ＩＮ入力か、または、プログ
ラムアドレスブレークポイントによってトリガ可能な分
析イベント、および分析イベントをトリガできる特殊エ
ミュレーションイベント入力（ＳＥＥ）などがある。リ
アルタイムエミュレーションサポートには、メッセージ
伝達に加え、ソフトウェア割込み、分析イベント、また
は次のサイクル境界に基づくＣＰＵ分析割込み（ＡＩＮ
Ｔ）などがある。次に、図１５を参照すると、エミュレ
ーション回路５０が、さらに詳細に示されている。メガ
モジュールテストアクセスポート（ＭＴＡＰ）３０５
は、ＣＰＵテストポート（ＣＰＵＴＰ）３１０、分析テ
ストポート（ＡＴＰ）３２０、およびメガモジュールテ
ストポート（ＡＴＰ）３３０に接続されている。また、
３つの領域、ＣＰＵ領域１０、分析領域３２１、および
メガモジュール領域３３１が、各テストポートにより相
互接続されている。ＭＴＡＰ３０５は、メガモジュール
内で、各種領域に対してスキャン制御および実行制御を
行う。また、各テストポートは、ＭＴＡＰに対して各領
域のインタフェースとして機能する。また、テストポー
トは、メガモジュールの機能的およびスキャンクロック
のクロック切換機能を生成し、分散し、かつ実行する。
ＭＴＡＰ３０５は、ＸＤＳ５１とＣＰＵ実時間解析およ
びメッセージ伝達機構との間のインタフェースとしての
役割を果たしている。本発明の１態様によれば、ＭＴＡ
Ｐ３０５は、メモリのダウンロード／アップロードを迅
速化するために、データのストリーム化を行う。また、
ＭＴＡＰ３０５は、イベントカウンタにより性能分析を
サポートし、エミュレーションとテストの両方に対する
実行およびクロッキングのテストポート制御をサポート
する。次に、ＭＴＡＰ３０５、テストポート３１０、３
２０、３３０を収容しているエミュレーション回路５０
の動作と設計について詳しく説明する。

【００７４】特殊エミュレーション（ＳＥ）装置は、Ｍ
ＴＡＰ３０５と、全体としてのメガモジュール３００に
インタフェースしており、デバッグ、トレース、および
ブレークポイントの能力を向上させる働きをする。特殊
エミュレーション装置（ＳＥ）は、ＳＥ分析（ＳＥＡ）
領域回路のための第４領域を有しており、この領域は、
メガモジュールの外部にある。さらに、ＭＴＡＰを介し
たメガモジュールへのＳＥＡ領域のインタフェースにつ
いても、以下に詳しく説明している。ＳＥＡ領域には、
データおよびアドレス上のハードウェアデータブレーク
ポイント、実行を目的にディスパッチされた実行パケッ
トのアドレス上のハードウェアプログラムブレークポイ
ント、実行されるプログラムアドレス、プログラム、お
よびデータメモリアクセスのトレース、採用された割込
み、機能単位使用、および分岐、イベントカウンタなら
びにシーケンサがある。図１６は、メガモジュールリセ
ット動作と関連する信号を示すタイムチャートである。
この工程を通じて、イナクティブＲＤＹが、依然として
ＣＰＵを停止できる、すなわち、ＣＰＵサイクルが複数
のクロックサイクルにわたることが可能な点に注意され
たい。発生するイベントの並びは、次の通りである。

【００７５】１． クロックｎ＋２： ＮＲＥＳＥＴが
ローになってから最初のクロックサイクルである。ＣＰ
ＵテストポートがＦＵＮＣ状態であれば、次の動作が発
生する。 Ａ） すべての内部トライステートバスは、トライステ
ート方式である。各バスは、サイクル６になるまで、ト
ライステート状態のままである。 Ｂ） ＬＯＧＸＯＦＦＤが表明され、すべての非プログ
ラムメモリシステム装置が、メガモジュールストローブ
（ＤＢＳ、ＰＷＲＤＮ、ＪＡＣＫ）を無視することを示
す。 Ｃ） ＬＯＧＸＯＦＦＰが表明され、プログラムメモリ
が、プログラムメモリストローブ（ＰＡＳ、ＰＤＳ、Ｐ
ＷＳ）を無視することを示す。 ２． サイクルｎ＋２： ＣＰＵテストポートがＦＵＮ
Ｃ状態であれば、ＤＰおよびＥ１パイプライン段階のす
べての命令が無効になる。 ３． サイクル１： 不定数のクロックサイクル後、Ｎ
ＲＥＳＥＴの立上りとともに、リセット割込み処理が発
生する。 ４． サイクル６： ＪＡＣＫがアクティブになると、
ＰＷＳ、ＰＡＳ、ＰＤＳを除き、すべてのレジスタと境
界信号がリセット値に設定される。ＬＯＧＸＯＦＦＤ
は、非表明である。 ５． サイクル７： 第１ＰＡＳがアクティブなので、
ＬＯＧＸＯＦＦＰは、非表明である。割込み動作 ＣＰＵは、通常のデジタルシグナルプロセッサ（ＤＳ
Ｐ）の動作として１４の割込みを行う。これらの割込み
は、リセット（ＲＥＳＥＴ）、マスク不可能割込み（Ｎ
ＭＩ）及び割込み４〜１５である。これらの割込みは、
ＣＰＵ境界上のリセット信号、ＮＭＩ信号及びＩＮＴ４
〜ＩＮＴ１５信号に対応する。これらの信号を、ある実
施形態では、装置のピンに直接供給し、チップ上の周辺
装置に供給し、又は、チップが応答動作をしないように
供給して不許可動作に設定することが出来る。一般的に
リセット及びマスク不可能割込みを、装置上のピンを通
じて行う。これら割込みのプライオリティを表１８に示
す。割込みピン上のロー−ハイのレベル遷移によって、
割込標識レジスタ（ＩＦＲ）内で割込みを待機状態に設
定する。割込みが適切にイネーブルされると、ＣＰＵ
は、割込み処理及び割込みサービスルーチンに対するプ
ログラムフローの再処理を開始する。

【００７６】 表１８．割込みプライオリティ 最高プライオリティ 割込み名 リセット ＮＭＩ ＩＮＴ４ ＩＮＴ５ ＩＮＴ６ ＩＮＴ７ ＩＮＴ８ ＩＮＴ９ ＩＮＴ１０ ＩＮＴ１１ ＩＮＴ１２ ＩＮＴ１３ ＩＮＴ１４ 最低プライオリティ ＩＮＴ１５ ＣＰＵはリセット処理を中止することが出来ない。リセ
ットがロー−ハイの遷移を行った場合に、そのリセット
処理を開始する。他の割込みと異なり、リセット信号に
アクティブローのラベルを付与する。リセットのローレ
ベルは、全てのＣＰＵ処理を停止すると共に、全てのレ
ジスタを、それらのリセットレベルに戻す効果を有す
る。マスク不可能割込み（ＮＭＩ）は、２番目に高いプ
ライオリティの割込みとなる。二つの状態、いわゆる、
分岐が取り出されているか否かにかかわらずＣＰＵが分
岐の遅延スロットにある状態及び割込みの許可レジスタ
（ＩＥＲ）のＮＭＩ−許可ビット（ＮＭＩＥ）が０であ
る状態では、ＮＭＩが割込みの開始を中止する。ＮＭＩ
Ｅは、プロセッサ初期化の割込みを中止するリセット及
び他のＮＭＩによってＮＭＩの再割込みを中止するＮＭ
Ｉ処理に応答してクリアされる。ＮＭＩは、ＮＭＩＥを
セットすることにより、又は、Ｂ ＮＲＰ命令の実行を
終了することによって再びイネーブルに設定される。Ｎ
ＭＩＥが０の場合、ＩＮＴ４〜ＩＮＴ１５が不許可に設
定される。ＮＭＩ処理中、以前のプログラムを実行し続
けるリターンポインタは、ＮＭＩリターンポインタレジ
スタ（ＮＲＰ）に記憶される。したがって、Ｂ ＮＲＰ
命令は、ＮＭＩを供給した後に以前のプログラムにリタ
ーンする。表１９は、ＮＭＩからのリターン方法を示し
ている。

【００７７】 表１９．ＮＭＩからのリターン Ｂ （．Ｓ２） ＮＲＰ ；ｒｅｔｕｒｎ，ｓｅｔｓ ＮＭＩＥ ＮＯＰ ５ ；ｄｅｌａｙ ｓｌｏｔｓ 以下の状態によって、ＩＮＴ４〜ＩＮＴ１５が割込みを
開始するのを中止することが出来る。ＣＰＵは分岐の遅
延スロットにある処理コードにあり、これは誤り状態が
原因で実行を終了しない状態分岐を含む状態；割込みイ
ネーブルレジスタ（ＩＥＲ）のＮＭＩＥビットが０であ
る状態；ＩＥＲの対応する割込みイネーブル（ＩＥ）ビ
ットが０である状態；制御状態レジスタ（ＣＳＲ）の全
割込みイネーブルビット（ＧＩＥ）が零である状態であ
る。割込み処理中では、以前のプログラムを実行し続け
るリターンポインタを、割込みリターンポインタレジス
タ（ＩＲＰ）に記憶する。したがって、Ｂ ＩＲＰ割込
みは、割込みを行った後にプログラムフローにリターン
する。表２０は、マスク可能割込みからのリターン方法
を示している。 表２０．マスク可能割り込みからのリターン方法 Ｂ （．Ｓ２）ＩＲＰ ； ｒｅｔｕｒｎ，ｍｏｖｅｓ ＰＧＩＥ ｔｏ ＧＩＥ ＮＯＰ ５； ｄｅｌａｙ ｓｌｏｔｓ ＩＡＣＫ信号及びＩＮＵＭ信号は、割込みが発生する
と、装置１１の外部のハードウェアに警報を送出する。
ＩＡＣＫ信号は、ＣＰＵが割込み処理を開始したことを
示す。ＩＮＵＭｘ信号（ＩＮＵＭ０〜ＩＮＵＭ３）は、
処理を開始する割込み数（ＩＦＲのビット位置）を示
す。表２１は、装置の７個の割込み制御レジスタをリス
トとして示している。

【００７８】 表２１．割込み制御レジスタ 略字 名称 説明 レジスタ アドレス ＩＦＲ 割込み標識レジス 割込み状態 ０００１０ タ ＩＳＲ 割込みセットレジ ＩＦＲの標識を手動でセット ０００１０ スタ することが出来る。 ＩＣＲ 割込みクリアレジ ＩＦＲの標識を手動でクリア ０００１１ スタ することが出来る。 ＩＥＲ 割込みイネーブル 割込みをイネーブルすること ００１００ レジスタ が出来る。 ＩＳＴＰ 割込みサービス 割込みサービステーブルの開 ００１０１ テーブルポインタ 始に対するポインタ ＩＲＰ 割込みリターン マスク可能割込みからのリタ ００１１０ ポインタ ーンで用いられるリターンア ドレスを有する。このリター ンは、Ｂ ＩＲＰ命令によっ て実行される。 ＮＲＰ マスク不可能 マスク不可能割込みからのリ ００１１１ リターンポインタ ターンで用いられるリターン アドレスを有する。このリタ ーンは、Ｂ ＮＲＰ命令によ って実行される。 ＩＦＲ及びＩＳＲはレジスタアドレスを共有する。ＩＦ
Ｒを読み出すと共にＩＳＲを書き込むことが出来る。他
のレジスタは独自のアドレスを有する。割込みイネーブ
ルレジスタ（ＩＥＲ）の対応するビットがセットされた
際の割込みは、この割込み処理をトリガすることが出来
る。リセットに対するビット０は書き込み不可能であ
り、常に１として読み出される。リセット割込みは常に
イネーブルとなる。なお、リセットをディスエーブルに
することは出来ない。ビットＩＥ４〜ＩＥ１５を、対応
する割込みをイネーブルにし、又は、ディスエーブルに
する１又は０として、それぞれ書き込むことが出来る。
ＩＥＲを図１７Ｂに示す。

【００７９】ＮＭＩＥは、クリアの場合、全ての非リセ
ット割込みをディスエーブルにして、ＮＭＩの割込みを
中止する。ＮＭＩイネーブル（ＮＭＩＥ）は、０の書込
みによって影響する処理が実行されず、１の書込みによ
ってセットされる。ＮＭＩＥは、イネーブルとなるまで
プロセッサの任意の割込みを中止するリセットに応答し
て０に初期化される。リセット後、ＮＭＩＥをセットし
てＮＭＩをイネーブルにすると共に、ＩＮＴ１５〜ＩＮ
Ｔ４をＧＩＥ及び適切なＩＥビットによってイネーブル
にすることが出来る。ＮＭＩＥを手動でクリアすること
は出来ない。ＮＭＩＥは、ＮＭＩの発生によってクリア
される。このクリアが行われると、ＮＭＩＥは、Ｂ Ｎ
ＲＰ命令を終了し、又は、ＮＭＩＥに１を書き込むこと
によってのみセットされる。割込み標識レジスタ（ＩＦ
Ｒ）（図１７Ａ参照）は、ＩＮＴ４〜ＩＮＴ１５及びＮ
ＭＩの状態を有する。表２２は、割込み標識及びそれら
の割込み標識に対応する割込みをリストとして作成す
る。割込み状態をチェックしたい場合、ＭＶＣ命令を用
いてＩＦＲを読み出す。

【００８０】 表２２．割込み標識ビット 割込み 説明 ＮＭＩＦ ＮＭＩによるセット ＩＦ１５〜ＩＦ４ 各割込み（ＩＮＴ１５〜ＩＮＴ４）によるセット 割込みセットレジスタ（ＩＳＲ）及び割込みクリアレジ
スタ（ＩＣＲ）（図１７Ｃ及び図１７Ｄ参照）によっ
て、割込みをＩＦＲにおいて手動でセットし又はクリア
することが出来る。ＩＳＲのＩＳ４〜ＩＳ１５に１を書
き込むことによって、対応する割込み標識がセットされ
る。同様に、ＩＣＲのビットに１を書き込むことによっ
て、対応する割込み標識をクリアする。ＩＳＲ又はＩＣ
Ｒの任意のビットへの０の書込みには何ら影響を及ぼさ
ない。割込み入力は、プライオリティを有し、ＩＣＲへ
の任意の書込みを無視する。リセット又はＮＭＩをセッ
トし又はクリアすることが出来ない。（ＭＶＣ命令によ
る）ＩＳＲ又はＩＣＲへの任意の書込みは、実質的には
１遅延スロットを有する。この理由は、結果をＩＳＲ又
はＩＣＲへの書込み後２サイクルまでＩＦＲで（ＭＶＣ
命令によって）読み出すことが出来ないためである。こ
れらがＣＰＵ制御レジスタを形成しなくても、割込み待
機ビットは、全てのＣＰＵ割込みの待機状態を保持す
る。ＲＳＴＰ，ＮＭＩＰ，ＡＩＰ，ＭＳＧＩＰ及びＩＰ
４〜ＩＰ１５は、リセット，ＮＭＩ，ＡＩＮＴ，ＭＳＧ
ＩＮＴ及びＩＮＴ４〜ＩＮＴ１５にそれぞれ対応する。
ＩＰビットは、割込みを認識した際にセットされる。ユ
ーザに対して直接明らかでない、これらのビットは、メ
ガモジュール領域３３１に存在し、クロックごとに更新
される（すなわち、イナクティブＲＤＹによってストー
ルされない）。ユーザは、サイクルごとにＩＰの値を更
新するＩＦＲによって、ＩＰビットの状態を観察するこ
とが出来る。ユーザは、割込みセットレジスタ（ＩＳ
Ｒ）及び割込みクリアレジスタ（ＩＣＲ）の書込みによ
ってＩＰビットの状態に悪影響を及ぼすおそれがある。
これらの変化は、ＩＦＲに対するＩＰビットの次の更新
で生じる。ＩＰビットは、リセットで全てクリアされ
る。このセクションで説明したＣＰＵレジスタは全て、
ＣＰＵ領域に存在し、サイクルごとに更新される（すな
わち、イナクティブＲＤＹによってストールされな
い）。以下のビットは、ＣＰＵ１０の通常の動作中のソ
フトウェアプログラムによってユーザが、これらビット
を利用できないという意味で「保持される」が、これら
ビットは、エミュレーション及びテスト中に利用するこ
とが出来る。 ＩＲＦＲ：ＩＦＲのビット２及び３は、分析割込み（Ａ
ＩＮＴ）及びメッセージ割込み（ＭＳＧＩＮＴ）に対し
てそれぞれ保持される。 ＩＥＲ：ＩＥＲのビット２及び３は、分析割込みイネー
ブル（ＡＩＥ）及びメッセージ割込みイネーブル（ＭＳ
ＧＩＥ）に対してそれぞれ保持される。 ＩＳＲ：ＩＳＲのビット２及び３は、分析割り込みセッ
ト（ＡＩＳ）及びメッセージ割込みセット（ＭＳＧＩ
Ｓ）に対してそれぞれ保持される。これらビットは、Ｅ
ＭＵ ＭＶＣＥＮが走査によってセットされる場合、関
連のＩＰビットをセットするためにのみ用いることが出
来る。 ＩＣＲ：ＩＣＲのビット２及び３は、分析割込みクリア
（ＡＩＣ）及びメッセージ割込みクリア（ＭＳＧＩＣ）
に対してそれぞれ保持される。これらビットは、ＥＭＵ
ＭＶＣＥＮが走査によってセットされる場合、関連の
ＩＰビットをセットするためにのみ用いることが出来
る。

【００８１】分析割込みを、所定のタイプのイベントに
よってトリガすることが出来る。所定のイベントは停止
に対するトリガを行う。発生の停止に対して、ＣＰＵテ
ストポートをＣＮＴＬ状態にする必要がある。例外は、
ＣＰＵテストポートからの外部停止要求が実行状態に関
係なく生じることである。以下のような所定のイベント
は、停止又は分析割込みに対するトリガを行うことが出
来る。 １）アクティブ状態の特殊エミュレーションイベント
（ＳＥＥ）入力。 ２）オンチップアドレスブレークポイント（ＰＡＢ
Ｐ）。 ３）イナクティブ状態からアクティブ状態に遷移するＥ
ＭＵ０ＩＮ及びＥＭＵ１ＩＮ入力。 ４）浮動小数点リソース衝突（ＦＰＸイベント）。 以下のような他の所定のイベントは、分析割込みのみに
対するトリガを行うことが出来る。 ５）ソフトウェア割込みＳＷＩ命令。 ６）次のサイクル境界（ＣＹＣイベント）。 ７）ＭＴＡＰからのＸＡＩＮＴ信号。 以下のような他の所定のイベントは、停止のみに対する
トリガを行うことが出来る。 ８）ＳＷＢＰデコード。これは、実行パケットの第１命
令のクレッグフィールドがＳＷＢＰコード（０００１）
を含むことを表す。 ９）ＣＰＵテストポートからの外部停止要求。 イベントは、イネーブルされた場合に、プロセッサの停
止された状態に関係なく認識されるだけ十分長くアクテ
ィブである必要がある。しかしながら、これらイベント
は、複数のイベントを発生させるだけ十分長くアクティ
ブになることが出来ない。エッジ検知回路を、イベント
長の時間制限をエミュレートするために用いる。

【００８２】既に説明したイベントの多数は、分析イベ
ントとして分類され、ＣＰＵ内のＳＵＳＰＥＮＤ信号
（表２９）がアクティブである場合には無視される。し
かしながら、以下のイベントは、分析イベントとして分
類されず、ＳＵＳＰＥＮＤ：ＳＷＢＰ，ＳＷＩ及びテス
トポートから要求された外部停止によって悪影響を及ぼ
されない。ＳＵＳＰＥＮＤ信号は、４タームのＯＲによ
って駆動される。 １．ＣＰＵ ＤＯＮＥアクティブ ２．ＥＣＴＬビットアクティブ（表２８） ３．ＰＡＵＳ，ＳＤＡＴ又はＳＣＴＬ状態であるＣＰＵ
テストポート（表３３）。 ４．分析制御レジスタのＡＩＮＴＳＵＳＰ信号（表３
４）。 図１８を参照する。これは分析割込みの検出を表すタイ
ミング図を示している。分析割込み（ＡＩＮＴ）を７ソ
ース中の一つによって発生させることが出来る。 １．ＣＰＵ信号に対するＥＭＵ０ＩＮ ＭＴＡＰ。 ２．ＣＰＵ信号に対するＥＭＵ１ＩＮ ＭＴＡＰ。 ３．ＭＴＡＰからのＸＡＩＮＴ信号。割込みを、ＣＰＵ
テストポートがＣＴＲＬにあるときのみ発生させる。 ４．特殊エミュレーションイベント（ＳＥＥ）メガモジ
ュール入力。 ５．オンメガモジュールプログラムアドレスブレークポ
イント（ＰＡＢＰ）。 ６．ソフトウェア割込み命令（ＳＷＩ）。ＳＷＢＰ，Ｓ
ＷＩと異なり、ＣＮＴＬ状態であるべきＣＰＵテストポ
ートを要求しない。ＳＴＰ命令は、ＳＷＩをセットする
ためのプログラムメモリへの書込みに利用できる。 ７．実行中の次のサイクル境界への交差（ＣＹＣ）。Ｂ
ＡＲＰのターゲット実行パケットの後のイネーブルで
の第１サイクル境界が終了すると、Ｅ１は、ＣＹＣイベ
ントをトリガし、ＡＩＰをセットする。これは、モニタ
による割込みに基づく単一ステッピングに対して用いら
れる。

【００８３】これらイベント中の一つ以上は、分析制御
レジスタ（図３１Ａ）によるイネーブルを要求する。Ａ
ＩＰ（したがって、ＩＦＲ（図１７Ａ）のＩＦＲのＡＩ
Ｆビット）は、割込み処理によって、すなわち、ＩＣＲ
（図１７Ｄ）のビット２への１の書込みによってのみク
リアされる。これら割込みは、他の全ての割込みと同様
に、分岐の遅延スロットにある間に発生することが出来
ない。認識は、分岐処理が終了するまで延期され、図１
８は、これらイベントの検出を示す。ＡＩＰは、表示さ
れた割込みがＡＩＥ及びＰＲＩ（及びＧＩＥ，ＩＥ，Ｎ
ＭＩＥ）によって必要に応じてイネーブルされる場合の
みセットされる。分析制御レジスタ（図３１Ａ）のビッ
トは、割込みのマスク可能性及びプライオリティを変化
させることが出来る。ＰＲＩ，ＡＩＮＴをセットするこ
とによって、最高プライオリティの第２のマスク不可能
割込み（ＰＲＩ＝１）又は２番目に低いプライオリティ
のマスク可能な割込み（ＰＲＩ＝０）を処理することが
出来る。あるシステムにおいて、分析は出来るだけ迅速
にイベントに応答する必要がある。これらにおいて、マ
スク不可能モードを用いる必要がある。他のシステムに
おいて、プログラムフローが出来るだけ混乱しないよう
にする。この場合、マスク可能な、ロープライオリティ
モードを用いる必要がある。ＰＲＩ＝１の場合、ＡＩＥ
は全ての非リセット割込みをディスエーブルにする。ま
た、ＡＩＮＴは、ＧＩＥ又はＮＭＩＥによって影響を及
ぼされない。ＮＭＩＥは、全ての非リセット／非ＡＩＮ
Ｔ割込みをディスエーブルして、リセット又はＡＩＮＴ
による場合を除くＮＭＩの割込みを中止する。ＨＰＩＥ
ＮＴで反映すべき割込みに対して、（それがＡＩＮＴで
ない場合）ＰＲＩ＝１のときにＡＩＥによってイネーブ
ルにする必要がない。ＰＲＩ＝１のときに、処理を必要
とする割込みの検出の際の以下の相違する制限が課され
る。 １．ＧＩＥ及びＮＭＩＥを、行うべきＡＩＮＴに対して
セットする必要がない。 ２．リセットを除く全ての割込みに対して、ＡＩＥをセ
ットする必要がある（ＡＩＥ＝１）。 ＰＲＩ＝１の場合に、以下の相違する動作が割込み処理
中に発生する。 １．ＡＩＮＴ中、ＰＧＩＥはＧＩＥにセットされず、Ｇ
ＩＥはクリアされない。 ２．ＡＩＥはクリアされる。

【００８４】ＰＲＩの値に関係なく、ＡＩＮＴに対する
リターンアドレスは、常に、図３２Ａに示すように、分
析割込みリターンポインタレジスタ（ＡＲＰ）にセーブ
される。ＮＲＰ及びＩＲＰ（表２０参照）からの個別の
ＡＲＰは、ＡＣＲでＰＲＩ＝１のように、その必要性が
ある。ＡＩＮＴは、ＮＭＩを割り込み又は他の割込みを
行い、ＩＲＰの値を上書きすることが出来る。図１９Ａ
及び１９Ｂは、割込みＳＷＩ及びＢＡＲＰにそれぞれ関
連する二つの分析割込みを示す。表２３及び２４は、こ
れら二つの命令を示す。表２５は、ＡＩＮＴコードシー
ケンスからのリターンを示す。 ２．リセットを除く全ての割込みに対して、ＡＩＥをセ
ットする必要がある（ＡＩＥ＝１）。 ＰＲＩ＝１の場合に、以下の相違する動作が割込み処理
中に発生する。 １．ＡＩＮＴ中、ＰＧＩＥはＧＩＥにセットされず、Ｇ
ＩＥはクリアされない。 ２．ＡＩＥはクリアされる。 ＰＲＩの値に関係なく、ＡＩＮＴに対するリターンアド
レスは、常に、図３２Ａに示すように、分析割込みリタ
ーンポインタレジスタ（ＡＲＰ）にセーブされる。ＮＲ
Ｐ及びＩＲＰ（表２０参照）からの個別のＡＲＰは、Ａ
ＣＲでＰＲＩ＝１のように、その必要性がある。ＡＩＮ
Ｔは、ＮＭＩを割り込み又は他の割込みを行い、ＩＲＰ
の値を上書きすることが出来る。図１９Ａ及び１９Ｂ
は、割込みＳＷＩ及びＢＡＲＰにそれぞれ関連する二つ
の分析割込みを示す。表２３及び２４は、これら二つの
命令を示す。表２５は、ＡＩＮＴコードシーケンスから
のリターンを示す。

【００８５】 表２３．ソフトウェア割込み命令 表記 ＳＷＩ オペランド 演算コードマップ領域 なし ユニット なし オペランド なし 説明 この命令は、分析割込み（ＡＩＮＴ）に対する割込み待機ビット （ＡＩＰ）をセットする。クレッグ及びｚフィールドによって、 ソウトウェアブレークポイントをセットするだけであり、状態動 作を行うことが出来ない。 表２４．分析リターンポインタに対する分岐 表記 Ｂ ＡＲＰ オペランド 演算コードマップフィールド なし ユニット なし オペランド なし 説明 この命令は、分析割込みリターンポインタ（ＡＲＰ）の値に対し て分岐する。 実行 ｉｆ（ｃｏｎｄ） ＡＲＰ＞ＰＦＣ ｅｌｓｅ ＮＯＰ 表２５．ＡＩＮＴからのリターンに対するコードシーケンス Ｂ ．Ｓ２ ＡＲＰ ；ｒｅｔｕｒｎ，ｓｅｔ ＡＩＥ ＮＯＰ ５ ；ｄｅｌａｙ ｓｌｏｔｓ 分析割込みが処理を開始すると、ＡＣＲ信号のＡＩＮＴ
ＳＵＳＰビットをセットして、任意の将来の分析事象割
込み又は停止の認識をディスエーブルする（すなわち、
ＡＩＰはセットされない）。ＡＩＮＴＳＵＳＰは、ユー
ザ書込みによってのみクリアされる。再び図１８を参照
して、他の割込みが存在する際の分析割込みの動作を説
明する。以前の実行パケットが、そのＤＰフェーズで発
生する（全ての必要な方法でイネーブルされた）割込み
を有する場合、この割込みは延期され、ＡＩＮＴが行わ
れる。したがって、ｎ＋４及びｎ＋５が取り消される。
ｎ＋５へのリターンに応じて、ＡＩＰに基づくプログラ
ムアドレスを発生させた任意の状態が再度発生する。

【００８６】次の実行パケットｎ＋６が、そのＤＰフェ
ーズで発生する（全ての必要な方法でイネーブルされ
た）割込みを有する場合、ＡＩＮＴが優先して行われ
る。その理由は、それが次の割込みの前に発生するから
である。したがって、分析割込みＳＷＩ，ＰＡＢＰ，Ｓ
ＥＥ及びＡＩＮＴに基づくＣＹＣに基づいたプログラム
アドレスに対して何ら特別の処理を必要としない。テストポート 再び図１５を参照すると、各領域１０，３２１及び３３
１はそれぞれ、ポート３１０，３２０及び３３０を通じ
てＭＴＡＰ３０５にインタフェースする。ＭＴＡＰは、
各領域に対して一つずつ四つのテストポートをサポート
アップする。しかしながら、ＳＥＡ領域に対するテスト
ポートは、メガモジュールに含まれない。テストポート
を、領域クロック発生及び実行並びに走査制御を行う一
般的なテスト／エミュレーションインタフェースとす
る。実行制御によって、領域のエミュレーション又はテ
ストソフトウェア直接クロック間制御を行うことが出来
る。テストポートインタフェースに対するＭＴＡＰを、
表２６及び表２７に更に詳細に示す。ＳＥＡ領域とＭＴ
ＡＰとの間のインタフェースは、同様であり、これを、
図３４及び図４３を参照して詳細に説明する。

【００８７】 表２６．テストポート信号の説明^４ 信号 説明 ＳＩＮ テストポート走査データ入力 ＳＯＵＴ テストポート走査データ出力 ＣＰＵＬＯＣＫ テストポート同期制御信号 ＡＮＡＬＯＣＫ ＭＭＬＯＣＫ ＬＭ 機能マスタクロック ＬＳ スレーブクロック ＳＣＬＫ 走査クロック ＤＢＥＮＢ 領域バスイネーブル テストポートバス 図９〜１４参照^４ この場合、信号に幾分冗長がある。例えば、ＳＣＴＬ（又はＳＤＡＴ）経路 のＳＨＩＦＴ ＤＲを、主張した（又は主張しない）Ｃ０ビットによって又はＳ ＣＴＬ ＳＥＬ（若しくはＳＤＡＴ ＳＥＬ）信号によって決定することが出来 る。しかしながら、ＰＡＵＳで生じるＳＣＴＬＵＰＤＡＴＥ ＤＲ又はＣＡＰＴ ＵＲＥ ＤＲに対して、ＳＣＴＬ ＳＥＬを、制限するものとして用いる必要が ある。この理由は、ＵＰＤＡＴＥ ＤＲ信号及びＣＡＰＴＵＲＥ ＤＲ信号は、 関連の動作がない場合でもテストポートがＰＡＵＳにある間ＳＤＡＴから主張さ れているからである。また、Ｃ０は、ＳＤＡＴ ＳＨＩＦＴ ＤＲ動作のＳＤＡ Ｔ ＳＥＬに比べて制限するものとして実行することが出来る。したがって、Ｓ ＤＡＴ ＳＥＬは、これらの信号を主張する際の制限のためには必要とされない 。

【００８８】 表２７．テストポートバス信号の説明 信号 説明 ＡＴＰＧ ＤＥＶＭ 表示ＭＴＡＰはＡＴＰＧモードにある。 Ｃ０／Ｃ１ テストポート制御入力０及び１ Ｃｅ テストポート拡張制御入力 ＳＨＩＦＴ ＤＲ ＭＴＡＰ ＳＨＩＦＴ ＤＲ状態。走査チェーンのビッ トのシフトのイネーブル ＵＰＤＡＴＥ ＤＲ ＭＴＡＰ ＵＰＤＡＴＥ ＤＲ状態。実際に制御信号を 駆動する任意のシャドーレジスタに対する走査ビットの 書込みのイネーブル。ＳＣＴＬ走査に対するＰＡＵＳ状 態で用いられるときにテストポートによって使用される 。ＳＤＡＴ走査に対して使用されない。 ＣＡＰＴＵＲＥ ＤＲ ＭＴＡＰ ＣＡＰＴＵＲＥ ＤＲ状態。走査ビットに対 する任意のシャドーレジスタからの走査ビットの読取り をイネーブルする。この信号は、機能動作に対するテス トポートに対して必要でない。しかしながら、これは、 ＵＰＤＡＴＥ ＤＲ機能の動作（の結果を読返し）をテ ストする必要がない。ＳＣＴＬ走査に対するＰＡＵＳ状 態で用いられるときにテストポートによって使用される 。ＳＤＡＴ走査に対して使用されない。 ＳＣＴＬ ＳＥＬ 制御走査の選択表示 ＳＤＡＴ ＳＥＬ データ走査の選択表示。任意のテストポート論理では最 も用いられない。 ＦＣＬＫ ＲＥＱ 機能クロック要求。領域に対する任意のＯＦＦＲＥＱパ ワーダウン信号を中止し、かつ、無効にする。 ＴＣＬＫ ＳＥＬ ＴＣＬＫがテストポートの非重畳クロック発生器を駆動 すべきであることの表示。ＴＣＬＫは、テストポート状 態及びＳＨＩＦＴ ＤＲに依存してＬＭ又はＳＣＬＫを 駆動する。 ＵＣＬＫ ＳＥＬ ＵＣＬＫがテストポートの非重畳クロック発生器を駆動 すべきであることの表示。ＵＣＬＫは、ＬＭのみを駆動 する。

【００８９】表２８，２９，３０，３１及び３２並びに
図２０及び２１は、後に詳細に説明するメガモジュール
３００のエミュレーション及びテストに関連する種々の
信号及び制御ビットを説明し、かつ、規定する。表２８
は、エミュレーション制御に対して用いられると共に走
査チェーン３０１ａ〜ｄを用いて転送される状態情報を
提供するために用いられるＣＰＵ領域ビットを規定す
る。表２９は、メガモジュール境界３０１の両端間で送
信される信号を規定する。図２０は、ＭＴＡＰ３０５と
ＣＰＵ領域１０との間の相互接続を説明する。表３０
は、メガモジュール境界３０１も駆動する図２０に図示
した信号を規定する。表３１は、図２０に示した残りの
信号を規定する。図２１は、ＭＴＡＰ３０５とメガモジ
ュール領域３３１との間の相互接続を示す。表３２は、
図２１に図示した信号を規定する。表２８〜３２で用い
られる種々の用語を以下のように規定する。 ＡＮＮＵＬ：実行パケットが特定の経路（パイプライ
ン）段中に取り消される場合、それは、任意のメガモジ
ュール境界ストローブ又は状態をアクティブにセットせ
ずに、ユーザビジブル又はエミュレーションビジブル状
態に対して任意の値を書き込む。アドレス及びデータ
は、ストローブによって制限される必要がある状態信号
のようにストローブによって制限されると、状態を変化
させることが出来る。非制限状態をイナクティブにセッ
トする必要がある。取消によって、命令が将来の経路段
で取り消される。 分析制御レジスタ（ＡＣＲ）：図３１Ａに示す。 分析データレジスタ（ＡＤＲ）：図３１Ｂに示す。 ＡＣＲのＰＲＩ割込みプライオリティ制御ビット：表３
４をもって説明する。

【００９０】 表２８．エミュレーション制御に対するＣＰＵ領域ビット及び走査による状態ビ ット 名称 ビット 説明 ＥＰＤＮ １ ＸＤＳによって行われたエミュレー ション経路停止の取消の実行。ＣＰ ＵテストポートがＦＵＮＣにあると きにクリアされる。ＦＵＮＣの外へ の遷移後、走査によるセットまでク リアのままにする。 ＥＰＵＰ １ ＸＤＳによって行われたエミュレー ション経路再開の取消の実行。リセ ットを含む全ての割込みの実行のデ ィスエーブル。ＣＰＵテストポート がＦＵＮＣにあるときクリアされる 。ＦＵＮＣの外への遷移後、走査に よるセットまでクリアのままにする 。 ＥＣＴＬ １ プログラムフェッチのディスエーブ ル。ＲＥＳＥＴを含む割込みの実行 のディスエーブル。信号をディスエ ーブルするＳＵＳＰＥＮＤ分析イベ ントの駆動。ＣＰＵのＸＤＳ制御に 使用される。ＣＰＵテストポートが ＦＵＮＣにある際にクリアされる。 ＦＵＮＣの外への遷移後、走査によ るセットまでクリアのままにする。 ＥＵＰＬ サイクルごとの次のフェッチパケッ トへのフェッチのみに対するフェッ チ機構の同期。ＲＥＳＥＴを含む全 ての割込みの実行のディスエーブル 。走査によってアップロードされた プログラムに対して使用される。Ｃ ＰＵテストポートがＦＵＮＣにある ときクリアされる。ＦＵＮＣの外へ の遷移後、走査によるセットまでク リアのままにする。 ＥＭＵ ＭＶＣＥＮ １ セットの場合、ＩＳＲ及びＩＣＲに 対するＭＶＣ命令がＡＩＰ及びＭＳ ＧＩＰビットに影響を及ぼす。ＣＰ ＵテストポートがＦＵＮＣにあると きクリアされる。 ＡＮＮＵＬ １ ＥＰＤＮ及びＥＰＵＬを取消Ｅ１に セットするとき零を走査する必要が ある。ＥＰＤＮ及びＥＰＵＬをクリ アするときに１を走査する必要があ る。 ＡＮＮＵＬ ＡＳＵ １ ＥＰＤＮ及びＥＰＵＬを取消Ｅ１に セットするときに零を走査する必要 がある。ＥＰＤＮ及びＥＰＵＬをク リアするときに１を走査する必要が ある。 ＰＤＡＴＡ Ｉ ２５６ フェッチパケットを保持するＣＰＵ 境界の命令レジスタ。 ＤＡＴＡ Ｉ１ ２ｘ３ データ入力ポートセーブされたデー タを、エミュレーション経路再開に ＤＡＴＡ Ｉ２ ２ 対して走査して、フェッチのセーブ された実行をデュープリケトする。 ＣＲＥＧ Ｅ１ Ｌ１ ８ｘ４ （ＤＣの終了の際の）Ｅ１経路段中 ＣＲＥＧ Ｅ１ Ｍ１ で保持さＣれるようなクレッグ領域 ＣＲＥＧ Ｅ１ Ｓ１ 。ＳＷＢＰ置換に対Ｃして用いられ ＣＲＥＧ Ｅ１ Ｄ１ る。 ＣＲＥＧ Ｅ１ Ｌ２ ＣＲＥＧ Ｅ１ Ｍ２ ＣＲＥＧ Ｅ１ Ｓ２ ＣＲＥＧ Ｅ１ Ｄ２ ＣＲＥＧ Ｅ１ ＬＤＳＴ１ ＣＲＥＧ Ｅ１ ＬＤＳＴ２ ＰＣＥ１ ３０ これは、Ｅ１の現在の実行パケット のＰＣである。ＰＣＥ１ ＣＰＵ制 御レジスタと異なる。これは実行パ ケットである（フェッチパケットア ドレスでない） ＡＢＰ ＤＥＴ １ 取消が発生する分析イベントが生じ たことを表す。他のビットと異なり 、このビットは、制御用ではなく、 エミュレータに対する状態用である 。ＣＰＵテストポートがＦＵＮＣで あるときクリアされる。これは、Ｍ ＴＡＰ信号に対するＣＰＵ領域でも ある。 ＳＷＢＰ ＤＥＣ １ ＳＷＢＰのデコードを表す。他のビ ットと異なり、このビットは制御用 ではなくエミュレータに対する状態 用である。ＣＰＵテストポートがＦ ＵＮＣであるときクリアされる。こ れも、ＭＴＡＰ信号に対するＣＰＵ 領域である。

【００９１】 表２９．メガモジュール境界信号 名称 Ｉ／Ｏ ビット 説明 ＵＣＬＫ Ｉ １ クロックを設けたｃＤＳＰデザイン。ピ ン、オンチップ（オフメガモジュール） ＰＬＬ、クロック分割論理又はパワーダ ウン論理から供給することが出来る。 ＴＣＬＫ Ｉ １ クロックを設けたテスト／エミュレーシ ョン。チップ境界に出力される。 ＳＥＥ Ｉ １ 特殊エミュレーションイベント。ラッチ されない。テストに対して境界ＳＲＬを 必要とする。 ＥＰＳＩＺＥ ０ ３ パケットサイズの実行。ＤＣの実行パケ ットのサイズ。 ＦＵ Ｌ１ ０ ８ｘ１ 機能ユニット使用信号。機能ユニット使 ＦＵ Ｍ１ 用を表す。 ＦＵ Ｓ１ ＦＵ Ｄ１ ＦＵ Ｌ２ ＦＵ Ｍ２ ＦＵ Ｓ２ ＦＵ Ｄ２ ＰＣＤＰ ０ ３０ プログラムカウンタディパッチフェーズ 。ＤＰの実行パケットの第１命令のアド レス。 ＬＯＧＸＯＦＦＤ ０ １ チップがＤＢＳ，ＰＷＲＤＮ及びＩＡＣ Ｋのようなストローブに関連する全ての 非プログラムメモリを無視する必要があ ることを表す。この信号は、ＣＰＵテス トポートがＨＡＬＴ，ＰＡＵＳ，ＳＣＴ Ｌ，ＳＤＡＴにあり、機能的、すなわち 、ＡＴＰＧテスト中及びリセット中にア クティブとなる。 ＬＯＧＣＯＯＦＰ ０ １ チップがＰＡＳ，ＰＤＳ及びＰＷＳのよ うなストローブに関連する全てのプログ ラムメモリを無視する必要があることを 表す。この信号は、ＣＰＵテストポート がＨＡＬＴ，ＰＡＵＳ，ＳＣＴＬ，ＳＤ ＡＴにあり、ＡＴＰＧテスト中及びリセ ット中である際にアクティブとなる。 ＥＲＤＹ ＤＣ ０ ２ｘ１ 取消に対する内部ＲＤＹの追跡と共に用 いられる。 ＳＵＳＰＥＮＤ ０ １ 出力ＳＵＳＰＥＮＤ信号

【００９２】 表３０ＣＰＵ及びメガモジュール境界信号に対するＭＴＡＰの説明 信号 メガモジュール ＭＴＡＰパルス幅 説明 境界パルス幅 ＳＴＡＬＬ １クロック 取り消されたＣＰＵ。 イナクティブ／ ＳＴＡＬＬ信号によっ アクティブ て供給される。 ＩＡＣＫ １サイクル １クロック 割込み肯定。 ＩＣＮＴＸ 複数サイクル 割込み処理が原因で割 込みがＥ１にないこと を表す。 ＮＯＰ １クロック 命令が現在実行されて アクティブ／ いないことを表す（Ｅ サイクル １にはＮＯＰが充てん されている）。これは 、基本的には、１クロ ック／サイクルのみに 対してアクティブとな る表２９で説明したＦ Ｕ ＊＊のＮＯＲであ る。 ＢＲＴＫ １クロック 取り出された分岐。Ｅ アクティブ／ １のパケットは、取り サイクル 出された分岐の結果で ある。

【００９３】 表３１．ＣＰＵインタフェース信号に対するＭＴＡＰの説明 信号 ビット 説明 ＳＴＲＰ ＤＥＶＭ １ ＭＴＡＰがＳＴＲＡＰモード（エミュレーション 又はＡＴＰＧでない）にあることを表す。 ＳＴＲＭ ＬＤ ３２ データストリームロードの日付（アップロード機 能）。 ＳＴＲＭ ＳＴ ３２ データストリーム記憶の日付（ダウンロード機能 ）。データストリームモードにない際に、１６Ｍ ＳＢは、制御状態レジスタ（ＣＳＲ）のＣＰＵＩ Ｄ／修正ＩＤ領域を決定する。ＭＴＡＰは、これ ら領域の値を決定する個別の１６ビット入力を有 する。 ＳＴＲＭ ＳＥＬ １ ロード及び記憶経路をデータストリームの必要に 応じて調整する必要があることを表す。 ＡＢＰ ＤＥＴ １ 取消を発生させる分析イベントが生じたことを表 す。 ＳＷＢＰ ＤＥＣ １ ＳＷＢＰのデコードを表す。ＣＰＵテストポート がＦＵＮＣにあるときにクリアされる。これも、 ＭＴＡＰ信号に対するＣＰＵ領域である。 ＭＳＧＦＬＧ １ ＡＣＲのＭＳＧＦＬＧの状態。 ＡＩＮＴ ＴＫＮ １ ＡＩＮＴが行われたことを表す。ＩＡＣＫと同時 に発生する。 ＭＩＮＴ ＴＫＮ １ ＭＳＧＩＮＴが行われたことを表す。ＩＡＣＫと 同時に発生する。 ＲＳＴ ＴＫＮ １ リセットが行われたことを表す。ＩＡＣＫと同時 に発生する。 ＡＩＮＴ ＥＮ １ 受信の際にＡＩＮＴを行うことが出来ることを表 す。ＰＲＩ＝０のとき、ＮＭＩＥ，ＧＩＥ及びＡ ＩＥを全て１にする必要がある。ＰＲＩ＝１のと きにＡＩＥを１にする必要がある。 ＭＩＮＴ ＥＮ １ 受信の際にＭＳＧＩＮＴを行うことが出来ること を表す。ＧＩＥ及びＭＳＧＩＥを１にする必要が ある。 ＣＰＵ ＥＭＵＣ １ ＥＭＵ（Ｏ／Ｉ）境界ピンのユーザ形態に対する ＡＣＲからの４ビット信号

【００９４】 表３２．メガモジュール領域インタフェース信号に対するＭＴＡＰの説明 信号 説明 ＥＭＵ ＤＥＶＭ ＭＴＡＰがエミュレーションモードであることを表す 。ＣＰＵ ＤＯＮＥの発生時に用いられる。 ＣＰＵ ＤＯＮＥ ＣＰＵが取り消されることを表す。この信号は、テス トポートがＦＵＮＣ状態であるときにイナクティブと なる。取消の後のみアクティブとなる。この信号を、 メガモジュール領域で発生させる。その理由は、それ がＲＤＹで変化するように応答する必要があるからで ある。 ＥＭＵ（０／１）ＩＮ 取消又は分析割込みをトリガする１クロックパルスを 発生させることが出来る。ＭＴＡＰは、ＥＭＵ（０／ １）メガモジュール入力に基づいてこの信号を発生さ せることが出来る。 ＭＳＧＳＷ ＡＣＲのＭＳＧＳＷビットによって指導される際に１ クロックパルスを搬送することが出来る。これは１ク ロックである（１サイクルでない）ため、この信号を メガモジュール領域で発生させる。 ＸＡＩＮＴ 分析割込み（ＡＩＮＴ）のトリガを行う。 ＭＳＧＩＮＴ メッセージ割込み（ＭＳＧＩＮＴ）のトリガを行う。 図２２は、テストポートが存在することが出来る種々の
状態の状態図である。ＭＴＡＰ信号Ｃ０，Ｃ１，及びＣ
ｅ並びにＬＯＣＫ信号（表２６）のセットは、表３３で
説明すると共に図２２に図示したようにテストポートの
状態を決定する。各テストポート３１０，３２０及び３
３０は、ＭＴＡＰ（図１５）からの互いに依存しないロ
ック信号を有する。アクティブロック信号によって、現
在の状態を、ロック信号がイナクティブになるまでテス
トポート内にラッチする。テストポートがロックされな
い場合に、テストポートバスがテストポートの状態を決
定する。テストポートがロックされた際に、信号がテス
トポートバス上で変化し、クロック切換えが無視され
る。領域がロックされる場合、その走査モジュールは、
チェーンに加えられれず、テストポートの共有シフトレ
ジスタ（ＳＳＲ）ビットを通じてバイパスされる。ＬＯ
ＣＫ信号は、装置の現在のクロック発生モードをロック
する。

【００９５】ＸＤＳ５１上のソウトウェア動作は、ロッ
クインさせるコードとは相違するテストポートに供給さ
れるＭＴＡＰコードにテストポートがロックされない場
合にテストポートが適切に遷移することを保証する。Ｆ
ＵＮＣ，ＣＮＴＬ又はＨＡＬＴから走査状態（ＳＣＬＴ
又はＳＤＡＴ）に切り換えられると、ＰＡＵＳは、図２
２にに示すように遷移される。ＭＴＡＰによって、ＰＡ
ＵＳ状態を、以降で説明するようにクロック切換えが終
了するまで喚起させることが出来ないようにする。テス
トポートがＰＡＵＳでロックされない場合、エミュレー
ションソフトウェアは、ＰＡＵＳでテストポートをロッ
クしないようにする必要がある。それが他の任意の状態
でロックされていない場合、結果的に得られるクロック
切換えに対して突然の障害を生じる。再び図１５を参照
すると、各テストポートは、領域バスイネーブル（ＤＢ
ＥＮＢ）信号を、その領域走査経路に供給する。イナク
ティブの場合、ＤＢＥＮＢは、全ての領域境界信号がイ
ナクティブになるようにし、全ての領域３状態をＨＩ−
Ｚ状態にする。エミュレーションモードにおいて、テス
トポートがＦＵＮＣ，ＣＮＴＬ又はＨＡＬＴにある場
合、ＤＢＥＮＢをアクティブにする。テストモード（Ａ
ＴＰＧ ＤＥＢＭ＝１）において、テストポートの最初
のＳＳＲビットは、ＤＢＥＮＢとして作用する。このビ
ットは、データ走査（ＳＤＡＴ）動作の一部として走査
される。全てのモードにおいて、ＤＢＥＮＢ信号は、テ
ストポートがＳＣＴＬ，ＳＤＡＴ又はＰＡＵＳの際にイ
ナクティブとなる。ＰＡＵＳからＦＵＮＣ又はＣＮＴＬ
に切り換わる場合に、ＭＴＡＰは、ＤＢＥＮＢが実行を
再開する前にアクティブになると仮定するために、テス
トポートが少なくとも１クロックに対してＨＡＬＴに入
るようにする。

【００９６】

【表１】 ここで、クロック切換えの動作を説明するタイミング図
である図２３Ａ，２３Ｂ及び２３Ｃを参照する。ＰＡＵ
Ｓ状態を、ＵＣＬＫ ＳＥＬ，ＴＣＬＫ ＳＥＬ，ＭＴ
ＡＰコード，ＬＯＣＫ及びＳＨＩＦＴ ＤＲによって制
御されるようなクロック切換えに対して用いられる。Ｌ
Ｍは、テストポートがＰＡＵＳ，ＳＤＡＴ又はＳＣＴＬ
にあるときにターンオフされる。ＡＴＰＧ ＤＥＶＭ＝
１の場合、ＬＭも、ＨＡＬＴにあるときにシャットオフ
される。３タイプのクロック切換えが可能である。 １．装置のエミュレーション制御に対する（ＴＣＬＫ
の）走査（図２３Ａ）のためのＵＣＬＫ上での機能実行
からの切換え。 ２．テストに対する（ＴＣＬＫの）走査（図２３Ｂ）の
ためのＴＣＬＫ上での機能実行からの切換え。ＴＣＬＫ
上での実行はテスト中に用いられる。その理由は、ＴＣ
ＬＫを、装置ピンから直接来るように保証することがで
き、それに対して、ＵＣＬＫをｃＤＳＰ設計論理によっ
て制御することが出来るためである。 ３．ＵＣＬＫ上の機能実行から既に説明した場合と同一
の理由のテストに対するＴＣＬＫ（図２３Ｃ）上の機能
実行への切換え。 テストポートへの入力に示した変化のシーケンスは、Ｍ
ＴＡＰ出力の遷移に一致する。一つの例外は、ＳＨＩＦ
Ｔ ＤＲが ＳＤＡＴ状態又はＳＣＴＬ状態の中及びＳ
ＤＡＴ状態又はＳＣＴＬ状態からの遷移を同時に行うこ
とが出来ることである。

【００９７】以下のルールに従う。 １．クロック変化は、テストポート内のラッチされたコ
ードに基づく。 ２．クロック及びテストポート状態は、ＬＯＣＫビット
がアクティブである場合には変化しない。 ３．ＬＳは、常にフェーズが１８０゜であり、これまで
駆動されたクロック（ＳＣＬＫ又はＬＭ）にオーバラッ
プしない。 ４．（Ｔ／Ｕ）ＣＬＫは、（Ｔ／Ｕ）ＣＬＫ ＳＥＬが
イネーブルされると共にテストポートがＡＴＰＧ ＤＥ
ＶＭ＝０である場合のＨＡＬＴ、ＦＵＮＣ又はＣＮＴＬ
である場合にのみＬＭ／ＬＳを駆動する。 ５．ＴＣＫＬは、ＴＣＬＫ ＳＥＬ，ＳＨＩＦＴ ＤＲ
及びＳＤＡＴ ＳＥＬがイネーブルされると共に、ＬＯ
ＣＫがディスエーブルされる場合のみＳＣＬＫ／ＬＳを
駆動する。ＳＣＴＬ ＳＥＬはＳＣＬＫをイネーブルし
ない。その理由は、ＳＳＲ ＳＲＬ（すなわち非領域Ｓ
ＲＬ）のみが走査されるからである。 ６．最後に、装置がＡＴＰＧモード（ＡＴＰＧ ＤＥＶ
Ｍ＝１）にある場合、ＴＣＬＫは、テストポートがＦＵ
ＮＣ又はＣＮＴＬにある際に、常時ＬＭ／ＬＳを駆動す
る。これは、ＵＣＬＫがローに駆動されると仮定する。
走査動作を、テストポートの内部共有シフトレジスタ
（ＳＳＲ）経路によって行う。この経路は、この領域内
の個別の走査チェーンに対して一つのＳＲＬから成る。
ＳＳＲビットは、走査制御（ＳＣＴＬ）経路を更新する
ために、又は、領域データ（ＳＤＡＴ）走査経路に対す
るバイパスビットとして用いられる。ＳＳＲ経路は、走
査クロックを用いてクロックされる。その理由は、領域
が機能クロックで走査する間でさえもテストポートは走
査可能のままのためである。領域内のクロックは、機能
クロックからＳＤＡＴ及びＳＣＴＬ用の走査クロック
（図２２）に切り換える必要がある。走査経路の詳細
を、図３５に対して詳細に説明する。

【００９８】制御走査動作（ＳＣＴＬ）は、ＳＳＲ走査
経路を経てモジュール走査イネーブル（ＭＳＥＮＢ）を
アクセスする。ＭＳＥＮＢは、図２４に図示したよう
に、データ走査（ＳＤＡＴ）経路を形成するようにイネ
ーブルされる領域走査経路を選択する。各テストポート
は、少なくとも一つのＭＳＥＮＢビットを含む。ＭＳＥ
ＮＢビットは、領域内の各走査経路に対して必要とされ
る。メガモジュールを有する全てのテストポートは単一
スライスである。これらは、単一スライス経路及び単一
ＭＳＥＮＢビットを有する。他の単一スライスの例は、
簡単のために、ＳＣＴＬ走査及びＭＳＥＮＢビットを、
ＬＯＣＫ信号又はその等価物に置換することが出来る。
ＭＴＡＰがアクティブＳＣＴＬ ＳＥＬ信号によって制
限されたＳＨＩＦＴ ＤＲを主張する間に、ＭＳＥＮＢ
データをＳＳＲ経路で走査する。ＭＴＡＰが、アクティ
フＳＣＴＬ ＳＥＬ信号によって制限されたＵＰＤＡＴ
Ｅ ＤＲを主張する際に、ＳＳＲがＭＳＥＮＢにロードさ
れる。ＭＴＡＰが、アクティブＳＣＴＬ ＳＥＬ信号に
よって制限されたＣＡＰＴＵＲＥ ＤＲを主張する際
に、ＭＳＥＮＢはＳＳＲにロードされる。機能実行中の
バイパス制御走査を、テストポートをＦＵＮＣ又はＣＮ
ＴＬでロックした後に走査を実行することによって行う
ことが出来る。この場合、ＳＳＲビットは、走査チェー
ンに追加さる唯一のものである。また、テストポート
は、ＵＰＤＡＴＥ ＤＲ信号及びＣＡＰＴＵＲＥ ＤＲ
信号に応答しない。データ走査動作（ＳＤＡＴ）は、Ｓ
ＳＲ走査経路を通じた領域走査経路に対するアクセスを
提供する。データ走査中、領域データは、ＳＳＲ経路を
通じて走査される。ＳＳＲビットは、ＭＳＥＮＢビット
として制御されるようなバイパスである領域走査経路に
対するバイパスビットとして作用する。ＳＳＲ経路はＳ
ＤＡＴ状態によって選択される。データは、ＭＴＡＰが
ＳＨＩＦＴ ＤＲを主張すると共に、テストポートがＳ
ＤＡＴ状態にある間にＳＳＲ経路で走査される。ＳＳＲ
に関連するＭＳＥＮＢがイネーブルされると、データ
は、領域走査経路を通じてＳＳＲビットから走査され
る。ＭＳＥＮＢビットがディスエーブルされる場合、デ
ータは、次のＳＳＲビットに対して走査される。各領域
は少なくとも一つのＳＤＡＴ経路を有する。ＳＤＡＴ経
路は、テスト及びエミュレーションに対して要求される
ＳＲＬに対するアクセスを提供する。ＵＰＤＡＴＥ Ｄ
Ｒ信号及びＣＡＰＴＵＲＥ ＤＲ信号は、走査データ動
作には用いられない。

【００９９】パワーダウン パワーダウンの三つの方法は、以下のようにして集積回
路１で利用される。 １．ＩＤＬＥ命令。ＩＤＬＥは、割込みによって取り消
されるまで継続的にＮＯＰを経路に伝搬させる。クロッ
ク及びＲＤＹ動作は通常のように継続する。したがっ
て、ＣＰＵはテストポート停止に応答したままである。 ２．分析及びＣＰＵ領域のＬＭ／ＬＳをターンオフする
ＰＤＲＥＱ／ＰＤＡＣＫハンドシェークの終了。マイク
ロプロセッサ１の設計は、変化した割込み状態に基づく
メガモジュールから再度イネーブルクロックへのＥＩＰ
ＳＥＴ信号及びＩＰ ＳＥＴ信号を用いることが出来
る。 ３．ＣＰＵに対するＵＣＬＫの修正又は遮断。しかしな
がら、ＵＣＬＫを遮断した場合、ＸＤＳは、ＴＣＬＫ上
でメガモジュールを実行することによって制限される処
理を提供する。図１５及び表３４は、テストポート、パ
ワーダウン論理及びメガモジュール境界間のパワーダウ
ンインタフェースを詳細に示す。テストポートがイナク
ティブＦＣＬＫ ＲＥＱ及びアクティブクロックオフ要
求（ＯＦＦＲＥＱ）を受信する場合、テストポートは、
クロック（ＬＭロー及びＬＳハイ）を遮断すると共に、
ＯＦＦＡＣＫを主張することによって、その要求を行
う。ＯＦＦＲＥＱが不作動状態、又は、ＦＬＣＫ ＲＥ
Ｑが作動状態である場合、クロックが再度イネーブルさ
れ、ＯＦＦＡＣＫが主張されない。パワーダウン論理
は、マイクロプロセッサ１に、分析及びＣＰＵ領域を遮
断する機能を付与する。第２のケースでは、ＥｉＰ Ｓ
ＥＴ又はＩＰ ＳＥＴ入力を、マイクロプロセッサ１が
再主張クロックを使用したい信号割込み状態に対して用
いることが出来る。マイクロプロセッサ１の設計は、Ｃ
ＰＵがパワーダウンする間に必要に応じて他の全ての素
子を停止させるようにする。

【０１００】 表３４．パワーダウンに関連する信号 信号 Ｉ／Ｏ 説明 ＰＤＲＥＱ メガモジュール入力 ＣＰＵ及び分析テストポートに対 するＯＦＦＲＥＱの駆動 ＰＤＡＣＫ メガモジュール出力 ＣＰＵ及び分析テストポートに対 するＯＦＦＡＣＫのＡＮＤ ＯＦＦＲＥＱ テストポート入力 テストポートがイナクティブＦＣ ＬＫ ＲＥＱを受信すると、領域 に対する全てのクロックを遮断す ると共に、ＯＦＦＡＣＫがアクテ ィブであることを主張する。 ＯＦＦＡＣＫ テストポート出力 テストポートがＯＦＦＲＥＱに対 するＬＭ遮断キューを有すること を表す。 ＥＩＰ−ＳＥＴ メガモジュール出力 （全ての必要なＩＥ，ＧＩＥ，Ｎ ＭＩＥ，ＰＲＩ及びＡＩＥ状態に よって）イネーブルされた割込み を表す。 ＩＰ ＳＥＴ メガモジュール出力 ＩＰビットがセットされたことを 表す。

【０１０１】メガモジュールの全てのＳＲＬは、走査可
能であり、三つのテストポート領域中の一つ又はＭＴＡ
Ｐに属する。第４のオフメガモジュール領域、ＳＥ分析
領域は、ＭＴＡＰによってサポートされるが、メガモジ
ュールの一部として含まれない。各領域は、それに関連
するテストポートを有する。テストポートは、特定の領
域のクロックを切り換える必要がある状態で用いられ
る。第４領域は次の通りである。 分析領域：分析データレジスタ（ＡＤＲ） メガモジュール領域：この領域は、 １．ＩＦＲ及び関連の検出ラッチを供給するＩＰビット ２．境界でＲＤＹをラッチするとともに停止を制御する
ＳＲＬ ３．テスト用の並列シグネチャ解析（ＰＳＡ） ４．ＭＴＡＰからのＥＭＵ（０／１）ＩＮ信号を検出す
る回路 ５．パワーダウン制御ビットに対するラッチ ６．消耗したＣＰＵを発生させる回路 ７．１クロックＭＳＧＳＷパルスを発生させる を有する信号走査経路を有する。 ＣＰＵ領域：ＣＰＵ領域は、ＲＤＹによって停止された
全てのＣＰＵ ＳＲＬを有する単一走査経路からなる。 ＳＥ分析（ＳＥＡ）領域：特殊エミュレーション装置
（ＳＥ）は、ＳＥ論理に対する第４の領域を有し、これ
は、メガモジュールの外側にある。ＣＰＵテストポート停止制御 このセクションでは、エミュレーションに対するＣＰＵ
領域停止について説明する。エミュレーションモード
（ＥＭＵ ＤＥＶＭ＝１）において、ＣＰＵは、サイク
ル境界での実行を停止する。テストモード（ＡＴＰＧ
ＤＥＶＭ＝１）において、ＣＰＵはクロック境界での実
行を停止する。このセクションの図は、図示するために
２サイクルのオフメガモジュールＲＤＹに基づく停止を
示す。表３５は、ＣＰＵ領域と停止をサポートするＣＰ
Ｕテストポートとの間の信号を規定する。

【０１０２】 表３５．ＣＰＵテストポートインタフェースに対するＣＰＵ領域 名称 説明 ＥＭＵＲＤＹ エミュレーション論理及びテストポート制御からの内部 ＲＤＹ成分 ＣＰＵ ＲＤＹ （メガモジュール入力からの）内部ＲＤＹへのＥＭＵＲ ＤＹの追加を表す。ＣＰＵ ＲＤＹによって、全てのＣ ＰＵ領域のＳＲＬが次のクロック中に状態を維持するよ うにする必要がある。 ＣＰＵ ＳＴＡＴＥ ＣＰＵテストポート状態。 図２５は、既に説明したようなエミュレーションに対す
る停止の相違するケースを説明するタイミング図であ
る。この説明はテストポートが停止状態になることを示
すが、他の実施の形態に対して、テストポートをＰＡＵ
Ｓ状態の代わりにする場合、その結果は同一である。Ｐ
ＡＵＳは、ＨＡＬと同様にＥＲＤＹ ＤＣ，ＥＲＤＹ
Ｅ１及びＣＰＵ ＤＯＮＥ信号に影響を及ぼす。エミュ
レーション停止は、以下のケースに応じて発生する。 ケース１．ＥＭＵ（０／１）入力のアクティブ遷移。Ｅ
ＭＵ（０／１）信号は１クロック長パルスを発生させ
る。したがって、これら信号は、（多分サイクルの中間
の）メガモジュール領域で検出され、その幅は図示した
ようにサイクルの終了まで伸長される。したがって、そ
れがイナクティブＲＤＹ中に応答する必要があるため、
メガモジュール領域の論理はこれを達成する。 ケース２．ＤＰフェーズ中に検出されるプログラムアド
レスブレークポイント。 ケース３．ＤＰフェーズ中にデコードされたＳＷＢＰ。
一度、経路は、命令のＥ１フェーズ中に停止される。経
路は、ＳＷＢＰ ＤＥＣ領域が走査によってクリアされ
るまで進行しない。 ケース４．外部でのＰＣＤＰのプログラムアドレスブレ
ークポイント整合に基づく特殊エミュレーションイベン
ト（ＳＥＥ）。これは、ＤＰフェーズ中に内部で見られ
る。他の状態が発生することができ、特殊エミュレーシ
ョン論理に依存する停止に基づくＳＥＥが実現される。
しかしながら、プログラムアドレスブレークポイントが
示される。その理由は、最も厳密なタイミング要求を有
するからである。 ケース５．浮動小数点リソース衝突。 ケース６．ＤＰフェーズ中のＣＮＴＬからＨＡＬＴまで
のテストポート遷移。ＥＭＵ（０／１）ＩＮイベントの
ように、これは、ＤＰサイクルの中間でも生じるおそれ
がある。これらイベント中の一つに基づいて、図２５に
示すように、以下の動作が発生する。

【０１０３】ＥＲＤＹ ＤＣ信号は、全ＤＣフェーズ中
外部でローにセットされる。ＥＲＤＹ Ｅ１信号は、Ｅ
１フェーズの最初で開始するように外部でローにセット
される。ＥＭＵＲＤＹは、関連のＥ１の最初でセットさ
れる。このセットではＣＰＵを停止させるＣＰＵ ＲＤ
Ｙ信号を供給する。一度、全てのＲＤＹ（ＲＤＹ１〜Ｒ
ＤＹ４入力）が内部でアクティブになると、ＣＰＵ Ｄ
ＯＮＥを主張する。ＣＰＵ ＤＯＮＥを識別した後、Ｍ
ＴＡＰがＣＰＵテストポートをＣＮＴＬからＨＡＬＴに
移動させる。ＸＤＳは、ＭＴＡＰを通じて、全ての必要
な走査を実行する。ＭＴＡＰは、テストポートをＣＮＴ
Ｌまで戻して、ＣＰＵが経路フェーズを終了できるよう
にする。ＣＰＵ ＤＯＮＥ及びＥＲＤＹ Ｅ１はイナク
ティブになる。ＥＭＵＲＤＹはイナクティブになる。Ｍ
ＴＡＰが１クロックのみに対してＣＮＴＬを発生する場
合、メガモジュールを単一経路フェーズにステップさせ
ることが出来る。図２６は、外部メモリ準備信号ＥＲＤ
Ｙを形成する回路を示す図である。外部メモリシステム
は、互いの停止を認識するように相互のＲＤＹを追跡す
る必要がある。同様に、ＥＲＤＹ ＤＣ信号及びＥＲＤ
Ｙ Ｅ１信号を、エミュレーション停止に認識すべき外
部メモリシステムによって用いることが出来る。ＣＰＵ
は、エミュレーション停止前に（少なくとも２クロック
で）中止を警告する内部の二つのサイクルを有する。こ
れによってＥＲＤＹ ＤＣ信号及びＥＲＤＹ Ｅ１信号
を発生することが出来る。

【０１０４】図２７は、停止、割込み及びリセットの相
互作用を説明するためのタイミング図である。図２７に
おいて、実行パケットｎ＋５がＤＣ段でイネーブルにな
った際に中止の割込みが発生したと仮定する。ｎ＋５が
ＤＰで検出した停止の場合に、その停止はプライオリテ
ィであり、割込みを発生しない。このようにして、停止
は（リセットを含む）割込みを遮断することが出来る。
しかしながら、割込み標識はセットし続ける。割込み及
びリセットも走査中延期される。その理由は、ＥＭＵＲ
ＤＹは、経路を停止することによって割込み応答を延期
するためである。停止の副次的な影響は、経路を通じた
関連の実行パケットの進行に依存する。したがって、複
数サイクルＮＯＲ又はＩＤＬＥに続く実行パケットに出
会うと、そのＤＰ，ＥＲＤＹ ＤＣ及びＥＭＵＲＤＹ
は、実行パケットがＤＣに入るまで応答しない。同様
に、ＥＲＤＹ Ｅ１及びＣＰＵ ＤＯＮＥは、実行パケ
ットがＥ１に入るまで応答しない。ＣＰＵのテストポー
トが、割込み処理中にＣＰＵテストポート要求されたエ
ミュレーション停止に応答してＣＮＴＬからＨＡＬＴに
遷移する場合、ＣＰＵ ＤＯＮＥは、割込みサービスフ
ェッチパケット（ＩＳＦＰ）がＥ１に到達する（図２
７）までアクティブに設定されない。図２８は、テスト
ポートによって要求されるテスト停止を示すタイミング
図である。テストモード（ＡＴＰＧ ＤＥＶＭ＝１）の
際に、ＣＰＵはＣＰＵポートに要求されたテスト停止に
応答するＣＮＴＬからＨＡＬＴに遷移するテストポート
に対応して直ちに停止する。これは、割込み処理の存在
に関係なく同様に動作する。エミュレーション経路制御 再び種々のエミュレーション制御及び状態ビットを要約
する表２８を参照して、ここで以下のエミュレーション
ビット：ＥＰＤＮ，ＥＰＵＰ，ＥＣＴＬ及びＥＵＰＬに
ついて詳細に説明する。エミュレーションパイプダウン
（ＥＰＤＮ）ビットは、以下のような結果となるエミュ
レーション停止を中止する。ディスエーブルされた別の
フェッチ：ＰＡＳはディスエーブルになる。したがっ
て、これ以後におけるプログラムフェッチは開始されな
い。しかしながら、以前に要求されたフェッチは、終了
を許容すると共に、プログラムフェッチ回路１０ａに配
置されたプログラムデータ入力バッファＰＤＡＴＡ Ｉ
にロードするように許容される。

【０１０５】まだＥ１で中止されない実行パケット：実
行パケットがＥ１に入る前に中止される。その後Ｅ２に
入る任意の実行パケットを、ＸＤＳによってサイクル的
に終了させることが出来る。ＡＮＮＵＬビット及びＡＮ
ＮＵＬ ＡＳＵビットの両方を、動作を停止させるため
に０に走査する必要がある。ディスエーブルされた割込
み：リセットを含む全ての割込みの実行はディスエーブ
ルされる。ペンディングビットをセットし続ける。エミ
ュレーションパイプアップ（ＥＰＵＰ）ビットは、エミ
ュレーション再開の中止を実行する。割込みはディスエ
ーブルされて、リセットを含む全ての割込みの実行がデ
ィスエーブルになるが、ペンディング割込みビットはセ
ットし続けることになる。エミュレーション制御（ＥＣ
ＴＬ）ビットによって、以下のステップを実行すること
によってＣＰＵのエミュレータ制御を許容する。 １）保留分析イベント：ＥＣＴＬは、分析イベントの任
意の将来の認識を保留する。 ２）ディスエーブルされた割込み：ＥＣＴＬは、リセッ
トを含む全ての割込みをディスエーブルする。ＩＰビッ
トはセットのままであるが、割込みは行われない。分析
イベントの保留のために、ＡＩＰをＳＷＩによってのみ
セットすることが出来る。 ３）ディスエーブルフェッチ：（ＥＰＤＮのような）Ｅ
ＣＴＬも、ＰＲＳをイナクティブに強いることによって
プログラムフェッチをディスエーブルする。したがっ
て、ＣＰＵが停止中であるとき、ＸＤＳは命令をＰＤＡ
ＴＡ Ｉに対して走査することが出来る。ＰＤＡＴＡ
Ｉが複数の実行パケット（部分的に順次フェッチパケッ
ト）を有する場合、ＣＰＵは、これらを通常のように処
理すると共に、終了時に最初の実行パケットに重なる必
要がある。しかしながら、実行パケットは、フェッチパ
ケット境界に交差し、かつ、重なることが出来ない。Ｘ
ＤＳは、８命令中の一つとしてＳＷＢＰを置換すること
によって他のエミュレーションイベントをトリガするこ
とが出来る。 エミュレーションプログラムアップロードサポート（Ｅ
ＵＰＬ）ビットは、プログラムアップロードにサポート
する。ＥＵＰＬは、プログラムフェッチを再イネーブル
し、次のフェッチパケット（すなわち、分岐がない、Ｐ
ＦＣ＋＝８）を増分するようにＰＦＣをセットする。し
かしながら、全ての段ＤＰはその後中断する。フェッチ
は、ＥＣＴＬがセットされた際にも再度イネーブルにす
る。しかしながら、ＥＣＴＬがセットされると、割込み
は行われず、分析イベントは保留となる。これはプログ
ラムアップロードに用いられる。サイクルごとに、ＰＤ
ＡＴＡ Ｉを走査して、フェッチパケット成分を取り出
すことが出来る。ＡＮＮＵＬビット及びＡＮＮＵＬ Ａ
ＳＵビットの両方を０に走査して動作を中止する。

【０１０６】図２８は、「パイプダウン」手順と称す
る、パイプラインを停止すると共に、経路内の種々のレ
ジスタ成分を状態としてセーブする手順の停止のシーケ
ンスを説明するためのタイミング図である。終了したＥ
１（ａ〜ｄ）を有する実行パケットの命令は、終了に進
行することが許容される。以下、経路停止を制御する際
の動作ＸＤＳ５１におけるシーケンスの実行について説
明する。このセーブ状態の方法において、終了したロー
ドのデータソースの任意のユーザの変形は、再開に対し
て反映されない。停止を開始した後、図２５を参照して
説明するように、以下のステップが実行される。 １．時間３５０のサイクル２：走査が終了し、かつ、全
てのＣＰＵ領域をセーブする状態。ＥＰＤＮ＝１，ＥＰ
ＵＰ＝０，ＥＣＴＬ＝０，ＥＵＰＬ＝０，ＡＮＮＵＬ＝
０及びＡＮＮＵＬ ＡＳＵ＝０での走査。これは、新た
なフェッチを停止して割込みをディスエーブルにし、Ｅ
１を終了しない実行パケット送出を中止する。 ２．１クロックサイクルに対してＣＮＴＬ３５１を適
用。 ３．時間３５２でのサイクル３。走査の終了及びＤＤＡ
ＴＡ Ｉのセーブ。任意変形のない状態での走査。 ４．１クロックサイクルに対してＣＮＴＬ３５３を適
用。 ５．時間３５４でのサイクル４。走査の終了及びＤＤＡ
ＴＡ Ｉのセーブ。任意変形のない状態での走査。 ６．１クロックサイクルに対してＣＮＴＬ３５５を適
用。 ７．時間３５６でのサイクル５。走査の終了及びＤＤＡ
ＴＡ Ｉのセーブ。ＤＰフェーズにＮＯＰを充てんする
状態で、ＥＰＤＮ＝１，ＥＰＵＰ＝０，ＥＣＴＬ＝１，
ＥＵＰＬ＝０，ＡＮＮＵＬ＝０及びＡＮＮＵＬ ＡＳＵ
＝０での走査。設定するＥＣＴＬをＳＵＳＰＥＮＤにセ
ットして、オンチップ及びオフチップ分析をディスエー
ブルにする。 ８．１クロックサイクルに対してＣＮＴＬ３５７を適
用。 ９．時間３５８でのサイクル６。走査なし。ＮＯＰが伝
送路を搬送することが出来る。 １０．１クロックサイクルに対してＣＮＴＬ３５９を適
用。 １１．時間３６０でのサイクル７。セーブすべき状態の
ない走査の終了。ＥＰＤＮ＝０，ＥＰＵＰ＝０，ＥＣＴ
Ｌ＝１，ＥＵＰＬ＝０，ＡＮＮＵＬ＝１及びＡＮＮＵＬ
ＡＳＵ＝１での走査。ＥＰＤＮをクリアすることによ
って、ＤＰフェーズ（ＩＲ）の成分を、伝送路の残りに
供給することが出来る。フェッチ及び割込みはＥＣＴＬ
によってディスエーブルされたままである。

【０１０７】図３０は、既に説明したパイプダウン手順
中セーブされた種々の状態の各々を回復することによっ
て全伝送路状態を「パイプアップ」手順で回復する方法
を示すタイミング図である。この図は、制御の際にＸＤ
Ｓによって挿入された全ての実行パケットが伝送路に流
れると仮定し、伝送路の全てのフェーズにＮＯＰを含
む。この状態は、命令レジスタにＮＯＰを充てんすると
共に、伝送路の他の命令が終了を繰り返すことを許容す
ることによって手動で達成される。再走査後、中止され
たフェーズは、セーブされた状態から終了することを許
容される。他の全ての状態は、以前のサイクルから継続
する。サイクル２において、データメモリストローブが
ディスエーブルされるため、データメモリ動作は好適に
は再実行されない。Ｅ５の始端（Ｅ４の終端）でラッチ
された入力ロードデータを、ＸＤＳによって走査する必
要がある。したがって、好適にはパイプダウンの全シー
ケンス、エミュレーション及びパイプアップが、図１の
データ処理システムに余分なメモリ、すなわち、Ｉ／Ｏ
サイクルを必要としない。以下、伝送路再開の制御の際
にＸＤＳが実行する動作のシーケンスについて説明す
る。

【０１０８】１．時間３７０のサイクル０：フェッチパ
ケットｈに対してフェッチしたフェッチパケットのアド
レスに戻った走査。この情報は、エミュレーション停止
中サイクル２の走査中に利用できる。ＥＰＤＮ＝０，Ｅ
ＰＵＰ＝０，ＥＣＴＬ＝０，ＥＵＰＬ＝１，ＡＮＮＵＬ
＝１及びＡＮＮＵＬ ＡＳＵ＝１にセットする。これ
は、ディスエーブル割込みの間フェッチを再イネーブル
にする。 ２．１クロックサイクルに対するＣＮＴＬ３７１の適
用。 ３．時間３７２のサイクル１：フェッチパケットｉに対
してフェッチしたフェッチパケットのアドレスに戻った
走査。この情報は、エミュレーション停止中サイクル２
の走査中に利用できる。 ４．１クロックサイクルに対するＣＮＴＬ３７３の適
用。 ５．時間３７４のサイクル２：ディスエーブルされた
（０にセットされた）ＤＢＳを有するサイクルからの全
ＣＰＵ領域状態の回復。ＥＰＤＮ＝０，ＥＰＵＰ＝１，
ＥＣＴＬ＝０，ＥＵＰＬ＝１，ＡＮＮＵＬ＝１及びＡＮ
ＮＵＬ ＡＳＵ＝１にセットする。これは、ディスエー
ブル割込みの間フェッチを再イネーブルにする。 ６．１クロックサイクルに対するＣＮＴＬ３７５の適
用。 ７．時間３７６のサイクル３：走査終了及び伝送路停止
のサイクル３からのＤＤＡＴＡ Ｉに戻る走査。 ８．１クロックサイクルに対するＣＮＴＬ３７７の適
用。 ９．時間３８７のサイクル４：走査終了及び伝送路停止
のサイクル４からのＤＤＡＴＡ Ｉに戻る走査。 １０ １クロックサイクルに対するＣＮＴＬ３９８の適
用。 １１．時間３８０のサイクル５：走査終了及び伝送路停
止のサイクル５からのＤＤＡＴＡ Ｉに戻る走査。ＥＰ
ＤＮ＝０，ＥＰＵＰ＝０，ＥＣＴＬ＝０，ＥＵＰＬ＝
０，ＡＮＮＵＬ＝１及びＡＮＮＵＬ ＡＳＵ＝１にセッ
トする。これは、割込み、分析及びフェッチを再度イネ
ーブルにする。 ソフトウェアブレークポイント（ＳＷＢＰ）は、表１０
に示したようにＳＷＢＰを表す“０００１”のコードを
有するターゲット命令のクレッグ／ｚ領域を置換し、か
つ、セーブすることによってセットされる。この領域
は、伝送路のＤＣフェーズ中にデコードされる。“００
０１”にデコードすると、ブレークポイント動作をトリ
ガし、ＸＤＳ ５１を求めて、既に説明したパイプダウ
ン及びパイプアップ手順を実行することによってデバッ
ク又はエミュレーション機能を実行する。デバック又は
エミュレーション動作を終了すると、ＸＤＳは、領域の
関連のクレッグ領域（フィールド）を、その元の値にリ
ターンすることによって、Ｅ１中パイプラインのＳＷＢ
Ｐ命令を置換する。これに加えて、ＳＷＢＰ ＤＥＣＳ
ＲＬが、デコードされたＳＷＢＰによってセットされ
る。ＸＤＳは状態としてＳＷＢＰ ＤＥＣ（図２０）を
使用する。伝送路のＳＷＢＰを適切なクレッグ領域に置
換すると、ＸＤＳはＳＷＢＰ ＤＥＣ ＳＲＬをクリア
して、他のＳＷＢＰをデコードすることが出来る。本発
明の他の態様によれば、デバッグ機能を、ソフトウェア
ブレークポイント命令に応答して実行し、通常の伝送路
の動作を、ＳＷＢＰに変換される命令を再フェッチする
ことなく再開する。好適には、追加の記憶サイクルは、
図１のデータ処理システムで実行されない。

【０１０９】再度、図３０を参照する。ＣＰＵがエミュ
レーション停止シーケンスによって中止されると共に、
ＸＤＳがデバッカによって表示すべき全ての必要な状態
を取り出したと仮定する。ＸＤＳは再開シーケンスの最
初の６ステップを実行した後エミュレーション停止シー
ケンスを再度行うことによってステップマイクロプロセ
ッサ１を単一にすることが出来る。分析テストポートを
発生させる分析イベントに対する単一ステッピングがＣ
ＮＴＬ又はＦＵＮＣでロックする必要がある。同様に、
検出すべき割込みに対して、メガモジュールテストポー
トは、ＣＮＴＬ又はＦＵＮＣでロックされる必要があ
る。検出すべき割込みに対し、換言すれば、メガモジュ
ールの一部は実行し続ける必要がある。また、ＣＰＵは
割込みサービスフェッチパケットへのステップを単一に
しない。ＣＰＵを、割込みが行われる前に最小サイクル
数で実行するように許容される必要がある。イベント
を、種々のテストポート３１０，３２０及び３３０の状
態に応答して種々の理由に対して保留することが出来
る。これら状態は、停止中分析イベントを保留する。 １．停止中、ＣＰＵテストポートのＰＡＵＳ／ＳＤＡＴ
／ＳＣＴＬ状態は、ＳＵＳＰＥＮＤ信号をアクティブに
し、将来の分析イベントをディスエーブルする。ＣＰＵ
テストポートがＣＮＴＬ又はＦＵＮＣにリターンする
と、ＳＵＳＰＥＮＤ信号がイナクティブ状態に戻る。 ２．これに加えて、分析イベントは、ＣＰＵテストポー
トがＦＵＮＣ状態にある際に停止になるのが防止され
る。 ３．ＸＤＳは、走査を通じてＥＣＴＬビットをセットし
て、エミュレーション制御中に分析イベントをディース
エーブルにすることが出来る。 停止は、伝送路のＩＤＬＥ又は多サイクルＮＯＰ命令に
よって悪影響を及ぼさない。伝送路の再開に応答して、
伝送路のＩＤＬＥ又は多サイクルＮＯＰの以前の状態が
回復される。通常のデバック及びエミュレーション動作
において、分析領域及びメガモジュール領域が停止され
ない。したがって、（ＣＰＵ ＤＯＮＥのような）ハン
ドシェーク信号を、テストポート３２０又は３３０を停
止させるためにＭＴＡＰに対して設けない。ＭＴＡＰ
は、単にクロック切換えを実行するだけであり、適切な
クロック境界上の状態を通じて移動する。ある理由に対
してこれら領域を停止させる必要がある場合、これら領
域を、ＣＰＵ領域が停止された後にのみ停止する必要が
ある。

【０１１０】図３１Ａ，３１Ｂ，３２Ａ及び３２Ｂは、
既に説明したようにエミュレーション及びデバッグを通
じて用いる種々のレジスタを図示する。これらは分析制
御レジスタ（ＡＣＲ）３９０、分析データレジスタ（Ａ
ＤＲ）３９１、分析割込みリターンポインタ（ＡＰＲ）
３９２及びデータストリームレジスタ（ＳＴＲＥＡＭ）
３９３とを有する。これら種々のレジスタを以前のセク
ションで説明し、ここで更に詳細に説明する。図におい
て、用語「ＭＶＣ読出し可能」及び「ＭＶＣ書込み可
能」は、ＣＰＵ制御レジスタの特別のビットをＭＶＣ命
令によって読出し可能であるか又は書込み可能であるか
について言及するものである。全ての保持された、すな
わち、書込み専用ビットは“０”として読み出される。
図３１Ａは、エミュレーション及び分析用の制御及び状
態ビットを有するＡＣＲ３９０を説明する。状態ビット
は、停止又は分析割込みを発生させず、単に、イベント
が保留されない間に発生したイベントを反映するのみで
ある。これらが発生すると（イネーブルされた場合）、
実際のイベントそれ自体は、停止をトリガし、又はＡＩ
Ｐをセットする中止割込みを示す。また、リセットは、
ＣＰＵテストポートがＦＵＮＣ状態にある場合にＡＣＲ
を、そのリセット値に設定するのみである。例外は、常
にＣＰＵテストポート状態に関係なくリセットされるＲ
ＳＴＯＣＣである。表３６は、各ＡＣＲビット領域（フ
ィールド）の機能を説明する。

【０１１１】 表３６．ＡＣＲビットフィールド 名称 機能 ＳＴＲＡＰ ＳＴＲＡＰ＝０は、モニタプログラムに対するＸＤＳ の存在を表す。これは、ＭＴＡＰ^１６からＳＴＲＰ ＤＥＶＭによって供給される。記憶は要求されない。 Ａ ＦＵＮＣ 分析テストポートがＦＵＮＣ状態にあるときに１であ る。これ以外では０である。記憶は要求されない。 ＰＲＩ ＰＲＩ＝１の場合、ＡＩＮＴは、最高プライオリティ （非リセット）割込みであり、ＧＩＥ又はＮＭＩＥを 通じてマスク不可能である。ＡＩＥは全ての非リセッ ト割込みをディスエーブルする。 ＰＲＩ＝０の場合、ＡＩＮＴは最低プライオリティ割 込みであり、ＧＩＥ又はＮＭＩＥを通じてマスク可能 である。ＡＩＥはＡＩＮＴのみディスエーブルする。 ＡＩＮＴＳＵＳＰ ＯＲターム中の一つをＳＵＳＰＥＮＤにする。分析割 込みによるＡＩＮＴＳＵＳＰの自動的な書込みは、ユ ーザ書込みを越えるプライオリティを有する。 ＲＳＴＯＣＣ− 発生したリセット。リセット割込みを行うことによっ て０にセットする。１のユーザ書込みによってセット することが出来る。０の書込みは影響を及ぼさない。 ＡＣＲＷＥ ＡＣＲ書込みイネーブル。ＡＣＲの他の全ての他のビ ットは、ＡＣＲＷＥ＝１の場合、ＭＶＣ書込みによっ てのみ影響が及ぼされる。ＡＩＮＴ又はＭＳＧＩＮＴ を行うことによって自動的に１にセットする。また、 ユーザによって０又は１として書き込むことが出来る 。 ＭＳＧＳＷ １の書込みは、１クロックパルスをＣＰＵ境界のＭＳ ＧＳＷ出力に送信する。このビットは、記憶を行わな いで０として読み出される。パルスを、（１サイクル でない）１クロックとしてメガモジュール領域に発生 させる。 ＭＳＧＦＬＧ ＭＳＧＦＬＧ信号の状態をＭＴＡＰにセットする。 ＭＳＧＥＲＲ １は、分析走査が進行する間（ＭＶＣを通じて）発生 したＡＤＲの最後のＣＰＵ読出し又は書込みを示す。 連続的な読出し又は書込みによって０にセットする。 それ以外では０。 ＣＰＵ ＥＭＵＣ ＭＴＡＰを送信して、メガモジュール境界のＥＭＵＯ ／Ｉピンの機能を構成する。 ＥＶＥＮＴ この領域は、どのイベントを分析イベント（ＥＭＵ０ ＩＮ，ＥＭＵ１ＩＮ，ＳＥＥ，ＰＡＢＰ，ＣＹＣ，Ｘ ＡＩＮＴ及びＦＰＸ）によって発生させるかを支配す る。それに加えて、イベント領域を、認識すべきＳＷ Ｉに対して１０にセットする必要がある。 ００−ディスエーブルにトリガする分析イベント。 ０１−ディスエーブルにトリガする分析イベント。ユ ーザは、ディスエーブルされたＡＣＲを書き込む。 １０−ＡＩＮＴをトリガするためにイネーブルされた 分析イベント。 １１−停止をトリガするためにイネーブルされた分析 イベント。この場合は停止及び割込みをトリガしない ＸＡＩＮＴ及びＣＹＣを除く。ＸＤＳが存在する（Ｓ ＴＲＡＰ＝０）の場合、停止はイネーブルされるだけ である。これも、ＡＣＲに対するユーザ書込みをディ スエーブルする。 ＳＷＩ ＥＶＴ １の値は、ＡＩＰがＳＷＩによってセットされたこと を表す。０の書込みによってクリアされる。１の書込 みによって影響が及ぼされない。イベントが再び発生 するまで再度セットされない。自動的な書込みは、ユ ーザ書込みより上のプライオリティを有する。このビ ットは、ＡＩＮＴが行われるまでセットされない。 ＸＡＩＮＴ ＥＶＴ １に対する値は、ＡＩＰがＸＡＩＮＴによってセット されたことを示す。０の書込みによってクリアされる 。１の書込みによって影響を及ぼさない。再びイベン トが発生するまでセットされない。自動的な書込みは ユーザ書込みより上のプライオリティを有する。ＥＥ Ｓ領域（表３７参照）。 ＥＭＵＯＩＮ ＥＥＳ ＥＭＵ０ＩＮイベントイネーブル及び状態。イベント は、イナクティブによってＥＭＵ０ＩＮ入力のアクテ ィブ遷移にセットする。 ＥＭＵ１ＩＮ ＥＭＵ１ＩＮイベントイネーブル及び状態。イベント は、ＥＳＳイナクティブによってＥＭＵ１ＩＮ入力の アクティブ遷移にセットする。 ＳＥ ＥＥＳ ＳＥイベントイネーブル及び状態。イベントは、イナ クティブによってＳＥＥ入力のアクティブ遷移にセッ トする。 ＣＹＣ ＥＥＳ サイクルイベントイネーブル及び状態。イネーブルさ れた場合、イベントは、Ｂ ＡＲＰのターゲットがＥ １を終了した後次のサイクル境界上でセットする。 ＰＡＢＰ ＥＥＳ プログラムアドレスブレークポイントイベントイネー ブル及び状態。イベントは、プログラムアドレスブレ ークポイント整合によってセットする。 ＦＰＸ ＥＥＳ 浮動小数点衝突イベントイネーブル及び状態。イベン トは、５章で説明した浮動小数点リソース衝突中の任 意のものによってセットする。メガモジュールがこれ ら衝突に出会うことになる（すなわち、２重精度の浮 動少数点をサポートする）場合のみ実行される。それ 以外の場合では保留されると共に、０として読み出さ れる。 ｒｅｓｅｒｖｅｄ ０として読み出される。^１６ ＳＴＲＰ ＤＥＶＭ（＝０）を、エミュレーション
の存在を表すためにＥＭＵ ＤＥＶＭ（＝１）の代わり
に使用し、その結果、このビットを、ユーザ及びこれら
の間の任意のテストモードによって通常の動作で評価す
ることが出来る。

【０１１２】 表３７．イベントイネーブル及び状態（ＥＥＳ）領域の説明 ビット領域 ビット領域 読出し値 ０ イネーブル １にセットする場合、分析イベントをイネーブル にする。 １ 状態 イベントが発生した場合には１。ＭＶＣがこのビ ットに０を書き込むとイベントをクリアする。Ｍ ＶＣの１の書込みは影響を及ぼさない。自動的な 書込みはプライオリティを有する。 図３１Ｂは、分析データレジスタ（ＡＤＲ）３９１を説
明する。ＡＤＲの最初から３０ビットを、伝送路フェー
ズ（パイプライン段）ＤＣのプログラムアドレスとの比
較に用いて、プログラムアドレスブレークポイントを発
生させる。このレジスタは、分析領域にあり、メッセー
ジ通過に用いる。分析走査中のこのレジスタの読出し
は、Ｏをリターンし、ＡＣＲのＭＳＧＥＲＲビットをセ
ットする。分析走査中の書込みに影響を及ぼさず、ＭＳ
ＧＥＲＲビットをセットする。他の任意の読出し又は書
込みはＭＳＧＥＲＲビットをクリアする。

【０１１３】図３２Ａは、分析割込みリターンポインタ
（ＡＲＰ）３９２を説明し、これを、以前に分析割込み
を参照して詳細に説明した。メモリアクセスサポート マイクロプロセッサ１のアーキテクチャは、全てのメモ
リロケーションがいずれかのプログラムメモリ内にある
か、又は、データメモリが（ＲＡＭ又はＦＬＡＳＨを用
いる場合）書込み可能であると仮定する。マイクロプロ
セッサ１の設計は、この便宜にしたがって、ＸＤＳに基
づくデータ及びプログラムアップロード及びダウンロー
ド並びにＳＷＩのモニタ置換を許容する。これに加え
て、個別のプログラムメモリ及びデータメモリは、同一
アドレススペースを占有しない。キャッシュは、ＳＷＩ
及びＳＷＢＰ置換に対して書込み可能である。データダ
ウンロード及びアップロード並びにプログラムダウンロ
ードに対して、ＸＤＳは、エミュレーション停止シーケ
ンスの後に次のようになる。 １．ＥＣＴＬセット。フェッチパケットをＰＤＡＴＡ
Ｉ １０ａに走査する（図１）。データアクセスに対し
て、これらは７シリアルロード又はストアからなる。プ
ログラムダウンロードに対して、これらは、ＳＷＢＰに
続く３ＭＶＣ／ＳＴＰ対からなる。適切なデータ及びア
ドレスを、レジスタファイルに走査する。 ２．ＣＰＵの実行をフリーにする。最終的には、ＳＷＢ
Ｐは停止をトリガし、その後再走査する。 このようにして、ＸＤＳはデータの２２４ビット／走査
（７ｘ３２ビット記憶）のダウンロード／アップロード
し、又は、プログラムの９６ビット／走査（３ｘ３２ビ
ット記憶）のダウンロードを行うことが出来る。本発明
の態様によれば、デバックコード命令のこれらのシーケ
ンスを、マルチワード命令レシスタにロードすると共
に、プロセッサ１のデバック動作を行うために実行す
る。好適には、追加のメモリ動作が図１のデータ処理シ
ステムと共には生じない。プログラムアップロードに対
して、エミュレータは、以下のエミュレーション伝送路
（パイプライン）停止シーケンスを実行する。 １．ＥＣＴＬ及びＥＵＰＬのセット。ＰＦＣ及びＰＡＤ
ＤＲの値を走査。 ２．ＨＡＬＴ／ＣＮＴＬを３回適用して、ＰＳ，ＰＷ及
びＰＲフェーズを通じて移動させる。 ３．アップロードされたプログラムに対してＰＤＡＴＡ
Ｉを走査する。 ４．その後、ＸＤＳは単一ＣＮＴＬ／ＨＡＬＴをサイク
ルごとに適用することが出来る。したがって、エミュレ
ータは２５６ビット／走査を実行することが出来る。以
前の手順が、データ処理システム環境を妨害することな
く小データ量をアップロード又はダウンロードするのに
有効である間に、要求される走査量が原因の顕著なオー
バヘッド時間がある。「データストリーム」と称される
手順は、全走査速度での以下のデータ転送を提供する。
（ＸＤＳからの）プログラムメモリダウンロード、（Ｘ
ＤＳからの）データメモリダウンロード及び（ＸＤＳへ
の）データメモリアップロード。

【０１１４】図３２Ｂは、データストリームをサポート
するのに用いられるデータストリームレジスタ３９３を
図示する。このＣＰＵ制御レジスタは、ＣＰＵレジスタ
ファイルをＭＴＡＰ（ＳＴＲＭ Ｉ／Ｏ）からデータス
トリームバスに接続する。このレジスタを、書き込まれ
たものを読み返すような記憶に用いることが出来ない。
データストリームプロセスを、表３８〜４２を参照して
詳細に説明する。フェッチを防止するために、ＸＤＳは
ＥＣＴＬビットをセットしてフェッチをディスエーブル
にする。ＸＤＳは、適切なフェッチパケットをＰＤＡＴ
Ａ Ｉにロードする。このフェッチパケットは、ＳＴＲ
ＥＡＭ ＣＰＵ制御レジスタを通じてアクセスされるよ
うにデータストリームバス間（ＳＴＲＭ ＳＴとＳＴＲ
Ｍ ＬＤとの間）の必要なデータ移動を実行する。（３２
番目のビットごとの）新たなデータワードの走査に応答
して、ＣＰＵを１サイクルステップさせる。ＣＰＵ Ｄ
ＯＮＥがサイクルのつぎのステップの前で受信されない
場合、ＭＴＡＰはこのエラー状態をラッチする。この場
合、ＸＤＳは、ストリームプロセスの終了に応答して発
生したストリームエラーを検出することが出来る。ＭＴ
ＡＰ内のデータ移動及びエラー検出の管理の詳細を後に
説明する。好適には、命令フェッチが禁止されているた
め、同一フェッチパケットをストリームプロセスの持続
時間中に実行する。表３８及び表３９は、データポート
２及び１上のデータストリームデータダウンロードを制
御するフェッチパケットをそれぞれ示す。両データポー
トに対する例を示す。その理由は、マイクロプロセッサ
１０は物理的に切り離されたメモリスペースに対する二
つのポート書込みを行うことが出来るためである。両ケ
ースにおいて、オペランドとしてのＳＴＲＥＡＭレジス
タを有するＭＶＣ命令を、ストリームデータのＢ及びＡ
レジスタファイルへの移動に用いる。データポート２に
対して、ＸＤＳは、第１ＳＴＷに対する初期データ値を
（Ｂ１の）レジスタファイルに走査する必要がある。デ
ータポート１ダウンロードに対して、ＳＴＲＥＡＭを最
初にＢレジスタに移動し、その後Ａレジスタに移動させ
る必要がある。その理由は、ＭＶＣはＡレジスタを直接
ロードすることが出来ないためである。この場合、ＸＤ
Ｓは、最初の二つの値（Ａ１及びＢ１）でレジスタファ
イルを走査する必要がある。好適には、マイクロプロセ
ッサ１０は、表３８及び表３９のＭＶＣ及びＳＷＴのよ
うな種々の命令の組合せを並列処理で実行して、オーバ
ヘッド時間を最小にすることが出来る。

【０１１５】 表３８．データストリームデータダウンロード（データポート２）に対するフェ ッチパケット ＭＶＣ Ｓ２ ＳＴＲＥＡＭ Ｂ１ ‖ ＳＴＷ ．Ｄ２ Ｂ１， ＊Ｂ０＋＋ ＭＶＣ ．Ｓ２ ＳＴＲＥＡＭ， Ｂ１ ‖ ＳＴＷ ．Ｄ２ Ｂ１， ＊Ｂ０＋＋ ＭＶＣ ．Ｓ２ ＳＴＲＥＡＭ， Ｂ１ ‖ ＳＴＷ ．Ｄ２ Ｂ１， ＊Ｂ０＋＋ ＭＶＣ ．Ｓ２ ＳＴＲＥＡＭ， Ｂ１ ‖ ＳＴＷ ．Ｄ２ Ｂ１， ＊Ｂ０＋＋ 表３９．データストリームデータダウンロード（データポート１）に対するフェ ッチパケット ＭＶＣ ．Ｓ２ ＳＴＲＥＡＭ Ｂ１ ‖ ＭＶＣ ．Ｌ１Ｘ Ｂ１， Ａ１ ‖ ＳＴＷ ．Ｄ１ Ａ１， ＊Ａ０＋＋ ‖ ＮＯＰ ＭＶＣ ．Ｓ２ ＳＴＲＥＡＭ， Ｂ１ ‖ ＭＶＣ ．Ｌ１Ｘ Ｂ１， Ａ１ ‖ ＳＴＷ ．Ｄ１ Ａ１， ＊Ａ０＋＋ ‖ ＮＯＰ

【０１１６】表４０及び表４１は、データポート２及び
１上のデータストリームアップロードを制御するフェッ
チパケットをそれぞれ示す。両データポートに対する例
を図示する。その理由は、マイクロプロセッサ１は、物
理的に切り離したメモリスぺースに対する二つのポート
書込みを行うことが出来る。両ケースにおいて、オぺラ
ンドとしてＳＴＲＥＡＭレジスタを有するＭＶＣ命令
を、ストリームデータのＢ及びＡレジスタファイルへの
移動に用いる。また、ＸＤＳはＰＤＡＴＡ ＩをＮＯＰ
に充てんした後に終了するために最終ロードを手動によ
るクロックすることを許容した後、（Ｂ１からの）レジ
スタファイルから最終ＬＤＷからの最終データ値を走査
する必要がある。 表４０．データストリームデータアップロード（データポート２）に対するフェ ッチパケット ＭＶＣ ．Ｓ２ Ｂ１， ＳＴＲＥＡＭ ‖ ＬＤＷ ．Ｄ２ ＊Ｂ０＋＋， Ｂ１ ＭＶＣ ．Ｓ２ Ｂ１， ＳＴＲＥＡＭ ‖ ＬＤＷ ．Ｄ２ ＊Ｂ０＋＋， Ｂ１ ＭＶＣ ．Ｓ２ Ｂ１， ＳＴＲＥＡＭ ‖ ＬＤＷ ．Ｄ２ ＊Ｂ０＋＋ Ｂ１ ＭＶＣ ．Ｓ２ Ｂ１， ＳＴＲＥＡＭ ‖ ＬＤＷ ．Ｄ２ ＊Ｂ０＋＋ Ｂ１ 表４１．データストリームデータアップロード（データポート１）に対するフェ ッチパケット ＭＶＣ ．Ｓ２Ｘ Ａ１， ＳＴＲＥＡＭ ‖ ＬＤＷ ．Ｄ１ ＊Ａ０＋＋ Ａ１ ＭＶＣ ．Ｓ２Ｘ Ａ１， ＳＴＲＥＡＭ ‖ ＬＤＷ ．Ｄ１ ＊Ａ０＋＋ Ａ１ ＭＶＣ ．Ｓ２Ｘ Ａ１， ＳＴＲＥＡＭ ‖ ＬＤＷ ．Ｄ１ ＊Ａ０＋＋ Ａ１ ＭＶＣ ．Ｓ２Ｘ Ａ１， ＳＴＲＥＡＭ ‖ ＬＤＷ ．Ｄ１ ＊Ａ０＋＋ Ａ１

【０１１７】表４２は、データストリームプログラムダ
ウンロードを制御するフェッチパケットを示す。データ
ダウンロードのように、ＸＤＳは、記憶すべの最初の値
を（Ｂ０の）レジスタファイルにロードする必要があ
る。しかしながら、プログラムアクセスに対するデータ
ストリームと相違し、プログラムフェッチ回路１０ａに
配置されたプログラム−データ出力レジスタ（ＰＤＡＴ
Ａ Ｏ）である記憶すべきレジスタに、ＳＴＲＥＡＭを
直接移動させる命令を利用できない。したがって、ＳＴ
ＲＭ ＳＥＬ信号を、サイクルごとに（ＳＴＲＭ Ｉ／
Ｏバスを通じて）ＰＤＡＴＡ ＯをＳＴＲＥＡＭの値に
更新するために用いる必要がある。 表４２．データストリームプログラムダウンロードに対するフェッチパケット ＡＤＤＡＷ ．Ｄ２ Ｂ０ １， Ｂ０ ‖ ＳＴＰ ．Ｓ２ ＊Ｂ０ ＡＤＤＡＷ ．Ｄ２ Ｂ０ １， Ｂ０ ‖ ＳＴＰ ．Ｓ２ ＊Ｂ０ ＡＤＤＡＷ ．Ｄ２ Ｂ０ １， Ｂ０ ‖ ＳＴＰ ．Ｓ２ ＊Ｂ０ ＡＤＤＡＷ ．Ｄ２ Ｂ０ １， Ｂ０ ‖ ＳＴＰ ．Ｓ２ ＊Ｂ０

【０１１８】キャッシュサポート 以下のことを許容する制御状態レジスタ（ＣＳＲ）のデ
ータキャッシュ及びプログラムキャッシュに対する相互
に独立した制御がある。 １．キャッシュフリーズ：キャッシュ値を読み出す。読
出しはキャッシュを更新しない。 ２．キャッシュフラッシュ：全てのキャッシュデータは
無効にされる。更新は発生しない。 ３．キャッシュバイパス：値がメモリから読み出され
る。読出しはキャッシュを更新しない。 以下のルールを、キャッシュに対するメモリアクセスの
ＸＤＳ制御に適用する。 １．データ又はプログラムＣＯＦＦダウンロード上で、
キャッシュを、フラッシュし、以前の制御状態を回復す
る。 ２．データ又はプログラムＣＯＦＦアップロードに対し
て、キャッシュをフリーズし、かつ、以前の制御状態に
戻す。 ３．ＣＰＵメモリの観点からのデータ又はプログラムメ
モリ読出しに対して、キャッシュをフリーズし、かつ、
以前の制御状態に戻す。 ４．物理的なメモリの観点からのデータ又はプログラム
メモリ読出しに対して、キャッシュをバイパスし、か
つ、以前の制御状態に戻す。 ５．データ書込みに対して、キャッシュ制御ビットを変
化させない。 ６．プログラム書込みに対して、キャッシュをフラッシ
ュし、その後以前の制御状態に戻す。発展ツールノート ＸＤＳ及びシミュレータにおいて、デバッグに対するプ
ログラマのモデルは次の通りである。 １．全ての情報を、（クロック間に基づくのとは逆に）
サイクル間に基づいて表示する。したがって、メモリ停
止はユーザで可視できない。 ２．デバッガは、ディスアッセンブリで実行すべき次の
実行パケットを強調する。 ３．最後のサイクルの終了によって書き込まれた全ての
レジスタの結果を表示する。 Ａ）以前のサイクルにおけるＥ１（単一サイクル整数命
令、アドレス変更）の実行パケットの結果。 Ｂ）同様な、２サイクル前からのＥ２（整数の倍数）の
命令の結果。 Ｃ）４サイクル前のＥ４（浮動小数点命令）の命令の結
果。 Ｄ）５サイクル前からのＥ５（ロード）の命令の結果。 モニタに基づくデバッガにおいて、プログラマは単一割
当てを用いる必要がある。また、全ての命令を順に実行
するために明らかにする必要がある。

【０１１９】例えば、図３３において、実行パケット
（ｆ）を強調する場合、２重線４００上又はその前に書
き込まれた全てのＣＰＵ状態が表示される。したがっ
て、例えば、実行パケット（ｅ）が乗算を実行すると、
その結果が表示されないことになる。むしろ、乗算の宛
先レジスタは、サイクル１１からの以前の内容を有す
る。ＣＰＵ状態と異なり、記憶状態は、記憶の終了を向
上させることを許容する。図３３において、実行パケッ
トｃ−ｅの記憶が終了する。したがって、（全ての走査
が終了した後に更新される）記憶表示は、ＣＰＵの前の
３サイクルとなる。これが４遅延スロットを有するロー
ドに一致しないような場合にも、プログラマは、ロード
値がロード命令を通じてステップする直前の表示に表れ
た値であると認識する必要がある。全てのアクセスがＣ
ＰＵ境界に順に表れるので、記憶表示は自己矛盾しな
い。リアルタイムデバッグ：モニタモード： リアルタイムデ
バッグは、マイクロプロセッサ１がユーザコードを実行
する間ユーザに対して可視できるようにする。変数を表
示すると共に、アッセンブリ及びハイレベル言語（ＨＬ
Ｌ）の観点から両者を変更することが出来る。このリア
ルタイムデバッグそれ自体は、エミュレーション論理に
依存しない。通常、デバックモニタは、バックグランド
タスク又は、より高いプライオリティの割込みによって
駆動されるリアルタイムタスクの存在で実行する非常に
低いレベルの割込みサービスルーチンである。モニタ
は、デバッガが存在するホストと通信する。最低レベル
のデバッガはメモリを要求することができ、レジスタは
読出し及び修正動作を行う。通信は、シリアルポートの
ような周辺装置、共有メモリ、又は（ＡＤＲのような）
専用のメッセージ通過ハードウェアを通じて発生するこ
とが出来る。モニタコードの発展を考察すると、 コードサイズ：モニタコードサイズを最小にする必要が
ある。 パフォーマンス：モニタコードは、十分なユーザアクセ
ス可能性を提供するように十分高速に実行する必要があ
る。単一ステッピング： デバッガでは２タイプのステッピン
グを実行する。 １．ハイレベル言語のステッピングステートメント。 ２．サイクル間に基づくステッピング実行パケット。 伝送路の可視性がＣＰＵのプログラミングに重要である
ので、デバッガは命令ステッピング（命令のＥ１からＥ
５までの全ての方法の命令のステッピング）をサポート
する必要がない。代わりに、ステップ機構によって、全
ての状態が単一伝送路フェーズを継続できるのみであ
る。エミュレーション停止の後、実行パケットステッピ
ングは、一部再開（図３０）に続く停止伝送路走査シー
ケンス（図２８）によって実行される。特に、再開は、
１サイクルを継続するように許容される。その後、エミ
ュレーション停止シーケンスはそのまま全部が再度発生
する。

【０１２０】一般的に、実行パケット又は実行パケット
のグループは、ハイレベル言語（ＨＬＬ）ステートメン
トでは１対１に基づいて一致しない。以下のアプローチ
が、ＨＬＬステートメント間で可視性を提供するために
利用できる。 １）ＨＬＬコンパイラは、順番に終了する意外な結果
（ｓｉｄｅ−ｅｆｆｅｃｔｓ）を発生させるコードを発
生させることが出来る。しかしながら、これは、高性能
コードを達成することを思い切って禁止する。また、こ
の制限は、順番通りでない実行が許容されるときにのみ
発生する問題がある。 ２）ＸＤＳは、複数の停止を実行することが出来ると共
に、特別なＨＬＬステートメントの結果を隔離すること
が出来るように走査する。オブジェクトのデバッグ情報
を嵌め込む新たな方法を発展させて、この方法を容易に
する必要がある。それに加えて、（アッセンブリ及びＨ
ＬＬの両方の）混合モードディスプレイにおいて、どの
アッセンブリ命令がディスプレイに見えるような伝送路
のどのフェーズを終了するかを示す方法を発展させる必
要がある。この方法の不都合は、ユーザが新たな記憶位
置又は表示用の記号値を要求することが出来ないおそれ
である。このような情報は既に消失している。その理由
は、その値が有効であるときを超えて一部の処理を実行
した場合があるためである。両解決は、この章の現在の
エミュレーションの記載を用いると実現可能である。プ
ログラムメモリのＳＷＩ命令の適切な命令へのソフトウ
ェア置換を、ユーザのモニタプログラムによって行う。
割込みがイネーブルされると共に、ＳＷＩが、割込みを
中止する最高のプライオリティである場合、これはＳＷ
ＩがＤＣにあるときに行われる。より高いプライオリテ
ィの割込みがある場合、ＳＷＩは、割込みからのリター
ンに応答して再度フェッチされる。したがって、再度出
会うことになる。ＳＷＩ−認識は、この認識が取り出さ
れた分岐の遅延スロットに存在することによって、すな
わち、ＡＩＮＴがイネーブルされない場合に延期され
る。 メガモジュールテストアクセスポート（ＭＴＡＰ）

【０１２１】ここでＭＴＰＡが詳細に説明される。本発
明の態様は、ここに引用されるＩＥＥＥ１１４９．１−
１９９０標準テストアクセスポートおよび境界スキャン
のアーキテクチャの改善に関する。ここで使用されるＩ
ＥＥＥ１１４９．１に関する用語と概念はこのＩＥＥＥ
規格に充分に説明されている。同様に、本発明の態様
は、米国特許第４，８６０，２９０号で開示され、ここ
に引用されるＴｅｘａｓＩｎｓｔｒｕｍｅｎｔｓのモジ
ュラーポートスキャンデザイン（ＭＰＳＤ）の構造の改
善に関する。詳細には、すべての「重要な」レジスタへ
のアクセスを提供する各モジュールに対応するシリアル
スキャンパス上のビーズの列のようにマイクロプロセッ
サ１を通じて分配されるシフトレジスタラッチ（ＳＲ
Ｌ）の動作が引用される関連米国特許第４，８６０，２
９０号で説明されている。再び図１５を参照すると、メ
ガモジュールテストアクセスポート（ＭＴＡＰ）３０５
がＩＥＥＥ１１４９．１規格テストアクセスポートの機
能の部分集合をサポートする。メガモジュール３００の
ＭＴＡＰはマイクロプロセッサ１のピンを直接ドライブ
しないので、境界スキャンをサポートする必要はない。
ＭＴＡＰ３０５は１１４９．１対応ＪＴＡＧ状態マシン
と、遠隔ホスト５１のスキャン制御装置とメガモジュー
ル領域テストポート（ＤＴＰ）３１０、３２０および３
３０との間の通信を提供する。ＪＴＡＧインターフェー
スに加えて、ＭＴＡＰ３０５は、前節で論じたように、
テストサポート、ＤＴＰの自動実行制御、性能上の大き
な利点を提供するデータ・ストリーム制御機構、マイク
ロプロセッサエミュレーションのサポートおよび性能の
解析を提供する。ＭＴＡＰ３０５のテスト機能セットは
プロダクション自動テストパターン発生（ＡＴＰＧ）パ
ターンの適用をサポートする。機能テストパターンはエ
ミュレーション能力を使用してロード、実行およびデバ
ッグできる。

【０１２２】図３４はメガモジュール３００からマイク
ロプロセッサ１のピン４１０〜４１６への接続を示す構
成図である。また図１５を参照すると、前に論じられこ
こで要約されたように、メガモジュール３００のアーキ
テクチャはＭＴＡＰ３０５とＣＰＵコア１０、ＣＰＵ解
析領域３２１、メガモジュール３３１（ＣＰＵコア以外
のすべてのメガモジュール機能（特徴）を含む）および
特殊エミュレーション（ＳＥ）４００という４つの領域
との間で分割されている。ＳＥモジュール４００はメガ
モジュール３００の外部にある。各領域は領域テストポ
ート（ＤＴＰ）を通じて実行制御とドメインスキャンパ
スへのアクセスとを提供する。ＣＰＵのＤＴＰ３１０は
プログラムの実行（開始、停止、ソフトウェアのブレー
クポイント）とプログラマモデル（レジスタおよびメモ
リ）への可視性を制御する停止モードと実時間エミュレ
ーション機能とを提供する。ＣＰＵ解析領域３２１は、
マイクロプロセッサ１の場合ハードウェアのブレークポ
イントと実時間エミュレーションスキャン通信サポート
とを含むコア解析機能を提供する。ＳＥ解析領域４００
は高度エミュレーション解析機能を提供する。この機能
にはハードウェアブレークポイント用マグニチュードコ
ンパレータ、プログラムバスアドレスブレークポイン
ト、データバスアドレスとデータのブレークポイント、
イベントカウンタ、プログラムの不連続性のトレースお
よび解析状態シーケンサか含まれる。メガモジュール領
域３３１は、テスト回路５２のテストＰＳＡレジスタの
ような、ＣＰＵの外部にあるメガモジュール内の機能の
実行制御とスキャンアクセスのみを提供する。実時間エ
ミュレーションサポートは、プロセッサが割込みおよび
多重タスクを引き続きサービスしている間プログラマモ
デルの実行制御と可視性を提供する。実時間サポートは
またアプリケーションによるデバッガを通じてもアクセ
ス可能であり、遠隔テスト／エミュレーション制御装置
に接続しない組込型解析機能の使用を含む。

【０１２３】さらに図３４を参照すると、メガモジュー
ルテストアクセスポート（ＭＴＡＰ）３０５は、標準Ｊ
ＴＡＧインターフェースおよびＪＴＡＧ状態マシン機能
セットをサポートするという点でＩＥＥＥ１１４９．１
対応である。ＭＴＡＰ３０５は、境界スキャンまたはＢ
ＹＰＡＳＳ以外の公衆ＳＴＡＧコマンドをサポートしな
いという点で１１４９．１対応でない。マイクロプロセ
ッサ１に対するＪＴＡＧによるエミュレーションとテス
トの要求は、アプリケーション特定ＪＴＡＧコマンドお
よびデータパス拡張を考慮するＩＥＥＥ１１４９．１中
の規定を利用することによって提供される。必要なＪＴ
ＡＧ機能を「公衆機能」と呼び、拡張を「専用機能」と
呼ぶ。メガモジュール（ＭＴＡＰ）３００のエミュレー
ションおよびテスト機能のサポートには、２つの追加双
方向エミュレーション割込みピン（ＥＭＵ１ ４１５、
ＥＭＵ０ ４１６）によって補足されるマイクロプロセ
ッサ１の標準ＪＴＡＧ５ピンインターフェース（ＴＭＳ
４１０、ＴＲＳＴ４１１、ＴＤＩ４１２、ＴＤＯ４１
３、ＴＣＬＫ４１４）への接続が必要である。次の節で
論じられる多重ＪＴＡＧ／ＭＴＡＰコンフィギュレーシ
ョンが存在する。ＥＭＵ０およびＥＭＵ１ピンはマルチ
プロセッサ停止イベントおよび性能解析機能を容易にす
るよう構成される。ＥＭＵ０／１ピンは機能ピンであ
り、すべてのメガモジュール境界セル規則に準拠する。
以下の構成体が、装置のＪＴＡＧピン、ＭＴＡＰ３０５
およひ多重領域テストポートの間の通信と制御をサポー
トするためにＪＴＡＧフレームワーク内に追加されてい
る。データパス拡張−拡張専用ＪＴＡＧ ＩＲコマンド
で、領域状態、ＥＭＵ１およびＥＭＵ０コンフィギュレ
ーション、エミュレーション制御、領域スキャンパス選
択および領域ロック情報のＭＴＡＰデータスキャン選択
を提供する。コマンド発生−拡張専用ＪＴＡＧ ＩＲコ
マンドでＪＴＡＧ ＩＤＬＥ状態を通じて起動されるテ
ストおよびエミュレーションコマンドを提供する。命令
レジスタキャプチャ−雑エミュレーション状態、領域状
態およびテスト情報のＪＴＡＧ命令レジスタキャプチャ
で、エミュレーションソフトウェアの動作とＭＴＡＰの
テスト容易性を促進するために追加された。ＭＴＡＰ３
０５のＪＴＡＧ信号は以下である。 ＴＭＳ：テストモード選択。この信号はＪＴＡＧ状態ダ
イアグラムの変化を制御する。トラバースされるさまざ
まな状態によって命令およびデータパスがスキャンさ
れ、ＪＴＡＧ命令が実行される。 ＴＣＫ：テストクロック。この信号はＪＴＡＧ論理およ
び状態マシンにクロックを提供する。ＪＴＡＧインター
フェースはメガモジュール外部で供給される周波数でク
ロックされ、メガモジュールを異なったクロック速度用
に設計された他のＪＴＡＧ装置、制御装置およびテスト
機器と互換性のあるものにする。本明細書ではこのクロ
ック入力をＴＣＬＫと呼ぶ。正規システムクロック入力
をＵＣＬＫ（機能クロック）と呼ぶ。 ＴＤＩ：テストデータ入力。この信号はメガモジュール
のすべてのＪＴＡＧ命令とデータスキャンに関する入力
データを提供する。 ＴＤＯ：テストデータ出力。この信号はメガモジュール
のすべてのＪＴＡＧ命令とデータスキャンに関する出力
データを提供する。 ＴＲＳＴ：テストリセット。これはＪＴＡＧモジュール
をリセットする信号で、電源投入時のテストアクセスポ
ート（ＴＡＰ）の急速な初期化を保証するために提供さ
れる。

【０１２４】これらの信号間の関係は、ここに引用され
たＩＥＥＥ１１４９．１仕様書で定義されている。ＭＴ
ＡＰ３０５のＥＭＵ信号は以下である。 ＥＭＵＩ［１：０］：ＥＭＵ入力。解析領域によってＥ
ＭＵＩｎの論理ゼロの検出がイベントとして使用できる
ようになる。ＥＭＵＩは非同期で任意のパルス幅である
ので、単一クロック同期イベントがイベント処理のため
にＣＰＵ領域（ＥＭＵＩ信号）に確実に送信されるよう
にするために、ＥＭＵＩはパルスキャッチャおよび同期
装置に提示されなければならない。パルスキャッチャは
同期イベントパルスによって自己クリーニングされる。 ＥＭＵＯ［１：０］：ＥＭＵ出力。この信号は、（エミ
ュレーションおよびテストモードでは）ＥＣＲのＥＭＵ
Ｃビットを通じて、また（ストラップモードでは）ＡＣ
ＲのＣＰＵ ＥＭＵＣビットを通じて選択されたイベン
トを出力するために利用される。ＭＴＡＰ３０５からの
ＥＭＵＯ［１：０］信号は少なくとも５Ｎ秒間アクティ
ブでなければならない（テストバス制御装置の要求）。 ＥＭＵＯＥＮ［１：０］：ＥＭＵ出力イネーブル。この
信号はＥＭＵピンパッドをドライブするために使用され
るＥＭＵＯ信号の外部トライステートバッファをイネー
ブルにする。共用または専用のこの信号の動作モードは
（エミュレーションおよびテストモードでは）ＥＣＲの
ＥＭＵＣビットを通じて、また（ストラップモードで
は）ＡＣＲのＣＰＵ ＥＭＵＣビットを通じて選択され
る。共用モードではこの信号はイベントがアクティブの
ときだけイネーブルになり、イベントがイネーブルでな
いとき出力バッファはトライステートモードのままであ
る。共用モードで無効のときＥＭＵピンパッドの状態は
外部イベントからＥＭＵＩドライバにドライブされる。
専用モードでは、この信号は常にアクティブなので、Ｅ
ＭＵピンパッドをＥＭＵＯ信号レベルにする。メガモジ
ュールの外部でこの信号を使用する例が後で論じられ
る。ＪＴＡＧ演算コードユーティライゼーション： ＪＴＡＧ
演算コード空間０ｘ００−０ｘ１ＦがＪＴＡＧ特定の使
用のために予約される。これらの演算コードに関連する
スキャンパスおよびコマンドはＩＥＥＥ１１４９．１仕
様書に定義されている。この演算コード空間は現時点で
は部分的にのみ定義され、このグループの定義されない
演算コードはすべて将来の使用のために予約される。こ
こでこのグループの任意の演算コードを公衆演算コード
と呼ぶ。

【０１２５】本発明の一態様によれば、０ｘ２０−０ｘ
２Ｆからの定義されないＪＴＡＧ演算コード空間の一部
がエミュレーション特定使用のために予約される。これ
らの演算コードは公衆演算コードと呼ばれる。このグル
ープの中の定義されない演算コードはすべて将来のエミ
ュレーション使用のために予約される。０ｘ２０−０ｘ
２Ｆの中の演算コードはデータスキャンパスを選択する
ためにエミュレーションおよびテストコマンドとして定
義される。ＪＴＡＧ状態マシンがＪＴＡＧ ＳＨＩＦＴ
ＤＲ状態（選択されたデータレジスタをシフト）にあ
るとき、演算コードはデータスキャンパス選択として利
用される。ＪＴＡＧ状態マシンがＪＴＡＧ ＩＤＬＥ状
態にあるときは同じ演算コードがコマンドとして利用さ
れる。ＪＴＡＧ状態をＤＴＰ制御状態にマップするテス
トモードでは、ＪＴＡＧ演算コードはまた制御コードを
ＤＴＰに直接適用するためにも利用される。演算コード
のこうした３つの使用法の各々は互いに分断されてい
る。この文書はそれらを独立して論じる。

【０１２６】図３５はＭＴＡＰスキャンパス編成の構成
図である。エミュレーション／テストスキャンパスがＪ
ＴＡＧ仕様によって要求されるＩＲおよびバイパスパス
に加えて提供される。ＭＴＡＰ３０５は（ＭＴＡＰ３０
５をＪＴＡＧ非対応にする）境界スキャンパスをサポー
トしないことに注意されたい。スキャンパスを選択する
ＳＨＩＦＴ−ＩＲスキャンに続いて、エミュレーション
／テストパスはＪＴＡＧ状態マシンをＳＨＩＦＴ−ＤＡ
状態にトラバースすることによってスキャンされる。１
つより多い演算コードが同じ公衆または専用スキャンパ
スをアドレスできる。公衆または専用スキャンパスが表
４３で簡単に説明される。 表４３．公衆および専用スキャンパス ＪＴＡＧ ＩＲ ＪＴＡＧ命令レジスタ。命令レジスタ演算コードはデー タスキャンパスを選択するか、またはコマンドを指定す る。 ＢＹＰＡＳＳ データバイパスレジスタ。この１ビットレジスタは明示 データパスがＪＴＡＧ ＩＲ演算コードによって選択 されないときデフォールトスキャンパスを提供するため に使用される。 ＥＣＲ エミュレーション制御レジスタ。このレジスタはメガモ ジュールクロック設定の選択、メガモジュールモード（ エミュレーションまたはテスト）の選択およびＤＴＰの プログラマブル制御を提供するために利用される。 ＤＴＰ ＳＣＴＬ ＤＴＰスキャン制御レジスタ。このレジスタはＤＴＰモ ジュールスキャンイネーブルビット（ＭＳＥＮＢ）を保 持するために使用される。ＭＳＥＮＢビットはすべての ＤＴＰデータモジュールに対して存在する。ＭＳＥＮＢ ビットを１にセットすると、モジュールのＤＴＰがアン ロックされＤＴＰ ＤＡＴＡパスがスキャンされるとき （ＳＨＩＦＴ−ＤＲ）関連するＤＴＰデータがＤＴＰ ＤＡＴＡスキャンパスに追加される。 ＤＴＰ ＳＤＡＴ ＤＴＰスキャンデータ。このスキャンパスはすべてのＤ ＴＰのスキャンモジュールへのアクセスを提供する。こ のパスには各ＤＴＰ内のすべてのスキャンモジュールへ のモジュールバイパスビットが含まれる。ＤＴＰスキャ ンモジュールは、モジュールのＤＴＰがアンロックされ モジュールのＭＳＥＮＢビットが設定される場合それら のバイパスビットの後ＤＴＰ ＳＤＡＴスキャンパスに 対してイネーブルである。別言すれば、このパスの長さ は現在ロックされていない領域に設定されたＭＳＥＮＢ ビットの数によって変化する。それらの領域がアンロッ クされそれらのＭＳＥＮＢビットがＤＴＰスキャン制御 レジスタに設定されるならば、１からすべてのＤＴＰス キャンモジュールが同時に追加される。ＤＴＰ ＳＤＡ Ｔパスのスキャンを試みる前に、ＤＴＰモジュールがス キャンされるすべての領域についてＭＴＡＰ３０５を使 用してクロックをＵＣＬＫからＴＣＬＫに切換えなけれ ばならない。このパスに関連する専用スキャンの考察に ついては１０．２．６節を参照されたい。 ＥＶＴ ＣＮＴＲ イベントカウンタ。このスキャンパスにはすべてのＭＴ ＡＰ３０５のカウンタのＳＲＬが含まれる。 ＤＡＴＡ ＳＴＲＭ データストリーム。このスキャンパスはデータストリー ムスキャン操作をサポートする。 ＳＥＡ ＳＣＴＬ ＳＥ解析スキャン制御レジスタ。このレジスタはＳＥ解 析ＤＴＰのモジュールスキャンイネーブルビット（ＭＳ ＥＮＢ）を保持するために使用される。ＳＥのＭＳＥＮ ＢレジスタはメガモジュールＤＴＰのＭＳＥＮＢレジス タと同一である。 ＳＥＡ ＳＤＡＴ ＳＥ解析スキャンデータレジスタ。このスキヤンパスは ＳＥ解析ＤＴＰのスキャンモジュールへのアクセスを提 供する。ＳＥのＤＴＰサポートはメガモジュールＤＴＰ と同一である。

【０１２７】ＪＴＡＧデータパス制御 さらに図３５を参照すると、スキャンデータはＪＴＡＧ
ＳＨＩＦＴ ＤＲ状態の間選択されたデータシフトレ
ジスタを通じてシフトされる。データシフトレジスタは
ＭＳＢをＬＳＢにシフトし、シフトレジスタのＬＳＢは
第１ＳＨＩＦＴ ＤＲ状態の間ＴＤＯに出力される。ＴＤ
Ｉからシフトレジスタにシフトされたデータは、転送さ
れたデータビットの静的数値が必要な場合シフトシーケ
ンスの終了時に並列保持レジスタに転送される。並列保
持レジスタは影レジスタまたはその保持レジスタ長の影
ビットと呼ばれる。ＭＴＡＰ３０５を実現するにはプロ
セッサエミュレーション機能とのインターフェースを有
する影ビットとシフトレジスタビットのミックスを使用
する。シフトレジスタビットが直接使用されるとき、デ
ータシフトレジスタのシフトはビットの最終使用に関係
なくなされる。ＪＴＡＧ状態のデータレジスタグループ
は、ＳＥＬＥＣＴ ＤＲ状態がＣＡＰＴＵＲＥ ＤＲ状
態に移行するとき入力され、ＵＰＤＡＴＥ ＤＲ状態の
実行が完了するとき終了する。この状態のグループは、
スキャンデータレジスタ状態グループがトラバースされ
る間、ＪＴＡＧ命令レジスタ中に保持される演算コード
によって選択される特定データパスに割り当てられる。
この状態グループにはパス特有の重要性を有する３つの
状態が含まれる。ＣＡＰＴＵＲＥ ＤＲ、ＳＨＩＦＴ
ＤＲおよびＵＰＤＡＴＥ ＤＲというこれらの状態はＪ
ＴＡＧ命令レジスタに含まれる演算コードと結合されて
スキャンデータを管理するパス特定ディレクティブを与
える。ＣＡＰＴＵＲＥ ＤＲ状態は、シフトシーケンス
の開始時に情報をデータシフトレジスタに選択的にロー
ドする。この情報は、パス特定データシフトレジスタが
ＳＨＩＦＴ ＤＲ状態によって進められる際チップのＴ
ＤＯピンで見える。ＵＰＤＡＴＥ ＤＲ状態は、データ
シフトレジスタにシフトされたデータをＪＴＡＧ ＩＲ
演算コードによって示された適当な並列データレジスタ
に転送する。大部分のＭＴＡＰ専用データパスはすべて
のデータパスビット位置についてＣＡＰＴＵＲＥ ＤＲ
機能の実現を必要としない。データパス全体がＣＡＰＴ
ＵＲＥ ＤＲ機能の実現を必要としない場合もある。Ｄ
ＴＰデータスキャンパスの場合特にそうである。専用デ
ータパスにはデータシフトレジスタを共有するものもあ
る。この実現の帰結はデータが修飾されたＵＰＤＡＴＥ
ＤＲ信号によって異なった影レジスタまたはビットに
選択的に転送される単一のデータシフトレジスタであ
る。このアプローチはＤＴＰ内でＤＴＰ ＳＣＴＬおよ
びＤＴＰ ＳＤＡＴスキャンパスの両方をサポートする
単一の物理シフトレジスタを利用するために利用され
る。この共有アプローチによって、パスのＣＡＰＴＵＲ
Ｅ ＤＲ状態機能のマージも可能になる。上記で論じた
物理実現オプションはすべて、パスを制御するソフトウ
ェアから見たときデータパスの設定または動作を変更す
るものではない。ＪＴＡＧ ＴＡＰがＳＥＬＥＣＴ Ｄ
Ｒ状態を通じて遷移するとき選択されたデータスキャン
パスとキャプチャおよびアップデートされたレジスタは
ＪＴＡＧＩＲ中のコマンドに依存する。データをＤＴＰ
に向けるＤＴＰデータスキャンコマンド以外のＩＲコマ
ンドは、アップデートと、場合によってはキャプチャ信
号を必要とする（ＪＴＡＧ ＴＡＰ ＣＡＰＴＵＲＥ
ＤＲおよびＵＰＤＡＴＥ ＤＲ状態に基づく）。ＤＴＰ
ＳＤＡＴおよびＤＴＰ ＳＣＴＬスキャンパスはＤＴＰ
を通じて共通データシフトレジスタを共有する。ＤＴＰ
ＳＣＴＬパスの場合ＣＡＰＴＵＲＥ ＤＲ状態と結合
したパス選択信号によって共通シフトレジスタがＭＳＥ
ＮＢ影ビットからロードされる。スキャンの完了後（Ｓ
ＨＩＦＴ−ＤＲ）、ＵＰＤＡＴＥ ＤＲ状態によって共
通シフトレジスタ中の新しい値が固有のＭＳＥＮＢ影レ
ジスタに転送される。ＤＴＰ ＳＤＡＴパスの場合、Ｄ
ＴＰの共通シフトレジスタがバイパスビットとして利用
される。他のすべてのスキャンパスは直接スキャンされ
る（ＤＴＰを通じてスキャンされない）。表４４は各ス
キャンパスへの要求の詳細を示す。

【０１２８】 選択信号ＳＣＴＬ ＳＥＬ、ＳＥＣＲ ＳＥＬ、ＳＣＴ
Ｒ ＳＥＬおよびＳＴＲＭ ＳＥＬは相互に排他的で、
ＵＰＤＡＴＥ ＩＲ ＴＡＰ状態によってイナクティブ
状態にドライブされる。さらに図３５を参照すると、Ｍ
ＴＡＰ３０５のＪＴＡＧ命令レジスタ（ＩＲ）４５０は
長さ８ビットですべてのビットが命令デコードで使用さ
れる。デコードされた命令はスキャンパスを選択または
コマンドを実行するために利用される。ＩＲへのアクセ
スはＪＴＡＧ状態のグループによって提供される。ＳＥ
ＬＥＣＴ ＩＲ状態がＣＡＰＴＵＲＥ ＩＲに遷移すると
きこれらの状態に入り、ＵＰＤＡＴＥ ＩＲ状態を出る
ときこれらの状態から出る。ＪＴＡＧ ＴＡＰ状態マシ
ンがＳＥＬＥＣＴ ＩＲ状態を通じて遷移するとき、Ｉ
ＲレジスタはＪＴＡＧデータスキャンパスに接続され
る。ＣＡＰＴＵＲＥ ＩＲ状態はシフト・シーケンスの
開始時に情報を命令シフトレジスタにロードする。キャ
プチャされたデータはエミュレーション制御レジスタ
（ＥＣＲ）中の状態選択（ＳＴＳＬ）ビットに依存する
（図３８参照）。この情報は、命令シフトレジスタがＳ
ＨＩＦＴ ＩＲ状態を通じて進む際チップのＴＤＯピン
で見れる。ＳＨＩＦＴ ＩＲ状態に入ると、ＤＰＣ（デ
ータパス制御装置）はスキャンパスがすべてのＴＣＬＫ
にシフトすることを可能にする。命令シフトレジスタは
ＭＳＢからＬＳＢにシフトされ、ＬＳＢキャプチャ情報
レジスタは第１ＳＨＩＦＴ ＩＲ状態でＴＤＯに出力さ
れる。この機構はエミュレーションおよびテストステー
タスをロードおよびエクスポートするために使用され
る。ＵＰＤＡＴＥ ＩＲ状態はチップにシフトされたデ
ータ（命令シフトレジスタのコンテント）をＩＲの影ビ
ットに転送するために使用される。

【０１２９】図３６Ａはストラップステータスが選択さ
れたＪＴＡＧ ＩＲを示す。ストラップステータスは、
ＴＲＳＴ−またはＴＬＲ ＪＴＡＧ状態によって選択さ
れるデフォールトステータス状態である。２つのＬＳＢ
にはＩＥＥＥ１１４９．１仕様の６．１．１節による固
定パターン（０、１）がロードされる。この固定パター
ンはストラップモード中に正しいパターンにされるＭＴ
ＡＰ状態フラグから得られる。図３６Ｂは停止ステータ
スが選択されたＪＴＡＧ ＩＲを示す。ここで示される
ステータスビットは一般に停止モードエミュレーション
の間利用される。ＡＢＰ ＤＥＴおよひＳＷＢＰ ＤＥ
Ｃ（ＣＰＵ領域）以外のすべてのステータスビットはＭ
ＴＡＰにソースを有する。ＭＴＡＰ３０５ステータスビ
ットは表４５で定義される。停止モードエミュレーショ
ンステータスビットは表６８で定義される。図３６Ｃは
実時間ステータスが選択されたＪＴＡＧ ＩＲを示す。
ここで示されるステータスビットは一般に実時間モード
エミュレーションの間利用される。ＭＳＧＦＬＧおよび
ＭＳＧＳＷ（ＣＰＵ領域）以外のすべてのステータスビ
ットはＭＴＡＰ３０５にソースを有する。ＭＴＡＰ３０
５ステータスビットは表４４で定義される。実時間モー
ドＣＰＵ領域エミュレーションステータスビットは表６
９で定義される。図３６Ｄはエミュレーションエラース
テータスが選択されたＪＴＡＧ ＩＲを示す。ここで示
されるステータスビットは一般に停止および実時間両方
のモードに関してエミュレーションエラー処理の間利用
される。ＭＩＮＴ ＥＮおよびＡＩＮＴ ＥＮ（ＣＰＵ
領域）以外のすべてのステータスビットはＭＴＡＰ３０
５にソースを有する。ＭＴＡＰ３０５ステータスビット
が表４４に定義される。ＭＩＮＴ ＥＮおよびＡＩＮＴ
ＥＮＣＰＵ領域エミュレーションエラーステータスビ
ットは表６９に定義される。表４５はＭＴＡＰ３０５モ
ジュール内で発生するステータスビットを定義する。Ｍ
ＴＡＰ３０５以外にソースを有するステータスビットの
定義については表６８〜７１を参照されたい。

【０１３０】 表４５．ＭＴＡＰステータス ＳＴＲＡＰ ストラップ装置モジュール。このビットはＥＣＲの装 置モードビットから設定される。設定されるとメガモ ジュールがストラップモードにあることを表示する。 このビットはモードが（エミュレーションまたはテス トからストラップに）不意に切換えられているかどう か判断するために使用される。 ＴＣＬＫ ＳＥＬ 選択されたテストクロック。このビットは１のとき、 テストクロック（ＴＣＬＫ）がすべてのアンロック領 域に切換えられていることを示す。ＴＣＬＫかイネー ブルのとき、アンロック領域はＴＣＬＫレートでデー タスキャンを行える状態にあり（スキャンクロック切 換は後で説明される）、かつ／またはＴＣＬＫレート で機能クロックを動作させている。ＴＣＬＫ ＳＥＬ ステータスビットの状態はラッチされ、クロックの切 換が完了するまで（ＳＷＩＮＰＲＯＧがイナクティブ ）修正されない。 ＩＲＢＵＳＹ 命令レジスタが使用中。このビットはＪＴＡＧインタ ーフェースが他の演算で使用中であることを示す（詳 細は１０．２．４節を参照）。ＪＴＡＧ ＩＲは影付 きなので、ＩＲはスキャンできるが（ＳＨＩＦＴ Ｉ Ｒ）ＩＲＢＵＳＹビットがクリアされるまでアップデ ート（ＵＰＤＡＴＥ ＩＲ）できない。このビットは ＪＴＡＧ ＴＬＲ状態の後論理０状態であり、ＭＴＡ Ｐコマンドが出されるまで０のままである。 ＳＹＮＣ ＥＲＲ 同期スキャンエラー。このビットは、ＭＴＡＰ３０５ モジュールがスキャンが開始できない状態にあるとき データスキャンが試行されたことを示す。スキャンは 中止されクロックは切換えられない。このビットはス キャンとＣＳＭスティミュラスの両方をブロックする 。このステータスビットはＥＣＲをロックすることに よって消去される。 ＤＯＮＥ ＴＧＬＥ 実行済みトグル。このビットは、最後のＩＲ 停止ス テータススキャン以来ＣＰＵ ＤＯＮＥがイナクティ ブ状態からアクティブになったことを示す。ＣＰＵ ＤＯＮＥ信号の立上がりがＤＯＮＥ ＴＧＬＥ ＳＲ Ｌによってキャプチャされる。停止ステータスが選択 されるとＤＯＮＥ ＴＧＬＥ信号はＣＡＰＴＵＲＥ＿ ＩＲ ＪＴＡＧ状態の間ＩＲシフトレジスタにロード され消去される。 ＲＳＴ ＴＧＬＥ リセットトグル。このステータスビットは最後のＩＲ エラーステータススキャン以来ＲＳＴ＿ＴＫＮがイナ クティブ状態からアクティブになったことを示す。Ｒ ＳＴ＿ＴＫＮ信号の立上がりがＲＳＴ＿ＴＧＬＥ Ｓ ＲＬによってキャプチャされる。エラーステータスが 選択されると、ＲＳＴ＿ＴＧＬＥ信号はＣＡＰＴＵＲ Ｅ＿ＩＲ ＪＴＡＧ状態の間ＩＲシフトレジスタにロ ードされ、ＲＳＴ＿ＴＧＬＥ ＳＲＬは消去される。 ＭＩＮＴ＿ＴＧＬＥ メッセージ割込みトグル。このステータスビットは、 最後のＩＲ実時間ステータススキャン以来ＭＩＮＴ＿ ＴＫＮがイナクティブ状態からアクティブになったこ とを示す。ＭＩＮＴ＿ＴＫＮ信号の立上がりがＭＩＮ Ｔ＿ＴＧＬＥ ＳＲＬによってキャプチャされる。実 時間ステータスが選択されると、ＭＩＮＴ＿ＴＧＬＥ 信号はＣＡＰＴＵＲＥ＿ＩＲ ＪＴＡＧ状態の間ＩＲ シフトレジスタにロードされ、ＭＩＮＴ＿ＴＧＬＥ ＳＲＬは消去される。 ＡＩＮＴ＿ＴＧＬＥ 解析割込みトグル。このステータスビットは最後のＩ Ｒ実時間ステータススキャン以来ＡＩＮＴ＿ＴＫＮが イナクティブ状態からアクティブになったことを示す 。ＡＩＮＴ＿ＴＫＮ信号の立上がりがＡＩＮＴ＿ＴＧ ＬＥ ＳＲＬによってキャプチャされる。実時間ステ ータスが選択されると、ＡＩＮＴ＿ＴＧＬＥ信号はＣ ＡＰＴＵＲＥ＿ＩＲ ＪＴＡＧ状態の間ＩＲシフトレ ジスタにロードされ、ＡＩＮＴ＿ＴＧＬＥ ＳＲＬは 消去される。 ＭＳＧＳＷ＿ＴＧＬＥ メッセージ切換トグル。このステータスビットは最後 のＩＲ実時間ステータススキャン以来ＭＳＧＳＷがイ ナクティブ状態からアクティブになったことを示す。 ＭＳＧＳＷ信号の立上がりがＭＳＧＳＷ＿ＴＧＬＥ ＳＲＬによってキャプチャされる。実時間ステータス が選択されると、ＭＳＧＳＷ＿ＴＧＬＥ信号はＣＡＰ ＴＵＲＥ＿ＩＲ ＪＴＡＧ状態の間ＩＲシフトレジス タにロードされ、ＭＳＧＳＷ＿ＴＧＬＥ ＳＲＬは消 去される。 ＳＴＲＹ＿ＴＧＬＥ ストリーム準備エラートグル。ＳＴＲＹ＿ＴＧＬＥ ＳＲＬは前のＪＴＡＧコマンドがＳＤＡＴ＿ＳＴＲＭ コマンドのときのみ設定できる。 ＳＴＲＹ＿ＴＧＬＥ ＳＲＬはＣＰＵ＿ＤＯＮＥがＭ ＴＡＰカウンタのＸＦＥＲ＿ＤＡＴＡ信号の立上がり でアクティブでないとき設定される。この条件は、前 の１ｄ／ｓｔがＣＰＵのＥＤＤＡＴＡ１レジスタとの 次のデータ転送に先立って進められないことを示す。 エミュレーションエラーステータスが選択されると、 ＳＴＲＹ＿ＴＧＬＥ信号はＣＡＰＴＵＲＥ＿ＩＲ Ｊ ＴＡＧ状態の間ＩＲシフトレジスタにロードされ、Ｓ ＴＲＹ＿ＴＧＬＥ ＳＲＬは消去される。 ＳＴＳＷ＿ＴＧＬＥ ストリーム切換エラートグル。ＳＴＳＷ＿ＴＧＬＥ ＳＲＬは前のＪＴＡＧコマンドがＳＤＡＴ＿ＳＴＲＭ コマンドのときのみ設定できる。ＳＴＳＷ＿ＴＧＬＥ ＳＲＬはＥＣＲのＴＥＲＭフィールドのＭＰＳＤコ ードがＭＴＡＰカウンタのＸＦＥＲ＿ＤＡＴＡ信号の 立上がりのＭＰＳＤバスをドライブしないとき設定さ れる。この条件はＵＳＬＫがＴＣＬＫとの関係でゆっ くり動作し、データストリーム機能をサポートしない ことを示す。エミュレーションエラーステータスが選 択されると、ＳＴＳＷ＿ＴＧＬＥ信号はＣＡＰＴＵＲ Ｅ＿ＩＲ ＪＴＡＧ状態の間ＩＲシフトレジスタにロ ードされ、ＳＴＳＷ＿ＴＧＬＥ ＳＲＬは消去される 。 ＣＳＭ＿ＥＸＥ ＣＳＭ ＥＸＥ状態。コード状態マシンＥＸＥ状態ビ ット（ＥＸＥ状態がＣＳＭの出力に適用される場合１ ）。詳細は図３９参照。 ＣＳＭ＿ＬＯＣＫ ＣＳＭロック状態。コード状態マシンＬＯＣＫ状態ビ ット。詳細は図３９参照。 Ｃ１、Ｃ０、Ｃｅ ＣＳＭ出力。このフィールドはＤＴＰに適用されたＤ ＳＭ ＭＰＳＤコードである。詳細は図３９参照。

【０１３１】表４５はＭＴＡＰ３０５によってサポート
されるＪＴＡＧ命令の組み合わせを定義する。ＭＴＡＰ
３０５内のＪＴＡＧ命令は、ＩＥＥＥ１１４９．１仕様
によって要求される標準ＪＴＡＧ命令（公衆命令）とエ
ミュレーションおよびテストのために追加された専用命
令とに分けられる。専用ＪＴＡＧ演算コードは次の３つ
の基本的機能を有する。 １）ＣＡＰＴＵＲＥ＿ＤＲおよびＵＰＤＡＴＥ＿ＤＲ
ＪＴＡＧ状態と組み合わせて使用されるＳＨＩＦＴ＿Ｄ
Ｒ ＪＴＡＧ状態と制御論理のためのスキャンパスの選
択。 ２）専用演算コードがＪＴＡＧ ＩＲにあり、ＪＴＡＧ
状態マシンがＪＴＡＧＩＤＬＥ状態に遷移するとき発生
する専用コマンドの処置の決定。 ３）装置モードがテストのときＪＴＡＧ状態をＭＰＳＤ
コードに直接マップすることによる演算コードによるＡ
ＴＰＧテストのサポート。 専用コマンドはＪＴＡＧ環境でＵＰＤＡＴＥ＿ＩＲまた
はＵＰＤＡＴＥ＿ＤＲからＪＴＡＧ ＩＤＬＥ状態に入
ることによって開始される動作である。コマンドの開始
は機能クロック（ＵＣＬＫ）に同期し、ＭＴＡＰ３０５
およびＤＴＰの機能論理への１機能クロック幅コマンド
に帰結する。専用コマンドが開始されるとコマンドが発
行されるまでＪＴＡＧ ＩＲの次のアップデートは禁止
される。専用コマントの完了はＪＴＡＧ ＣＡＰＴＵＲ
Ｅ＿ＩＲ状態のＩＲＢＵＳＹ（命令レジスタ使用中フラ
グ）をキャプチャすることによって決定される。表４６
で説明されるＪＴＡＧ命令はＭＴＡＰ３０５によってサ
ポートされる。それらは公衆および専用グループに分け
られる。必要な演算コード（公衆）は議論の中で注記さ
れる。必要なものとして示されない演算コードはすべて
専用演算コードである。専用グループの説明には、この
演算コードで開始されるコマンドのみ次回説明に加えて
演算コードによって選択されるデータレジスタが含まれ
る。演算コードのテストモード使用は、詳細には表６３
および表６５に関して後で論じられる。

【０１３２】 表４６．コードの説明 コード 説明 ０ｘＦＦ ＢＹＰＡＳＳ。この命令はバイパススキャンパスをイネーブルにす る。このパスは単一シフトレジスタ段階である。これは必要なＪＴ ＡＧ公衆演算コードであり、ＪＴＡＧ ＩＥＥＥ１１４９．１仕様 の７．４節に包含される。 ０ｘ２０ ＳＤＡＴ＿ＨＡＬＴ。この命令はＤＴＰ＿ＳＤＡＴスキャンパスを 選択する。ＤＴＰ＿ＳＤＡＴスキャンパスに関する特殊スキャンの 考察に関しては、「ＭＴＡＰ ＭＰＳＤコード発生器」に関する後 の節を参照されたい。この演算コードに関連するコマンドは、エミ ュレーション制御レジスタ（ＥＣＲ）のＥＸＥビットフィールドか らプレロードされたＭＰＳＤコード値を使用して、開始ＭＰＳＤコ ード発生シーケンスをＭＴＡＰ３０５のコード状態マシン（ＣＳＭ ）に発行する。追加機能はテストモードで提供される。 ０ｘ２１ ＳＤＡＴ＿ＣＮＴＬ。この命令はＤＴＰ＿ＳＤＡＴスキャンパスを 選択する。ＤＴＰ＿ＳＤＡＴスキャンパスに関する特殊スキャンの 考察に関してはＭＴＡＰ ＭＰＳＤコード発生器に関する後の節を 参照されたい。この演算コードに関連するコマンドは、エミュレー ション制御レジスタ（ＥＣＲ）のＴＥＲＭビットフィールドからプ レロードされたＭＰＳＤコード値を使用して、開始ＭＰＳＤコード 発生シーケンスをＭＴＡＰ３０５のコード状態マシン（ＣＳＭ）に 発行する。 ０ｘ２２ ＳＣＴＬ＿ＨＡＬＴ。この命令はＤＴＰ＿ＳＣＴＬスキャンパスを 選択する。この演算コードに関連するコマンドは各プロセッサのＥ ＭＵＯＥＮ０イベント論理をＥＣＲのＥＭＵＣビットによって選択 されたイベントがイナクティブ状態に戻るまで禁止しイナクティブ 状態にする。追加機能はテストモードで提供される。 ０ｘ２３ ＳＣＴＬ＿ＣＮＴＬ。この命令はＤＴＰ＿ＳＣＴＬスキヤンパスを 選択する。この演算コードに関連するコマンドは各プロセッサのＥ ＭＵＯＥＮ１イベント論理をＥＣＲのＥＭＵＣビットによって選択 されたイベントがイナクティブ状態に戻るまで禁止しイナクティブ 状態にする。追加機能はテストモードで提供される。 ０ｘ２４ ＳＥＣＲ。この命令はエミュレーション制御レジスタ（ＥＣＲ）ス キャンパスを選択する。ＥＣＲパスに関する特殊スキャンの考察に ついては「ＭＴＡＰコード状態マシン」に関する後の節を参照され たい。この演算コードに関連するコマンドはＭＴＡＰ３０５に指示 してＤＴＰ（ＣＳＭ＿ＬＯＣＫ）に適用される現行ＭＰＳＤをロッ ク（「フリーズ」）する。コードは演算コードＳＤＡＴ＿ＨＡＬＴ またはＳＤＡＴ＿ＣＮＴＬによって発生するコマンドが発行される までロックされたままである。このロックプロセスはＥＣＲのスキ ャンの前に必要である。ＣＳＭ＿ＬＯＣＫコマンドを有効にするに はＪＴＡＧ ＩＤＬＥ状態に入らなければならない。ＳＹＮＣ＿Ｅ ＲＲ ＭＴＡＰステータスビットもＣＳＭ＿ＬＯＣＫコマンドが有 効になると消去される。 ０ｘ２５ ＳＭＭ＿ＩＤ。この命令は、この命令のためにＩＤバス値と共にＣ ＡＰＴＵＲＥ＿ＤＲによってロードされるＥＶＴ＿ＣＮＴＲスキャ ンパスを選択する。ＩＤバスはＣＰＵの制御ステータスレジスタ（ ＣＳＲ）の１６ＭＳビット中の修正および装置タイプ情報からなる 。このデータはＣＳＲがプロセッサによってアクセス可能なときス キャン可能でなければならない。この命令に関連するコマンドはな い。 ０ｘ２６ ＳＥＶＴ＿ＣＮＴＲ。この命令はＭＴＡＰ３０５のイベントカウン タスキャンパスを選択する。この命令に関連するコマンド（ＬＥＶ Ｔ＿ＣＮＴＲ）はカウンタの影ビットをロードする。 ０ｘ２７ ＳＧＡＢＯＲＴ。この命令に関連するコマンドはＭＴＡＰの開始発 生器を消去する。この命令はバイパススキャンパスを選択する。 ０ｘ２８ ＸＡＩＮＴ。この命令に関連するコマンドは解析割込み（ＡＩＮＴ ）を発生する。この命令はバイパススキャンパスを選択する。 ０ｘ２９ ＸＭＳＧＩＮＴ。この命令に関連するコマンドはメッセージ割込み （ＭＳＧＩＮＴ）を発生する。この命令はバイパススキャンパスを 選択する。 ０ｘ２Ａ ＳＤＡＴ＿ＳＴＲＭ。この命令はデータストリームスキャンパスを 選択する。この命令に関連するコマンドは開始データストリームプ ロセスである。データストリームプロセスは、ＣＳＭおよびＭＴＡ Ｐカウンタによって制御されるが、これらは共に正しく設定されな ければならない。 ０ｘ３０ ＳＥＡ＿ＤＡＴＡ。この命令はＳＥ解析データスキャンパスを選択 する。この命令に関連するコマンドはない。 ０ｘ３２ ＳＥＡ＿ＣＮＴＬ。この命令はＳＥ解析制御スキャンパスを選択す る。この命令に関連するコマンドはない。 注：ＭＴＡＰ３０５は演算コード０ｘ２０〜０ｘ２３、０ｘ３０、０ｘ３２およ び０ｘ２４によって選択されたスキャンパスに追加制限を配置する（「ＭＴＡＰ コード状態マシン」および「ＭＴＡＰ ＭＰＳＤコード発生器」に関する後の節 を参照すること）。明確に識別されないスキャンパスはバイパスパスを選択し将 来の使用のために予約される。

【０１３３】再び図３５を参照すると、バイパスパス４
５１は、ＪＴＡＧ命令レジスタを通じて他のデータパス
が特に選択されないとき選択される１ビットデータパス
である。バイパスビットはＣＡＰＴＵＲＥ＿ＤＲ状態で
常に論理１をキャプチャする。 ＪＴＡＧのＭＰＳＤ ＤＴＰに対するＭＴＡＰサポート 図３７は、ＪＴＡＧのＭＰＳＤへのインターフェースを
有するＭＴＡＰ３０５の構成図である。ＭＴＡＰ３０５
は、領域テストポート（ＤＴＰ）への外部アクセスとそ
の制御を提供する。ＭＴＡＰ３０５はＪＴＡＧとＭＰＳ
Ｄスキャンテクノロジとの間のインターフェースとして
利用される。ＭＴＡＰは境界スキャン制御での使用に加
えて通信媒体としてＪＴＡＧプロトコルを使用する。Ｍ
ＴＡＰ３０５によってテストおよびエミュレーションシ
ステム資源へのアクセスが可能になる。ＭＴＡＰ３０５
ブロックは、テストのサポート、スキャンのサポートお
よび実行サポートといった機能を行う。テストのサポー
トによって、ＪＴＡＧ ＴＡＰ状態からＤＴＰ ＭＰＳ
Ｄコードへの直接変換とＴＣＬＫのＵＣＬＫによる置換
を通じてＡＴＰＧテストパターンのオンボードアプリケ
ーションが可能になる。直接ＭＰＳＤモードを通じたＡ
ＴＰＧテストパターンのチップテスターアプリケーショ
ンもサポートされる。スキャンサポートには、テストク
ロックがスキャンモードで供給されることを保証する各
領域にソースを有するクロックの切換とアプリケーショ
ンの管理およびＪＴＡＧシフトデータ状態（ＳＨＩＦＴ
＿ＤＲ）からのＤＴＰ ＭＰＳＤスキャンコードの発生
およびＪＴＡＧ命令レジスタでのパス選択が含まれる。
実行サポートには、機能クロックが実行モードで供給さ
れることを保証する各領域にソースを有するクロックの
切換およびアプリケーションの管理およびＤＴＰを通じ
て領域の実行モードを制御するＭＰＳＤコードシーケン
スの発生が含まれる。ＪＴＡＧ状態ダイアグラム遷移と
結合するスキャンされた情報のシーケンスはＭＴＡＰ３
０５によって提供される機能を管理する。コード状態マ
シン（ＣＳＭ）と呼ばれるＭＴＡＰの下位システムは、
個々の領域を制御するために使用されるＭＰＳＤ実行コ
ードシーケンスを作成する。ＪＴＡＧ論理はテストクロ
ック（ＴＣＬＫ）によってドライブされ、機能論理は汎
用クロック（ＵＣＬＫ）によってドライブされるので、
ＭＴＡＰ３０５は各領域のクロックを制御するよう設計
されている。

【０１３４】さらに図３７を参照すると、メガモジュー
ルテストアクセスポート（ＭＴＡＰ）３０５は、ＪＴＡ
Ｇ ＴＡＰ５００（１１４９．１ＪＴＡＧ仕様に指定さ
れている）、ＪＴＡＧデータパス制御論理５１０、エミ
ュレーション制御レジスタ（ＥＣＲ）５２０、コード状
態マシン（ＣＳＭ）５３０、開始制御装置５４０、コマ
ンドデコード５５０、コマンド制御５６０およびＭＰＳ
Ｄコード発生器５７０からなる。さらに図３７を参照す
ると、ＭＴＡＰ３０５はＪＴＡＧおよびＤＴＰ制御ブロ
ックの間で分割できる。ＪＴＡＧブロックにはＪＴＡＧ
ＴＡＰ５００、ＪＴＡＧ ＩＲ５８０およびデータパ
ス制御５１０が含まれる。このブロックは装置ピンでＪ
ＴＡＧアクティビティをデコードし、命令を受信し、そ
れらをスキャンパス制御修飾子として処置するかまたは
それらをコマンド修飾子としてＤＴＰブロックに提供す
る。コマンドはＪＴＡＧブロックからＤＴＰブロックへ
のパスを要求するが、ＤＴＰブロックでそれらは適当な
機能論理ブロックに配置される。ＤＴＰ制御ブロックに
は開始制御５４０、コマンド制御５６０、エミュレーシ
ョン制御レジスタ５２０、ＭＰＳＤコード状態マシン５
３０およびＭＰＳＤコード発生器セクション５７０が含
まれる。ＪＴＡＧ ＴＡＰ５００はＴＣＬＫ、ＴＲＳＴ
−およびＴＭＳピンによって管理されるＪＴＡＧ状態ア
クティビティをトラックする状態マシンを含む。この状
態マシンは、命令レジスタとデータレジスタスキャンパ
スの両方をキャプチャ、シフトおよびアップデートする
ために使用されるすべての制御信号を発生する。データ
パス制御５１０はその後ＴＡＰと命令レジスタ５８０の
情報を使用してＪＴＡＧスキャンパスに関するスキャン
制御を発生する。

【０１３５】さらに図３７を参照すると、ＭＰＳＤコー
ド状態マシン（ＣＳＭ）５３０とエミュレーション制御
レジスタ（ＥＣＲ）５２０が共に使用され、ＭＰＳＤコ
ード発生器５７０と制御ＤＴＰクロックからＭＰＳＤ実
行コードシーケンスを発生する。コマンド制御ブロック
５６０からのコマンドはＣＳＭ５３０の動作を開始す
る。ＣＳＭ５３０は、コマンドによって管理されるとき
ＥＣＲ５２０から２つのプログラム可能なＣ０およびＣ
ｅの１つを選択し適用する。２つのプレロードされたコ
ード値の適用シーケンスはまたＥＣＲ５２０のビットに
よって指定される。この適用シーケンスはプログラム可
能でプロセッサの動作に従ってなされる。ＣＳＭ５３０
の動作は以下の節でより詳細に扱われる。ＥＣＲ５２０
はまた、装置モードの選択と次の節で扱われる雑テスト
機能もサポートする。コード発生器５７０はＥＣＲモー
ドビット、ＴＡＰ状態、ＤＴＰ ＪＴＡＧＩＲ制御演算
コードのデコードおよびＭＰＳＤコード状態マシンから
入力を得て、ＤＴＰに供給されるＭＰＳＤコードを作成
する。図３８はＭＴＡＰエミュレーション制御レジスタ
５２０を示す。エミュレーション制御レジスタ（ＥＣ
Ｒ）５２０はＭＴＡＰ３０５内の専用スキャンパス４５
２（図３５）である。これはＪＴＡＧ命令レジスタに配
置されたＳＥＣＲ演算コードによって指定される。ＥＣ
Ｒはシフトレジスタおよび影レジスタとして実現される
が、すべてのビットが影付きではない。エミュレーショ
ン制御レジスタのフィールドが表４７で説明される。

【０１３６】 表４７．装置モードフィールド ＭＣＳ メガモジュールクロック選択：装置モードビットがスト ラップまたはエミュレーションに設定されている場合、 このビットは機能クロックをＵＣＬＫからＴＣＬＫに切 換える。逆に、このビットが消去されると機能クロック はＴＣＬＫからＵＣＬＫに切換えられる。切換選択はこ のビットの影ラッチによって制御され、影ラッチがアッ プデートされるとクロックが切換えられる。ＴＲＳＴ− またはＴＬＲ ＪＴＡＧ状態はこのビットを消去し、Ｕ ＣＬＫを選択する。ＵＣＬＫがＴＣＬＫに切換えられる 場合、すべてのＭＴＡＰ論理はオフになる。 機能クロックを切換えるとき、すべての領域テストポー トをアンロックし、ＭＣＳビットを変更する前にＰＡＵ Ｓを適用することによって全装置のグリッチのないクロ ック切換を促進するのはエミュレーションソフトウェア の責任である。 ＡＴＰＧモードが選択され、ＭＣＳビットが設定される と、テストモードについてＭＴＡＰのＭＰＳＤコードマ ッピングは禁止される。すべての領域スキャンチェーン はＡＴＰＧモードについて設定される（すべてのＳＲＬ はスキャンパスに多重化される）。このモードは、ＡＴ ＰＧモードの間プロセッサの標準ＪＴＡＧ制御を可能に するために利用される。 ＤＥＶＭ［１：０］ 装置モード：メガモジュールの動作モードを定義する２ ビット。これらのモードビットは常にイネーブルである 。これら２つのＥＣＲビットはＴＲＳＴが発生するとき １になる。表４８は装置モードフィールドを定義する。 ＥＭＵＣ［３．０］ ＥＭＵピン設定フィールド−このフィールドはＥＭＵ０ 「１：０」ピンとＥＭＵ０ＥＮ［１：０］動作モード（ 共有または専用）をドライブするイベントを選択するた めに利用される。ＥＭＵ０およびＥＭＵ１信号の最小パ ルス幅は５ｎ秒である。表５４はこのフィールドを定義 する。 ＥＸＥ［１：０］ ＭＰＳＤ ＥＸＥコード−このフィールドは、領域テス トポートに適用するためにＭＰＳＤコード状態マシンに よって選択されＭＰＳＤコード発生器に供給される２ビ ットのＭＰＳＤコード（Ｃ０、Ｃｅ）からなる。ＭＰＳ Ｄコードのリストが表５０に示される。このフィールド はＴＲＳＴ−またはＴＬＲ ＪＴＡＧ状態によってＦＵ ＮＣに初期化される。 ＴＥＲＭ［１：０］ ＭＰＳＤ ＴＥＲＭコード−このフィールドはＭＰＳＤ ＥＸＥコードフィールドと同一である。 ＲＥＶＴ「２：０」 遠隔イベントフィールド−遠隔イベントフィールドは、 ＣＳＭがＬＯＣＫＥＤ状態にないとき、ＭＰＳＤコード 状態マシンをＥＸＥＣＵＴＥ状態（ＥＣＲからＥＸＥコ ードを選択）からＴＥＲＭＩＮＡＴＥ状態（ＥＣＲから ＴＥＲＭコードを選択）に、またその逆に遷移する条件 を指定するために使用される３ビットである。次のコー ドはＣＳＭがＬＯＣＫＥＤ状態にないことを想定する。 ＣＳＭはコマンド制御ブロックによって管理されＬＯＣ ＫＥＤ状態を離れてＥＸＥＣＵＴＥまたはＴＥＲＭＩＮ ＡＴＥ状態に入る。コマンドは、存在するとき、ＲＥＶ Ｔモードフィールドによって指定されるディレクティブ をオーバーライドする。表５１は遠隔イベントフィール ドを定義する。このフィールドはＴＲＳＴ−またはＴＬ Ｒ ＪＴＡＧ状態によって０００に初期化される。 ＤＬＣＫ［３：０］ ＤＴＰロックフィールド−ＤＬＣＫフィールドはＤＴＰ （ＣＰＵ、解析、メガモジュール、ＳＥ）毎の１ロック ビットからなる。各ロックビットはそのＤＴＰに経路指 定されるロック信号をドライブする。各ＤＴＰロックビ ッドは、新しいＭＰＳＤコードまたはクロックソース情 報がロックされない領域に適用される間、現行状態（Ｍ ＰＳＤコードおよびクロックソース）がその現行値でロ ックまたは「フリーズ」されているかどうかを示す。ロ ックレジスタはシャドウされている。ＩＤＬＥの間ロッ クスキャンレジスタビットは影ロックラッチにロードさ れる。ロック信号は影ラッチからドライブされる。これ によってすべてのＤＴＰは同じＵＣＬＫエッジで新しい ロック状態を見ることができる。また、ロックはＣＳＭ が新しいＭＰＳＤコードを適用し、（必要な場合）クロ ック切換が完了し、ひいてはＤＴＰが新しいＭＰＳＤコ ードと選択された正しいクロックでロックされた後ＤＴ Ｐに適用される。このフィールドはすべてのＤＴＰをロ ックされない状態にするＴＲＳＴ−またはＴＬＲ ＪＴ ＡＧ状態によって００００に初期化される。ＳＴＲＰ＿ ＤＥＶＭもロック影ラッチを消去する。表５２はＤＴＰ ロックフィールドを定義する。 ＳＴＳＬ［１：０］ ステータス選択フィールド−ＳＴＳＬフィールドは４つ のステータス信号グループの１つを選択するために利用 される。ＳＴＳＬフィールド値はＴＲＳＴ−およびＴＬ Ｒ ＪＴＡＧ状態によって００にリセットされる。ＳＴ ＳＬレジスタはシャドウされない。表５３はこのフィー ルドを定義する。

【０１３７】 表４８．装置モードフィールド ００ ＡＴＰＧモード−ＴＣＬＫはメガモジュール全体にソースを有する。Ｊ ＴＡＧ ＴＡＰ状態は（ＭＣＳが０の場合）ＭＰＳＤコード発生器によ って直接ＭＰＳＤコードにマップされる。ＡＴＰＧ＿ＤＥＶＭ信号はア クティブにドライブされる。領域のマスタークロックはＨＡＬＴ、ＰＡ ＵＳ、ＳＣＴＬまたはＳＤＡＴ状態によってゲートオフされる。これは ＣＮＴＬまたはＦＵＮＣがテストポートに適用されるまでゲートオフさ れたままである。これは、ＨＡＬＴがテストポートに適用されるときプ ロセッサがバスのコンテンションまたはキャッシュの状態と無関係に即 時停止されることを意味する。 ０１ エミュレーションモード−ＭＰＳＤコード状態マシン５３０は、ＤＴＰ シフトコードがＤＴＰ＿ＳＤＡＴおよびＤＴＰ＿ＳＣＴＬスキャンパス を選択するＳＨＩＦＴ＿ＤＲ ＴＡＰ状態およびＪＴＡＧ演算コードか らＭＰＳＤコード発生器によって作成される間ＭＰＳＤコード発生器５ ７０を通じてＭＰＳＤ実行コードを発生する。クロック制御はＭＰＳＤ コード状態マシン５３０によって提供され、ＭＰＳＤコード状態マシン によって供給されるＭＰＳＤコードに依存する。ＥＭＵ＿ＤＥＶＭ信号 はアクティブにドライブされる。領域のマスタークロックはＰＡＵＳ、 ＳＣＴＬまたはＳＤＡＴ状態によってゲートオフされる。これはＨＡＬ Ｔ、ＣＮＴＬまたはＦＵＮＣがテストポートに適用されるまでゲートオ フされたままである。 １０ 予備 １１ ＭＰＳＤストラップモード−装置モードは、ＴＲＳＴが論理ゼロである かまたはＪＴＡＧ ＴＡＰがＴＬＲ状態を通じて遷移するときこの値に 初期化される。フィールドもＥＣＲスキャンを通じてこの状態に設定さ れる。このモードによってＭＰＳＤコード発生器はＭＰＳＤ機能ＲＵＮ （ＦＵＮＣ）コードを各領域に出力し、機能クロックが選択され、すべ ての領域がロックされない状態になる。ＳＴＲＰ＿ＤＥＶＭ信号はアク ティブにドラィブされる。装置モードビットはデコードされたモード信 号を各領域にドライブする。 表４９はＭＣＳビットと装置モードフィールドビットに
基づいてクロック選択テーブルを定義する。

【０１３８】 表４９．クロック選択テーブル 装置モード ＭＣＳ 機能クロック選択 ＤＴＰクロック選択 ＡＴＰＧ ０ ＴＣＬＫ ＴＣＬＫ＿ＳＥＬ ＡＴＰＧ １ ＴＣＬＫ ＴＣＬＫ＿ＳＥＬ ＥＭＵまたはＳＴＲＡＰ ０ ＵＣＬＫ ＵＣＬＫ＿ＳＥＬ ＥＭＵまたはＳＴＲＡＰ １ ＴＣＬＫ ＴＣＬＫ＿ＳＥＬ

【０１３９】 表５０．ＭＰＳＤ ＥＸＥコード Ｃ０ Ｃｅ ＭＰＳＤコード １ １ ＦＵＮＣ １ ０ ＣＮＴＬ ０ １ ＨＡＬＴ ０ ０ ＰＡＵＳ 表５１．遠隔イベントフィールド ０００ ＣＳＭは現行状態にある。 ００１ ＥＶＴＡ（１０．２．８節参照）がイナクティブ状態からアクティブ 状態に遷移する場合ＣＳＭはＴＥＲＭＩＮＡＴＥ状態に移行する。 ０１０ ＥＸＥＣＵＴＥ状態の１クロック後、ＣＭＳは即時ＴＥＲＭＩＮＡＴ Ｅ状態に移行する。 ０１１ ＥＶＴＡがイナクティブからアクティブ状態に遷移する場合、状態を ＥＸＥからＴＥＲＭに、またはＴＥＲＭからＥＸＥに切換える。ＳＷ ＢＰ＿ＤＥＣまたはＡＢＰ＿ＤＥＴがアクティブの場合ＴＥＲＭから ＥＸＥへの遷移は禁止される。 １００ ＣＳＭはアクティブＭＴＡＰカウンタについてＭＴＡＰ＿ＢＯＲＲＯ Ｗ信号を待ち、ＴＥＲＭＩＮＡＴＥ状態を適用する。 １０１ ＭＴＡＰカウンタのＸＦＥＲ＿ＤＡＴＡ信号によってＣＳＭがＴＥＲ ＭからＥＸＥに１クロックの間遷移し、その後ＴＥＲＭに戻る。 １１０ 予備 １１１ 予備 このフィールドはＴＲＳＴ−またはＴＬＲ ＪＴＡＧ状態によって０ ００に初期化される。

【０１４０】 表５２．ＤＴＰロックフイールド ＸＸＸ１ ＣＰＵＬＯＣＫ−ＣＰＵロック ＸＸ１Ｘ ＡＮＡＬＯＣＫ−解析ロック Ｘ１ＸＸ ＭＭＬＯＣＫ−メガモジュールロック １ＸＸＸ ＳＥＡＬＯＣＫ−ＳＥ解析ロック 表５３．ステータス選択フィールド ０ 選択されたストラップステータス １ 選択された停止エミュレーションステータス ２ 選択された実時間エミュレーションステータス

【０１４１】

【０１４２】表５４を参照すると、ＥＭＵＣコードがＥ
ＭＵＯＥ信号の一方または両方についてＨＩ−Ｚ状態を
選択する場合、適当なＥＭＵＯＥ信号が永久にローにド
ライブされＥＭＵＯドライバをＨＩ−Ｚ状態に保持す
る。コードが１つまたは両方のピンについてオープンコ
レクタ状態を選択する場合、ＥＭＵＯをドライブするよ
う選択された信号はＥＭＵＯＥの状態をも制御する。Ｅ
ＭＵＯについて誤った条件が生じた場合、ＥＭＵＯＥは
ローに切換えられ、ＥＭＵＯ出力ドライバをＨＩ−Ｚ状
態にする。ＥＭＵＯに正しい条件が生じた場合、ＥＭＵ
ＯＥはハイに切換えられ、ＥＭＵのピンドライバをＨＩ
−Ｚ出力からドライブ状態に切換える。ＩＦ＿ＣＬＲＯ
またはＩＦ ＣＬＲＩ ＪＴＡＧコマンドを実行すると
信号がイナクティブ状態に戻るまでＥＭＵＯ０およびＥ
ＭＵＯ１をドライブする信号は禁止される。ＴＲＳＴ−
はＥＭＵＣビットに０をロードする。ＥＭＵＣ設定コー
ドビットはＥＣＲの影ビットとして設定される。設定ビ
ットは、ＪＴＡＧ ＴＡＰがＩＤＬＥ状態を通じて遷移
するときアップデートされる。これによって新しいイベ
ントの選択はＵＣＬＫに同期し、ＥＭＵＯ信号がグリッ
チする可能性が排除される。装置モードビットがＳＴＲ
ＡＰに設定される場合、前の節で定義されたように、Ｅ
ＭＵ設定コードはＡＣＲのＣＰＵ＿ＥＭＵＣビットによ
って選択される。ＥＭＵＣフィールドは、ＴＲＳＴ−お
よびＴＬＲ ＪＴＡＧ状態によって００００に初期化さ
れる。装置モードフィールドおよびＭＣＳビットはＵＰ
ＤＡＴＥ−ＤＲ ＪＴＡＧ状態の間ロードされる影ビツ
トによって実現されるが、一方ＭＰＳＤコードおよび遠
隔イベントフィールドは影付きでなく物理的にエミュレ
ーション制御シフトレジスタビットの中にある。ＥＣＲ
とは他の論理に機能情報を供給する影付きまたは影なし
のビットである。装置モードまたはＭＣＳビットが切換
えられるときには同期がないので、グリッチによる無効
状態を避けるために、ソフトウェアは、モードまたはＭ
ＣＳビツトが切換えられるときにはすべてのテストポー
トがロックされておらず、ＰＡＵＳが適用されるか、ま
たは現在選択されたクロックが不能（電源オフ）になっ
ていることを保証しなければならない。

【０１４３】ＥＣＲ５２０で影付きおよび影なしのビッ
トが混じっているのは、機能クロック（ＵＣＬＫ）上で
動作する論理を有するＭＰＳＤコードと遠隔イベントフ
ィールドの使用に起因する。これらのフィールドはＵＣ
ＬＫによって評価される論理またはレジスタに直接適用
される。テストクロック（ＴＣＬＫ）に関してアップデ
ートされたシフトレジスタビットはＵＣＬＫに対して非
同期に変化し、ＵＣＬＫによって制御された論理に誤っ
た結果を生じる。同期の問題は、ＥＣＲシフトレジスタ
がスキャンされる間ＵＣＬＫによって制御される論理に
よるＥＣＲデータの使用を禁止することによって解決さ
れる。この禁止は影なしシフトレジスタビットを使用す
る機能論理の状態をフリーズまたはロックする効果を有
し、機能コマンドの使用を通じてエミュレーションソフ
トウェアによって発生する。この禁止プロセスは同期シ
ャドーイングの代替形態で、テストクロック（ＴＣＬ
Ｋ）によってスキャンされた情報を使用する機能論理が
常に静的な外観を与えることを保証する。ロックプロセ
スはＭＰＳＤコード状態マシンの一部であり、ＭＴＡＰ
コード状態マシンを説明する後の節で論じられる。ＥＣ
Ｒ５２０は、たとえホストソフトウェアがＥＣＲ状態を
チェックするのであっても、ソフトウェアがまずＣＳＭ
をロックしなければスキャンできない。

【０１４４】ＭＴＡＰ状態制御およびコマンド制御 再び図３７を参照すると、ＭＴＡＰ開始制御論理５４０
はＭＴＡＰ３０５のＪＴＡＧセクションからコマンドデ
ィレクティブを受け入れ、ディレクティブと同期し、そ
の後ＭＴＡＰコマンド制御５６０の助けによってコマン
ドをＭＰＳＤコード状態マシン５３０とＭＴＡＰ３０５
外部の論理ブロックに配置する。領域コマンドは、ＪＴ
ＡＧ ＩＲ５８０が０ｘ２０〜０ｘ２Ｆの範囲の演算コ
ードを含み、ＴＡＰがＵＰＤＡＴＥ＿ＩＲまたはＵＰＤ
ＡＴＥ＿ＤＲのどちらかからＩＤＬＥ状態に移動すると
きのみＪＴＡＧセクションで開始される。領域コマンド
要求はＭＴＡＰ開始制御論理５４０に転送されるが、そ
こでは状態マシンがＴＣＬＫと同期したＩＲＢＵＳＹ信
号を発生しさらにＪＴＡＧ命令レジスタのアップデート
を禁止する。表５５は発生するコマンドに関する開始パ
ルスの発生を促進するイベントのシーケンスである。Ｓ
ＴＡＲＴ＿ＲＥＱＴおよびＩＲＢＵＳＹはＴＡＰテスト
論理リセット（ＴＬＲ）状態によってリセットされる
が、一方ＳＴＡＲＴ＿ＲＥＱ１およびＳＴＡＲＴ＿ＲＥ
Ｑ２はＩＲＢＵＳＹローによってリセットされる。 表５５．開始パルス発生 状態０ ＪＴＡＧコマンド要求（ＳＴＡＲＴ＿ＲＥＱＴ）がアクティブにドラ イブされる。 状態１ ＳＴＡＲＴ＿ＲＥＱＴがＵＣＬＫに同期し（ＳＴＡＲＴ＿ＲＥＱＩ） 、ＩＲＢＵＳＹを設定する。 状態２ ＳＴＡＲＴ＿ＲＥＱ１が今度はＳＴＡＲＴ＿ＲＥＱ２を設定する。こ の時点でＳＴＡＲＴ＿ＲＥＱＴ、ＩＲＢＵＳＹ、ＳＴＡＲＴ＿ＲＥＱ １およびＳＴＡＲＴ＿ＲＥＱ２が設定されている。 状態３ ＳＴＡＲＴ＿ＲＥＱＴがＳＴＡＲＴ＿ＲＥＱ２によってリセットされ る。 状態４ ＳＴＡＲＴ＿ＲＥＱ１がリセットされる。この時点でＩＲＢＵＳＹお よびＳＴＡＲＴ＿ＲＥＱ２が設定され、ＳＴＡＲＴ＿ＲＥＱＴおよび ＳＴＡＲＴ＿ＲＥＱ１がリセットされる。 状態５ ＳＷＩＮＰＲＯＧが誤りの場合、ＳＴＡＲＴ＿ＲＥＱ１ロー、ＳＴＡ ＲＴ＿ＲＥＱ２ハイおよびＳＴＡＲＴ＿ＯＫハイの組み合わせがＳＴ ＡＲＴを発生する。 状態６ ＳＴＡＲＴがＳＴＡＲＴ＿ＲＥＱ２をリセットする。ＳＴＡＲＴは唯 一の単一クロックパルスである。 状態７ ＳＴＡＲＴ＿ＲＥＱ２ローおよびＳＴＡＲＴ＿ＲＥＱＴローによって ＩＲＢＵＳＹがリセットされる。 さらに図３８を参照すると、信号ＳＷＩＮＰＲＯＧは、
ＪＴＡＧ演算コードが０ｘ２０〜０ｘ２３、０ｘ３０、
０ｘ３２または０ｘ２４（領域スキャンパスまたはＥＣ
Ｒの選択の際目標となるすべてのコマンド）の場合、Ｓ
ＴＡＲＴの発生を禁止する。ＳＴＡＲＴ発生状態マシン
の真理値表が表５６によって示される。

【０１４５】

【０１４６】コマンド発生プロセスは、エミュレーショ
ンソフトウェアが第１のコマンドが完了するまで第２の
コマンドを出さないことに責任を負うことを要求する。
ＪＴＡＧ ＩＲキャプチャ情報を通じて管理されるＩＲ
ＢＵＳＹ ＳＲＬによって、使用中インジケータは、次
のコマンドをロードする同じ命令レジスタスキャンのエ
ミュレーションソフトウェアによって検討されるように
なる。キャプチャ状態はアップデート状態の前に発生す
るので、コマンドロード上のＩＲＢＵＳＹフラグの論理
０キャプチャはエミュレーションソフトウェアに、命令
レジスタのアップデートがポジティブに生じることを保
証する。命令レジスタの中でスキャンされるコマンドは
ＰＡＵＳＥ＿ＩＲ状態で終了し、ＪＴＡＧ ＩＤＬＥ状
態への進行が保証されているかどうかをエミュレーショ
ンソフトウェアが判断できるようにする。開始パルスの
発生に起因するあるイベントは割込みの際エミュレーシ
ョンピンで管理されるようにプログラムされる。こうし
た割込みは、ある場合命令レジスタのポーリングの代わ
りにエミュレーションソフトウェアによって使用され
る。割込み適用性の判断はプログラマの裁量に任され
る。ＪＴＡＧ状態マシンがＩＤＬＥ状態にドライブさ
れ、ＳＧＡＢＯＲＴコマンドがＪＴＡＧ ＩＲ５２０に
ロードされるか、またはＪＴＡＧ状態マシンがＴＥＳＴ
−ＬＯＧＩＣ＿ＲＥＳＥＴ状態にドライブされる場合、
開始発生器は消去状態になる。ＳＧＡＢＯＲＴコマンド
はＩＲＢＵＳＹを無効にし、コマンドがＪＴＡＧ ＩＲ
にロードされるようにする。さらに図３７を参照する
と、コマンド制御装置５６０はＣＳＭ５３０および領域
についてすべてのコマンドストローブを発生する。ロッ
クビットの状態はどの領域がＳＤＡＴ＿ＨＡＬＴといっ
たコマンドを受信するかに影響する。ＳＴＡＲＴは、コ
マンドがＪＴＡＧインターフェースから開始されるとき
ＪＴＡＧ ＳＴＡＲＴ制御論理によって発生する１クロ
ック幅パルスである。ＳＴＡＲＴはコマンド制御に送信
され、その目的地に経路指定される。コマンド制御論理
はＳＴＡＲＴパルスをＪＴＡＧ ＩＲの値と結合して特
定のコマンドを形成する。こうした特定のコマンドはＭ
ＴＡＰ３０５内のＭＰＳＤコード状態マシン５３０また
はＭＴＡＰ３０５外の領域に送信される。コマンドのリ
ストを表５７に示す。

【０１４７】 表５７．コマンド制御コマンド ＣＳＭ＿ＥＸＥ （０ｘ２０）このコマンドはＣＳＭを管理してＥＣＲの ＥＸＥビットフィールドをＭＰＳＤコード発生器に適用 し、ＬＯＣＫＥＤ状態をリセットしてＥＸＥＣＵＴＥ状 態に入る。 ＣＳＭ＿ＴＥＲＭ （０ｘ２１）このコマンドはＣＳＭを管理してＥＣＲの ＴＥＲＭビットフィールドをＭＰＳＤコード発生器に適 用し、ＬＯＣＫＥＤ状態をリセットしてＴＥＲＭＩＮＡ ＴＥ状態に入る。 ＩＦ＿ＣＬＲ０ イナクティブ状態に復帰する。ＥＭＵ１０インターフェ ースのパルスキャッチャが消去される。 ＩＦ＿ＣＬＲ１ （０ｘ２３）このコマンドはＭＴＡＰ内のＥＭＵ制御ブ ロックを管理してＥＭＵＯ１をドライブする信号を、イ ナクティブ状態に復帰するまで禁止する。ＥＭＵＩ１イ ンターフェースのパルスキャッチャが消去される。 ＣＳＭ＿ＬＯＣＫ （０ｘ２４）このコマンドはＣＳＭを管理してＬＯＣＫ ＥＤ状態に入るようにするが、現行のコードは「フリー ズ」またはロックされＭＰＳＤコード発生器に適用され る。 ＬＥＶＴ＿ＣＮＴＲ （０ｘ２６）このコマンドはＭＴＡＰカウンタの影ビッ トのＵＣＬＫ同期ロードを開始する。 ＳＧＡＢＯＲＴ （０ｘ２７）ＪＴＡＧ状態マシンがＩＤＬＥ状態にある 間、開始発生器を消去状態にし、ＩＲＢＵＳＹを消去す る。 ＸＡＩＮＴ （０ｘ２８）このコマンドはＸＡＩＮＴ信号を、解析割 込み（ＡＩＮＴ）を発生するＣＰＵ領域にドライブする 。 ＸＭＳＧＩＮＴ （０ｘ２９）このコマンドはＸＭＳＧＩＮＴ信号をメッ セージ割込み（ＭＳＧＩＮＴ）を発生するＣＰＵ領域に ドライブする。 ＳＤＡＴ＿ＳＴＲＭ （０ｘ２Ａ）このコマンドはデータストリームプロセス を開始する。このコマンドはＣＳＭを管理してＥＣＲの ＴＥＲＭビットフィールドをＭＰＳＤコード発生器に適 用し、ＬＯＣＫＥＤ状態をリセットしてＴＥＲＭＩＮＡ ＴＥ状態に入る。またＳＨＩＦＴ＿ＤＲをイネーブルに してＭＴＡＰカウンタを減らす。

【０１４８】ＭＴＡＰコード状態マシン さらに図３７を参照すると、ＭＰＳＤコード状態マシン
（ＣＳＭ）５３０は、ＥＣＲ５２０のＥＸＥおよびＴＥ
ＲＭレジスタフィールドからＭＰＳＤコード発生器５７
０（ＭＰＳＤバスをドライブする）へのＭＰＳＤコード
の適用を制御する。また、エミュレーションモードの間
スキャン（ＴＣＬＫ）および実行（ＵＣＬＫ）のために
必要なクロックの切換を管理する。ＣＳＭ５３０はＡＴ
ＰＧモード以外のすべてのモードで動作する。ＣＳＭは
エミュレーションモードで使用されプログラム可能なＭ
ＰＳＤ実行コードシーケンスをＭＰＳＤコード発生器に
向けて発生する。実行コードシーケンスはＦＵＮＣ、Ｃ
ＮＴＬ、ＨＡＬＴおよびＰＡＵＳとして定義される。エ
ミュレーションソフトウェアは、ＣＳＭを管理して、Ｄ
ＩＰデータまたは制御パスのスキャンを試みる前にＰＡ
ＵＳコードをコード発生器に適用する。ＣＳＭは実行コ
ードを使用して領域クロックの選択を決定する。ＦＵＮ
Ｃ、ＣＮＴＬまたはＨＡＬＴコードを適用するには領域
がＵＣＬＫを選択していることが必要であるが、ＰＡＵ
ＳコードはＵＣＬＫまたはＴＣＬＫのどちらにも適用で
きる。ＦＵＮＣ、ＣＮＴＬまたはＨＡＬＴコードからＰ
ＡＵＳに移動するとクロックはＵＣＬＫからＴＣＬＫに
切換えられるが、ＰＡＵＳからＦＵＮＣ、ＣＮＴＬまた
はＨＡＬＴに移動する要求によってクロックはＴＣＬＫ
からＵＣＬＫに切換えられる。すべてのクロック切換
は、ＰＡＵＳコードがロックされない領域に適用されて
いる間に発生する。

【０１４９】図３９はＣＳＭ５３０の構成図である。コ
ード状態マシンはＭＰＳＤコード制御装置６００、コー
ドレジスタ６１０およびクロック切換器６２０のセクシ
ョンに分けられる。コードレジスタセクションは２ビッ
トコードレジスタ、クロック選択ビットおよびコードマ
ルチプレクサを含む。クロック切換器は、クロック切換
器が進行中の切換標識と同期する前のブレークを含む。
コード制御装置は２つの状態マシンＳＲＬとＥＣＲで指
定されたＭＴＡＰコマンドおよびＲＥＶＴモードに対応
するすべての組み合わせ論理を含む。状態マシンはま
た、ＥＸＥ６１１およびＴＥＲＭ６１２コードをコード
レジスタに選択し、クロック選択ビット（ＴＣＬＫＯＮ
６１３）をロードするマルチプレクサ制御を発生する。
コードレジスタ６１０のコードソースはコード制御装置
６００によって決定される。コードレジスタは普通、別
のディレクティブがない場合それ自体をフィードバック
する。これによってコード制御装置は１クロックの間Ｅ
ＣＲからＥＸＥまたはＴＥＲＭコードフィールドを選択
できるようになる。１クロック幅の選択ウインドウによ
って新しいコードがコードレジスタに入力され、その後
コードは再循環する。このスキームによってコード制御
装置はコマンドをＭＴＡＰコマンド制御５６０からコー
ドレジスタブロック内のマルチプレクサ制御に直接伝え
ることができる。ＣＳＥＬ（３：０）６１４信号はコー
ドレジスタの多重化を制御する。ＣＳＭによってコード
発生器に適用される次のコードがランコード（ＣＮＴＬ
またはＦＵＮＣ）の場合、現在のコードはＰＡＵＳであ
り、ＣＳＭはランコードが適用される前の１クロックサ
イクルをＨＡＬＴコードにする。その理由は、領域のバ
スがＨＡＬＴコードに対してイネーブル（ＤＢＥＮＢ）
になる１クロック前にバスをイネーブルにするためであ
る。コード制御装置６００はすべての要求の優先順位を
解決した後マルチプレクサの選択を得る。優先順位は、
クロック切換が１、ＭＴＡＰコマンドが２、遠隔イベン
ト要求が３である。クロック切換の要求は、クロックの
切換が進行中（ＳＷＩＮＰＲＯＧが真）でＣＳＭコマン
ドがＪＴＡＧ ＩＲで指定されている間ＭＴＡＰ ＳＴ
ＡＲＴ制御を禁止することによってＭＴＡＰコマンドに
対する優先権を得る。ＭＴＡＰコマンドが遠隔イベント
コマンドと同時に発生する場合イベントコマンドは無視
される。任意のＭＴＡＰコマンドまたは遠隔イベントは
どちらの方向にもクロックの切換を要求することができ
る。必要なクロックの極性はＭＰＳＤコードに埋め込ま
れており、ＰＡＵＳはすべてのロックされていない領域
へのＴＣＬＫの適用を要求するが、ＨＡＬＴ、ＣＮＴＬ
およびＦＵＮＣはＵＣＬＫの適用を要求する。コードの
ロードの要求が検出されると、コード制御装置は３つの
種類のうちどのロードが発生するかを判断する。３つと
はクロック切換を伴わないコードのロード、ＵＣＬＫか
らＴＣＬＫへの切換を伴うものまたはＴＣＬＫからＵＣ
ＬＫへの切換を伴うものである。コード制御装置はこれ
らの場合を各々別様に処理する。次のいずれかの場合に
は切換は検出されない。 １）現在のコードがＰＡＵＳでロードされるコードがＰ
ＡＵＳである。または、 ２）現在のコードがＰＡＵＳでなく、要求されるコード
がＰＡＵＳでない。ＵＣＬＫからＴＣＬＫへの切換は、
現在のコードがＨＡＬＴ、ＣＮＴＬまたはＦＵＮＣで、
要求されるコードがＰＡＵＳのとき検出される。ＴＣＬ
ＫからＵＣＬＫへのクロック切換は現在のコードがＰＡ
ＵＳで要求されるコードがＨＡＬＴ、ＣＮＴＬまたはＦ
ＵＮＣのとき検出される。各種類を別様に処理すること
によって、すべてのクロック切換が、ＭＰＳＤ ＰＡＵ
Ｓコードが領域に適用されている間に発生することが保
証される。クロック切換が必要ないとき、コード制御装
置６００はＥＣＲフィールドのロードを選択し、次のＣ
ＳＭ状態を決定する。コードレジスタ６１０はクロック
選択ビットおよびＣＳＭ状態と共に次のクロックでロー
ドされる。

【０１５０】現在の値がＨＡＬＴ、ＣＮＴＬまたはＦＵ
ＮＣの間ＰＡＵＳのコードのコードレジスタへのロード
が要求されるとき、コード制御装置はロードされるべき
ＥＣＲフィールドを選択し、次のＣＳＭ状態を決定す
る。コードレジスタはＰＡＵＳに次の状態をロードし、
ＴＣＬＫＯＮビットが１にロードされる。クロック切換
器はＴＣＬＫＯＮをＴＣＬＫ＿ＳＥＬ（テストクロック
選択）と比較して、クロック切換が必要だと判断し、Ｓ
ＷＩＮＰＲＯＧ（進行中の切換）をアクティブにする。
クロック切換の完了後、ＳＷＩＮＰＲＯＧはイナクティ
ブに戻り、コード制御装置およびＭＴＡＰ ＳＴＡＲＴ
制御は先に進む。ＴＣＬＫからＵＣＬＫへの切換を要求
する要求は、クロックが切換えられる間現在のＰＡＵＳ
コードを保持しなければならないため、コード制御装置
６００によって特別に処理され、切換を発生させたコー
ドをインストールする。この場合コード制御装置は要求
されたクロック状態をＴＣＬＫＯＮにロードし、ＣＳＭ
状態をアップデートし、かつコードレジスタ６１０のロ
ードを禁止する。ＴＣＬＫＯＮ６１３は、クロック切換
器６２０にファンクショナルへのクロック切換を発生す
るよう要求する。アップデートされたＣＳＭ５３０状態
は、クロック切換が完了したときロードしなければなら
ないコードを指定する。ＴＣＬＫＯＮはＰＡＵＳコード
を表すので、クロックの選択とコードの値が一致してい
るかどうかを見るためにコードレジスタ６１０のコンテ
ントと比較できる。ＴＣＬＫＯＮが０でコードレジスタ
がＰＡＵＳを含むとき、遅延されたコードレジスタのロ
ードは保留される。ＴＣＬＫＯＮ６１３は常にクロック
切換器６２０に直接送信されるが、そこでは必要な場合
クロック切換シーケンスが開始される。これによってＰ
ＡＵＳコードが領域に適用されている間にクロックが切
換えられることが保証される。ＴＣＬＫＯＮがクロック
切換器の出力またはＰＡＵＳ＿ＮＯＷ６１５、コードレ
ジスタの休止コードのデコードに一致しない場合進行中
の切換（ＳＷＩＮＰＲＯＧ）６２１がクロック切換器に
よって発生する。ＴＣＬＫからＵＣＬＫへのクロック切
換が完了すると、切換器はＬＤ＿ＣＯＤＥ信号をコード
制御装置に対して発生する。コード制御装置はＬＤ＿Ｃ
ＯＤＥ信号と現行ＣＳＭ状態を結合し、ＥＸＥまたはＴ
ＥＲＭコードフィールドのコードレジスタへのロードを
要求する。ＳＷＩＮＰＲＯＧは、ＪＴＡＧ ＩＲが０ｘ
２０〜０ｘ２３、０ｘ３０、０ｘ３２または０ｘ２４を
含むとき、ＭＴＡＰ３０５のＳＴＡＲＴ制御中のＳＴＡ
ＲＴの発生を禁止する。

【０１５１】図４０は回路を切換える前のブレークであ
るＭＴＡＰ ＣＳＭクロック切換回路６２０の概略図で
ある。ＨＡＬＴからＰＡＵＳへの真理値表が表５８に示
され、ＰＡＵＳからＨＡＬＴへの真理値表が表５９に示
される。

【０１５２】 ＥＣＲスキャンを伴う特別なＣＳＭの考察がここで注記
される。ＣＳＭ５３０はＥＣＲ５２０のフィールドを静
的入力として使用するので、ＥＣＲはＣＳＭがＬＯＣＫ
ＥＤ状態にあるときスキャンのみが可能である。コード
制御装置６００は、それぞれ信号６０１、６０２および
６０３によって示されるＥＸＥＣＵＴＥ、ＴＥＲＭＩＮ
ＡＴＥおよびＬＯＣＫＥＤの３つのコード管理状態を２
状態レジスタビットに符号化する。ＥＸＥＣＵＴＥおよ
びＴＥＲＭＩＮＡＴＥ状態はコードレジスタの現行コー
ドのソースを反映する。これらの２つの状態はＭＴＡＰ
コマンドを通じていつでも管理できる。遠隔イベントフ
ィールドは、ＣＳＭ状態がＬＯＣＫＥＤ状態にないとき
これらの２つの状態をどちらも管理できる。ＬＯＣＫＥ
Ｄ状態はＭＴＡＰコマンドによって管理され、ＥＣＲの
遠隔イベントフィールドでは管理できない。コマンド情
報については表５７を参照されたい。状態の符号化が表
６０に示される。

【０１５３】 表６０．ＣＳＭ符号化 ＣＳＭ＿ＬＯＣＫ ＣＳＭ＿ＥＸＥ ＴＥＲＭＩＮＡＴＥ ０ ０ ＥＸＥＣＵＴＥ ０ １ ＬＯＣＫＥＤ １ ０ ＬＯＣＫＥＤ １ １ 注：上記でＣＳＭ＿ＬＯＣＫとＣＳＭ＿ＥＸＥの組み合わせによって示された状 態は決して存在しないが、それが存在する場合はＣＳＭ＿ＬＯＣＫがＣＳＭ＿Ｅ ＸＥをオーバーライドすることに注意すべきである。ＥＣＲのスキャンを試みる 前にロックされた状態に入らなければならない。ＳＥＣＲ命令に関するる表４６ を参照されたい。 ＭＴＡＰ ＭＰＳＤコード発生器 再び図３７を参照すると、領域に供給されるＭＰＳＤコ
ードはＭＰＳＤコード発生器５７０の中で作成される。
コード発生器５７０はＭＰＳＤバスをＤＴＰデータおよ
び制御スキャン状態からドライブし、ＭＰＳＤコード状
態マシン（ＣＳＭ）はＪＴＡＧ ＴＡＰ制御装置状態を
直接ＭＰＳＤコードにマップするか、またはＭＰＳＤス
トラップ状態（正常動作モード）をバスに向けることに
よって出力する。コード発生器５７０によるコードの発
生は装置がＪＴＡＧテスト論理リセット状態（ＴＬＲ）
で機能することを保証する階層を有する。この階層はま
た、すべての領域が機能クロック選択と共にＭＰＳＤ機
能ランコード（ＦＵＮＣ）を受信している間エミュレー
ションソフトウェアによって初期化できるようにする。
ＭＰＳＤコード発生器によるコード値は、多数のソース
からの入力の論理ＯＲである。望ましいコード出力を達
成する互換コードソースを適用することはエミュレーシ
ョンソフトウェアの責任となる。ＭＰＳＤコード発生器
５７０は、コード状態マシン５３０、ストラツプモー
ド、スキャンＤＴＰデータ、スキャンＤＴＰ制御および
ＡＴＰＧモードからのコード入力の論理ＯＲを行う。Ｅ
ＣＲ５２０の両方の装置モードビットが設定されている
とき、ＳＴＲＡＰはアクティブである。ＳＴＲＡＰはＣ
１、Ｃ０およびＣｅについて０Ｒｅｄであり、それらを
論理１状態にしてＦＵＮＣのＭＰＳＤコードを発生す
る。これによって他のコードソースが、ソフトウェアに
よるＳＴＲＡＰ信号のリセットの前にエミュレーション
ソフトウェアによって初期化されるようになる。ＳＴＲ
ＡＰはコード発生論理への他のすべての入力をマスクす
る。装置モードビットは、ＴＲＳＴ−の論理０、すなわ
ちＪＴＡＧ ＴＡＰのテスト論理リセット（ＴＬＲ）状
態への遷移によってか、またはＥＣＲスキャンによるＥ
ＣＲモードビットのプログラムによって論理１に設定さ
れる。ＤＴＰパススキャン、ＭＰＳＤコード状態マシン
およびＡＴＰＧモードマッピングコード発生ソースは、
エミュレーションソフトウェアおよびＭＰＳＤコード発
生ハードウェアによって互いに排他的になっている。Ｆ
ＵＮＣ、ＣＮＴＬおよびＨＡＬＴのＭＰＳＤ実行コード
はＭＰＳＤコード状態マシンまたはＪＴＡＧＴＡＰ状態
をＭＰＳＤコードに直接変換するＡＴＰＧモードマッピ
ング論理によってのみ発生できる。実行コードの１つの
ソースのみが一時にアクティブであり、イナクティブの
ソースはＭＰＳＤコード発生器５７０のコード作成機能
に論理０を供給する。

【０１５４】両方のＭＰＳＤ実行コードソースは、ＤＴ
Ｐデータ制御スキャンが試みられる前に、イナクティブ
状態（論理０をＭＰＳＤコード発生器に供給する）に配
置される。ＡＴＰＧモードのための状態マッピングはこ
の規則に適合するように選択される。エミュレーション
ソフトウェアは、ＭＰＳＤコード状態マシンの出力をＭ
ＰＳＤスキャンを試みる前にイナクティブ状態（ＰＡＵ
Ｓ、ＣＳＭ＿Ｃ０およびＣＳＭ＿Ｃｅ論理０）に配置す
る責任を負う。すべての非スキャンＭＰＳＤコード（Ｆ
ＵＮＣ、ＣＮＴＬ、ＨＡＬＴおよびＰＡＵＳ）は論理１
のＣ１を有するので、Ｃ１はＮＯＴ ＳＨＥＦＴ＿ＤＲ
ＯＲ ＮＯＴ ＪＴＡＧ演算コード（Ｏｘ２０〜Ｏｘ
２３、Ｏｘ３０およひＯｘ３２）として発生し、Ｃ０は
ＳＨＩＦＴ＿ＤＲ ＡＮＤ ＪＴＡＧ演算コード（Ｏｘ
２２〜Ｏｘ２３およびＯｘ３２）として発生する。これ
によって実際にＭＰＳＤテータまたはＭＰＳＤ制御パス
をスキャンし、両方の実行コード発生器を発生するＣ１
から解放するときのみＣ１に０を生じる。コード発生器
５７０はＥＣＲモードビット、ＴＡＰ状態、ＭＰＳＤデ
ータおよびＭＰＳＤ制御演算コードのデコードおよびＭ
ＰＳＤコード状態マシンから入力を得て、領域に供給さ
れるＭＰＳＤコードを形成する。ＳＴＲＡＰでないと
き、Ｃ１は、Ｏｘ２０〜Ｏｘ２３およびＯｘ３０および
Ｏｘ３２（ＭＰＳＤデータまたはＭＰＳＤ制御パスをス
キャンする）のＪＴＡＧ演算コードと共にＳＨＩＦＴ＿
ＤＲ状態ＡＮＤｅｄに割り当てられる。このためＳＤＡ
ＴおよびＳＣＴＬのＭＰＳＤスキャンコードは、正しい
スキャンパスが選択されデータレジスタスキャン状態が
発生しない場合発生できない。ＭＰＳＤ制御パスが選択
される場合（Ｏｘ２２〜Ｏｘ２３、Ｏｘ３０およびＯｘ
３２のＪＴＡＧ演算コード）、Ｃ０はＪＴＡＧ ＳＨＩ
ＦＴ＿ＤＲ状態で１に設定される。ＤＴＰデータパスの
スキャンに追加制約が配置される。ＣＡＰＴＵＲＥ＿Ｄ
Ｒ状態はＴＣＬＫ＿ＳＥＬをサンプリングし、それが誤
りの場合、ＭＰＳＤ ＰＡＵＳコードがＳＨＩＦＴ＿Ｄ
Ｒ状態の間ＤＴＰに適用される。さらにＤＴＰデータス
キャンパスの出力は０にされる。ＴＣＬＫ＿ＳＥＬが誤
りのときＴＣＬＫＳＥＬのキャプチャされた値がＤＴＰ
データスキャンパスの第１ビット上の出力となる。スキ
ャンコードはエミュレーションソフトウェアがＣＳＭの
ＣＳＭ＿Ｃ０およびＣＳＭ＿Ｃｅ出力が論理０であるこ
とを保証するときのみ発生できる。

【０１５５】表６１、表６２および表６３はさまざまな
コード発生器ソースの役割を示す。表６１はＳＴＲＡＰ
コードの真理値表を示し、表６２はエミュレーションモ
ードの真理値表を示し、表６３はＡＴＰＧモードの真理
値表を示す。

【０１５６】

【０１５７】 表６４．Ｃ１、Ｃ０およびＣｅの扱い ＭＴＰＡリセット ・論理１の２つのＥＣＲモードビットから得られたＳＴ ＲＡＰがＦＵＮＣコードを発生し、他のすべてのコード 値をオーバーライドする。 ＭＰＳＤ制御および ・ＳＣＡＮ＿Ｃ１は、ＳＨＩＦＴ＿ＤＲ状態がＴＡＰに ＭＰＳＤデータの よって発生し、ＪＴＡＧ命令が０ｘ２０〜０ｘ２３、０ スキャン ｘ３０および０ｘ３２のとき論理０に設定される（ＭＰ ＳＤデータまたはＭＰＳＤ制御がスキャンされる）。 ・ＳＣＡＮ＿Ｃ０は、ＳＨＩＦＴ＿ＤＲ状態がＴＡＰに よって発生し、ＪＴＡＧ命令レジスタが０ｘ２２〜０ｘ ２３、０Ｘ３０および０Ｘ３２のとき論理１に設定され る（ＭＰＳＤ制御がスキャンされる）。 コード状態マシン ・ＣＳＭ＿Ｃ０およびＣＳＭ＿ＣｅはＭＰＳＤコード状 態マシンによって発生する。この値はプログラム可能で ＰＡＵＳ（ＭＰＳＤデータまたは制御互換状態のスキャ ン）、ＨＡＬＴ、ＣＮＴＬおよびＦＵＮＣのコードを発 生するために使用される。 ・ＣＳＭ＿Ｃ１はＳＨＩＦＴ＿ＤＲでないか、ＭＰＳＤ データまたは制御スキャンでないときのものである。 ＡＴＰＧモード ・ＭＡＰ＿Ｃ０は、ＥＣＲモードビットがＡＴＰＧモー ドを指定するときＪＴＡＧ状態ダイアグラムから発生す る。この信号はＳＨＩＦＴ＿ＤＲ状態で論理０なので、 ＳＣＡＮ＿ＣＯとの競合が避けられる。 ・ＭＡＰ＿ＣｅはＥＣＲモードビットがＡＴＰＧモード を指定するときＪＴＡＧ状態ダイアグラムから発生する 。この信号はＳＨＩＦＴ＿ＤＲ状態で論理０なので、Ｓ ＣＡＮ＿Ｃｅとの競合が避けられる。 ・ＭＡＰ＿Ｃ１は、ＳＨＩＦＴ＿ＤＲでないか、ＭＰＳ Ｄデータまたは制御スキャンでないときのものである。

【０１５８】エミュレーションモードでは、ＭＰＳＤコ
ード発生器（ＭＣＧ）５７０がＭＰＳＤテストポートバ
ス３０６に適用されるＭＰＳＤコードのＣ１ビットを制
御する（図１５）。ＭＣＧは、ＪＴＡＧ ＭＰＳＤデー
タスキャンが進行しているとき（Ｃ１＝０）以外はＣ１
をハイにする。ＣＳＭがＭＰＳＤ ＰＡＵＳ状態を出力
するとき、ＭＣＧはＪＴＡＧ ＴＡＰ状態をＭＰＳＤス
キャンコードにマップする。ＪＴＡＧデータスキャンパ
スはＭＰＳＤバスデータスキャンパスに直接接続され
る。すべてのロックされないＭＰＳＤテストポートは、
ＪＴＡＧ ＴＡＰ状態がＳＨＩＦＴ＿ＤＲ状態に遷移す
るときＴＣＬＫ上でデータと共にスキャンされる。ＭＰ
ＳＤデータまたは制御パスはＪＴＡＧ ＩＲパス選択を
通じて選択される。ＪＴＡＧ ＳＨＩＦＴ ＤＲ状態サ
イクルを通じて、Ｃ１はＳＤＡＴ＿ＨＡＬＴ、ＳＤＡＴ
＿ＣＮＴＬ、ＳＣＴＬ＿ＨＡＬＴまたはＳＣＴＬ＿ＣＮ
ＴＬ演算コードのいずれかが存在する場合（Ｏｘ２０〜
Ｏｘ２３、Ｏｘ３０およびＯｘ３２）ローにドライブさ
れる。ＣＯは、ＳＣＴＬ＿ＨＡＬＴまたはＳＣＴＬ＿Ｃ
ＮＴＬ（Ｏｘ２２〜Ｏｘ２３およびＯｘ３２）パスが選
択される場合１にドライブされ、ＳＤＡＴ＿ＨＡＬＴま
たはＳＤＡＴ＿ＣＮＴＬ（Ｏｘ２０〜Ｏｘ２１およびＯ
ｘ３０）パスが選択される場合０である。

【０１５９】ＡＴＰＧモードでは、すべてのＤＴＰ Ｍ
ＰＳＤコードは、ラン−テスト／アイドル状態以外直接
ＪＴＡＧ ＴＡＰ状態制御装置からマップされる。ラン
−テスト／アイドルではＣＳＭがＭＰＳＤ実行コード状
態（ＣＮＴＬまたはＨＡＬＴ）をドライブするために利
用される。ＣＳＭはアンロックされ、ＥＸＥまたはＴＲ
Ｍ状態（ＪＴＡＧ ＩＲコマンドによって選択される）
がＭＰＳＤバスをドライブする。ラン−テスト／アイド
ルでは、ＪＴＡＧ−ＩＲがＯｘ２０またはＯｘ２１以外
のコードを含む場合、前にマップされた状態（ＨＡＬＴ
またはＰＡＵＳ）が引き続きＭＰＳＤバスに適用され
る。ＣＳＭがロックされている場合（またはアンロック
されているが、新しいＭＰＳＤコードがＭＰＳＤバスに
適用されていない場合）前にマップされた状態が引き続
き適用される。ラン−テスト／アイドル状態が終了する
と、ＭＰＳＤコード発生器はＪＴＡＧ状態マッピングを
利用してＭＰＳＤバスをドライブする。エミュレーショ
ンモードでのように、ＤＴＰスキャンパスはＩＲにロー
ドされたＤＴＰスキャン演算コードを通じて選択され
る。ＡＴＰＧモードでは、スキャン状態のデータスキャ
ンレジスタグループのマッピングによって、正常なＪＴ
ＡＧからＭＰＳＤへのシフトコード変換が発生するＳＨ
ＩＦＴ＿ＤＲ状態以外、ＭＡＰ＿ＣＯおよびＭＡＰ＿Ｃ
ｅは０になる。エミュレーションモードが切換えられて
（ＥＣＲスキャンから）ＡＴＰＧモードを形成する場
合、ＣＳＭは、ＣＳＭがアンロックされるまでＰＡＵＳ
（ＳＨＩＦＴ＿ＤＲがマップされた状態）をドライブし
続ける。表６５はエミュレーションおよびＡＴＰＧモー
ド両方の状態デコードを示す。

【０１６０】 ＳＴＲＡＰモードではすべてのＥＣＲロックビットはイ
ナクティブにドライブされ、領域が現在のＭＰＳＤコー
ドを使用するようにする。ＭＰＳＤストラップモードは
またＭＰＳＤ ＦＵＮＣをＭＰＳＤバス３０６に向け
る。ＭＴＡＰ領域クロック管理 領域クロック管理は装置モードによって制御される。Ｕ
ＣＬＫ＿ＳＥＬおよびＴＣＬＫ＿ＳＥＬ信号はモードビ
ットによってＭＣＧ５７０にゲートインする。ＭＰＳＤ
ストラップモードでは、ＭＣＧはＵＣＬＫ＿ＳＥＬを発
生するクロック切換器をオーバーライドする。ＡＴＰＧ
モードはＴＣＬＫを選択するクロック切換器をオーバー
ライドする。エミュレーションモードではＵＣＬＫ＿Ｓ
ＥＬおよびＴＣＬＫ＿ＳＥＬはクロック切換器６２０の
出力にソースを有する。ＵＣＬＫ＿ＳＥＬおよびＴＣＬ
Ｋ＿ＳＥＬは、イナクティブのとき、ＤＴＰから領域へ
ソースされる機能およびスキャンクロックをゲートオフ
する。ＣＳＭのクロック切換器６２０が領域のクロック
をＵＣＬＫからＴＣＬＫに切換えるために必要な条件を
検出すると、ＵＣＬＫ＿ＳＥＬは、スレーブ段階がハイ
でマスタ段階がローの間イナクティブにドライブされ、
マスタクロックをオフにする。ＤＴＰクロックの多重化
によって、両方のクロックが選択解除されている間スレ
ーブ段階がクロック多重化出力でハイにあることが保証
される。ＴＣＬＫ＿ＳＥＬは、ＵＣＬＫ＿ＳＥＬがイナ
クティブでＴＣＬＫ（スレーブがハイでマスタがローの
間）をテストポートにイネーブルにする同期遅延の後ア
クティブにドライブされる。この機構は機能クロックの
切換を行う前のブレークを行う。ＴＣＬＫからＵＣＬＫ
に復帰する切換も同様に行われる。ＣＳＭはクロック切
換が完了するまでＭＰＳＤバスにＰＡＵＳを適用する。
また、ロックされていないテストポートのみはクロック
が切換えられる。領域がアンロックの過程にあるとき、
クロック切換信号の状態は、アンロックされた領域のク
ロックの状態に一致するものでなければならない。状態
が一致しない場合同期なしのクロックの切換が発生す
る。この状況はソフトウェアによって避けられる。

【０１６１】図４１はＭＴＡＰイベント発生回路（ＥＶ
ＴＡ）５９０の概略図である。ＥＶＴＡはアンロックさ
れた領域によってイネーブルにされるイベントである。
２種類のイベントがＥＶＴＡを発生することができる
が、それらはＭＳＧＳＷとＣＰＵ＿ＤＯＮＥである。図
４１から、ＣＰＵＬＯＣＫの状態によって、ＭＳＧＳＷ
またはＣＰＵ＿ＤＯＮＥのどちらかがＥＶＴＡを発生で
きることがわかる。すなわち、ＣＰＵがロックされてい
ない場合、ＥＶＴＡを発生できる唯一のイベントはＤＯ
ＮＥである。ＤＯＮＥはまたＡＮＹＳＴＯＰによって識
別されるので、ＤＯＮＥがＡＮＹＳＴＯＰによって発生
した場合ＥＶＴＡは発生しない。すなわち、ＭＰＳＤに
よって発生したＤＯＮＥだけがＥＶＴＡを発生できる。
この理由はＡＮＹＳＴＯＰがアクティブな場合ＥＶＴＡ
を発生しＣＳＭによって出力される状態とひいてはＭＰ
ＳＤバスの状態を変更する理由がないからである。ＭＴＡＰパワーダウンサポート エミュレーションモードでは、ＭＴＡＰコマンドおよび
スキャンクロックの切換は、アクティブ機能クロックに
依存する。パワーダウンモードでは、これは真でないこ
とがある。従って、機能クロックのイネーブルを要求す
る機能クロック要求（ＦＣＬＫ＿ＲＥＱ）信号がＭＴＡ
Ｐ３０５からメガモジュールに向けて発生する。ＦＣＬ
Ｋ＿ＲＥＱは表６６に定義するように発生する。

【０１６２】 表６６．ＦＣＬＫ＿ＲＥＱの発生 ＩＲＢＵＳＹアクティブ コマンドが機能クロックを要求する場合ＦＣＬ Ｋ＿ＲＥＱをアクティブにドライブする ＣＳＭ出力ＨＡＬＴ （新しいコードがコマンドによって開始される または中止 場合）ＩＲＢＵＳＹがイナクティブになる前に ＣＳＭがＭＰＳＤコードを適用し、ＩＲＢＵＳ ＹとＦＣＬＫ＿ＲＥＱをアクティブに維持する ＣＳＭ状態との間のオーバーラップを生じるこ とが予想される。 ＡＴＰＧモード ＦＣＬＫ＿ＲＥＱをアクティブにドライブし、 ＡＴＰＧモードの機能クロックをイネーブルに する。 ＥＭＵＩイベントアクティブ ＦＣＬＫ＿ＲＥＱがアクティブにドライブされ てラッチされるので、解析モジュールがＥＭＵ Ｉイベントをキャプチャし、解析ホールトがＣ ＰＵによって処理されるようにする。ラッチさ れたＦＬＣＫ＿ＲＥＱはＩＦ＿ＣＬＲコマンド によってＴＬＲに消去される。 メガモジュールがパワーダウン状態にある場合、ＣＳＭ
がＣＮＴＬまたはＦＵＮＣを適用するときＣＰＵ＿ＤＯ
ＮＥをイナクティブにドライブしなければならないこと
にも注意されたい。ＣＳＭがＨＡＬＴを適用するときＣ
ＰＵ ＤＯＮＥはアクティブにドライブしなければなら
ない。

【０１６３】図４２は、ＣＳＭ５３０に位置するＭＴＡ
Ｐカウンタ回路６３０を示す。カウンタ６３１はさまざ
まな機能（性能解析、実行制御またはデータストリーミ
ング）のために設定可能な１０ビットダウンカウンタで
ある。カウンタ６３１とその制御ビットはスキャンに関
して影付きである。カウンタはＵＣＬＫをランオフする
が、影ビットはＴＣＬＫをランオフする。カウンタのス
キャンパスが選択されると（ＬＥＶＴ＿ＣＮＴＲコマン
ド）、ＣＡＰＴＵＲＥ＿ＤＲ ＪＴＡＧ状態（データス
トリーミングモードでなく）の間影ビットはカウンタの
値がロードされ、ＪＴＡＧ ＩＤＬＥ状態の間カウンタ
はシフトビットからロードされる。カウンタのロードを
行うためにＩＤＬＥ状態を使用することによって同期ロ
ードが行われる。ＭＴＡＰ＿ＢＯＲＲＯＷおよびＸＦＥ
Ｒ＿ＤＡＴＡ信号は１クロックサイクル幅である。ＡＵ
Ｘビットはカウンタのシフトパス中の唯一のビットで、
ＳＭＭ＿ＩＤスキャンの間ＩＤバスのための１６番目の
ビットとして利用される。ＳＭＭ＿ＩＤスキャン動作の
間、カウンタのシフトレジスタの１６ビットにはＣＡＰ
ＴＵＲＥＤＲ状態によって１６ビットＩＤバスの値がロ
ードされる。カウンタモードフィールドは選択された機
能のためのカウンタ６３１の設定に利用される。表６７
はカウンタ６３０のＣＭビットフィールドを定義し、表
６８はＣＥＳビットフィールドを定義する。

【０１６４】 表６７．ＣＭビットフィールドの定義 ００ 性能プロファイルモード。このモードではカウンタイベント選択（ＣＥ Ｓ［２：０］）ビットが、ＣＰＵ＿ＤＯＮＥがイナクティブの間カウン タを減らすイベントを選択する。カウンタの１０ビットすべてはダウン カウンタとして利用される。カウンタは０ｘ３ＦＦにロールオーバーす る。このモードでは、カウンタはＴＢＣ（テストバス制御装置）のイベ ントカウンタへのスケーラとして利用される。ＭＴＡＰ＿ＢＯＲＲＯＷ 信号はＥＣＲのＥＭＵＣビットを通じて選択され、ＥＭＵＯ０信号にド ライブされる。 ０１ 実行制御モード。このモードではカウンタ６３１はＥＸＥがＤＴＰに適 用される、ＥＸＥを適用するＳＴＡＲＴから開始される機能クロック毎 に減らされる。カウンタの１０ビットすべてはダウンカウンタとして利 用される。ＭＴＡＰ３０５＿ＢＯＲＲＯＷ信号が発生するとカウンタは 不能になる。ＥＣＲのＲＥＶＴフィールドが１００に設定されると、Ｃ ＳＭはＭＴＡＰ＿ＢＯＲＲＯＷを待ってＴＥＲＭＩＮＡＴＥ状態を適用 する。このモードによってＥＸＥはＮ＋１機能クロックについて適用さ れる。 １０ データストリーミングモード。このモードではイベントカウンタ６３１ のシフトレジスタの５ＬＳＢがカウンタを形成するために使用される。 カウンタはＳＨＩＦＴ＿ＤＲがアクティブなＴＣＬＫ毎に減らされる。 カウンタはＳＤＡＴ＿ＳＴＲＭ ＪＴＡＧコマンドによってイネーブル になる。カウンタの５ビットのみがダウンカウンタとして利用される。 このモードではカウンタは０ｘ１ｆにロールオーバーする。０ｘ０１か ら０ｘ００への遷移でカウンタはＸＦＥＲ＿ＤＡＴＡ信号を発生する。 この信号はＣＰＵ領域にドライブされる。ストア命令がＣＰＵのＩＲに ある場合、ＸＦＥＲ＿ＤＡＴＡがＤＤＡＴＡ＿０２レジスタをスキャン レジスタ（ＥＤＤＡＴＡ２）からロードするために利用される。ロード 命令がＣＰＵのＩＲにある場合、ＸＦＥＲ ＤＡＴＡがＤＤＡＴＡ Ｉ ２レジスタからスキャンレジスタ（ＥＤＤＡＴＡ２）をアップデートす るために利用される。ＥＣＲのＲＥＶＴフィールドが１０１に設定され る場合、ＣＳＭは１つのＵＣＬＫについてＥＸＥ（ＣＮＴＬ）を適用し 、その後ＴＥＲＭ（Ｅ１ＡＬＴ）に戻る。ＣＡＰＴＵＲＥ＿ＤＲの間、 シフトレジスタには他のモードと同様ＵＣＬＫカウンタの値はロードさ れない。

【０１６５】 表６８．ＣＥＳビットフィールドの定義 ０００ カウンタを減らすためにＵＣＬＫを選択 ００１ サイクル毎に１つカウンタを減らすためにＳＴＡＬＬ信号イナクティ ブを選択 ０１０ パイプラインが機能停止するクロック毎にカウンタを減らすためにＳ ＴＡＬＬ信号アクティブを選択 ０１１ 割込みパイプラインコンテキスト切換の間カウンタを減らすためにＩ ＣＮＴＸ信号を選択 １００ 各割込みについてカウンタを減らすためにＪＡＣＫ信号を選択。割込 みカウントを提供 １０１ 各分岐命令が選択される毎にカウンタを減らすためにＢＲＴＫ信号を 選択。分岐カウントを提供 １１０ Ｅ１パイプライン段階中で選択される各ＮＯＰ毎にカウンタを減らす ためにＮＯＰを選択。ＮＯＰカウントを提供。 １１１ 各実行されたパケット（Ｅ１にないＮＯＰ）毎にカウンタを減らすた めにＮＯＰ−信号を選択。パケットカウントを提供。特殊エミュレーション（ＳＥ）装置サポート 再び図１５を参照すると、メガモジュール境界３０１は
特殊エミュレーション装置をサポートする信号を含む。
ＳＥ装置にはメガモジュール３００と第４ＳＥ解析（Ｓ
ＥＡ）領域の追加制御レジスタが含まれる。ＳＥ装置用
の制御レジスタはメモリマップされる。図１１に戻って
これを参照すると、ＤＰ段階の実行パケットのプログラ
ムカウンタの値はＰＣＤＰと呼ばれるレジスタでラッチ
される。ＰＣＤＰは、正確な一致、範囲の比較またはビ
ットフィールドマスキングの比較のためにエミュレーシ
ョン論理に保持された値と比較できる。ＰＣＤＰがハー
ドウェアプログラムのブレークポイントについて特定の
アドレス集合と一致する場合、ＳＥエミュレーション論
理はそのサイクルの間ＳＥＥを設定する。ＤＡＤＤＲ、
ＤＤＡＴＡ＿Ｉ、ＤＤＡＴＡ＿Ｏ、ＤＲＮＷおよびＤＢ
Ｓがデータアクセス上のブレークポイントを検出するた
めにＣＰＵ境界で利用できる。（適当なストローブによ
って修飾された）アドレスとデータの両方はブレークポ
イント値の正確な一致、範囲またはマスクの比較のため
に使用できる。データブレークポイントは、データアド
レスがＥ２段階の間ＣＰＵ境界に存在する点でプログラ
ムブレークポイントと異なっている。実行パケットは実
行に入る前にブレークポイントが中止できないようにす
る。しかし、エミュレーション論理はＰＣＤＰストリー
ムからブレークポイントを発生した命令を復元できる。
ＰＣＤＰのバッファにはこの機能のために必要なものが
ある。トレースと性能解析 メモリ制御と割込み応答信号はトレース用バスで利用可
能である。信号ＢＲＴＫはＰＣＤＰによって示されるア
ドレスが分岐先だったことを示す。８つの信号（ＦＵ＿
Ｌ１、ＦＵ＿Ｍ１、ＦＵ＿Ｄ１、ＦＵ＿Ｓ１、ＦＵ＿Ｌ
２、ＦＵ＿Ｍ２、ＦＵ＿Ｄ２、ＦＵ＿Ｓ２）が、Ｅ２
（前のサイクルではＥ１） の実行パケットが、それぞ
れＡ−またはＢ−側のＬ−、Ｍ−、Ｄ−またはＳユニッ
トの命令を実行したかを示す。ユニットの割り当てはデ
コードのために用いられるデコードブロックを参照す
る。これは並行処理と特定の命令に関する条件が真と評
価されるかを評価するために使用できる。最後に、３ビ
ットＥＰＳＩＺＥ出力はＤＣ中の実行パケットの大きさ
（語）を示す。これはＩＤＬＥおよび複数サイクルＮＯ
Ｐによって導入される割込み処理とすべての臨時サイク
ルでは０であるべきである。

【０１６６】図４３は、メガモジュール３００のＭＴＡ
Ｐ３０５と領域とＤＴＰとの間の相互接続をより詳細に
示す相互接続図である。図３５に示すように、ＳＥ解析
は独立したスキャンパス４５７および４５８を利用する
が、それはＭＴＡＰ ＭＰＳＤ制御バス（Ｃ０、Ｃ１、
Ｃｅ）をメガモジュールＤＴＰと共有する。表６９で説
明される信号はＭＴＡＰ３０５からＳＥ解析モジュール
へのインターフェースとなる。

【０１６７】 表６９．ＭＴＡＰからＳＥＡモジュールへの相互接続 ＳＥＡ＿ＤＥＴ ＳＥ解析モジュールの検出。この信号はＭＴＡＰ への入力であり、ＳＥが存在することを示すステ ータス信号として使用される。この信号はまた、 ＳＥＡ＿ＳＤＡＴおよびＳＥＡ＿ＳＣＴＬスキャ ンパスをイネーブルにする。 ＳＥＡ＿ＬＯＣＫ ＳＥ ＤＴＰロック。この信号はＥＣＲにソース を有し、ＳＥのＤＴＰをロックまたはアンロック するために利用される。 ＳＥＡ＿ＳＩＮ ＳＥ ＭＴＡＰスキャンイン。ＳＥのスキャンポ ートはメガモジュールＤＴＰスキャンポートと独 立である。 ＳＥＡ＿ＳＯＵＴ ＳＥ ＭＴＡＰスキャンアウト。 ＳＥＡ＿Ｃ０ ＳＥ ＭＰＳＤ Ｃ０ビット。このビットはメガ モジュールＤＴＰ ＭＰＳＤ Ｃ０ビットと同一 である。 ＳＥＡ＿Ｃ１ ＳＥ ＭＰＳＤ Ｃ１ビット。このビットはＤＴ Ｐ ＭＰＳＤ Ｃ１ビットと同一である。 ＳＥＡ＿Ｃｅ ＳＥ ＭＰＳＤ Ｃｅビット。このビットはＤＴ Ｐ ＭＰＳＤ Ｃｅビットと同一である。 ＳＥＡ＿ＳＨＩＦＴＤＲ ＳＥ ＪＴＡＧ ＳＨＩＦＴ＿ＤＲ状態。 ＳＥＡ＿ＵＰＤＡＴＥＤＲ ＳＥ ＪＴＡＧ ＵＰＤＡＴＥ＿ＤＲ状態。 ＳＥはメガモジュールＤＴＰと同一のＤＴＰを利用す
る。ＳＥ解析Ｃ０、Ｃ１およびＣｅビットは、メガモジ
ュールＤＴＰのＣ０、Ｃ１およびＣｅビットと並列にＳ
ＥのＤＴＰに提示されるようにタイミングを取られる。
さらに図４３を参照すると、ＭＴＡＰ３０５モジュール
はＪＴＡＧ環境と各ＤＴＰとの間のインターフェースフ
ァンアウトを提供する。各ＤＴＰへのファンアウトは、
ＭＰＳＤコード（Ｃ０、Ｃ１、Ｃｅ）バス、ＴＣＬＫと
ＵＣＬＫの間の領域クロック切換を制御する信号、テス
トポートの制御ＳＲＬのロードを制御するアップデート
信号、エミュレーションステータスおよびＭＰＳＤ Ｂ
ＵＳで同報されないＭＴＡＰコマンドからなる。さらに
図４３を参照すると、データストリームスキャンパス回
路７００にはストリームデータをストリームレジスタ３
９３に転送する回路が含まれる（図３１Ｄ）。ＳＴＲＭ
＿Ｉ／Ｏバス７０１はストリームデータをＣＰＵ領域１
０に転送する。この回路は図４４に関して詳細に説明さ
れる。

【０１６８】図４４はデータスキャンパス回路７００の
詳細を示す図である。スキャンレジスタ７１０はＤＡＴ
Ａ＿ＳＴＲＭスキャンパス４５６の一部を形成する（図
３５）。ＳＴＲＭ＿Ｉ／Ｏバス７０１はストリームデー
タをＣＰＵ領域１０にある（前に図３１Ｄに関して説明
された）データストリーミングレジスタＳＴＲＥＡＭ３
９３に転送する。ストリームデータは、前に表３７〜表
４１に関して説明されたように、ＣＰＵ領域１０のさま
ざまな保存位置との間で転送される。５ビットカウンタ
６３２は図４２に関して説明されたカウンタ６３１の一
部である。コンパレータ６３５はＪＴＡＧ ＩＲ５８０
を監視して、ＳＤＡＴ＿ＳＴＲＭ ＪＴＡＧ命令がＪＴ
ＡＧ ＩＲ５８０に存在する時を判断する。ゲート６３
６は、信号６３７によって示される各ＪＴＡＧシフト状
態に反応してカウンタ６３２を減らす。コンパレータ７
１２はカウンタ６３２が００に達する時を判断して信号
ＸＦＥＲ＿ＤＡＴＡ７０２を表明する。表６４に関して
説明されるように、ストリームデータは、ロード命令が
ＣＰＵ１０の命令レジスタにあるときスキャンレジスタ
７１０から転送される。この場合、ＳＴＲＥＡＭレジス
タ３９３が信号７０２に反応してロードされる。保存命
令がＣＰＵ１０の命令レジスタにあるとき、データはＳ
ＴＲＥＡＭレジスタ３９３からスキャンレジスタ７１０
に転送される。この場合、書き込みイネーブル信号が保
存命令に反応して表明され、ゲート７１３が、ＸＦＥＲ
＿ＤＡＴＡ信号７０２に反応して信号７１７を表明して
ロードスキャンレジスタ７１０をロードする。さらに図
４４を参照すると、表４４に関して説明されたように、
ステータス回路７３０は、ＸＦＥＲ＿ＤＡＴＡ信号７０
２に反応してＭＴＡＰステータスビットＳＴＲＹ＿ＴＧ
ＬＥおよびＳＴＳＷ＿ＴＧＬＥを作成する。ハンドシェ
ーク信号７３１にはＥＣＴ５２０からのＣＰＵ＿ＤＯＮ
ＥおよびＴＥＲＭ（０、１）が含まれる。図４５はＥＭ
Ｕピンの接続を示す概略図である。ＥＭＵ［１：０］は
ＥＭＵ入力／出力ピンである。これらのピンはマルチプ
ロセッササポートのためのエミュレーションイベント入
力と外部イベント検出のための出力とを提供する。すべ
てのＪＴＡＧおよびエミュレーションピンはエンドシス
テムでは接続されずに放置される。これを容易にするた
めに、ＴＭＳ、ＴＣＬＫ、ＴＤＩ、ＥＭＵ１およびＥＭ
Ｕ０ピンは、プルアップ９００として示すように、小さ
なプルアップ抵抗を有している。ＴＲＳＴ−は小さな内
部プルダウン抵抗を有し、ＪＴＡＧ ＴＡＰおよび境界
論理が接続がない場合リセット状態に維持されることを
保証する。

【０１６９】図４６は本発明の態様を使用する装置１０
００の代替実施例の構成図である。ＭＴＡＰ３０５のＪ
ＴＡＧインターフェースによってサポートされる複数の
設定が存在する。図４６はメガモジュール１０１０およ
びカスタム論理モジュール１０２０を有する一例であ
る。ＪＴＡＧモジュールＴＤＯ／ＴＤＩ信号はすべてシ
リアルに接続され、ＴＭＳおよびＴＲＳＴ信号はすべて
パラレルに接続されていることに注意することが重要で
ある。モジュールの順序は重要ではない。モジュールの
順序は目標システムのＪＴＡＧ装置設定ファイルに対応
しなければならない。このファイルはエミュレーション
ソフトウェアによって利用され同じスキャンチェーンの
ＪＴＡＧ装置およびＪＴＡＧモジュールを管理する。ＥＭＵステータス 再び図４３を参照すると、マイクロプロセッサ１のＣＰ
Ｕまたはオンチップメモリシステムの中でさまざまなエ
ミュレーションステータスビットが発生する。これらの
信号はＭＴＡＰ３０５にレベルとしてもたらされる。そ
れらはＣＡＰＴＵＲＥ−ＩＲ状態の間ＪＴＡＧ ＩＲ５
８０のシフトレジスタにラッチされる。表７０は停止モ
ードエミュレーションステータス信号を説明する。表７
１は実時間モードエミュレーションステータス信号を説
明する。表７２はＣＰＵエミュレーションステータス信
号を説明する。表７３はＣＰＵエミュレーションイベン
ト信号を説明する。

【０１７０】 表７０．停止モードエミュレーションステータス信号 ＣＰＵ＿ＤＯＮＥ ＣＰＵ実行済み。この信号は、ＣＰＵの命令パイプ ラインがエミュレーションイベント（ＤＴＰ停止、 ソフトウェアブレークポイント（ＳＷＢＰ）または 解析ブレークポイント（ＡＢＰ））によって実行可 能状態で機能停止されたことを示す。 ＳＷＢＰ＿ＤＥＣ ＣＰＵの命令パイプラインがＣＰＵのデコードパイ プライン段階でソフトウェアブレークポイント（Ｓ ＷＢＰ）によって実行可能状態で機能停止された。 ＡＢＰ＿ＤＥＴ 解析ブレークポイントの検出。この信号はＣＰＵの 命令パイプラインが解析ブレークポイントによって 実行可能状態で機能停止されたことを示す。 表７１．実時間モードエミュレーションステータス信号 ＲＳＴ＿ＴＫＮ リセット検出。この信号はメガモジュールのリセッ トが発生したことを示す。この信号は、コンテキス ト切換が完了し、Ｅ１にリセットサービスルーチン の第１有効演算コードがロードされるまでアクティ ブにドライブされない。 ＭＩＮＴ＿ＴＫＮ 選択されたメッセージの割込み。この信号はメッセ ージの割込みがなされたことを示す。この信号は、 コンテキスト切換が完了し、Ｅ１にリセットサービ スルーチンの第１有効演算コードがロードされるま でアクティブにドライブされない。 ＡＩＮＴ＿ＴＫＮ 選択された解析割込み。この信号は解析の割込みが なされたことを示す。この信号は、コンテキスト切 換が完了し、Ｅ１にリセットサービスルーチンの第 １有効演算コードがロードされるまでアクティブに ドライブされない。 ＭＳＧＦＬＧ メッセージフラグ。この信号はメッセージハンドシ ェーク通信のためのフラグを提供する。 ＭＳＧＳＷ メッセージ切換。この信号はメッセージスキャンプ ロセスを制御する実時間モニタを可能にするために 利用されるＥＶＴＡ ＣＳＭイベントとして利用さ れる。

【０１７１】 表７２．ＣＰＵエミュレーションステータス信号 ＭＩＮＴ＿ＥＮ メッセージ割込みイネーブル。このステータス信号 は割込みがなされるとき唯一真である。従って、Ｇ Ｅ、ＮＭＥおよびＭＳＧＥでマスクしなければなら ない。 ＡＩＮＴ＿ＥＮ メッセージ割込みイネーブル。このステータス信号 は割込みがなされるとき唯一真である。従って、Ｇ Ｅ，ＮＭＩＥおよびＡＩＥ（ＰＲＩが０の場合）で マスクしなければならない。 表７３．ＣＰＵエミュレーションイベント信号 ＳＴＡＬＬ 命令パイプライン機能停止 ＩＡＣＫ 割込み応答 ＩＣＮＴＸ 割込みコンテキスト切換。この信号は割込みコンテキス ト切換のアクティブ期間である。 ＢＲＴＫ 選択される分岐 ＮＯＰ 選択されるＥ１パイプライン段階のＮＯＰ ここで使用される「適用される」「接続される」および
「接続」という用語は電気的に接続されることを意味
し、電気的接続パスに追加素子がある場合を含む。本発
明は例示としての実施例に関して説明されたが、この説
明は限定する意味で構成されることを意図したものでは
ない。この説明に関して本発明のさまざまな他の実施例
が当業技術分野に熟練した者には明らかであろう。添付
の請求項が本発明の真の範囲と精神の範囲内にある実施
例のこれらの修正を包含することが考慮される。

【０１７２】以上の、説明に関してさらに以下の項を開
示する。 （１）データ処理システム内のプロセッサをデバッグす
る方法において、前記プロセッサが第２パイプライン段
階に先立つ少なくとも第１パイプライン段階を伴う命令
実行パイプラインを有し、演算命令内のフィールドを所
定のブレークポイントコードで置換することによって一
連の命令の中にソフトウェアブレークポイント命令を形
成する段階と、前記命令パイプライン中の複数の重複す
る演算を開始するために正常な演算方法で前記プロセッ
サ命令実行パイプライン中の前記一連の命令の一部をフ
ェッチし実行する段階と、前記命令パイプラインの前記
第１パイプライン段階中の前記ソフトウェアブレークポ
イント命令をフェッチし部分的に実行する段階と、前記
命令パイプラインの前記第２パイプライン段階中の前記
ブレークポイントコードのデコードに反応して前記命令
パイプラインの前記正常な演算を停止する段階と、前記
ブレークポイントコードのデコードに反応してデバッグ
機能を行う段階と、前記ソフトウェアブレークポイント
命令によって置換された前記演算命令を先取りすること
なしにデバッグ演算を行う段階の後前記命令パイプライ
ンの前記正常な演算を再始動する段階、とを含む方法。 （２）前記停止段階が、前記複数の重複する演算の完了
を中断する方法で前記命令パイプライン中の前記正常な
演算を停止することによってメモリアクセスの待ち時間
を保存する段階をさらに含む第１項記載の方法。 （３）前記演算命令内の前記フィールドが単一のビット
である第２項記載の方法。 （４）前記演算命令内の前記フィールドが前記演算コー
ドフィールドでない第２項記載の方法。 （５）前記演算命令が前記演算コードフィールドであ
り、前記再始動ステップが、前記パイプラインの前記第
２段階に関連するレジスタの前記ソフトウェアブレーク
ポイント命令のデコードされた値を、前記ソフトウェア
ブレークポイント命令によって置換された前記演算命令
を表すデコードされた値で置換する段階をさらに含む第
２項記載の方法。 （６）第２パイプライン段階に先立つ少なくとも第１パ
イプライン段階を伴う命令実行パイプラインを有するマ
イクロプロセッサにおいて、演算命令内のフィールドを
所定のブレークポイントコードで置換することによって
一連の命令の中にソフトウェアブレークポイント命令を
形成する回路と、前記命令パイプライン中の複数の重複
する演算を開始するために正常な演算方法で前記プロセ
ッサ命令実行パイプライン中の前記一連の命令の一部を
実行する回路と、前記ソフトウェアブレークポイント命
令をフェッチする回路と、前記命令パイプラインの前記
第１パイプライン段階中の前記ソフトウェアブレークポ
イント命令を部分的に実行する回路と、前記命令パイプ
ラインの前記第２パイプライン段階中の前記ブレークポ
イントコードのデコードに反応して前記命令パイプライ
ンの前記正常な演算を停止する回路と、前記ブレークポ
イントコードのデコードに反応してデバッグ機能を行う
回路と、前記ソフトウェアブレークポイント命令によっ
て置換された前記演算命令を先取りすることなしにデバ
ッグ機能を行う段階の後前記命令パイプラインの前記正
常な演算を再始動する回路とを含むマイクロプロセッ
サ。

【０１７３】（７）データ処理システムにおいて、第２
パイプライン段階に先立つ少なくとも第１パイプライン
段階を伴う命令実行パイプラインを有するマイクロプロ
セッサと、前記マイクロプロセッサに接続されたプログ
ラム命令を保持するメモリと、前記マイクロプロセッサ
に接続されたディスク駆動装置とを備え、前記マイクロ
プロセッサが、演算命令内のフィールドを所定のブレー
クポイントコードで置換することによって前記メモリに
保存された一連の命令内のソフトウェアブレークポイン
ト命令を形成する回路と、前記命令パイプライン中の複
数の重複する演算を開始するために正常な演算方法で前
記プロセッサ命令実行パイプライン中の前記一連の命令
の一部を実行する回路と、前記ソフトウェアブレークポ
イント命令をフェッチする回路と、前記命令パイプライ
ンの前記第１パイプライン段階の前記ソフトウェアブレ
ークポイント命令を部分的に実行する回路と、前記命令
パイプラインの前記第２パイプライン段階の前記ブレー
クポイントコードのデコードに反応して前記命令パイプ
ラインの前記正常な動作を停止する回路と、前記ブレー
クポイントコードのデコードに反応してデバッグ機能を
行う回路と、前記ソフトウェアブレークポイント命令に
よって置換された前記演算命令を先取りすることなしに
デバッグ機能を行う段階の後前記命令パイプラインの前
記正常な動作を再始動する回路と、を含むシステム。 （８）外部テストシステム５１への接続時に集積回路４
２のデバッグとエミュレーションが行えるエミュレーシ
ョンユニット５０と共に、マイクロプロセッサ１および
周辺装置６０〜６１を備えた集積回路４２上のデータ処
理システムが提供されている。マイクロプロセッサ１
は、フェッチ／デコードユニット１０ａ〜ｃと機能実行
単位１２、１４、１６、１８に関連のある複数の実行段
階を備えた命令実行パイプラインを有している。マイク
ロプロセッサ１のパイプラインが非保護であることか
ら、命令記憶装置２３に記憶されたシステムプログラム
コードによって、データメモリ２２およびレジスタファ
イル２０へのメモリアクセスの待ち時間が利用できる。
また、エミュレーションユニット５０によって、マイク
ロプロセッサ１の非保護パイプラインをエミュレートす
る手段と、メモリ２２〜２３を迅速にアップロードおよ
びダウンロードする手段が得られる。エミュレーション
ユニット５０は、無関係な演算の発生等、エミュレーシ
ョン中にメモリ２２〜２３や周辺装置６０〜６１に影響
を及ぼす事態を回避するような方法で演算を行う。

【０１７４】

【関連出願についての表示】本願は、以下の出願に関連
し、 Ｓ．Ｎ． ，（ＴＩ−２２１０５）；Ｓ．Ｎ． ，（ＴＩ−２２１０６）； Ｓ．Ｎ． ，（ＴＩ−２２１０８）；Ｓ．Ｎ． ，（ＴＩ−２２１０９）； Ｓ．Ｎ． ，（ＴＩ−２３６０４）；Ｓ．Ｎ． ，（ＴＩ−２４３３３）； Ｓ．Ｎ． ，（ＴＩ−２４３３４）；Ｓ．Ｎ． ，（ＴＩ−２４３３５）； Ｓ．Ｎ． ，（ＴＩ−２４９４２）；Ｓ．Ｎ． ，（ＴＩ−２４９４６）； Ｓ．Ｎ． ，（ＴＩ−２４９４７）；Ｓ．Ｎ． ，（ＴＩ−２４９４８）； Ｓ．Ｎ． ，（ＴＩ−２４９５６）；Ｓ．Ｎ． ，（ＴＩ−２５０４９）； Ｓ．Ｎ． ，（ＴＩ−２５１１２）；Ｓ．Ｎ． ，（ＴＩ−２５１１３）； Ｓ．Ｎ． ，（ＴＩ−２５２４８）；Ｓ．Ｎ． ，（ＴＩ−２５３０９）； Ｓ．Ｎ． ，（ＴＩ−２５３１０）；Ｓ．Ｎ． ，（ＴＩ−２５３１１）； Ｓ．Ｎ． ，（ＴＩ−２５３１１ＸＸ） 上記出願は、いずれも本願と同時期に出願され、この文
章中に引用されている。

【図面の簡単な説明】

【図１】本発明の一実施例に関わる構成部品を示す、デ
ジタル信号プロセッサ（ＤＳＰ）のブロック図である。

【図２】図１に示す機能単位、データパス、およびレジ
スタファイルのブロック図である。

【図３】図１に示すＤＳＰのアドレス指定モードレジス
タ（ＡＭＲ）を示す図である。

【図４】図１に示すＤＳＰの制御ビットならびに状態ビ
ットを有する制御状態レジスタ（ＣＳＲ）を示す図であ
る。

【図５】図１に示すＤＳＰの３２の汎用入力信号をサポ
ートする汎用入力レジスタ（ＩＮ）を示す図である。

【図６】図１に示すＤＳＰの３２の汎用出力信号をサポ
ートする汎用出力レジスタ（ＯＵＴ）を示す図である。

【図７】図１に示すＤＳＰの４０ビットデータ用レジス
タ記憶域構成を示す図である。

【図８】図１に示すＤＳＰの演算コードマップを示す図
である。

【図９】図１に示すＤＳＰのフェッチパケットの基本形
式を示す図である。

【図１０】Ａは完全に直列なｐビットによる図９のフェ
ッチパケットを示す図、Ｂは完全に並列なｐビットによ
る図９のフェッチパケットを示す図、Ｃは一部直列なｐ
ビットによる図９のフェッチパケットを示す図である。

【図１１】図１に示すＤＳＰのパイプラインの各段階を
示す図である。

【図１２】分岐命令の各段階を示す図である。

【図１３】クロックサイクルとフェッチパケットに基づ
く図１のＤＳＰのパイプラインの演算を示す図である。

【図１４】３つの実行パケットを有するフェッチパケッ
トｎと、それぞれ１実行パケットを有する後続の６つの
フェッチパケット（ｎ＋１〜ｎ＋６）（８並列命令を有
する）を示す図である。

【図１５】図１に示すプロセッサ用ＭＴＡＰ−テストポ
ートインタフェースのブロック図である。

【図１６】図１に示すプロセッサ用メガモジュールリセ
ットシーケンスのタイムチャートである。

【図１７】ＡはＩＮＴ４〜ＩＮＴ１５およびＮＭＩの状
態を保持する割込み標識レジスタ（ＩＦＲ）を示す図、
Ｂは図１のＤＳＰの割込み許可レジスタ（ＩＥＲ）を示
す図、ＣはＩＦＲに手動で割込みの設定または解除が行
える割込み設定レジスタ（ＩＳＲ）を示す図、ＤはＩＦ
Ｒに手動で割込みの設定または解除が行える割込みクリ
アレジスタ（ＩＣＲ）を示す図である。

【図１８】図１のプロセッサの分析割込みの検出に関す
るタイムチャートである。

【図１９】２つの分析割込み関連命令ＳＷＩおよびＢ
ＡＲＰを示す図である。

【図２０】図１５のＭＴＡＰのＭＴＡＰ−ＣＰＵインタ
フェース信号を示すブロック図である。

【図２１】図１のプロセッサのＭＴＡＰ−メガモジュー
ル領域インタフェースを示すブロック図である。

【図２２】図１のプロセッサのテストポート状態を示す
状態図である。

【図２３】Ａは図１のプロセッサのＵＣＬＫに関するＦ
ｕｎｃｔｉｏｎａｌ ＲｕｎからＳｃａｎまでのクロッ
ク切換えに関するタイムチャート、Ｂは図１のプロセッ
サのＴＣＬＫに関するＦｕｎｃｔｉｏｎａｌ Ｒｕｎか
らのクロック切換えに関するタイムチャート、Ｃは図１
のプロセッサのＵＣＬＫに関するＦｕｎｃｔｉｏｎａｌ
ＲｕｎからＴＣＬＫに関するＦｕｎｃｔｉｏｎａｌ
Ｒｕｎまでのクロック切換えに関するタイムチャートで
ある。

【図２４】図１のプロセッサのＭＳＥＮＤビットに基づ
くＤａｔａ Ｓｃａｎのスキャンチェーンに関する表で
ある。

【図２５】図１のプロセッサの停止に関する様々なケー
スを示すタイムチャートである。

【図２６】信号ＥＲＤＹを形成する回路の回路図であ
る。

【図２７】図１のプロセッサの割込み処理中にＣＰＵテ
ストポートにより要求された停止に関するタイムチャー
トである。

【図２８】テストポートからの要求によるテストの停止
（Ｔｅｓｔ Ｐｏｒｔ Ｒｅｑｕｅｓｔｅｄ Ｔｅｓｔ
Ｈａｌｔ）を示すタイムチャートである。

【図２９】図１のプロセッサのエミュレーションを行う
ためのパイプライン管理プロセスを示しているパイプラ
イン停止に関するタイムチャートである。

【図３０】図１のプロセッサのエミュレーション後のパ
イプライン復旧プロセスを示しているタイムチャートで
ある。

【図３１】Ａは図１のプロセッサの分析制御レジスタを
示す図、Ｂは図１のプロセッサの分析データレジスタを
示す図である。

【図３２】Ａは図１のプロセッサの分析データ割込みリ
ターンポインタを示す図、Ｂは図１のプロセッサのデー
タストリームレジスタを示す図である。

【図３３】図１のプロセッサの命令実行パイプラインに
関するタイムチャートであり、多様なパイプライン段階
を示している。

【図３４】図１のプロセッサにおけるメガモジュールへ
のピンの接続を示すブロック図である。

【図３５】図１のプロセッサのＪＴＡＧ命令とデータレ
ジスタパスを示すブロック図である。

【図３６】Ａはストラップ状態が図３５のレジスタで選
択された場合のＪＴＡＧ命令レジスタの内容を示す図、
Ｂはストップエミュレーション状態が図３５のレジスタ
で選択された場合のＪＴＡＧ命令レジスタの内容を示す
図、Ｃはリアルタイムエミュレーション状態が図３５の
レジスタで選択された場合のＪＴＡＧ命令レジスタの内
容を示す図、Ｄはエミュレーションエラー状態が図３５
のレジスタで選択された場合のＪＴＡＧ命令レジスタの
内容を示す図である。

【図３７】図１のプロセッサのＪＴＡＧ−ＭＰＳＤイン
タフェースのブロック図である。

【図３８】図３５のエミュレーション制御レジスタを示
す図である。

【図３９】図１のプロセッサのＭＴＡＰのコード状態マ
シン（ＣＳＭ）のブロック図である。

【図４０】図３９のＣＳＭのクロックソーススイッチの
略図である。

【図４１】図１のプロセッサのＥＶＴＡ割込みを生成す
る回路の略図である。

【図４２】図３５のカウンタレジスタを示す図である。

【図４３】図１のプロセッサの領域間の相互接続を示す
ブロック図である。

【図４４】図４３のＭＴＡＰ内のストリームスキャンレ
ジスタを示すブロック図である。

【図４５】図１のプロセッサのＥＭＵピン接続を示す略
図である。

【図４６】図１のプロセッサのＪＴＡＧ ＴＡＰの構成
を示すブロック図である。

【符号の説明】

１ マイクロプロセッサ １０ａ〜１０ｃ フェッチ／デコードユニット ２０ レジスタファイル ２２，２３ メモリ ５０ エミュレーションユニット ６０，６１ 周辺装置

Claims (2)

【特許請求の範囲】
1. 【請求項１】 データ処理システム内のプロセッサをデ
   バッグする方法において、前記プロセッサが第２パイプ
   ライン段階に先立つ少なくとも第１パイプライン段階を
   伴う命令実行パイプラインを有し、 演算命令内のフィールドを所定のブレークポイントコー
   ドで置換することによって一連の命令の中にソフトウェ
   アブレークポイント命令を形成する段階と、 前記命令パイプライン中の複数の重複する演算を開始す
   るために正常な演算方法で前記プロセッサ命令実行パイ
   プライン中の前記一連の命令の一部をフェッチし実行す
   る段階と、 前記命令パイプラインの前記第１パイプライン段階中の
   前記ソフトウェアブレークポイント命令をフェッチし部
   分的に実行する段階と、 前記命令パイプラインの前記第２パイプライン段階中の
   前記ブレークポイントコードのデコードに反応して前記
   命令パイプラインの前記正常な演算を停止する段階と、 前記ブレークポイントコードのデコードに反応してデバ
   ッグ機能を行う段階と、 前記ソフトウェアブレークポイント命令によって置換さ
   れた前記演算命令を先取りすることなしにデバッグ演算
   を行う段階の後前記命令パイプラインの前記正常な演算
   を再始動する段階、とを含む方法。
2. 【請求項２】 第２パイプライン段階に先立つ少なくと
   も第１パイプライン段階を伴う命令実行パイプラインを
   有するマイクロプロセッサにおいて、 演算命令内のフィールドを所定のブレークポイントコー
   ドで置換することによって一連の命令の中にソフトウェ
   アブレークポイント命令を形成する回路と、 前記命令パイプライン中の複数の重複する演算を開始す
   るために正常な演算方法で前記プロセッサ命令実行パイ
   プライン中の前記一連の命令の一部を実行する回路と、 前記ソフトウェアブレークポイント命令をフェッチする
   回路と、 前記命令パイプラインの前記第１パイプライン段階中の
   前記ソフトウェアブレークポイント命令を部分的に実行
   する回路と、 前記命令パイプラインの前記第２パイプライン段階中の
   前記ブレークポイントコードのデコードに反応して前記
   命令パイプラインの前記正常な演算を停止する回路と、 前記ブレークポイントコードのデコードに反応してデバ
   ッグ機能を行う回路と、 前記ソフトウェアブレークポイント命令によって置換さ
   れた前記演算命令を先取りすることなしにデバッグ機能
   を行う段階の後前記命令パイプラインの前記正常な演算
   を再始動する回路とを含むマイクロプロセッサ。