JPH10326250A - Ｄｍａ転送制御装置 - Google Patents
Ｄｍａ転送制御装置Info
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- JPH10326250A JPH10326250A JP13534697A JP13534697A JPH10326250A JP H10326250 A JPH10326250 A JP H10326250A JP 13534697 A JP13534697 A JP 13534697A JP 13534697 A JP13534697 A JP 13534697A JP H10326250 A JPH10326250 A JP H10326250A
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- 230000006870 function Effects 0.000 description 20
- 238000000034 method Methods 0.000 description 8
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- 101100326671 Homo sapiens CALR gene Proteins 0.000 description 3
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- 238000007906 compression Methods 0.000 description 3
- 230000004044 response Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
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Abstract
(57)【要約】
【課題】ＤＭＡ転送の際の内部バス上におけるバス転送
が排他となることを防止するとともに、相互方向に関し
同時メモリ転送を可能にする。 【解決手段】バスコントローラ２によって汎用バス２０
を介した記憶装置（１６，１７）とのアクセスが制御さ
れ、汎用バス２０の先にある外部システムと記憶装置と
の間で、外部システムから記憶装置へデータが転送され
るＤＭＡリードおよび記憶装置から外部システムへデー
タが転送されるＤＭＡライトが行われるＤＭＡ転送制御
装置において、バスコントローラ２と内部バス２１との
間に設けられ、汎用バスを介した入出力と非同期にデー
タの入出力が行われるＦＩＦＯ方式メモリ４と、内部バ
ス２１を介した記憶装置へのアクセスを制御する内部バ
スコントローラ３と、ＤＭＡライトの際に内部バス２１
とは独立して記憶装置とのアクセスが行われる内部ＤＭ
Ａバスを備えるとともにＤＭＡライトおよびＤＭＡリー
ドを制御する制御ブロックを有する。
が排他となることを防止するとともに、相互方向に関し
同時メモリ転送を可能にする。 【解決手段】バスコントローラ２によって汎用バス２０
を介した記憶装置（１６，１７）とのアクセスが制御さ
れ、汎用バス２０の先にある外部システムと記憶装置と
の間で、外部システムから記憶装置へデータが転送され
るＤＭＡリードおよび記憶装置から外部システムへデー
タが転送されるＤＭＡライトが行われるＤＭＡ転送制御
装置において、バスコントローラ２と内部バス２１との
間に設けられ、汎用バスを介した入出力と非同期にデー
タの入出力が行われるＦＩＦＯ方式メモリ４と、内部バ
ス２１を介した記憶装置へのアクセスを制御する内部バ
スコントローラ３と、ＤＭＡライトの際に内部バス２１
とは独立して記憶装置とのアクセスが行われる内部ＤＭ
Ａバスを備えるとともにＤＭＡライトおよびＤＭＡリー
ドを制御する制御ブロックを有する。
Description
【０００１】
【発明の属する技術分野】本発明は、例えばコンピュー
タのグラフィックス等のサブシステムのバス転送におい
て用いられるＤＭＡ（direct memory access）転送制御
装置に関する。
タのグラフィックス等のサブシステムのバス転送におい
て用いられるＤＭＡ（direct memory access）転送制御
装置に関する。
【０００２】
【従来の技術】コンピュータのグラフィックス等のサブ
システムにおいて、内部バスを介してマスタまたはスレ
ーブとしてリード／ライト制御が行われる複数の機能ブ
ロックが接続される場合、ＤＭＡ転送をサポートするた
めに、従来は内部バスにおいてスレーブからマスタに切
り替えるシーケンスを行っていた。この場合、汎用バス
を介して外部システムとの間で行われるバス転送に際
し、内部バスではマスタとスレーブでのデータ転送が交
互に行われる。
システムにおいて、内部バスを介してマスタまたはスレ
ーブとしてリード／ライト制御が行われる複数の機能ブ
ロックが接続される場合、ＤＭＡ転送をサポートするた
めに、従来は内部バスにおいてスレーブからマスタに切
り替えるシーケンスを行っていた。この場合、汎用バス
を介して外部システムとの間で行われるバス転送に際
し、内部バスではマスタとスレーブでのデータ転送が交
互に行われる。
【０００３】上記のように、内部バスにおいてマスタと
スレーブでのデータ転送が交互に行われるシステムで
は、データ転送方向がリードとライトのように逆になる
場合、一方の転送が完了するまで他方の転送については
行われないため、内部における転送効率が悪くなってし
まう。そこで、特開平3-48964号公報に開示されている
ような、ＦＩＦＯ方式メモリを備える第１および第２の
機能モジュールがシステムバスを介して接続され、各機
能モジュールが時分割でシステムバスを占有するシステ
ムが提案されている。このシステムでは、第１の機能モ
ジュールから第２の機能モジュールへライトする場合、
第１の機能モジュールが第２の機能モジュールのＦＩＦ
Ｏ方式メモリにアドレス、データ、コマンドを書き込ん
だ時点で、バスの転送サイクルを終了させる。第１の機
能モジュールから第２の機能モジュールをリードする場
合は、第１の機能モジュールが第２の機能モジュールの
ＦＩＦＯ方式メモリへ第２の機能モジュールのソースア
ドレス（要求先アドレス）、第１の機能モジュールのデ
ィスティネーションアドレス、リードコマンドが書き込
まれた時点でバスの転送サイクルを一旦終了させ、第２
の機能モジュールは別のサイクルで、第１の機能モジュ
ールのＦＩＦＯ方式メモリへ要求されたデータとディス
ティネーションアドレスを書き込む。このようにするこ
とにより、システムバス上のデータ転送は、転送先のモ
ジュールのＦＩＦＯ方式メモリへのライトのみとなり、
システムバスの占有時間は常に一定かつ短時間となる。
スレーブでのデータ転送が交互に行われるシステムで
は、データ転送方向がリードとライトのように逆になる
場合、一方の転送が完了するまで他方の転送については
行われないため、内部における転送効率が悪くなってし
まう。そこで、特開平3-48964号公報に開示されている
ような、ＦＩＦＯ方式メモリを備える第１および第２の
機能モジュールがシステムバスを介して接続され、各機
能モジュールが時分割でシステムバスを占有するシステ
ムが提案されている。このシステムでは、第１の機能モ
ジュールから第２の機能モジュールへライトする場合、
第１の機能モジュールが第２の機能モジュールのＦＩＦ
Ｏ方式メモリにアドレス、データ、コマンドを書き込ん
だ時点で、バスの転送サイクルを終了させる。第１の機
能モジュールから第２の機能モジュールをリードする場
合は、第１の機能モジュールが第２の機能モジュールの
ＦＩＦＯ方式メモリへ第２の機能モジュールのソースア
ドレス（要求先アドレス）、第１の機能モジュールのデ
ィスティネーションアドレス、リードコマンドが書き込
まれた時点でバスの転送サイクルを一旦終了させ、第２
の機能モジュールは別のサイクルで、第１の機能モジュ
ールのＦＩＦＯ方式メモリへ要求されたデータとディス
ティネーションアドレスを書き込む。このようにするこ
とにより、システムバス上のデータ転送は、転送先のモ
ジュールのＦＩＦＯ方式メモリへのライトのみとなり、
システムバスの占有時間は常に一定かつ短時間となる。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
た従来のＤＭＡ転送技術には以下のような問題がある。
た従来のＤＭＡ転送技術には以下のような問題がある。
【０００５】内部バスにおいてスレーブからマスタに切
り替えるシーケンスが行われるシステムにおいては、内
部バスを介して接続された各機能ブロックは並列動作を
しているが、内部バス上におけるバス転送に際しては排
他となってしまうため、上述したように内部転送効率が
悪くなり、汎用バスを通じての外部システムとの転送の
レイテンシに影響し、性能低下を引き起こすという問題
がある。
り替えるシーケンスが行われるシステムにおいては、内
部バスを介して接続された各機能ブロックは並列動作を
しているが、内部バス上におけるバス転送に際しては排
他となってしまうため、上述したように内部転送効率が
悪くなり、汎用バスを通じての外部システムとの転送の
レイテンシに影響し、性能低下を引き起こすという問題
がある。
【０００６】さらに加えて、ＣＰＵ等のプロセッサから
の汎用バスを介したスレーブアクセスと内部バスを介し
た各機能ブロックのＤＭＡ転送に関するアービトレーシ
ョンとが複雑で、内部バスを介したＤＭＡ転送では汎用
バスサイクルと非同期で、アクセスの優先度によって汎
用バスあるいは内部バスにおけるデータ転送を一旦停止
しなければならい。このように、いずれか一方の転送を
優先して転送を行う必要があるため、さらに転送効率が
低下するという問題がある。
の汎用バスを介したスレーブアクセスと内部バスを介し
た各機能ブロックのＤＭＡ転送に関するアービトレーシ
ョンとが複雑で、内部バスを介したＤＭＡ転送では汎用
バスサイクルと非同期で、アクセスの優先度によって汎
用バスあるいは内部バスにおけるデータ転送を一旦停止
しなければならい。このように、いずれか一方の転送を
優先して転送を行う必要があるため、さらに転送効率が
低下するという問題がある。
【０００７】特開平3-48964号公報に開示されているシ
ステムにおいては、機能毎に分離したシステム間におけ
るバスマスタ転送に関しては転送効率は良いものの、例
えばＣＰＵによるメモリ間転送シーケンスを行う場合に
は、バスマスタ動作を止めてアクセスを受け付けなけれ
ばならないため、やはり内部バス上におけるバス転送に
際しては排他となってしまい、上述のように内部転送効
率が悪くなってしまう。
ステムにおいては、機能毎に分離したシステム間におけ
るバスマスタ転送に関しては転送効率は良いものの、例
えばＣＰＵによるメモリ間転送シーケンスを行う場合に
は、バスマスタ動作を止めてアクセスを受け付けなけれ
ばならないため、やはり内部バス上におけるバス転送に
際しては排他となってしまい、上述のように内部転送効
率が悪くなってしまう。
【０００８】本発明の目的は、上述の課題を解決し、内
部バス上におけるバス転送が排他となることがなく、相
互方向に関し同時にメモリ転送が可能で、システム全体
のデータ転送効率を向上することができるＤＭＡ転送制
御装置を提供することにある。
部バス上におけるバス転送が排他となることがなく、相
互方向に関し同時にメモリ転送が可能で、システム全体
のデータ転送効率を向上することができるＤＭＡ転送制
御装置を提供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、本発明のＤＭＡ転送制御装置は、バスインターフェ
ースを介して汎用バスと接続され、前記汎用バスに関し
てのマスタ／スレーブ制御を行うバスコントローラと、
内部バスを介して前記バスコントローラと接続され、マ
スタまたはスレーブとしてリード／ライト制御が行われ
る記憶装置とを有し、前記バスコントローラによって前
記汎用バスを介した前記記憶装置とのアクセスが制御さ
れ、汎用バスの先にある外部システムと記憶装置との間
で、外部システムから記憶装置へデータが転送されるＤ
ＭＡリードおよび記憶装置から外部システムへデータが
転送されるＤＭＡライトが行われるＤＭＡ転送制御装置
において、前記バスコントローラと前記内部バスとの間
に設けられ、前記汎用バスを介した入出力と非同期にデ
ータの入出力が行われるＦＩＦＯ方式メモリと、前記内
部バスを介した前記記憶装置へのアクセスを制御する内
部バスコントローラと、前記ＤＭＡライトの際に前記内
部バスとは独立して前記記憶装置とのアクセスが行われ
る内部ＤＭＡバスを備え、前記ＤＭＡライトおよびＤＭ
Ａリードを制御する制御ブロックを有することを特徴と
する。
め、本発明のＤＭＡ転送制御装置は、バスインターフェ
ースを介して汎用バスと接続され、前記汎用バスに関し
てのマスタ／スレーブ制御を行うバスコントローラと、
内部バスを介して前記バスコントローラと接続され、マ
スタまたはスレーブとしてリード／ライト制御が行われ
る記憶装置とを有し、前記バスコントローラによって前
記汎用バスを介した前記記憶装置とのアクセスが制御さ
れ、汎用バスの先にある外部システムと記憶装置との間
で、外部システムから記憶装置へデータが転送されるＤ
ＭＡリードおよび記憶装置から外部システムへデータが
転送されるＤＭＡライトが行われるＤＭＡ転送制御装置
において、前記バスコントローラと前記内部バスとの間
に設けられ、前記汎用バスを介した入出力と非同期にデ
ータの入出力が行われるＦＩＦＯ方式メモリと、前記内
部バスを介した前記記憶装置へのアクセスを制御する内
部バスコントローラと、前記ＤＭＡライトの際に前記内
部バスとは独立して前記記憶装置とのアクセスが行われ
る内部ＤＭＡバスを備え、前記ＤＭＡライトおよびＤＭ
Ａリードを制御する制御ブロックを有することを特徴と
する。
【００１０】上記の場合、前記制御ブロックは、ＤＭＡ
ライトを行う場合に、前記記憶手段に直接アクセスし
て、前記外部システムへ転送されるＤＭＡライト用デー
タの読み出しを制御するＤＭＡライトコントローラと、
前記ＤＭＡライトコントローラによって読み出されたＤ
ＭＡライト用データが格納される第１のＦＩＦＯ方式メ
モリと、前記外部システムメモリに関するディスティネ
ーションアドレスを指定するためのＤＭＡ転送アドレス
レジスタと、ＤＭＡ転送データのサイズを指定するため
のＤＭＡ転送サイズレジスタと、前記ＤＭＡ転送アドレ
スレジスタにて設定された値に基づいて、前記汎用バス
を介してアクセスされる外部システムに関する物理アド
レスを生成するＤＭＡ物理アドレス生成手段と、前記Ｄ
ＭＡ物理アドレス生成手段によって生成された物理アド
レス、ならびにＤＭＡライトとＤＭＡリードとの種別と
ＤＭＡ転送の要求元とを示すアクセスコマンドが格納さ
れる第２のＦＩＦＯ方式メモリと、から構成され、前記
第１および第２のＦＩＦＯ方式メモリは前記汎用バスを
介した入出力と非同期にデータの入出力が行われ、前記
バスコントローラが、前記第２のＦＩＦＯ方式メモリに
格納された物理アドレスおよびアクセスコマンドを読み
込み、アクセスコマンドに基づいてＤＭＡライトとＤＭ
Ａリードとを判定し、物理アドレスに従って前記汎用バ
スを介した外部システムメモリとのアクセスを実行する
とともに、アクセスコマンドを前記内部バスコントロー
ラへ出力し、内部バスコントローラが、入力されたアク
セスコマンドに従って前記内部バスを介した前記記憶装
置へのアクセスを制御するように構成してもよい。
ライトを行う場合に、前記記憶手段に直接アクセスし
て、前記外部システムへ転送されるＤＭＡライト用デー
タの読み出しを制御するＤＭＡライトコントローラと、
前記ＤＭＡライトコントローラによって読み出されたＤ
ＭＡライト用データが格納される第１のＦＩＦＯ方式メ
モリと、前記外部システムメモリに関するディスティネ
ーションアドレスを指定するためのＤＭＡ転送アドレス
レジスタと、ＤＭＡ転送データのサイズを指定するため
のＤＭＡ転送サイズレジスタと、前記ＤＭＡ転送アドレ
スレジスタにて設定された値に基づいて、前記汎用バス
を介してアクセスされる外部システムに関する物理アド
レスを生成するＤＭＡ物理アドレス生成手段と、前記Ｄ
ＭＡ物理アドレス生成手段によって生成された物理アド
レス、ならびにＤＭＡライトとＤＭＡリードとの種別と
ＤＭＡ転送の要求元とを示すアクセスコマンドが格納さ
れる第２のＦＩＦＯ方式メモリと、から構成され、前記
第１および第２のＦＩＦＯ方式メモリは前記汎用バスを
介した入出力と非同期にデータの入出力が行われ、前記
バスコントローラが、前記第２のＦＩＦＯ方式メモリに
格納された物理アドレスおよびアクセスコマンドを読み
込み、アクセスコマンドに基づいてＤＭＡライトとＤＭ
Ａリードとを判定し、物理アドレスに従って前記汎用バ
スを介した外部システムメモリとのアクセスを実行する
とともに、アクセスコマンドを前記内部バスコントロー
ラへ出力し、内部バスコントローラが、入力されたアク
セスコマンドに従って前記内部バスを介した前記記憶装
置へのアクセスを制御するように構成してもよい。
【００１１】また、上記の装置において、前記内部バス
にマスタまたはスレーブとしてリード／ライト制御が行
われる複数の記憶装置が接続され、前記制御ブロック
は、前記複数の記憶装置からのＤＭＡ転送要求をアービ
トレーション制御するＤＭＡアービタをさらに有し、該
ＤＭＡアービタを介したＤＭＡ転送要求に基づいてＤＭ
ＡライトおよびＤＭＡリードを制御するように構成して
もよい。
にマスタまたはスレーブとしてリード／ライト制御が行
われる複数の記憶装置が接続され、前記制御ブロック
は、前記複数の記憶装置からのＤＭＡ転送要求をアービ
トレーション制御するＤＭＡアービタをさらに有し、該
ＤＭＡアービタを介したＤＭＡ転送要求に基づいてＤＭ
ＡライトおよびＤＭＡリードを制御するように構成して
もよい。
【００１２】上記の通りの本発明においては、ＤＭＡリ
ードにおける、汎用バスを介した外部システムからの入
力と内部バスを介した記憶装置への出力とは非同期に行
われ、またＤＭＡライトにおける、記憶装置からのライ
トデータの転送は、内部バスとは独立して設けられた内
部ＤＭＡバスを介して行われるようになっているので、
逆方向の転送（リードおよびライト）であっても同時に
転送される。したがって、従来のように内部バス上にお
けるバス転送が排他となって、内部転送効率が悪くなる
ということは生じない。また、ＤＭＡ転送（ライトおよ
びリード）データは汎用バスを介した入出力と非同期に
データの入出力が行われるＦＩＦＯ方式メモリを介して
入出力されるので、各記憶装置についてのＤＭＡ転送
（ライトおよびリード）をＤＭＡ転送要求に応じて連続
して実行すること可能となる。
ードにおける、汎用バスを介した外部システムからの入
力と内部バスを介した記憶装置への出力とは非同期に行
われ、またＤＭＡライトにおける、記憶装置からのライ
トデータの転送は、内部バスとは独立して設けられた内
部ＤＭＡバスを介して行われるようになっているので、
逆方向の転送（リードおよびライト）であっても同時に
転送される。したがって、従来のように内部バス上にお
けるバス転送が排他となって、内部転送効率が悪くなる
ということは生じない。また、ＤＭＡ転送（ライトおよ
びリード）データは汎用バスを介した入出力と非同期に
データの入出力が行われるＦＩＦＯ方式メモリを介して
入出力されるので、各記憶装置についてのＤＭＡ転送
（ライトおよびリード）をＤＭＡ転送要求に応じて連続
して実行すること可能となる。
【００１３】
【発明の実施の形態】次に、本発明の実施形態について
図面を参照して説明する。
図面を参照して説明する。
【００１４】図１は本発明のＤＭＡ転送制御装置の一実
施形態を示すブロック図である。このＤＭＡ転送制御装
置は、ＣＰＵ等のプロセッサに接続された汎用バス２０
との入出力を行うバスインターフェース１を備え、バス
マスタとスレーブを制御するバスコントローラ２がバス
インターフェース１を介して汎用バス２０と接続されて
いる。バスコントローラ２には、内部バス２１を制御す
る内部バスコントローラ３、外部汎用バスクロックと非
同期にアドレス／データの入出力を行う内部バスアドレ
ス／データバスＦＩＦＯ（ファーストイン・ファースト
アウト）方式メモリ４が接続されている。
施形態を示すブロック図である。このＤＭＡ転送制御装
置は、ＣＰＵ等のプロセッサに接続された汎用バス２０
との入出力を行うバスインターフェース１を備え、バス
マスタとスレーブを制御するバスコントローラ２がバス
インターフェース１を介して汎用バス２０と接続されて
いる。バスコントローラ２には、内部バス２１を制御す
る内部バスコントローラ３、外部汎用バスクロックと非
同期にアドレス／データの入出力を行う内部バスアドレ
ス／データバスＦＩＦＯ（ファーストイン・ファースト
アウト）方式メモリ４が接続されている。
【００１５】内部バスコントローラ３および内部バスア
ドレス／データバスＦＩＦＯメモリ４は内部バス２１を
介して、記憶デバイス１７のライト／リード制御を行う
記憶デバイスコントローラ１６と接続されており、記憶
デバイス１７にはスレーブまたはマスタでのソースデー
タが記憶される。記憶デバイスコントローラ１６には、
内部バス２１とは独立した内部ＤＭＡバス用のＤＭＡ制
御ブロック２２が接続されており、このＤＭＡ制御ブロ
ック２２によって記憶デバイス１７のＤＭＡ転送制御が
行われる。
ドレス／データバスＦＩＦＯメモリ４は内部バス２１を
介して、記憶デバイス１７のライト／リード制御を行う
記憶デバイスコントローラ１６と接続されており、記憶
デバイス１７にはスレーブまたはマスタでのソースデー
タが記憶される。記憶デバイスコントローラ１６には、
内部バス２１とは独立した内部ＤＭＡバス用のＤＭＡ制
御ブロック２２が接続されており、このＤＭＡ制御ブロ
ック２２によって記憶デバイス１７のＤＭＡ転送制御が
行われる。
【００１６】ＤＭＡ制御ブロック２２は、ＤＭＡ転送の
際のアドレスおよびコマンド（例えば、ＤＭＡリードや
ＤＭＡライトを示すコマンド）が格納されるＤＭＡ転送
アドレスＦＩＦＯ方式メモリ１４、外部のシステムメモ
リへ転送されるＤＭＡデータが格納されるＤＭＡライト
用データＦＩＦＯ方式メモリ１５、記憶デバイス１７に
格納されたソースデータのリード制御およびＤＭＡライ
ト用データＦＩＦＯ方式メモリ１５へのライト制御を行
うＤＭＡライトコントローラ１３と、ＤＭＡ転送の際の
ソースとディスティネーションアドレスを指定するため
のＤＭＡ転送アドレスレジスタ１０と、ＤＭＡ転送サイ
ズを指定するためのＤＭＡ転送サイズレジスタ１１と、
ＤＭＡ転送アドレスレジスタ１０で設定されたアドレス
と外部のシステムメモリからのチェーンリスト等の情報
に基づいて物理アドレスを生成するＤＭＡ物理アドレス
生成部１２と、から構成されている。
際のアドレスおよびコマンド（例えば、ＤＭＡリードや
ＤＭＡライトを示すコマンド）が格納されるＤＭＡ転送
アドレスＦＩＦＯ方式メモリ１４、外部のシステムメモ
リへ転送されるＤＭＡデータが格納されるＤＭＡライト
用データＦＩＦＯ方式メモリ１５、記憶デバイス１７に
格納されたソースデータのリード制御およびＤＭＡライ
ト用データＦＩＦＯ方式メモリ１５へのライト制御を行
うＤＭＡライトコントローラ１３と、ＤＭＡ転送の際の
ソースとディスティネーションアドレスを指定するため
のＤＭＡ転送アドレスレジスタ１０と、ＤＭＡ転送サイ
ズを指定するためのＤＭＡ転送サイズレジスタ１１と、
ＤＭＡ転送アドレスレジスタ１０で設定されたアドレス
と外部のシステムメモリからのチェーンリスト等の情報
に基づいて物理アドレスを生成するＤＭＡ物理アドレス
生成部１２と、から構成されている。
【００１７】このＤＭＡ転送制御装置では、記憶デバイ
スコントローラ１６からＤＭＡライトコントローラ１３
へＤＭＡ要求（リードまたはライト）があると、ＤＭＡ
物理アドレス生成部１２によってＤＭＡ転送アドレスレ
ジスタ１０に設定されている論理アドレスから物理アド
レス（リードまたはライト先となる外部メモリの物理ア
ドレス）が生成され、その物理アドレスがＤＭＡ転送ア
ドレスＦＩＦＯ方式メモリ１４へ格納される。このと
き、ＤＭＡ転送アドレスＦＩＦＯ方式メモリ１４には、
ＤＭＡ要求元およびＤＭＡリードまたはＤＭＡライトを
示すアクセスコマンドが一緒に格納される。
スコントローラ１６からＤＭＡライトコントローラ１３
へＤＭＡ要求（リードまたはライト）があると、ＤＭＡ
物理アドレス生成部１２によってＤＭＡ転送アドレスレ
ジスタ１０に設定されている論理アドレスから物理アド
レス（リードまたはライト先となる外部メモリの物理ア
ドレス）が生成され、その物理アドレスがＤＭＡ転送ア
ドレスＦＩＦＯ方式メモリ１４へ格納される。このと
き、ＤＭＡ転送アドレスＦＩＦＯ方式メモリ１４には、
ＤＭＡ要求元およびＤＭＡリードまたはＤＭＡライトを
示すアクセスコマンドが一緒に格納される。
【００１８】ＤＭＡ要求がリードの場合は、バスコント
ローラ２がＤＭＡ転送アドレスＦＩＦＯ方式メモリ１４
に格納された、リード先である外部のメモリの物理アド
レスおよびＤＭＡリードを示すコマンドを順次読み出
す。そして、読み出したコマンドがＤＭＡリードである
ことを確認した上で、汎用バス２０に対して優先的にア
ービトレーションを行うとともに読み込んだアクセスコ
マンドを内部バスコントローラ３へ出力する。バスコン
トローラ２により汎用バス２０に対してアービトレーシ
ョンが行われると、汎用バス２０の先にある外部システ
ムからのＤＭＡリード転送が実行可能となる。
ローラ２がＤＭＡ転送アドレスＦＩＦＯ方式メモリ１４
に格納された、リード先である外部のメモリの物理アド
レスおよびＤＭＡリードを示すコマンドを順次読み出
す。そして、読み出したコマンドがＤＭＡリードである
ことを確認した上で、汎用バス２０に対して優先的にア
ービトレーションを行うとともに読み込んだアクセスコ
マンドを内部バスコントローラ３へ出力する。バスコン
トローラ２により汎用バス２０に対してアービトレーシ
ョンが行われると、汎用バス２０の先にある外部システ
ムからのＤＭＡリード転送が実行可能となる。
【００１９】ＤＭＡリード転送が実行されると、汎用バ
ス２０からバスインターフェース１を介してリードデー
タ（データ／ＤＭＡ要求元を示すアドレス）がバスコン
トローラ２へ転送される。リードデータが転送される
と、バスコントローラ２は、転送されたリードデータ
（データ／ＤＭＡ要求元を示すアドレス）を内部バスコ
ントローラ３および内部バスアドレス／データＦＩＦＯ
方式メモリ４へ転送する。内部バスコントローラ３で
は、バスコントローラ２から入力されたアクセスコマン
ドがエンコードされ、そのエンコードデータとリードデ
ータのアドレスが内部バスアドレス／データＦＩＦＯ方
式メモリ４に格納される。内部バスアドレス／データＦ
ＩＦＯ方式メモリ４からデータが出力されると、内部バ
スコントローラ３がエンコードデータに従ってＤＭＡ要
求元である記憶デバイス１７にその出力データを転送す
る。
ス２０からバスインターフェース１を介してリードデー
タ（データ／ＤＭＡ要求元を示すアドレス）がバスコン
トローラ２へ転送される。リードデータが転送される
と、バスコントローラ２は、転送されたリードデータ
（データ／ＤＭＡ要求元を示すアドレス）を内部バスコ
ントローラ３および内部バスアドレス／データＦＩＦＯ
方式メモリ４へ転送する。内部バスコントローラ３で
は、バスコントローラ２から入力されたアクセスコマン
ドがエンコードされ、そのエンコードデータとリードデ
ータのアドレスが内部バスアドレス／データＦＩＦＯ方
式メモリ４に格納される。内部バスアドレス／データＦ
ＩＦＯ方式メモリ４からデータが出力されると、内部バ
スコントローラ３がエンコードデータに従ってＤＭＡ要
求元である記憶デバイス１７にその出力データを転送す
る。
【００２０】ＤＭＡ要求がライトの場合は、ＤＭＡライ
トコントローラ１３から記憶デバイスコントローラ１６
に対して記憶デバイス１７からのライトデータの読み出
しを行う旨の指示が行われる。読み出し指示を受ける
と、記憶デバイスコントローラ１６は記憶デバイス１７
に格納されたライトデータを読み出す。読み出されたラ
イトデータはＤＭＡライト用データＦＩＦＯ方式メモリ
１５へ転送され格納される。
トコントローラ１３から記憶デバイスコントローラ１６
に対して記憶デバイス１７からのライトデータの読み出
しを行う旨の指示が行われる。読み出し指示を受ける
と、記憶デバイスコントローラ１６は記憶デバイス１７
に格納されたライトデータを読み出す。読み出されたラ
イトデータはＤＭＡライト用データＦＩＦＯ方式メモリ
１５へ転送され格納される。
【００２１】バスコントローラ２は、ＤＭＡ転送アドレ
スＦＩＦＯ方式メモリ１４に格納されたライト先の物理
アドレスおよびアクセスコマンドを順次読み込み、アク
セスコマンドがＤＭＡライトを示すコマンドであること
を確認した上で、ＤＭＡライト用データＦＩＦＯ方式メ
モリ１５に格納されたライトデータを読み出す。そし
て、物理アドレスに従って汎用バス２０に対し優先的に
アービトレーションを行って、読み出したライトデータ
を汎用バス２０を介して転送する。
スＦＩＦＯ方式メモリ１４に格納されたライト先の物理
アドレスおよびアクセスコマンドを順次読み込み、アク
セスコマンドがＤＭＡライトを示すコマンドであること
を確認した上で、ＤＭＡライト用データＦＩＦＯ方式メ
モリ１５に格納されたライトデータを読み出す。そし
て、物理アドレスに従って汎用バス２０に対し優先的に
アービトレーションを行って、読み出したライトデータ
を汎用バス２０を介して転送する。
【００２２】なお、本形態では、記憶デバイス１７のデ
ータの書き込みあるいは読み出しの際のアドレスの指定
については、周知のＤＭＡ制御技術のように、汎用バス
の先にある外部プロセッサからの設定に基づいて行われ
る。
ータの書き込みあるいは読み出しの際のアドレスの指定
については、周知のＤＭＡ制御技術のように、汎用バス
の先にある外部プロセッサからの設定に基づいて行われ
る。
【００２３】
【実施例】次に、グラフィックプロセッサに上述したＤ
ＭＡ転送制御装置を適用した例について説明する。
ＭＡ転送制御装置を適用した例について説明する。
【００２４】図２は、本発明のＤＭＡ転送制御装置をグ
ラフィックプロセッサに適用した例を示すブロック図で
ある。図２中、図１に示した構成と同じ構成には同じ符
号を付している。
ラフィックプロセッサに適用した例を示すブロック図で
ある。図２中、図１に示した構成と同じ構成には同じ符
号を付している。
【００２５】本実施例のＤＭＡ転送制御装置は、記憶デ
バイスコントローラ１６の他にＤＭＡマスタとなりうる
機能ブロックとしてビデオキャプチャブロック５、ビデ
オブロック６、コマンドブロック７、ＣＲＴＣブロック
８が内部データバス２１を介して内部バスコントローラ
３および内部バスアドレス／データＦＩＦＯ４と接続さ
れ、これらブロック５〜８からのＤＭＡ要求をアービト
レーション制御するＤＭＡアービタ９が設けられた以外
は、前述の図１に示したものとほぼ同様の構成のもので
ある。ビデオキャプチャブロック５は、外部から入力さ
れたビデオデータを内部のフォーマットに変換して取り
込む。ビデオブロック６は、システムメモリあるいは外
部記憶装置に格納されているビデオ圧縮データを取り込
み、デコードと再生を行う。コマンドブロック７は、グ
ラフィック系コマンド（例えば、プリミティブ図形描
画、フィル、BitBlt、ラスタライズなど）を実行する。
ＣＲＴＣブロック８は、ＣＲＴ／ＬＣＤ等の表示装置を
制御する信号を生成し、表示制御を行う。
バイスコントローラ１６の他にＤＭＡマスタとなりうる
機能ブロックとしてビデオキャプチャブロック５、ビデ
オブロック６、コマンドブロック７、ＣＲＴＣブロック
８が内部データバス２１を介して内部バスコントローラ
３および内部バスアドレス／データＦＩＦＯ４と接続さ
れ、これらブロック５〜８からのＤＭＡ要求をアービト
レーション制御するＤＭＡアービタ９が設けられた以外
は、前述の図１に示したものとほぼ同様の構成のもので
ある。ビデオキャプチャブロック５は、外部から入力さ
れたビデオデータを内部のフォーマットに変換して取り
込む。ビデオブロック６は、システムメモリあるいは外
部記憶装置に格納されているビデオ圧縮データを取り込
み、デコードと再生を行う。コマンドブロック７は、グ
ラフィック系コマンド（例えば、プリミティブ図形描
画、フィル、BitBlt、ラスタライズなど）を実行する。
ＣＲＴＣブロック８は、ＣＲＴ／ＬＣＤ等の表示装置を
制御する信号を生成し、表示制御を行う。
【００２６】本実施例では、ＤＭＡライトコントローラ
１３は、各ブロック５〜７のＤＭＡソースデータのリー
ド制御（各ブロック５〜７に格納されたライトデータの
リード）とそのリード制御により読み出されたライトデ
ータのＤＭＡライト用データＦＩＦＯ方式メモリ１５へ
のライト制御を行う。
１３は、各ブロック５〜７のＤＭＡソースデータのリー
ド制御（各ブロック５〜７に格納されたライトデータの
リード）とそのリード制御により読み出されたライトデ
ータのＤＭＡライト用データＦＩＦＯ方式メモリ１５へ
のライト制御を行う。
【００２７】以下、このＤＭＡ転送制御装置の動作を具
体的に説明する。
体的に説明する。
【００２８】（１）汎用バス−記憶デバイス間のデータ
転送中のＤＭＡリード転送 グラフィックプロセッサあるいはバスマスタのコマンド
を受け、汎用バス２０から記憶デバイス１７に対して画
像データ（フレームメモリ）の入出力が行われる。この
ときのアクセス手順は、以下のような手順で行われる。
転送中のＤＭＡリード転送 グラフィックプロセッサあるいはバスマスタのコマンド
を受け、汎用バス２０から記憶デバイス１７に対して画
像データ（フレームメモリ）の入出力が行われる。この
ときのアクセス手順は、以下のような手順で行われる。
【００２９】汎用バス２０からのアクセスコマンド／ア
ドレスはバスインターフェース１、バスコントローラ２
を通じて、内部バスコントローラ３および内部バスアド
レス／データＦＩＦＯ方式メモリ４へ転送される。アク
セスコマンド／アドレスが転送されると、内部バスコン
トローラ３によってコマンドの種類が解釈されるととも
にそのコマンドがエンコードされる。このエンコードデ
ータはアドレスとともに内部バスアドレス／データＦＩ
ＦＯ方式メモリ４に一旦格納される。内部バスアドレス
／データＦＩＦＯ方式メモリ４から格納されたデータが
出力されると、内部バスコントローラ３がエンコードデ
ータに従って該当する機能ブロックにアクセス情報を伝
達する。ここでは、エンコードデータはフレームメモリ
アクセスであるため、記憶デバイスコントローラ１６が
指定される。データ系は、バスインターフェース１、バ
スコントローラ２を通じて内部バスアドレス／データＦ
ＩＦＯ方式メモリ４に一旦格納された後、内部データバ
ス２１上に流され、記憶デバイスコントローラ１６を通
じて記憶デバイス１６に伝達される。以上のアクセスを
基本フレームアクセスとする。
ドレスはバスインターフェース１、バスコントローラ２
を通じて、内部バスコントローラ３および内部バスアド
レス／データＦＩＦＯ方式メモリ４へ転送される。アク
セスコマンド／アドレスが転送されると、内部バスコン
トローラ３によってコマンドの種類が解釈されるととも
にそのコマンドがエンコードされる。このエンコードデ
ータはアドレスとともに内部バスアドレス／データＦＩ
ＦＯ方式メモリ４に一旦格納される。内部バスアドレス
／データＦＩＦＯ方式メモリ４から格納されたデータが
出力されると、内部バスコントローラ３がエンコードデ
ータに従って該当する機能ブロックにアクセス情報を伝
達する。ここでは、エンコードデータはフレームメモリ
アクセスであるため、記憶デバイスコントローラ１６が
指定される。データ系は、バスインターフェース１、バ
スコントローラ２を通じて内部バスアドレス／データＦ
ＩＦＯ方式メモリ４に一旦格納された後、内部データバ
ス２１上に流され、記憶デバイスコントローラ１６を通
じて記憶デバイス１６に伝達される。以上のアクセスを
基本フレームアクセスとする。
【００３０】上述の基本フレームアクセス中、ＤＭＡマ
スタとなりうる機能ブロック５〜７のうちからＤＭＡリ
ードを行うものとして、予めＤＭＡ転送アドレスレジス
タ１０およびＤＭＡ転送サイズレジスタ１１には必要な
情報が設定されているものとする。
スタとなりうる機能ブロック５〜７のうちからＤＭＡリ
ードを行うものとして、予めＤＭＡ転送アドレスレジス
タ１０およびＤＭＡ転送サイズレジスタ１１には必要な
情報が設定されているものとする。
【００３１】仮にビデオブロック６がＤＭＡマスタとな
る場合、最初にビデオ圧縮データを取り込む際、あるい
は一度取り込んだビデオ圧縮データの再生処理が進んで
次のデータ取り込みが必要となった際に、ビデオブロッ
ク６からＤＭＡ要求が出力されると、ＤＭＡアービタ９
ではビデオブロック６の出力（ＤＭＡ要求）が優先され
る。
る場合、最初にビデオ圧縮データを取り込む際、あるい
は一度取り込んだビデオ圧縮データの再生処理が進んで
次のデータ取り込みが必要となった際に、ビデオブロッ
ク６からＤＭＡ要求が出力されると、ＤＭＡアービタ９
ではビデオブロック６の出力（ＤＭＡ要求）が優先され
る。
【００３２】ビデオブロック６の出力（ＤＭＡ要求）が
優先されると、ＤＭＡ物理アドレス生成部１２において
実際に汎用バス２０を通じてアクセスする際の物理アド
レスが生成され、その生成された物理アドレスとアクセ
スコマンド（ここでは、ＤＭＡ要求元およびＤＭＡリー
ド転送を示すコマンド）がＤＭＡ転送用アドレス／コマ
ンドＦＩＦＯ方式メモリ４に格納される。
優先されると、ＤＭＡ物理アドレス生成部１２において
実際に汎用バス２０を通じてアクセスする際の物理アド
レスが生成され、その生成された物理アドレスとアクセ
スコマンド（ここでは、ＤＭＡ要求元およびＤＭＡリー
ド転送を示すコマンド）がＤＭＡ転送用アドレス／コマ
ンドＦＩＦＯ方式メモリ４に格納される。
【００３３】バスコントローラ２はＤＭＡ転送用アドレ
ス／コマンドＦＩＦＯ方式メモリ１４を監視しており、
ＤＭＡ転送用アドレス／コマンドＦＩＦＯ方式メモリ１
４に格納されたアクセスコマンドとアドレスを順次取り
込む。そして、アクセスコマンドがＤＭＡリード転送を
示すコマンドであることを確認した上で、汎用バス２０
に対して優先的にアービトレーションを行うとともに読
み込んだアクセスコマンドを内部バスコントローラ３へ
出力する。
ス／コマンドＦＩＦＯ方式メモリ１４を監視しており、
ＤＭＡ転送用アドレス／コマンドＦＩＦＯ方式メモリ１
４に格納されたアクセスコマンドとアドレスを順次取り
込む。そして、アクセスコマンドがＤＭＡリード転送を
示すコマンドであることを確認した上で、汎用バス２０
に対して優先的にアービトレーションを行うとともに読
み込んだアクセスコマンドを内部バスコントローラ３へ
出力する。
【００３４】汎用バス２０に対して優先的にアービトレ
ーションが行われ、ＤＭＡリードが実行されると、汎用
バス２０を介して転送されてきたリードデータ（データ
／ＤＭＡ要求を示すデータ）がバスインターフェース
１、バスコントローラ２を通じて内部バスアドレス／デ
ータＦＩＦＯ方式メモリ４に格納される。そして、内部
バスコントローラ３によって該当する機能ブロックとし
てビデオブロック６が選択され、ビデオブロック６にリ
ードデータが転送される。
ーションが行われ、ＤＭＡリードが実行されると、汎用
バス２０を介して転送されてきたリードデータ（データ
／ＤＭＡ要求を示すデータ）がバスインターフェース
１、バスコントローラ２を通じて内部バスアドレス／デ
ータＦＩＦＯ方式メモリ４に格納される。そして、内部
バスコントローラ３によって該当する機能ブロックとし
てビデオブロック６が選択され、ビデオブロック６にリ
ードデータが転送される。
【００３５】（２）汎用バス−記憶デバイス間のデータ
転送中のＤＭＡライト転送 上述した基本フレームアクセス中、ＤＭＡマスタとなり
うる機能ブロック５〜７のうちからＤＭＡライトを行う
ものとして、予めＤＭＡ転送アドレスレジスタ１０およ
びＤＭＡ転送サイズレジスタ１１には必要な情報が設定
されているものとする。
転送中のＤＭＡライト転送 上述した基本フレームアクセス中、ＤＭＡマスタとなり
うる機能ブロック５〜７のうちからＤＭＡライトを行う
ものとして、予めＤＭＡ転送アドレスレジスタ１０およ
びＤＭＡ転送サイズレジスタ１１には必要な情報が設定
されているものとする。
【００３６】仮にビデオキャプチャブロック５がＤＭＡ
マスタとなる場合、例えば取り込まれるビデオデータの
量が格納容量の限界になり、汎用バス２０配下の記憶デ
バイス（外部のシステムメモリ）に転送することが必要
になった場合に、ビデオキャプチャブロック５からＤＭ
Ａ要求が出力されると、ＤＭＡアービタ９ではビデオキ
ャプチャブロック５の出力（ＤＭＡ要求）が優先され
る。
マスタとなる場合、例えば取り込まれるビデオデータの
量が格納容量の限界になり、汎用バス２０配下の記憶デ
バイス（外部のシステムメモリ）に転送することが必要
になった場合に、ビデオキャプチャブロック５からＤＭ
Ａ要求が出力されると、ＤＭＡアービタ９ではビデオキ
ャプチャブロック５の出力（ＤＭＡ要求）が優先され
る。
【００３７】ビデオキャプチャブロック５の出力（ＤＭ
Ａ要求）が優先されると、ＤＭＡ物理アドレス生成部１
２において実際に汎用バス２０を通じてアクセスする際
の物理アドレスが生成され、その生成された物理アドレ
スとアクセスコマンド（ここでは、ＤＭＡ要求元とＤＭ
Ａライト転送を示すコマンド）がＤＭＡ転送用アドレス
／コマンドＦＩＦＯ方式メモリ１４に格納される。これ
と同時に、ＤＭＡライトコントローラ１３がＤＭＡアー
ビタ９からＤＭＡライトのマスタとなるビデオキャプチ
ャブロック５の指定を受けて、指定されたビデオキャプ
チャブロック５に対し、ＤＭＡライト用データのリード
を行う。このＤＭＡライトコントローラ１３によるリー
ドによって、ビデオキャプチャブロック５から出力され
たデータ（ＤＭＡライト用データ）はＤＭＡ転送用アド
レス／コマンドＦＩＦＯ方式メモリ１５に格納される。
Ａ要求）が優先されると、ＤＭＡ物理アドレス生成部１
２において実際に汎用バス２０を通じてアクセスする際
の物理アドレスが生成され、その生成された物理アドレ
スとアクセスコマンド（ここでは、ＤＭＡ要求元とＤＭ
Ａライト転送を示すコマンド）がＤＭＡ転送用アドレス
／コマンドＦＩＦＯ方式メモリ１４に格納される。これ
と同時に、ＤＭＡライトコントローラ１３がＤＭＡアー
ビタ９からＤＭＡライトのマスタとなるビデオキャプチ
ャブロック５の指定を受けて、指定されたビデオキャプ
チャブロック５に対し、ＤＭＡライト用データのリード
を行う。このＤＭＡライトコントローラ１３によるリー
ドによって、ビデオキャプチャブロック５から出力され
たデータ（ＤＭＡライト用データ）はＤＭＡ転送用アド
レス／コマンドＦＩＦＯ方式メモリ１５に格納される。
【００３８】バスコントローラ２はＤＭＡ転送用アドレ
ス／コマンドＦＩＦＯ方式メモリ１４を監視しており、
このメモリ１４に格納されたアクセスコマンドとアドレ
スを順次取り込む。そして、アクセスコマンドがＤＭＡ
ライト転送を示すコマンドであることを確認した上で、
ＤＭＡ転送用アドレス／コマンドＦＩＦＯ方式メモリ１
５に格納されたＤＭＡライト用データを取り込み、取り
込んだ物理アドレスに従って汎用バス２０に対し優先的
にアービトレーションを行って、読み出したライトデー
タを汎用バス２０配下の記憶デバイス（外部のシステム
メモリ）へ転送する。
ス／コマンドＦＩＦＯ方式メモリ１４を監視しており、
このメモリ１４に格納されたアクセスコマンドとアドレ
スを順次取り込む。そして、アクセスコマンドがＤＭＡ
ライト転送を示すコマンドであることを確認した上で、
ＤＭＡ転送用アドレス／コマンドＦＩＦＯ方式メモリ１
５に格納されたＤＭＡライト用データを取り込み、取り
込んだ物理アドレスに従って汎用バス２０に対し優先的
にアービトレーションを行って、読み出したライトデー
タを汎用バス２０配下の記憶デバイス（外部のシステム
メモリ）へ転送する。
【００３９】（３）汎用バス−各機能ブロック間のデー
タ転送中のＤＭＡリード転送 ここでは、グラフィックプロセッサあるいはバスマスタ
のコマンドを受け、汎用バス２０を通じてグラフィック
／ビデオ機能を利用する際、各機能ブロック毎に設けら
れたコマンドレジスタをアクセスして機能を実現させる
ものとする。この際のアクセス手順は、以下のような手
順で行われる。
タ転送中のＤＭＡリード転送 ここでは、グラフィックプロセッサあるいはバスマスタ
のコマンドを受け、汎用バス２０を通じてグラフィック
／ビデオ機能を利用する際、各機能ブロック毎に設けら
れたコマンドレジスタをアクセスして機能を実現させる
ものとする。この際のアクセス手順は、以下のような手
順で行われる。
【００４０】汎用バス２０からのアクセスコマンド／ア
ドレスはバスインターフェース１、バスコントローラ２
を通じて、内部バスコントローラ３および内部バスアド
レス／データＦＩＦＯ方式メモリ４へ転送される。アク
セスコマンド／アドレスが転送されると、内部バスコン
トローラ３によってコマンドの種類が解釈されとともに
そのコマンドがエンコードされる。このエンコードデー
タはアドレスとともに内部バスアドレス／データＦＩＦ
Ｏ方式メモリ４に一旦格納される。内部バスアドレス／
データＦＩＦＯ方式メモリ４から格納されたデータが出
力されると、内部バスコントローラ３がエンコードデー
タに従って該当する機能ブロックにアクセス情報を伝達
する。データ系は、バスインターフェース１、バスコン
トローラ２を通じて内部バスアドレス／データＦＩＦＯ
方式メモリ４に一旦格納された後、内部データバス２１
上に送出され、記憶デバイスコントローラ１６を通じて
記憶デバイス１６に格納される。以上のアクセスを基本
機能ブロックアクセスとする。
ドレスはバスインターフェース１、バスコントローラ２
を通じて、内部バスコントローラ３および内部バスアド
レス／データＦＩＦＯ方式メモリ４へ転送される。アク
セスコマンド／アドレスが転送されると、内部バスコン
トローラ３によってコマンドの種類が解釈されとともに
そのコマンドがエンコードされる。このエンコードデー
タはアドレスとともに内部バスアドレス／データＦＩＦ
Ｏ方式メモリ４に一旦格納される。内部バスアドレス／
データＦＩＦＯ方式メモリ４から格納されたデータが出
力されると、内部バスコントローラ３がエンコードデー
タに従って該当する機能ブロックにアクセス情報を伝達
する。データ系は、バスインターフェース１、バスコン
トローラ２を通じて内部バスアドレス／データＦＩＦＯ
方式メモリ４に一旦格納された後、内部データバス２１
上に送出され、記憶デバイスコントローラ１６を通じて
記憶デバイス１６に格納される。以上のアクセスを基本
機能ブロックアクセスとする。
【００４１】上述の基本機能ブロックアクセス中、ＤＭ
Ａマスタとなりうる機能ブロック５〜７のうちからＤＭ
Ａリードを行うものとして、予めＤＭＡ転送アドレスレ
ジスタ１０およびＤＭＡ転送サイズレジスタ１１には必
要な情報が設定されているものとする。
Ａマスタとなりうる機能ブロック５〜７のうちからＤＭ
Ａリードを行うものとして、予めＤＭＡ転送アドレスレ
ジスタ１０およびＤＭＡ転送サイズレジスタ１１には必
要な情報が設定されているものとする。
【００４２】機能ブロック５〜７は個々に必要に応じて
ＤＭＡ要求を出力する。各機能ブロック５〜７から出力
されたＤＭＡ要求は、ＤＭＡアービタ９を通じてその出
力が優先される。機能ブロック５〜７のいずれかからＤ
ＭＡ要求が出力され、その出力がＤＭＡアービタ９を通
じて優先されると、ＤＭＡ物理アドレス生成部１２にお
いて実際に汎用バス２０を通じてアクセスする際の物理
アドレスが生成され、その生成された物理アドレスとア
クセスコマンド（ここでは、ＤＭＡ要求元およびＤＭＡ
リード転送を示すコマンド）がＤＭＡ転送用アドレス／
コマンドＦＩＦＯ方式メモリ１４に格納される。
ＤＭＡ要求を出力する。各機能ブロック５〜７から出力
されたＤＭＡ要求は、ＤＭＡアービタ９を通じてその出
力が優先される。機能ブロック５〜７のいずれかからＤ
ＭＡ要求が出力され、その出力がＤＭＡアービタ９を通
じて優先されると、ＤＭＡ物理アドレス生成部１２にお
いて実際に汎用バス２０を通じてアクセスする際の物理
アドレスが生成され、その生成された物理アドレスとア
クセスコマンド（ここでは、ＤＭＡ要求元およびＤＭＡ
リード転送を示すコマンド）がＤＭＡ転送用アドレス／
コマンドＦＩＦＯ方式メモリ１４に格納される。
【００４３】バスコントローラ２はＤＭＡ転送用アドレ
ス／コマンドＦＩＦＯ方式メモリ１４を監視しており、
ＤＭＡ転送用アドレス／コマンドＦＩＦＯ方式メモリ１
４に格納されたアクセスコマンドと物理アドレスを順次
取り込む。そして、アクセスコマンドがＤＭＡリード転
送を示すコマンドであることを確認した上で、取り込ん
だ物理アドレスに基づいて汎用バス２０に対してアービ
トレーションを行うとともにアクセスコマンドを内部バ
スコントローラ３へ出力する。これにより、汎用バス２
０の先にある外部システムの記憶デバイス（外部のシス
テムメモリ）からのＤＭＡリード転送が可能となる。
ス／コマンドＦＩＦＯ方式メモリ１４を監視しており、
ＤＭＡ転送用アドレス／コマンドＦＩＦＯ方式メモリ１
４に格納されたアクセスコマンドと物理アドレスを順次
取り込む。そして、アクセスコマンドがＤＭＡリード転
送を示すコマンドであることを確認した上で、取り込ん
だ物理アドレスに基づいて汎用バス２０に対してアービ
トレーションを行うとともにアクセスコマンドを内部バ
スコントローラ３へ出力する。これにより、汎用バス２
０の先にある外部システムの記憶デバイス（外部のシス
テムメモリ）からのＤＭＡリード転送が可能となる。
【００４４】ＤＭＡリードが実行されると、汎用バス２
０を介して転送されてきたリードデータ（データ／ＤＭ
Ａ要求を示すデータ）がバスインターフェース１、バス
コントローラ２を通じて内部バスアドレス／データＦＩ
ＦＯ方式メモリ４に格納される。そして、内部バスコン
トローラ３によって該当する機能ブロックが選択され、
その選択された機能ブロックにリードデータが転送され
る。
０を介して転送されてきたリードデータ（データ／ＤＭ
Ａ要求を示すデータ）がバスインターフェース１、バス
コントローラ２を通じて内部バスアドレス／データＦＩ
ＦＯ方式メモリ４に格納される。そして、内部バスコン
トローラ３によって該当する機能ブロックが選択され、
その選択された機能ブロックにリードデータが転送され
る。
【００４５】（４）汎用バス−各機能ブロック間のデー
タ転送中のＤＭＡライト転送 上述の基本機能ブロック中、ＤＭＡマスタとなりうる機
能ブロック５〜７のうちからＤＭＡライトを行うものと
して、予めＤＭＡ転送アドレスレジスタ１０およびＤＭ
Ａ転送サイズレジスタ１１には必要な情報が設定されて
いるものとする。仮にビデオキャプチャブロック５が上
述の（２）にて説明した必要性によりＤＭＡ要求を出力
する。このとき、ビデオキャプチャブロック５には当然
リードされるべきデータ（ＤＭＡライト用データ）が格
納されている。
タ転送中のＤＭＡライト転送 上述の基本機能ブロック中、ＤＭＡマスタとなりうる機
能ブロック５〜７のうちからＤＭＡライトを行うものと
して、予めＤＭＡ転送アドレスレジスタ１０およびＤＭ
Ａ転送サイズレジスタ１１には必要な情報が設定されて
いるものとする。仮にビデオキャプチャブロック５が上
述の（２）にて説明した必要性によりＤＭＡ要求を出力
する。このとき、ビデオキャプチャブロック５には当然
リードされるべきデータ（ＤＭＡライト用データ）が格
納されている。
【００４６】ビデオキャプチャブロック５からＤＭＡ要
求が出力され、その出力がＤＭＡアービタ９によって優
先されると、ＤＭＡ物理アドレス生成部１２において実
際に汎用バス２０を通じてアクセスする際の物理アドレ
スが生成され、その生成された物理アドレスとアクセス
コマンド（ここでは、ＤＭＡ要求元およびＤＭＡライト
転送を示すコマンド）がＤＭＡ転送用アドレス／コマン
ドＦＩＦＯ方式メモリ１４に格納される。これと同時
に、ＤＭＡライトコントローラ１３がＤＭＡアービタ９
からＤＭＡライトのマスタとなるビデオキャプチャブロ
ック５の指定を受けて、指定されたビデオキャプチャブ
ロック５に対し、ＤＭＡライト用データのリードを行
う。このＤＭＡライトコントローラ１３によるリードに
よってビデオキャプチャブロック５から出力されたデー
タ（ＤＭＡライト用データ）はＤＭＡ転送用アドレス／
コマンドＦＩＦＯ方式メモリ１５に格納される。
求が出力され、その出力がＤＭＡアービタ９によって優
先されると、ＤＭＡ物理アドレス生成部１２において実
際に汎用バス２０を通じてアクセスする際の物理アドレ
スが生成され、その生成された物理アドレスとアクセス
コマンド（ここでは、ＤＭＡ要求元およびＤＭＡライト
転送を示すコマンド）がＤＭＡ転送用アドレス／コマン
ドＦＩＦＯ方式メモリ１４に格納される。これと同時
に、ＤＭＡライトコントローラ１３がＤＭＡアービタ９
からＤＭＡライトのマスタとなるビデオキャプチャブロ
ック５の指定を受けて、指定されたビデオキャプチャブ
ロック５に対し、ＤＭＡライト用データのリードを行
う。このＤＭＡライトコントローラ１３によるリードに
よってビデオキャプチャブロック５から出力されたデー
タ（ＤＭＡライト用データ）はＤＭＡ転送用アドレス／
コマンドＦＩＦＯ方式メモリ１５に格納される。
【００４７】バスコントローラ２はＤＭＡ転送用アドレ
ス／コマンドＦＩＦＯ方式メモリ１４を監視しており、
このメモリ１４に格納されたアクセスコマンドとアドレ
スを順次取り込む。そして、アクセスコマンドがＤＭＡ
ライト転送を示すコマンドであることを確認した上で、
ＤＭＡ転送用アドレス／コマンドＦＩＦＯ方式メモリ１
５に格納されたＤＭＡライト用データを取り込み、物理
アドレスに従って汎用バス２０に対し優先的にアービト
レーションを行って、読み出したライトデータを汎用バ
ス２０を介して汎用バス２０配下の記憶デバイス（外部
のシステムメモリ）に転送する。
ス／コマンドＦＩＦＯ方式メモリ１４を監視しており、
このメモリ１４に格納されたアクセスコマンドとアドレ
スを順次取り込む。そして、アクセスコマンドがＤＭＡ
ライト転送を示すコマンドであることを確認した上で、
ＤＭＡ転送用アドレス／コマンドＦＩＦＯ方式メモリ１
５に格納されたＤＭＡライト用データを取り込み、物理
アドレスに従って汎用バス２０に対し優先的にアービト
レーションを行って、読み出したライトデータを汎用バ
ス２０を介して汎用バス２０配下の記憶デバイス（外部
のシステムメモリ）に転送する。
【００４８】
【発明の効果】以上説明したように構成される本発明に
よれば、逆方向の転送（リードおよびライト）であって
も同時に転送することができるので、内部転送効率を向
上することができる。
よれば、逆方向の転送（リードおよびライト）であって
も同時に転送することができるので、内部転送効率を向
上することができる。
【００４９】加えて、複数の記憶装置からのＤＭＡ転送
（ライトおよびリード）データをＦＩＦＯ方式メモリを
介して順次とり込むことができるので、より内部転送効
率の高いＤＭＡ転送制御装置を提供することができる。
（ライトおよびリード）データをＦＩＦＯ方式メモリを
介して順次とり込むことができるので、より内部転送効
率の高いＤＭＡ転送制御装置を提供することができる。
【図１】本発明のＤＭＡ転送制御装置の一実施形態を示
すブロック図である。
すブロック図である。
【図２】本発明のＤＭＡ転送制御装置をグラフィックプ
ロセッサに適用した例を示すブロック図である。
ロセッサに適用した例を示すブロック図である。
１ バスインターフェース ２ バスコントローラ ３ 内部バスコントローラ ４ 内部バスアドレス／データＦＩＦＯ方式メモリ ５ ビデオキャプチャブロック ６ ビデオブロック ７ コマンドブロック ８ ＣＲＴＣブロック ９ ＤＭＡアービタ １０ ＤＭＡ転送アドレスレジスタ １１ ＤＭＡ転送サイズレジスタ １２ ＤＭＡ物理アドレス生成部 １３ ＤＭＡライトコントローラ １４ ＤＭＡ転送用アドレス／コマンドＦＩＦＯ方式メ
モリ １５ ＤＭＡライト用データＦＩＦＯ方式メモリ １６ 記憶デバイスコントローラ １７ 記憶デバイス ２０ 汎用バス ２１ 内部バス ２２ ＤＭＡ制御ブロック
モリ １５ ＤＭＡライト用データＦＩＦＯ方式メモリ １６ 記憶デバイスコントローラ １７ 記憶デバイス ２０ 汎用バス ２１ 内部バス ２２ ＤＭＡ制御ブロック
Claims (3)
- 【請求項１】 バスインターフェースを介して汎用バス
と接続され、前記汎用バスに関してのマスタ／スレーブ
制御を行うバスコントローラと、内部バスを介して前記
バスコントローラと接続され、マスタまたはスレーブと
してリード／ライト制御が行われる記憶装置とを有し、
前記バスコントローラによって前記汎用バスを介した前
記記憶装置とのアクセスが制御され、汎用バスの先にあ
る外部システムと記憶装置との間で、外部システムから
記憶装置へデータが転送されるＤＭＡリードおよび記憶
装置から外部システムへデータが転送されるＤＭＡライ
トが行われるＤＭＡ転送制御装置において、 前記バスコントローラと前記内部バスとの間に設けら
れ、前記汎用バスを介した入出力と非同期にデータの入
出力が行われるＦＩＦＯ方式メモリと、 前記内部バスを介した前記記憶装置へのアクセスを制御
する内部バスコントローラと、 前記ＤＭＡライトの際に前記内部バスとは独立して前記
記憶装置とのアクセスが行われる内部ＤＭＡバスを備
え、前記ＤＭＡライトおよびＤＭＡリードを制御する制
御ブロックを有することを特徴とするＤＭＡ転送制御装
置。 - 【請求項２】 請求項１に記載のＤＭＡ転送制御装置に
おいて、 前記制御ブロックは、 ＤＭＡライトを行う場合に、前記記憶手段に直接アクセ
スして、前記外部システムへ転送されるＤＭＡライト用
データの読み出しを制御するＤＭＡライトコントローラ
と、 前記ＤＭＡライトコントローラによって読み出されたＤ
ＭＡライト用データが格納される第１のＦＩＦＯ方式メ
モリと、 前記外部システムメモリに関するディスティネーション
アドレスを指定するためのＤＭＡ転送アドレスレジスタ
と、 ＤＭＡ転送データのサイズを指定するためのＤＭＡ転送
サイズレジスタと、 前記ＤＭＡ転送アドレスレジスタにて設定された値に基
づいて、前記汎用バスを介してアクセスされる外部シス
テムに関する物理アドレスを生成するＤＭＡ物理アドレ
ス生成手段と、 前記ＤＭＡ物理アドレス生成手段によって生成された物
理アドレス、ならびにＤＭＡライトとＤＭＡリードとの
種別とＤＭＡ転送の要求元とを示すアクセスコマンドが
格納される第２のＦＩＦＯ方式メモリと、から構成さ
れ、 前記第１および第２のＦＩＦＯ方式メモリは前記汎用バ
スを介した入出力と非同期にデータの入出力が行われ、 前記バスコントローラが、前記第２のＦＩＦＯ方式メモ
リに格納された物理アドレスおよびアクセスコマンドを
読み込み、アクセスコマンドに基づいてＤＭＡライトと
ＤＭＡリードとを判定し、物理アドレスに従って前記汎
用バスを介した外部システムメモリとのアクセスを実行
するとともに、アクセスコマンドを前記内部バスコント
ローラへ出力し、 内部バスコントローラが、入力されたアクセスコマンド
に従って前記内部バスを介した前記記憶装置へのアクセ
スを制御することを特徴とするＤＭＡ転送制御装置。 - 【請求項３】 請求項２に記載のＤＭＡ転送制御装置に
おいて、 前記内部バスにマスタまたはスレーブとしてリード／ラ
イト制御が行われる複数の記憶装置が接続され、 前記制御ブロックは、前記複数の記憶装置からのＤＭＡ
転送要求をアービトレーション制御するＤＭＡアービタ
をさらに有し、該ＤＭＡアービタを介したＤＭＡ転送要
求に基づいてＤＭＡライトおよびＤＭＡリードを制御す
ることを特徴とするＤＭＡ転送制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13534697A JP3204297B2 (ja) | 1997-05-26 | 1997-05-26 | Ｄｍａ転送制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13534697A JP3204297B2 (ja) | 1997-05-26 | 1997-05-26 | Ｄｍａ転送制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10326250A true JPH10326250A (ja) | 1998-12-08 |
| JP3204297B2 JP3204297B2 (ja) | 2001-09-04 |
Family
ID=15149631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13534697A Expired - Fee Related JP3204297B2 (ja) | 1997-05-26 | 1997-05-26 | Ｄｍａ転送制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3204297B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105389277A (zh) * | 2015-10-29 | 2016-03-09 | 中国人民解放军国防科学技术大学 | Gpdsp中面向科学计算的高性能dma部件 |
-
1997
- 1997-05-26 JP JP13534697A patent/JP3204297B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105389277A (zh) * | 2015-10-29 | 2016-03-09 | 中国人民解放军国防科学技术大学 | Gpdsp中面向科学计算的高性能dma部件 |
| CN105389277B (zh) * | 2015-10-29 | 2018-04-13 | 中国人民解放军国防科学技术大学 | Gpdsp中面向科学计算的高性能dma部件 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3204297B2 (ja) | 2001-09-04 |
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