JPH10326492A

JPH10326492A - アンプ

Info

Publication number: JPH10326492A
Application number: JP9134202A
Authority: JP
Inventors: Ayako Kitamoto; 綾子北本; Masato Matsumiya; 正人松宮
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1997-05-26
Filing date: 1997-05-26
Publication date: 1998-12-08
Anticipated expiration: 2017-05-26
Also published as: KR100295796B1; KR19980086652A; JP3968818B2; US6140844A

Abstract

(57)【要約】【課題】ＤＲＡＭに搭載されるデータバスアンプ等のよ
うに、半導体集積回路に搭載され、一対の信号線を介し
て入力される相補関係にある小振幅信号を増幅するアン
プに関し、電源電圧の低電圧化を図る場合であっても、
動作速度の高速化を図り、消費電力を低減化し、しか
も、動作速度に対するトランジスタのしきい値変動の影
響を受けにくくする。【解決手段】出力信号Ｓ１、Ｓ２の振幅を小振幅に抑制
するｐＭＯＳトランジスタ４２、４３を備え、相補関係
にある小振幅の入力信号ＩＮ１、ＩＮ２の電圧差を信号
線３、４に引き抜かれる電流の差を増幅することによっ
て増幅する電流センスアンプと、出力信号Ｓ１、Ｓ２の
電圧差を増幅する差動アンプ３９とを備えて構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＤＲＡＭ（dynami
c random access memory）に搭載されるデータバスアン
プや、ＳＲＡＭ（static random access memory）に搭
載されるセンスアンプ等のように、半導体集積回路に搭
載され、一対の信号線を介して入力される相補関係にあ
る小振幅信号を増幅するアンプに関する。

【０００２】ＤＲＡＭやＳＲＡＭ等においては、容量が
大きくなるに従って、消費電力を削減するために、一対
のデータ線を伝送させる相補関係にあるデータ信号の小
振幅化が図られており、これに対応して、これら相補関
係にある小振幅信号を高速に増幅することができるアン
プが求められている。

【０００３】

【従来の技術】図７は、半導体集積回路に搭載され、一
対の信号線を介して入力される相補関係にある小振幅信
号を増幅するアンプの第１従来例（IEEE International
Solid-State Circuits Conference，p.208, 1992.）を
示す回路図である。

【０００４】図７中、１、２は入力ノード、３、４は入
力ノード１、２に接続された一対の信号線、ＩＮ１、Ｉ
Ｎ２は信号線３、４を介して入力される相補関係にある
小振幅信号である。

【０００５】また、５は正の電源電圧Ｖ１を供給する電
源線、６、７は負荷素子をなすｐＭＯＳトランジスタで
あり、ｐＭＯＳトランジスタ６は、ソースを電源線５に
接続され、ゲートを接地され、ドレインを入力ノード１
に接続され、ｐＭＯＳトランジスタ７は、ソースを電源
線５に接続され、ゲートを接地され、ドレインを入力ノ
ード２に接続されている。

【０００６】また、８〜１１は駆動素子をなすｐＭＯＳ
トランジスタであり、ｐＭＯＳトランジスタ８は、ソー
スを入力ノード１に接続され、ゲートをドレインに接続
され、ｐＭＯＳトランジスタ９は、ソースを入力ノード
２に接続され、ゲートをｐＭＯＳトランジスタ８のゲー
トに接続されている。

【０００７】また、ｐＭＯＳトランジスタ１０は、ソー
スを入力ノード２に接続され、ゲートをドレインに接続
され、ｐＭＯＳトランジスタ１１は、ソースを入力ノー
ド１に接続され、ゲートをｐＭＯＳトランジスタ１０の
ゲートに接続されている。

【０００８】また、１２〜１７は定電流源回路を構成す
るトランジスタであり、１２は抵抗素子として機能する
ｐＭＯＳトランジスタ、１３〜１７はカレントミラー回
路を構成するｎＭＯＳトランジスタである。

【０００９】ここに、ｐＭＯＳトランジスタ１２は、ソ
ースを電源線５に接続され、ゲートをドレインに接続さ
れ、ｎＭＯＳトランジスタ１３は、ドレインをｐＭＯＳ
トランジスタ１２のドレインに接続され、ゲートをドレ
インに接続されている。

【００１０】また、ｎＭＯＳトランジスタ１４は、ドレ
インをｐＭＯＳトランジスタ８のドレインに接続され、
ゲートをｎＭＯＳトランジスタ１３のゲートに接続さ
れ、ｎＭＯＳトランジスタ１５は、ドレインをｐＭＯＳ
トランジスタ９のドレインに接続され、ゲートをｎＭＯ
Ｓトランジスタ１３のゲートに接続されている。

【００１１】また、ｎＭＯＳトランジスタ１６は、ドレ
インをｐＭＯＳトランジスタ１０のドレインに接続さ
れ、ゲートをｎＭＯＳトランジスタ１３のゲートに接続
され、ｎＭＯＳトランジスタ１７は、ドレインをｐＭＯ
Ｓトランジスタ１１のドレインに接続され、ゲートをｎ
ＭＯＳトランジスタ１３のゲートに接続されている。

【００１２】また、ＳＢＥＺは、このアンプの活性、非
活性を制御する制御信号、１８は制御信号ＳＢＥＺによ
りＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタであ
り、このｎＭＯＳトランジスタ１８は、ドレインをｎＭ
ＯＳトランジスタ１３〜１７のソースに接続され、ソー
スを接地され、ゲートに制御信号ＳＢＥＺが印加される
ように構成されている。

【００１３】なお、活性時には、制御信号ＳＢＥＺ＝Ｈ
レベル、ｎＭＯＳトランジスタ１８＝ＯＮとされ、非活
性時には、制御信号ＳＢＥＺ＝Ｌレベル、ｎＭＯＳトラ
ンジスタ１８＝ＯＦＦとされる。

【００１４】このように構成された第１従来例において
は、ｐＭＯＳトランジスタ６、７は、入力信号ＩＮ１、
ＩＮ２が入力されない場合には、信号線３、４の電圧を
電源電圧Ｖ１に維持し、小振幅の入力信号ＩＮ１、ＩＮ
２が入力される場合には、入力信号ＩＮ１、ＩＮ２を小
振幅信号に保持するように機能する。

【００１５】ここに、入力信号ＩＮ１、ＩＮ２が入力さ
れた場合において、信号線３に電流が引き抜かれること
によって、入力信号ＩＮ１の電圧＜入力信号ＩＮ２の電
圧となった場合には、ｐＭＯＳトランジスタ８のゲート
電圧が低下し、ｐＭＯＳトランジスタ９のソース・ゲー
ト間電圧が大きくなり、ｐＭＯＳトランジスタ９に流れ
る電流が増加し、出力信号ＯＵＴ＝Ｈレベルとなると共
に、信号線３に電流が引き抜かれているので、ｐＭＯＳ
トランジスタ１１に流れる電流が減少し、出力信号／Ｏ
ＵＴ＝Ｌレベルとなる。

【００１６】これに対して、信号線４に電流が引き抜か
れることによって、入力信号ＩＮ１の電圧＞入力信号Ｉ
Ｎ２の電圧となった場合には、ｐＭＯＳトランジスタ１
０のゲート電圧が低下し、ｐＭＯＳトランジスタ１１の
ソース・ゲート間電圧が大きくなり、ｐＭＯＳトランジ
スタ１１に流れる電流が増加し、出力信号／ＯＵＴ＝Ｈ
レベルとなると共に、信号線４に電流が引き抜かれてい
るので、ｐＭＯＳトランジスタ９に流れる電流が減少し
て、出力信号ＯＵＴ＝Ｌレベルとなる。

【００１７】また、図８は、半導体集積回路に搭載さ
れ、一対の信号線を介して入力される相補関係にある小
振幅信号を増幅するアンプの第２従来例（Symposium on
VLSICircuits, p.71, 1990.）を示す回路図である。

【００１８】図８中、２０、２１は入力ノード、２２、
２３は入力ノード２０、２１に接続された一対の信号
線、ＩＮ１、ＩＮ２は信号線２２、２３を介して入力さ
れる相補関係にある小振幅信号である。

【００１９】また、２４は信号線２２、２３に流れる電
流の差を検出する電流センスアンプ、２５は電流センス
アンプ２４の出力を増幅して出力信号ＯＵＴを出力する
カレントミラーアンプである。

【００２０】電流センスアンプ２４において、２６は正
の電源電圧Ｖ１を供給する電源線、２７、２８は負荷回
路を構成するｐＭＯＳトランジスタであり、ｐＭＯＳト
ランジスタ２７は、ソースを電源線２６に接続され、ゲ
ートを接地され、ドレインを入力ノード２０に接続さ
れ、ｐＭＯＳトランジスタ２８は、ソースを電源線２６
に接続され、ゲートを接地され、ドレインを入力ノード
２１に接続されている。

【００２１】また、２９、３０は増幅動作を行うｐＭＯ
Ｓトランジスタであり、ｐＭＯＳトランジスタ２９は、
ソースを入力ノード２０に接続され、ゲートをｐＭＯＳ
トランジスタ３０のドレインに接続され、ｐＭＯＳトラ
ンジスタ３０は、ソースを入力ノード２１に接続され、
ゲートをｐＭＯＳトランジスタ２９のドレインに接続さ
れている。

【００２２】また、カレントミラーアンプ２５におい
て、３１、３２はカレントミラー回路を構成するｎＭＯ
Ｓトランジスタであり、ｎＭＯＳトランジスタ３１は、
ドレインをｐＭＯＳトランジスタ２９のドレインに接続
され、ゲートをドレインに接続され、ソースを接地さ
れ、ｎＭＯＳトランジスタ３２は、ゲートをｎＭＯＳト
ランジスタ３１のゲートに接続され、ソースを接地され
ている。

【００２３】また、３３、３４はカレントミラー回路を
構成するｎＭＯＳトランジスタであり、ｎＭＯＳトラン
ジスタ３３は、ドレインをｐＭＯＳトランジスタ３０の
ドレインに接続され、ゲートをドレインに接続され、ソ
ースを接地され、ｎＭＯＳトランジスタ３４は、ゲート
をｎＭＯＳトランジスタ３３のゲートに接続され、ソー
スを接地されている。

【００２４】また、３５、３６はカレントミラー回路を
構成するｐＭＯＳトランジスタであり、ｐＭＯＳトラン
ジスタ３５は、ソースを電源線２６に接続され、ゲート
をドレインに接続され、ドレインをｎＭＯＳトランジス
タ３２のドレインに接続されている。

【００２５】また、ｐＭＯＳトランジスタ３６は、ソー
スを電源線２６に接続され、ゲートをｐＭＯＳトランジ
スタ３５のゲートに接続され、ドレインをｎＭＯＳトラ
ンジスタ３４のドレインに接続されている。

【００２６】第２従来例は、信号線２２、２３に流れる
電流の差を電流センスアンプ２４で増幅し、電流センス
アンプ２４の出力の電流差をカレントミラーアンプ２５
で増幅し、出力信号とするものである。

【００２７】

【発明が解決しようとする課題】図７に示す第１従来例
においては、ｐＭＯＳトランジスタ９、１１のドレイン
に得られる出力信号ＯＵＴ、／ＯＵＴをそのまま次段回
路に伝送するとしているので、出力信号ＯＵＴ、／ＯＵ
Ｔを電源電圧Ｖ１とほぼ等しい電圧までフル振幅させる
必要がある。

【００２８】しかし、１つのデータ出力に要する時間を
短縮し、高速化を図ろうとする場合には、データ伝送に
関わる負荷容量及び抵抗を小さくしなければならない
が、これら負荷容量及び抵抗を小さくすることは難し
く、したがって、高速化を図ろうとすると、所定時間内
に出力信号ＯＵＴ、／ＯＵＴをフル振幅させることがで
きず、出力信号ＯＵＴ、／ＯＵＴは、電源電圧Ｖ１に対
して中心付近の電位の回りで振幅することになる。

【００２９】しかも、連続してデータを出力するとき
は、１つ前のデータ出力に伴って出力配線がある電位ま
で振幅しており、その電位から次の振幅が始まるという
ように、前のデータの影響を受けやすいので、出力信号
ＯＵＴ、／ＯＵＴの振幅が一定せず、そのまま伝送する
と、誤動作を招く恐れがある。

【００３０】ちなみに、図９は、電源電圧Ｖ１を２Ｖと
し、入力ノード１、２から４ｎｓ毎に１００μＡの電流
を交互に引き抜くようにして第１従来例を高速動作させ
た場合の入力信号ＩＮ１、ＩＮ２と出力信号ＯＵＴ、／
ＯＵＴとの関係を示す波形図である。なお、破線Ｘは、
出力信号ＯＵＴをインバータで波形整形した出力信号、
破線／Ｘは、出力信号／ＯＵＴをインバータで波形整形
した出力信号を示している。

【００３１】ここに、出力信号ＯＵＴ、／ＯＵＴをその
まま伝送せず、差動アンプで増幅して伝送するように構
成する場合には、誤動作を避けることができるが、この
ようにする場合には、出力信号ＯＵＴ、／ＯＵＴの振幅
が大きいことから、これら出力信号ＯＵＴ、／ＯＵＴの
遷移時間分だけ余分に時間がかかり、高速動作を図るこ
とができなくなる。

【００３２】また、図８に示す第２従来例においては、
電流センスアンプ２４の出力をカレントミラーアンプ２
５で増幅するようにしているので、電流センスアンプ２
４の出力の振幅を抑制し、高速化を図ることができる
が、電源電圧Ｖ１が低下すると、入力信号ＩＮ１、ＩＮ
２の電流量が減少し、動作速度が遅くなってしまうとい
う問題点があった。

【００３３】また、第１従来例及び第２従来例において
は、電源電圧Ｖ１が３Ｖ以上では大きな問題にはならな
かったが、電源電圧Ｖ１が２Ｖ以下になると、トランジ
スタのしきい値の変動の影響が動作速度に顕著に現れ、
動作速度が遅くなってしまうという問題点があった。

【００３４】本発明は、かかる点に鑑み、半導体集積回
路に搭載され、一対の信号線を介して入力される相補関
係にある小振幅信号を増幅するアンプであって、電源電
圧の低電圧化を図る場合であっても、動作速度の高速化
を図り、消費電力を低減化し、しかも、動作速度に対す
るトランジスタのしきい値変動の影響を受けにくくする
ことができるようにしたアンプを提供することを目的と
する。

【００３５】

【課題を解決するための手段】本発明中、第１の発明の
アンプ（請求項１記載のアンプ）は、第１、第２の出力
信号の振幅を小振幅に抑制する振幅抑制回路を備え、第
１、第２の入力ノードをそれぞれ第１、第２の信号線に
接続し、第１、第２の信号線に流れる電流の差を検出す
ることにより、第１、第２の信号線から入力される相補
関係にある小振幅の第１、第２の入力信号の電圧差を増
幅した相補関係にある第１、第２の出力信号をそれぞれ
第１、第２の出力ノードに出力する電流センスアンプ
と、電流センスアンプから出力される第１、第２の出力
信号の電圧差を増幅する差動アンプとを備えて構成され
るというものである。

【００３６】本発明中、第１の発明によれば、電流セン
スアンプから出力される第１、第２の出力信号の振幅を
小振幅に抑制することができるので、電流センスアンプ
から出力される第１、第２の出力信号の遷移時間を短縮
し、電源電圧の低電圧化を図る場合であっても、動作速
度の高速化を図り、しかも、トランジスタのしきい値変
動の影響を受けにくくすることができる。

【００３７】本発明中、第２の発明（請求項２記載のア
ンプ）は、第１の発明において、電流センスアンプは、
一端を正の電源電圧を供給する電源線に接続し、他端を
第１の入力ノードに接続した第１の負荷素子と、一端を
前記電源線に接続し、他端を第２の入力ノードに接続し
た第２の負荷素子と、ソースを第１の入力ノードに接続
し、ゲートをドレインに接続し、ドレインを第１の定電
流源に接続した第１のｐチャネル絶縁ゲート型電界効果
トランジスタと、ソースを第２の入力ノードに接続し、
ゲートを第１のｐチャネル絶縁ゲート型電界効果トラン
ジスタのゲートに接続し、ドレインを第２の定電流源及
び第１の出力ノードに接続した第２のｐチャネル絶縁ゲ
ート型電界効果トランジスタと、ソースを第２の入力ノ
ードに接続し、ゲートをドレインに接続し、ドレインを
第３の定電流源に接続した第３のｐチャネル絶縁ゲート
型電界効果トランジスタと、ソースを第１の入力ノード
に接続し、ゲートを第３のｐチャネル絶縁ゲート型電界
効果トランジスタのゲートに接続し、ドレインを第４の
定電流源及び第２の出力ノードに接続した第４のｐチャ
ネル絶縁ゲート型電界効果トランジスタとを備えると共
に、振幅抑制回路を構成するトランジスタとして、ソー
スを第２の入力ノードに接続し、ゲートをドレインに接
続し、ドレインを第１の出力ノードに接続した第５のｐ
チャネル絶縁ゲート型電界効果トランジスタと、ソース
を第１の入力ノードに接続し、ゲートをドレインに接続
し、ドレインを第２の出力ノードに接続した第６のｐチ
ャネル絶縁ゲート型電界効果トランジスタとを備えて構
成されるというものである。

【００３８】

【発明の実施の形態】以下、図１〜図６を参照して、本
発明の一実施形態について説明する。なお、図１、図
３、図４において、図７に対応する部分には同一符号を
付し、その重複説明は省略する。

【００３９】図１は本発明の一実施形態を示す回路図で
あり、図１中、３８は信号線３、４を介して入力される
相補関係にある小振幅の入力信号ＩＮ１、ＩＮ２を増幅
する電流センスアンプ、３９は電流センスアンプ３８の
出力ノード４０、４１に得られる相補関係にある電流セ
ンスアンプ３８の出力信号Ｓ１、Ｓ２の電圧差を増幅す
る差動アンプである。

【００４０】電流センスアンプ３８は、出力信号Ｓ１、
Ｓ２の振幅を差動アンプ３９が正常に動作できる範囲内
の小振幅に抑制する振幅抑制回路を構成するｐＭＯＳト
ランジスタ４２、４３を設け、その他については、図７
に示す第１従来例と同様に構成したものである。

【００４１】ここに、ｐＭＯＳトランジスタ４２は、ソ
ースを入力ノード２に接続され、ゲートをドレインに接
続され、ドレインを出力ノード４０に接続され、ｐＭＯ
Ｓトランジスタ４３は、ソースを入力ノード１に接続さ
れ、ゲートをドレインに接続され、ドレインを出力ノー
ド４１に接続されている。

【００４２】また、差動アンプ３９において、４４、４
５はカレントミラー負荷回路を構成するｐＭＯＳトラン
ジスタであり、ｐＭＯＳトランジスタ４４は、ソースを
電源線５に接続され、ゲートをドレインに接続され、ｐ
ＭＯＳトランジスタ４５は、ソースを電源線５に接続さ
れ、ゲートをｐＭＯＳトランジスタ４４のゲートに接続
されている。

【００４３】また、４６、４７は駆動素子をなすｎＭＯ
Ｓトランジスタであり、ｎＭＯＳトランジスタ４６は、
ドレインをｐＭＯＳトランジスタ４４のドレインに接続
され、ゲートを電流センスアンプ３８の出力ノード４０
に接続され、ｎＭＯＳトランジスタ４７は、ドレインを
ｐＭＯＳトランジスタ４５のドレインに接続され、ゲー
トを電流センスアンプ３８の出力ノード４１に接続され
ている。

【００４４】また、４８は制御信号ＳＢＥＺによりＯ
Ｎ、ＯＦＦが制御されるｎＭＯＳトランジスタであり、
ドレインをｎＭＯＳトランジスタ４６、４７のソースに
接続され、ソースを接地され、ゲートに制御信号ＳＢＥ
Ｚを印加されるように構成されている。

【００４５】このように構成された本発明の一実施形態
においては、入力信号ＩＮ１、ＩＮ２が入力されない場
合、ｐＭＯＳトランジスタ６、７により信号線３、４の
電位は電源電圧Ｖ１に維持されると共に、出力ノード４
０、４１の電位は、Ｖ１／２よりもやや高い電圧とされ
る。

【００４６】図２は、本発明の一実施形態の動作を説明
するための波形図であり、電源電圧Ｖ１を２Ｖとし、入
力ノード１、２から４ｎｓ毎に１００μＡの電流を交互
に引き抜くようにして本発明の一実施形態を高速動作さ
せた場合の入力信号ＩＮ１、ＩＮ２と、電流センスアン
プ３８の出力信号Ｓ１、Ｓ２と、差動アンプ３９から出
力される出力信号ＯＵＴとの関係を示している。なお、
ＶＡはｎＭＯＳトランジスタ１３〜１７のゲート電圧、
破線Ｙは出力信号ＯＵＴを差動アンプ３９の出力側に設
けられるインバータで波形整形した信号を示している。

【００４７】ここに、たとえば、信号線３に電流が引き
抜かれることによって、入力信号ＩＮ１の電圧＜入力信
号ＩＮ２の電圧となった場合には、ｐＭＯＳトランジス
タ８のゲート電圧が低下し、ｐＭＯＳトランジスタ９の
ソース・ゲート間電圧が大きくなり、ｐＭＯＳトランジ
スタ９に流れる電流が増加し、ｐＭＯＳトランジスタ
９、４２に流れる電流により、出力信号Ｓ１は、電圧を
上昇させてＨレベルとなると共に、信号線３に電流が引
き抜かれているので、ｐＭＯＳトランジスタ１１に流れ
る電流が減少し、出力信号Ｓ２は、電圧を下降させてＬ
レベルとなる。

【００４８】なお、出力信号Ｓ１の電圧が上昇すると、
ｐＭＯＳトランジスタ４２のソース・ゲート間電圧が小
さくなり、その分、ｐＭＯＳトランジスタ４２に流れる
電流が小さくなり、出力信号Ｓ１の電圧が大きく上昇す
ることが抑制されると共に、出力信号Ｓ２の電圧が下降
すると、ｐＭＯＳトランジスタ４３のソース・ゲート間
電圧が大きくなり、その分、ｐＭＯＳトランジスタ４３
に流れる電流が大きくなり、出力信号Ｓ２の電圧が大き
く下降することが抑制される。

【００４９】また、この状態から、信号線３に流れる電
流が減少あるいは止まり、これに代わって、信号線４に
電流が引き抜かれることによって、入力信号ＩＮ１の電
圧＞入力信号ＩＮ２の電圧となった場合には、ｐＭＯＳ
トランジスタ１０のゲート電圧が低下し、ｐＭＯＳトラ
ンジスタ１１のソース・ゲート間電圧が大きくなり、ｐ
ＭＯＳトランジスタ１１に流れる電流が増加し、ｐＭＯ
Ｓトランジスタ１１、４３に流れる電流により、出力信
号Ｓ２は、電圧を上昇させてＨレベルとなると共に、信
号線４に電流が引き抜かれているので、ｐＭＯＳトラン
ジスタ９に流れる電流が減少し、出力信号Ｓ１は、電圧
を下降させてＬレベルとなる。

【００５０】なお、出力信号Ｓ２の電圧が上昇すると、
ｐＭＯＳトランジスタ４３のソース・ゲート間電圧が小
さくなり、その分、ｐＭＯＳトランジスタ４３に流れる
電流が小さくなり、出力信号Ｓ２の電圧が大きく上昇す
ることが抑制されると共に、出力信号Ｓ１の電圧が下降
すると、ｐＭＯＳトランジスタ４２のソース・ゲート間
電圧が大きくなり、その分、ｐＭＯＳトランジスタ４２
に流れる電流が大きくなり、出力信号Ｓ１が大きく下降
することが抑制される。

【００５１】このように、本発明の一実施形態によれ
ば、電流センスアンプ３８の出力信号Ｓ１、Ｓ２は、相
補関係にある入力信号ＩＮ１、ＩＮ２の電圧差を増幅し
た信号ではあるが、振幅抑制回路を構成するｐＭＯＳト
ランジスタ４２、４３の動作によって小振幅信号として
出力させることができるので、出力信号Ｓ１、Ｓ２の遷
移時間を短縮することができる。

【００５２】そして、また、小振幅の出力信号Ｓ１、Ｓ
２の電圧差を差動アンプ３９で増幅するとしているの
で、出力信号ＯＵＴとして、大振幅の信号を高速に得る
ことができる。

【００５３】なお、出力信号Ｓ１、Ｓ２の遷移の中心電
圧が電源電圧Ｖ１の１／２よりも大幅に高い場合には、
ｐＭＯＳトランジスタ４２、４３による効果が薄れ、し
かも、ｐＭＯＳトランジスタ８〜１１、４２、４３の回
路部分の能力と、ｎＭＯＳトランジスタ１４〜１７から
なる定電流源の能力とのバランスが悪くなることから、
出力信号Ｓ１、Ｓ２の遷移がアンバランスとなってしま
い、高速化を図ることができない。

【００５４】これに対して、出力信号Ｓ１、Ｓ２の遷移
の中心電圧が電源電圧Ｖ１の１／２よりも大幅に低い場
合には、差動アンプ３９の動作が悪化してしまう。

【００５５】したがって、出力信号Ｓ１、Ｓ２の遷移の
中心電圧は、電源電圧Ｖ１の１／２の電圧に対して２割
の範囲内の電圧にすることが好適であり、出力信号Ｓ
１、Ｓ２の振幅電圧は、電源電圧Ｖ１の３割以内の電圧
であれば、高速化を図ることができる。

【００５６】また、ｎＭＯＳトランジスタ１３のゲート
電圧をｎＭＯＳトランジスタ１４〜１７のしきい値より
も高くし、これらｎＭＯＳトランジスタ１４〜１７を飽
和領域で動作させることが好適である。

【００５７】図３は本発明の一実施形態と比較すべき第
１比較例を示す回路図であり、第１比較例は、電流セン
スアンプ３８と回路構成の異なる電流センスアンプ５０
を設け、その他については、本発明の一実施形態と同様
に構成したものである。

【００５８】電流センスアンプ５０は、ｐＭＯＳトラン
ジスタ４２のソースを入力ノード２に接続する代わりに
電源線５に接続し、ｐＭＯＳトランジスタ４３のソース
を入力ノード１に接続する代わりに電源線５に接続し、
その他については、電流センスアンプ３８と同様に構成
したものである。

【００５９】このように構成された第１比較例において
も、信号線３に電流が引き抜かれることによって、入力
信号ＩＮ１の電圧＜入力信号ＩＮ２の電圧となった場合
には、ｐＭＯＳトランジスタ８のゲート電圧が低下し、
ｐＭＯＳトランジスタ９のソース・ゲート間電圧が大き
くなり、ｐＭＯＳトランジスタ９に流れる電流が増加
し、ｐＭＯＳトランジスタ９、４２により、出力信号Ｓ
１は、電圧を上昇させてＨレベルとなると共に、信号線
３に電流が引き抜かれているので、ｐＭＯＳトランジス
タ１１に流れる電流が減少し、出力信号Ｓ２は、電圧を
下降させてＬレベルとなる。

【００６０】なお、出力信号Ｓ１の電圧が上昇すると、
ｐＭＯＳトランジスタ４２のソース・ゲート間電圧が小
さくなり、その分、ｐＭＯＳトランジスタ４２に流れる
電流が小さくなり、出力信号Ｓ１の電圧が大きく上昇す
ることが抑制されると共に、出力信号Ｓ２の電圧が下降
すると、ｐＭＯＳトランジスタ４３のソース・ゲート間
電圧が大きくなり、その分、ｐＭＯＳトランジスタ４３
に流れる電流が大きくなり、出力信号Ｓ２の電圧が大き
く下降することが抑制される。

【００６１】また、この状態から、信号線３に流れる電
流が減少あるいは止まり、これに代わって、信号線４に
電流が引き抜かれることによって、入力信号ＩＮ１の電
圧＞入力信号ＩＮ２の電圧となった場合には、ｐＭＯＳ
トランジスタ１０のゲート電圧が低下し、ｐＭＯＳトラ
ンジスタ１１のソース・ゲート間電圧が大きくなり、ｐ
ＭＯＳトランジスタ１１に流れる電流が増加し、ｐＭＯ
Ｓトランジスタ１１、４３に流れる電流により、出力信
号Ｓ２は、電圧を上昇させてＨレベルとなると共に、信
号線４に電流が引き抜かれているので、ｐＭＯＳトラン
ジスタ９に流れる電流が減少し、出力信号Ｓ１は、電圧
を下降させてＬレベルとなる。

【００６２】なお、出力信号Ｓ２の電圧が上昇すると、
ｐＭＯＳトランジスタ４３のソース・ゲート間電圧が小
さくなり、その分、ｐＭＯＳトランジスタ４３に流れる
電流が小さくなり、出力信号Ｓ２の電圧が大きく上昇す
ることが抑制されると共に、出力信号Ｓ１の電圧が下降
すると、ｐＭＯＳトランジスタ４２のソース・ゲート間
電圧が大きくなり、その分、ｐＭＯＳトランジスタ４２
に流れる電流が大きくなり、出力信号Ｓ１が大きく下降
することが抑制される。

【００６３】図４は本発明の一実施形態と比較すべき第
２比較例を示す回路図であり、第２比較例は、電流セン
スアンプ３８と回路構成の異なる電流センスアンプ５２
を設け、その他については、本発明の一実施形態と同様
に構成したものである。

【００６４】電流センスアンプ５２は、振幅抑制回路を
構成するトランジスタとして、ｐＭＯＳトランジスタ４
２、４３を設ける代わりに、出力ノード４０とｎＭＯＳ
トランジスタ１５との間にｎＭＯＳトランジスタ５３を
接続すると共に、出力ノード４１とｎＭＯＳトランジス
タ１７との間にｎＭＯＳトランジスタ５４を接続し、そ
の他については、電流センスアンプ３８と同様に構成し
たものである。

【００６５】ここに、ｎＭＯＳトランジスタ５３は、ゲ
ートをドレインに接続され、ドレインを出力ノード４０
に接続され、ソースをｎＭＯＳトランジスタ１５のドレ
インに接続され、ｎＭＯＳトランジスタ５４は、ゲート
をドレインに接続され、ドレインを出力ノード４１に接
続され、ソースをｎＭＯＳトランジスタ１７のドレイン
に接続されている。

【００６６】このように構成された第２比較例において
も、信号線３に電流が引き抜かれることによって、入力
信号ＩＮ１の電圧＜入力信号ＩＮ２の電圧となった場合
には、ｐＭＯＳトランジスタ８のゲート電圧が低下し、
ｐＭＯＳトランジスタ９のソース・ゲート間電圧が大き
くなり、ｐＭＯＳトランジスタ９に流れる電流が増加
し、ｐＭＯＳトランジスタ９に流れる電流により、出力
信号Ｓ１は、電圧を上昇させてＨレベルとなると共に、
信号線３に電流が引き抜かれているので、ｐＭＯＳトラ
ンジスタ１１に流れる電流が減少し、出力信号Ｓ２は、
電圧を下降させてＬレベルとなる。

【００６７】なお、出力信号Ｓ１の電圧が上昇すると、
ｎＭＯＳトランジスタ５３のゲート・ソース間電圧が大
きくなり、その分、ｎＭＯＳトランジスタ５３に流れる
電流が大きくなり、出力信号Ｓ１の電圧が大きく上昇す
ることが抑制されると共に、出力信号Ｓ２の電圧が下降
すると、ｎＭＯＳトランジスタ５４のゲート・ソース間
電圧が小さくなり、その分、ｎＭＯＳトランジスタ５４
に流れる電流が小さくなり、出力信号Ｓ２の電圧が大き
く下降することが抑制される。

【００６８】また、この状態から、信号線３に流れる電
流が減少あるいは止まり、これに代わって、信号線４に
電流が引き抜かれることによって、入力信号ＩＮ１の電
圧＞入力信号ＩＮ２の電圧となった場合には、ｐＭＯＳ
トランジスタ１０のゲート電圧が低下し、ｐＭＯＳトラ
ンジスタ１１のソース・ゲート間電圧が大きくなり、ｐ
ＭＯＳトランジスタ１１に流れる電流が増加し、ｐＭＯ
Ｓトランジスタ１１に流れる電流により、出力信号Ｓ２
は、電圧を上昇させてＨレベルとなると共に、信号線４
に電流が引き抜かれているので、ｐＭＯＳトランジスタ
９に流れる電流が減少し、出力信号Ｓ１は、電圧を下降
させてＬレベルとなる。

【００６９】なお、出力信号Ｓ２の電圧が上昇すると、
ｎＭＯＳトランジスタ５４のゲート・ソース間電圧が大
きくなり、その分、ｎＭＯＳトランジスタ５４に流れる
電流が大きくなり、出力信号Ｓ２の電圧が大きく上昇す
ることが抑制されると共に、出力信号Ｓ１の電圧が下降
すると、ｎＭＯＳトランジスタ５３のゲート・ソース間
電圧が小さくなり、その分、ｎＭＯＳトランジスタ５３
に流れる電流が小さくなり、出力信号Ｓ１の電圧が大き
く下降することが抑制される。

【００７０】図５は本発明の一実施形態の電源電圧Ｖ１
に対する動作速度（遅延時間）を示す図であり、図５Ａ
は第１従来例及び第２従来例との比較において本発明の
一実施形態の電源電圧Ｖ１に対する動作速度を示してお
り、図５Ｂは第１比較例及び第２比較例との比較におい
て本発明の一実施形態の電源電圧Ｖ１に対する動作速度
を示している。

【００７１】図５Ａ、図５Ｂにおいて、実線５６、５
７、５８は本発明の一実施形態の電源電圧Ｖ１に対する
動作速度を示しており、ｐＭＯＳトランジスタのしきい
値をＶthp、ｎＭＯＳトランジスタのしきい値をＶthnと
すると、実線５６はＶthp＝−０.５Ｖ、Ｖthn＝０.３Ｖ
の場合、実線５７はＶthp＝−０.６Ｖ、Ｖthn＝０.４Ｖ
の場合、実線５８はＶthp＝−０.７Ｖ、Ｖthn＝０.５Ｖ
の場合である。

【００７２】また、図５Ａにおいて、点線５９、６０、
６１は第１従来例の電源電圧Ｖ１に対する動作速度を示
しており、点線５９はＶthp＝−０.５Ｖ、Ｖthn＝０.３
Ｖの場合、点線６０はＶthp＝−０.６Ｖ、Ｖthn＝０.４
Ｖの場合、点線６１はＶthp＝−０.７Ｖ、Ｖthn＝０.５
Ｖの場合である。

【００７３】また、破線６２、６３、６４は第２従来例
の電源電圧Ｖ１に対する動作速度を示しており、破線６
２はＶthp＝−０.５Ｖ、Ｖthn＝０.３Ｖの場合、破線６
３はＶthp＝−０.６Ｖ、Ｖthn＝０.４Ｖの場合、破線６
４はＶthp＝−０.７Ｖ、Ｖthn＝０.５Ｖの場合である。

【００７４】また、図５Ｂにおいて、破線６５、６６、
６７は第１比較例の電源電圧Ｖ１に対する動作速度を示
しており、点線６５はＶthp＝−０.５Ｖ、Ｖthn＝０.３
Ｖの場合、破線６６はＶthp＝−０.６Ｖ、Ｖthn＝０.４
Ｖの場合、破線６７はＶthp＝−０.７Ｖ、Ｖthn＝０.５
Ｖの場合である。

【００７５】また、点線６８、６９、７０は第２比較例
の電源電圧Ｖ１に対する動作速度を示しており、点線６
８はＶthp＝−０.５Ｖ、Ｖthn＝０.３Ｖの場合、点線６
９はＶthp＝−０.６Ｖ、Ｖthn＝０.４Ｖの場合、点線７
０はＶthp＝−０.７Ｖ、Ｖthn＝０.５Ｖの場合である。

【００７６】図５Ａから明らかなように、本発明の一実
施形態は、第１従来例よりも動作速度及び動作可能な電
源電圧の範囲の点で優っており、第２従来例は、電源電
圧Ｖ１が３Ｖ付近では本発明の一実施形態よりも動作速
度が速いが、電源電圧Ｖ１が２Ｖ以下になると速度が低
下し、本発明の一実施形態の方が動作速度が速くなる。

【００７７】また、図５Ａから明らかなように、本発明
の一実施形態の方が第１従来例及び第２従来例よりもト
ランジスタのしきい値のばらつきに対するマージンが大
きい。

【００７８】また、図５Ｂから明らかなように、本発明
の一実施形態は、第１比較例よりも動作速度が速く、第
２比較例は、本発明の一実施形態よりも動作可能な電源
電圧領域が狭く、低電圧でも高電圧でも動作不可能とな
る。

【００７９】また、図６は本発明の一実施形態の入力電
流に対する動作速度（遅延時間）を示す図であり、図６
Ａは第１従来例及び第２従来例との比較において本発明
の一実施形態の入力電流に対する動作速度を示してお
り、図６Ｂは第１比較例及び第２比較例との比較におい
て本発明の一実施形態の入力電流に対する動作速度を示
している。

【００８０】図６Ａ及び図６Ｂにおいて、実線７２、７
３、７４は本発明の一実施形態の入力電流に対する動作
速度を示しており、実線７２は電源電圧Ｖ１＝２.５Ｖ
の場合、実線７３は電源電圧Ｖ１＝２.０Ｖの場合、実
線７４は電源電圧Ｖ１＝１.５Ｖの場合である。

【００８１】また、図６Ａにおいて、点線７５、７６は
第１従来例の入力電流に対する動作速度を示しており、
点線７５は電源電圧Ｖ１＝２.５Ｖの場合、点線７６は
電源電圧Ｖ１＝２.０Ｖの場合である。

【００８２】また、破線７７、７８、７９は第２従来例
の入力電流に対する動作速度を示しており、破線７７は
電源電圧Ｖ１＝２.５Ｖの場合、破線７８は電源電圧Ｖ
１＝２.０Ｖの場合、破線７９は電源電圧Ｖ１＝１.５Ｖ
の場合である。

【００８３】また、図６Ｂにおいて、破線８０、８１、
８２は第１比較例の入力電流に対する動作速度を示して
おり、破線８０は電源電圧Ｖ１＝２.５Ｖの場合、破線
８１は電源電圧Ｖ１＝２.０Ｖの場合、破線８２は電源
電圧Ｖ１＝１.５Ｖの場合である。

【００８４】また、点線８３、８４、８５は第２比較例
の入力電流に対する動作速度を示しており、点線８３は
電源電圧Ｖ１＝２.５Ｖの場合、点線８４は電源電圧Ｖ
１＝２.０Ｖの場合、点線８５は電源電圧Ｖ１＝１.５Ｖ
の場合である。

【００８５】ここに、図６Ａには、電源電圧Ｖ１＝１.
５Ｖの場合の第１従来例の動作速度特性が示されていな
いが、これは、電源電圧Ｖ１＝１.５Ｖの場合、第１従
来例は動作不可能であるからであり、本発明の一実施形
態は、電源電圧Ｖ１＝１.５Ｖの場合であっても、十分
に動作可能であることは、図６Ａから明らかである。

【００８６】また、図６Ａから明らかなように、第２従
来例は、動作可能な入力電流及び動作可能な電源電圧領
域については本発明の一実施形態の場合と同様である
が、本発明の一実施形態の方が低電圧、小振幅信号での
動作速度が速い。

【００８７】また、図６Ｂから明らかなように、本発明
の一実施形態は、低電圧、小振幅信号での動作速度が第
１比較例及び第２比較例よりも速い。

【００８８】このように、本発明の一実施形態によれ
ば、小振幅の入力信号ＩＮ１、ＩＮ２の電圧差を増幅す
る電流センスアンプ３８と、電流センスアンプ３８の出
力信号Ｓ１、Ｓ２の電圧差を増幅する差動アンプ３９と
を設け、電流センスアンプ３８には出力信号Ｓ１、Ｓ２
の振幅を小振幅に抑制するｐＭＯＳトランジスタ４２、
４３を備えるとしたことにより、電流センスアンプ３８
から出力される出力信号Ｓ１、Ｓ２の遷移時間を短縮す
ることができるので、電源電圧Ｖ１の低電圧化を図る場
合であっても、動作速度の高速化を図り、消費電力を低
減化することができ、しかも、動作速度に対するトラン
ジスタのしきい値変動の影響を受けにくくすることがで
きる。

【００８９】

【発明の効果】以上のように、本発明（請求項１又は２
記載のアンプ）によれば、電流センスアンプは、電流セ
ンスアンプから出力される第１、第２の出力信号の振幅
を小振幅に抑制する振幅抑制回路を備えるとしたことに
より、電流センスアンプから出力される第１、第２の出
力信号の遷移時間を短縮することができるので、電源電
圧の低電圧化を図る場合であっても、動作速度の高速化
を図り、消費電力を低減化することができ、しかも、動
作速度に対するトランジスタのしきい値変動の影響を受
けにくくすることができる。

【図面の簡単な説明】

【図１】本発明の一実施形態を示す回路図である。

【図２】本発明の一実施形態の動作を説明するための波
形図である。

【図３】本発明の一実施形態と比較すべき第１比較例を
示す回路図である。

【図４】本発明の一実施形態と比較すべき第２比較例を
示す回路図である。

【図５】本発明の一実施形態の電源電圧に対する動作速
度（遅延時間）を第１従来例、第２従来例、第１比較例
及び第２比較例と比較して示す図である。

【図６】本発明の一実施形態の入力電流に対する動作速
度（遅延時間）を第１従来例、第２従来例、第１比較例
及び第２比較例と比較して示す図である。

【図７】第１従来例を示す回路図である。

【図８】第２従来例を示す回路図である。

【図９】第１従来例を高速動作させた場合の入力信号Ｉ
Ｎ１、ＩＮ２と出力信号ＯＵＴ、／ＯＵＴとの関係を示
す波形図である。

【符号の説明】

ＩＮ１、ＩＮ２相補関係にある小振幅の入力信号Ｓ１、Ｓ２電流センスアンプの出力信号ＳＢＥＺ制御信号

Claims

【特許請求の範囲】

【請求項１】第１、第２の出力信号の振幅を小振幅に抑
制する振幅抑制回路を備え、第１、第２の入力ノードを
それぞれ第１、第２の信号線に接続し、前記第１、第２
の信号線に流れる電流の差を検出することにより、前記
第１、第２の信号線から入力される相補関係にある小振
幅の第１、第２の入力信号の電圧差を増幅した相補関係
にある前記第１、第２の出力信号をそれぞれ第１、第２
の出力ノードに出力する電流センスアンプと、前記電流センスアンプから出力される第１、第２の出力
信号の電圧差を増幅する差動アンプとを備えて構成され
ていることを特徴とするアンプ。
【請求項２】前記電流センスアンプは、一端を正の電源電圧を供給する電源線に接続し、他端を
前記第１の入力ノードに接続した第１の負荷素子と、一端を前記電源線に接続し、他端を前記第２の入力ノー
ドに接続した第２の負荷素子と、ソースを前記第１の入力ノードに接続し、ゲートをドレ
インに接続し、ドレインを第１の定電流源に接続した第
１のｐチャネル絶縁ゲート型電界効果トランジスタと、ソースを前記第２の入力ノードに接続し、ゲートを前記
第１のｐチャネル絶縁ゲート型電界効果トランジスタの
ゲートに接続し、ドレインを第２の定電流源及び前記第
１の出力ノードに接続した第２のｐチャネル絶縁ゲート
型電界効果トランジスタと、ソースを前記第２の入力ノードに接続し、ゲートをドレ
インに接続し、ドレインを第３の定電流源に接続した第
３のｐチャネル絶縁ゲート型電界効果トランジスタと、ソースを前記第１の入力ノードに接続し、ゲートを前記
第３のｐチャネル絶縁ゲート型電界効果トランジスタの
ゲートに接続し、ドレインを第４の定電流源及び前記第
２の出力ノードに接続した第４のｐチャネル絶縁ゲート
型電界効果トランジスタとを備えると共に、前記振幅抑
制回路を構成するトランジスタとして、ソースを前記第２の入力ノードに接続し、ゲートをドレ
インに接続し、ドレインを前記第１の出力ノードに接続
した第５のｐチャネル絶縁ゲート型電界効果トランジス
タと、ソースを前記第１の入力ノードに接続し、ゲートをドレ
インに接続し、ドレインを前記第２の出力ノードに接続
した第６のｐチャネル絶縁ゲート型電界効果トランジス
タとを備えて構成されていることを特徴とする請求項１
記載のアンプ。