JPH10326864A - アナログ半導体装置の製造方法 - Google Patents
アナログ半導体装置の製造方法Info
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- JPH10326864A JPH10326864A JP9345823A JP34582397A JPH10326864A JP H10326864 A JPH10326864 A JP H10326864A JP 9345823 A JP9345823 A JP 9345823A JP 34582397 A JP34582397 A JP 34582397A JP H10326864 A JPH10326864 A JP H10326864A
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Abstract
(57)【要約】 （修正有）
【課題】 ゲートのＣＤ変動を最小とし、高集積化を可
能とするアナログ半導体装置の製造方法を提供する。 【解決手段】 半導体基板１１上にゲート絶縁膜１３，
第１導電膜，誘電体膜１５，第２導電膜を順次形成し、
第２導電膜上の所定部分に第１感光膜パターンを形成す
る。該パターンをマスクに用いて第２導電膜及び誘電体
膜をパターニングして素子分離膜１２間の基板上にゲー
ト電極１４ａ形成のための第１パターンを形成し、素子
分離膜の所定部分上に下部キャパシタ電極１４ｂ形成用
の第２パターンを形成する。次に第１感光膜パターンを
除去し、第２パターン上に上部キャパシタ電極１６ａ形
成のための第２感光膜パターンを形成する。誘電体膜，
ゲート絶縁膜，素子分離膜をエッチングストッパとして
第１及び第２パターンの第２導電膜と第１及び第２パタ
ーンの両端に露出された第１導電膜をエッチングする段
階、第２感光膜パターンを除去する段階を備える。
能とするアナログ半導体装置の製造方法を提供する。 【解決手段】 半導体基板１１上にゲート絶縁膜１３，
第１導電膜，誘電体膜１５，第２導電膜を順次形成し、
第２導電膜上の所定部分に第１感光膜パターンを形成す
る。該パターンをマスクに用いて第２導電膜及び誘電体
膜をパターニングして素子分離膜１２間の基板上にゲー
ト電極１４ａ形成のための第１パターンを形成し、素子
分離膜の所定部分上に下部キャパシタ電極１４ｂ形成用
の第２パターンを形成する。次に第１感光膜パターンを
除去し、第２パターン上に上部キャパシタ電極１６ａ形
成のための第２感光膜パターンを形成する。誘電体膜，
ゲート絶縁膜，素子分離膜をエッチングストッパとして
第１及び第２パターンの第２導電膜と第１及び第２パタ
ーンの両端に露出された第１導電膜をエッチングする段
階、第２感光膜パターンを除去する段階を備える。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に係り、特にアナログ半導体装置の製造方法に関す
る。
方法に係り、特にアナログ半導体装置の製造方法に関す
る。
【０００２】
【従来の技術】アナログ半導体装置は、ロー(low) 状態
とハイ(high)状態のみの２つのデータを離散的に扱うデ
ィジタル半導体装置とは異なり、電圧や電流などの物理
量を連続的に扱い、多様な状態のデータを記憶する。ま
た、アナログ半導体装置には、その回路に必要なそれぞ
れのノードにレジスタ（resistor) とキャパシタが添加
される。このキャパシタは、下部キャパシタ電極と、こ
の下部キャパシタ電極上に形成された絶縁膜と、この絶
縁膜上に形成された上部キャパシタ電極とからなる。以
下、図６（ａ）〜（ｃ）を参照して従来のアナログ半導
体装置の製造方法を説明する。
とハイ(high)状態のみの２つのデータを離散的に扱うデ
ィジタル半導体装置とは異なり、電圧や電流などの物理
量を連続的に扱い、多様な状態のデータを記憶する。ま
た、アナログ半導体装置には、その回路に必要なそれぞ
れのノードにレジスタ（resistor) とキャパシタが添加
される。このキャパシタは、下部キャパシタ電極と、こ
の下部キャパシタ電極上に形成された絶縁膜と、この絶
縁膜上に形成された上部キャパシタ電極とからなる。以
下、図６（ａ）〜（ｃ）を参照して従来のアナログ半導
体装置の製造方法を説明する。
【０００３】図６（ａ）に示すように、半導体基板１上
に素子分離膜２が形成される。この素子分離膜２が形成
された基板上にゲート絶縁膜３及び第１導電膜４が形成
される。次いで、第１導電膜４上にキャパシタの誘電体
として作用する絶縁膜５と、第２導電膜６が順次形成さ
れる。この第２導電膜６上にフォトリソグラフィ（phot
olithgraphy)によって第１感光膜パターン７が形成され
る。
に素子分離膜２が形成される。この素子分離膜２が形成
された基板上にゲート絶縁膜３及び第１導電膜４が形成
される。次いで、第１導電膜４上にキャパシタの誘電体
として作用する絶縁膜５と、第２導電膜６が順次形成さ
れる。この第２導電膜６上にフォトリソグラフィ（phot
olithgraphy)によって第１感光膜パターン７が形成され
る。
【０００４】次いで、図６（ｂ）に示すように前記第１
感光膜パターン７をエッチングマスクとして用いたエッ
チング工程によって前記第２導電膜６及び絶縁膜５がエ
ッチングされ、上部キャパシタ電極６ａが形成される。
その後、第１感光膜パターン７が除去され、基板の前面
に第２感光膜８が塗布される。図６（ｃ）に示すよう
に、第２感光膜８がパターニングされ、第２感光膜パタ
ーン８ａが形成される。その後、図示しないが、第２感
光膜パターン８ａをエッチングマスクとして用いたエッ
チング工程によって第１導電膜４がエッチングされ、ゲ
ート及び下部キャパシタ電極がパターニングされる。こ
れにより、素子分離膜２の間の基板上にゲートが完成
し、素子分離膜２の所定部分上にキャパシタが完成す
る。
感光膜パターン７をエッチングマスクとして用いたエッ
チング工程によって前記第２導電膜６及び絶縁膜５がエ
ッチングされ、上部キャパシタ電極６ａが形成される。
その後、第１感光膜パターン７が除去され、基板の前面
に第２感光膜８が塗布される。図６（ｃ）に示すよう
に、第２感光膜８がパターニングされ、第２感光膜パタ
ーン８ａが形成される。その後、図示しないが、第２感
光膜パターン８ａをエッチングマスクとして用いたエッ
チング工程によって第１導電膜４がエッチングされ、ゲ
ート及び下部キャパシタ電極がパターニングされる。こ
れにより、素子分離膜２の間の基板上にゲートが完成
し、素子分離膜２の所定部分上にキャパシタが完成す
る。
【０００５】一方、半導体装置のデザインルール(desig
n rule) がハーフミクロン(half micron) 以下に減少す
ることにより、ゲートのパターニング条件はさらに困難
になり、パターニング時の条件が少しく変動してもゲー
トの臨界寸法(Critical Dimension ；ＣＤ）の変動が大
きくなる。このような、ゲートのＣＤ変動を生じさせる
要素の一は、ゲートのパターニング時にマスクとして作
用する感光膜の厚さの変化である。感光膜は、下層(und
erlayer)の表面トポロジー(topology)によってその厚さ
が変わるが、このような感光膜の厚さの変動は、ゲート
のＣＤ変動をさらに大きくする。
n rule) がハーフミクロン(half micron) 以下に減少す
ることにより、ゲートのパターニング条件はさらに困難
になり、パターニング時の条件が少しく変動してもゲー
トの臨界寸法(Critical Dimension ；ＣＤ）の変動が大
きくなる。このような、ゲートのＣＤ変動を生じさせる
要素の一は、ゲートのパターニング時にマスクとして作
用する感光膜の厚さの変化である。感光膜は、下層(und
erlayer)の表面トポロジー(topology)によってその厚さ
が変わるが、このような感光膜の厚さの変動は、ゲート
のＣＤ変動をさらに大きくする。
【０００６】つまり、前記従来のアナログ半導体装置の
製造方法において、図６（ｂ）及び図６（ｃ）に示すよ
うに、上部キャパシタ電極６ａによって表面トポロジー
の特性が低下し、第２感光膜８の厚さが変わる。これに
より、ゲートのＣＤ変動が激しくなる。かかる問題点を
解決するために、ゲートとキャパシタとの間隔を一定間
隔以上に増大して表面トポロジーを向上させることがで
きるが、このような手段では、半導体装置の集積度が低
下する不具合がある。
製造方法において、図６（ｂ）及び図６（ｃ）に示すよ
うに、上部キャパシタ電極６ａによって表面トポロジー
の特性が低下し、第２感光膜８の厚さが変わる。これに
より、ゲートのＣＤ変動が激しくなる。かかる問題点を
解決するために、ゲートとキャパシタとの間隔を一定間
隔以上に増大して表面トポロジーを向上させることがで
きるが、このような手段では、半導体装置の集積度が低
下する不具合がある。
【０００７】
【発明が解決しようとする課題】本発明は前記問題点を
解決するために創案されたものであり、その目的とする
ところは、ゲートのＣＤ変動を最小にするとともに高集
積化に対応できるアナログ半導体装置の製造方法を提供
することにある。
解決するために創案されたものであり、その目的とする
ところは、ゲートのＣＤ変動を最小にするとともに高集
積化に対応できるアナログ半導体装置の製造方法を提供
することにある。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
めに本発明によるアナログ半導体装置の製造方法におい
ては、素子分離膜の形成された半導体基板を提供する段
階と、前記基板上にゲート絶縁膜，第１導電膜，誘電体
膜及び第２導電膜を順次形成する段階と、前記第２導電
膜上の所定部分に第１感光膜パターンを形成する段階
と、前記第１感光膜パターンをエッチングマスクとして
用いて前記第２導電膜及び誘電体膜をパターニングし
て、前記素子分離膜の間の基板上にゲート電極形成のた
めの第１パターンを形成するとともに、前記素子分離膜
の所定部分上に下部キャパシタ電極形成のための第２パ
ターンを形成する段階と、前記第１感光膜パターンを除
去する段階と、前記第２パターン上に上部キャパシタ電
極形成のための第２感光膜パターンを形成する段階と、
前記誘電体膜と前記ゲート絶縁膜及び前記素子分離膜を
エッチングストッパとして、前記第１パターン及び第２
パターンの第２導電膜と前記第１パターン及び第２パタ
ーンの両端に露出された第１導電膜をエッチングする段
階と、前記第２感光膜パターンを除去する段階とを備え
ることを特徴とする。
めに本発明によるアナログ半導体装置の製造方法におい
ては、素子分離膜の形成された半導体基板を提供する段
階と、前記基板上にゲート絶縁膜，第１導電膜，誘電体
膜及び第２導電膜を順次形成する段階と、前記第２導電
膜上の所定部分に第１感光膜パターンを形成する段階
と、前記第１感光膜パターンをエッチングマスクとして
用いて前記第２導電膜及び誘電体膜をパターニングし
て、前記素子分離膜の間の基板上にゲート電極形成のた
めの第１パターンを形成するとともに、前記素子分離膜
の所定部分上に下部キャパシタ電極形成のための第２パ
ターンを形成する段階と、前記第１感光膜パターンを除
去する段階と、前記第２パターン上に上部キャパシタ電
極形成のための第２感光膜パターンを形成する段階と、
前記誘電体膜と前記ゲート絶縁膜及び前記素子分離膜を
エッチングストッパとして、前記第１パターン及び第２
パターンの第２導電膜と前記第１パターン及び第２パタ
ーンの両端に露出された第１導電膜をエッチングする段
階と、前記第２感光膜パターンを除去する段階とを備え
ることを特徴とする。
【０００９】また、前記第１導電膜はポリシリコン膜で
あることを特徴とし、前記第１導電膜はアモルファスシ
リコン膜であることを特徴とし、前記第１導電膜はシリ
コン膜と金属シリサイド膜の積層膜であることを特徴と
し、前記誘電体膜はシリコン酸化膜であることを特徴と
し、前記誘電体膜はシリコン窒化膜とシリコン酸化膜の
積層膜であることを特徴とし、前記第２導電膜はポリシ
リコン膜であることを特徴とするものである。
あることを特徴とし、前記第１導電膜はアモルファスシ
リコン膜であることを特徴とし、前記第１導電膜はシリ
コン膜と金属シリサイド膜の積層膜であることを特徴と
し、前記誘電体膜はシリコン酸化膜であることを特徴と
し、前記誘電体膜はシリコン窒化膜とシリコン酸化膜の
積層膜であることを特徴とし、前記第２導電膜はポリシ
リコン膜であることを特徴とするものである。
【００１０】また、前記第２導電膜はアモルファスシリ
コン膜であることを特徴とし、前記第２導電膜はシリコ
ン膜と金属シリサイド膜の積層膜であることを特徴と
し、前記第２感光膜パターンを除去する段階の前に、前
記露出された誘電体膜及びゲート絶縁膜を除去する段階
を付加的に含むことを特徴とし、前記第２感光膜パター
ンを除去する段階後に、前記露出された誘電体膜及びゲ
ート絶縁膜を除去する段階を付加的に含むことを特徴と
するものである。
コン膜であることを特徴とし、前記第２導電膜はシリコ
ン膜と金属シリサイド膜の積層膜であることを特徴と
し、前記第２感光膜パターンを除去する段階の前に、前
記露出された誘電体膜及びゲート絶縁膜を除去する段階
を付加的に含むことを特徴とし、前記第２感光膜パター
ンを除去する段階後に、前記露出された誘電体膜及びゲ
ート絶縁膜を除去する段階を付加的に含むことを特徴と
するものである。
【００１１】以上のような各段階からなる本発明によれ
ば、下部キャパシタ及びゲート電極用第１導電膜と上部
キャパシタ電極用第２導電膜が順次形成され、上部キャ
パシタ電極よりゲート電極が先に形成される。これによ
り、感光膜パターンが厚さ変動無く均一に形成されるこ
とで、感光膜パターンの下部の膜が均一な厚さにパター
ニングされ、ゲートのＣＤ変動が最小となる。
ば、下部キャパシタ及びゲート電極用第１導電膜と上部
キャパシタ電極用第２導電膜が順次形成され、上部キャ
パシタ電極よりゲート電極が先に形成される。これによ
り、感光膜パターンが厚さ変動無く均一に形成されるこ
とで、感光膜パターンの下部の膜が均一な厚さにパター
ニングされ、ゲートのＣＤ変動が最小となる。
【００１２】
【発明の実施の形態】以下、図面を参照して本発明の一
実施の形態を説明する。図１〜図５は、本発明の好まし
い実施の形態によるアナログ半導体装置の製造方法を示
す断面図である。
実施の形態を説明する。図１〜図５は、本発明の好まし
い実施の形態によるアナログ半導体装置の製造方法を示
す断面図である。
【００１３】図１を参照して、半導体基板１１上に公知
の技術によって素子分離膜１２が形成される。次いで当
該基板１１上にゲート絶縁膜１３及びゲート電極用第１
導電膜１４が形成される。この第１導電膜１４はポリシ
リコン膜またはアモルファスシリコン膜またはシリコン
膜と金属シリサイド膜（metal-silicide layer) の積層
された膜の中から選択された膜で形成される。その後、
第１導電膜１４上にキャパシタの誘電体として作用する
絶縁膜１５が形成され、絶縁膜１５上に上部キャパシタ
電極用の第２導電膜１６が形成される。
の技術によって素子分離膜１２が形成される。次いで当
該基板１１上にゲート絶縁膜１３及びゲート電極用第１
導電膜１４が形成される。この第１導電膜１４はポリシ
リコン膜またはアモルファスシリコン膜またはシリコン
膜と金属シリサイド膜（metal-silicide layer) の積層
された膜の中から選択された膜で形成される。その後、
第１導電膜１４上にキャパシタの誘電体として作用する
絶縁膜１５が形成され、絶縁膜１５上に上部キャパシタ
電極用の第２導電膜１６が形成される。
【００１４】絶縁膜１５はシリコン酸化膜またはシリコ
ン窒化膜とシリコン酸化膜の積層膜で形成され、第２導
電膜１６はポリシリコン膜またはアモルファスシリコン
膜またはシリコン膜と金属シリサイド膜の積層された膜
の中から選択された膜で形成される。第１及び第２導電
膜としてポリシリコン膜またはアモルファスシリコン膜
が用いられる場合、ポリシリコン膜またはアモルファス
シリコン膜の不純物ドーピングはインサイチュ(in-sit
u) 方式で行われる。また、図示しないが、第２導電膜
１６上にシリコン窒化膜または酸化窒化膜(oxynitride)
のようなＡＲＣ(Anti-Reflective Coating) 膜を追加に
形成することができる。
ン窒化膜とシリコン酸化膜の積層膜で形成され、第２導
電膜１６はポリシリコン膜またはアモルファスシリコン
膜またはシリコン膜と金属シリサイド膜の積層された膜
の中から選択された膜で形成される。第１及び第２導電
膜としてポリシリコン膜またはアモルファスシリコン膜
が用いられる場合、ポリシリコン膜またはアモルファス
シリコン膜の不純物ドーピングはインサイチュ(in-sit
u) 方式で行われる。また、図示しないが、第２導電膜
１６上にシリコン窒化膜または酸化窒化膜(oxynitride)
のようなＡＲＣ(Anti-Reflective Coating) 膜を追加に
形成することができる。
【００１５】図２を参照して、第２導電膜１６上にフォ
トリソグラフィによって第１感光膜パターン１７が形成
される。この時、図２に示すように、第１感光膜パター
ン１７下層の優れた表面トポロジーにより、第１感光膜
パターン１７が均一の厚さに形成される。
トリソグラフィによって第１感光膜パターン１７が形成
される。この時、図２に示すように、第１感光膜パター
ン１７下層の優れた表面トポロジーにより、第１感光膜
パターン１７が均一の厚さに形成される。
【００１６】図３を参照して、第１感光膜パターン１７
をエッチングマスクとして用いるエッチング工程によっ
て第２導電膜１６及び絶縁膜１５がエッチングされる。
これにより、第１導電膜１４上にゲート形成のための第
１パターン１００ａと下部キャパシタ電極形成のための
第２パターン１００ｂが形成される。その後、公知の方
法によって、第１感光膜パターン１７（図２参照）が除
去される。次に、図４に示すように、第２パターン１０
０ｂ上にフォトリソグラフィによって第２感光膜パター
ン１８が形成される。
をエッチングマスクとして用いるエッチング工程によっ
て第２導電膜１６及び絶縁膜１５がエッチングされる。
これにより、第１導電膜１４上にゲート形成のための第
１パターン１００ａと下部キャパシタ電極形成のための
第２パターン１００ｂが形成される。その後、公知の方
法によって、第１感光膜パターン１７（図２参照）が除
去される。次に、図４に示すように、第２パターン１０
０ｂ上にフォトリソグラフィによって第２感光膜パター
ン１８が形成される。
【００１７】その後、第１及び第２パターン１００ａ，
１００ｂの第２導電膜１６と第１及び第２パターン１０
０ａ，１００ｂ両側の露出した第１導電膜１４が、ゲー
ト絶縁膜１３，素子分離膜１２及び絶縁膜１５をそれぞ
れエッチングストッパとする所定のエッチング工程によ
ってエッチングする。これにより、図５に示すように素
子分離膜１２の間の基板上にゲート１４ａが形成され
る。また、素子分離膜１２の所定部分上に下部キャパシ
タ電極１４ｂ及び上部キャパシタ電極１６ａを形成して
キャパシタを完成する。次いで、公知の方法により第２
感光膜パターン１８（図４参照）を除去し、ゲート１４
ａ上部の絶縁膜１５とその両端に位置したゲート絶縁膜
１３を除去する。あるいは、このような工程は第２感光
膜パターン１８を除去する前か、或いは第２感光膜パタ
ーン１８の除去後に行ってもよい。
１００ｂの第２導電膜１６と第１及び第２パターン１０
０ａ，１００ｂ両側の露出した第１導電膜１４が、ゲー
ト絶縁膜１３，素子分離膜１２及び絶縁膜１５をそれぞ
れエッチングストッパとする所定のエッチング工程によ
ってエッチングする。これにより、図５に示すように素
子分離膜１２の間の基板上にゲート１４ａが形成され
る。また、素子分離膜１２の所定部分上に下部キャパシ
タ電極１４ｂ及び上部キャパシタ電極１６ａを形成して
キャパシタを完成する。次いで、公知の方法により第２
感光膜パターン１８（図４参照）を除去し、ゲート１４
ａ上部の絶縁膜１５とその両端に位置したゲート絶縁膜
１３を除去する。あるいは、このような工程は第２感光
膜パターン１８を除去する前か、或いは第２感光膜パタ
ーン１８の除去後に行ってもよい。
【００１８】本発明は前記実施の形態に限定されず、本
発明の技術的思想を外れない範囲において様々な実施の
形態を採りうるのは当然である。
発明の技術的思想を外れない範囲において様々な実施の
形態を採りうるのは当然である。
【００１９】
【発明の効果】以上説明のように本発明によれば、下部
キャパシタ及びゲート電極用第１導電膜と上部キャパシ
タ電極用第２導電膜が順次形成され、上部キャパシタ電
極よりゲート電極が先に形成される。これにより、導電
膜上に感光膜パターンが厚さの変動無く均一に形成され
ることから、感光膜パターンの下部の膜が均一な厚さで
パターニングされ、ゲートのパターニング時において、
ゲートのＣＤ変動を最小にすることができる。なお、従
来のように、表面トポロジーの特性を向上させるため、
ゲートとキャパシタとの間隔を一定間隔以上に保持する
必要がないので、半導体装置の集積度を向上させること
が可能となる。
キャパシタ及びゲート電極用第１導電膜と上部キャパシ
タ電極用第２導電膜が順次形成され、上部キャパシタ電
極よりゲート電極が先に形成される。これにより、導電
膜上に感光膜パターンが厚さの変動無く均一に形成され
ることから、感光膜パターンの下部の膜が均一な厚さで
パターニングされ、ゲートのパターニング時において、
ゲートのＣＤ変動を最小にすることができる。なお、従
来のように、表面トポロジーの特性を向上させるため、
ゲートとキャパシタとの間隔を一定間隔以上に保持する
必要がないので、半導体装置の集積度を向上させること
が可能となる。
【図１】本発明に係るアナログ半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図２】本発明に係るアナログ半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図３】本発明に係るアナログ半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図４】本発明に係るアナログ半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図５】本発明に係るアナログ半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図６】（ａ）〜（ｃ）は従来のアナログ半導体装置の
製造方法を示す図である。
製造方法を示す図である。
１１ 導体基板 １２ 素子分離膜 １３ ゲート絶縁膜 １４ 第１導電膜 １４ａ ゲート電極 １４ｂ 下部キャパシタ電極 １５ 絶縁膜 １６ 第２導電膜 １６ａ 上部キャパシタ電極 １７ 第１感光膜パターン １８ 第２感光膜パターン １００ａ 第１パターン １００ｂ 第２パターン
Claims (11)
- 【請求項１】 素子分離膜の形成された半導体基板を提
供する段階と、 前記基板上にゲート絶縁膜，第１導電膜，誘電体膜及び
第２導電膜を順次形成する段階と、 前記第２導電膜上の所定部分に第１感光膜パターンを形
成する段階と、 前記第１感光膜パターンをエッチングマスクとして用い
て前記第２導電膜及び誘電体膜をパターニングして、前
記素子分離膜の間の基板上にゲート電極形成のための第
１パターンを形成するとともに、前記素子分離膜の所定
部分上に下部キャパシタ電極形成のための第２パターン
を形成する段階と、 前記第１感光膜パターンを除去する段階と、 前記第２パターン上に上部キャパシタ電極形成のための
第２感光膜パターンを形成する段階と、 前記誘電体膜と前記ゲート絶縁膜及び前記素子分離膜を
エッチングストッパとして、前記第１パターン及び第２
パターンの第２導電膜と前記第１パターン及び第２パタ
ーンの両端に露出された第１導電膜をエッチングする段
階と、前記第２感光膜パターンを除去する段階とを備え
ることを特徴とするアナログ半導体装置の製造方法。 - 【請求項２】 前記第１導電膜はポリシリコン膜である
ことを特徴とする請求項１記載のアナログ半導体装置の
製造方法。 - 【請求項３】 前記第１導電膜はアモルファスシリコン
膜であることを特徴とする請求項１記載のアナログ半導
体装置の製造方法。 - 【請求項４】 前記第１導電膜はシリコン膜と金属シリ
サイド膜の積層膜であることを特徴とする請求項１記載
のアナログ半導体装置の製造方法。 - 【請求項５】 前記誘電体膜はシリコン酸化膜であるこ
とを特徴とする請求項１記載のアナログ半導体装置の製
造方法。 - 【請求項６】 前記誘電体膜はシリコン窒化膜とシリコ
ン酸化膜の積層膜であることを特徴とする請求項１記載
のアナログ半導体装置の製造方法。 - 【請求項７】 前記第２導電膜はポリシリコン膜である
ことを特徴とする請求項１記載のアナログ半導体装置の
製造方法。 - 【請求項８】 前記第２導電膜はアモルファスシリコン
膜であることを特徴とする請求項１記載のアナログ半導
体装置の製造方法。 - 【請求項９】 前記第２導電膜はシリコン膜と金属シリ
サイド膜の積層膜であることを特徴とする請求項１記載
のアナログ半導体装置の製造方法。 - 【請求項１０】 前記第２感光膜パターンを除去する段
階の前に、前記露出された誘電体膜及びゲート絶縁膜を
除去する段階を付加的に含むことを特徴とする請求項１
記載のアナログ半導体装置の製造方法。 - 【請求項１１】 前記第２感光膜パターンを除去する段
階後に、前記露出された誘電体膜及びゲート絶縁膜を除
去する段階を付加的に含むことを特徴とする請求項１記
載のアナログ半導体装置の製造方法。
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