JPH10326875A - 半導体素子の製造方法 - Google Patents

半導体素子の製造方法

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JPH10326875A
JPH10326875A JP9365613A JP36561397A JPH10326875A JP H10326875 A JPH10326875 A JP H10326875A JP 9365613 A JP9365613 A JP 9365613A JP 36561397 A JP36561397 A JP 36561397A JP H10326875 A JPH10326875 A JP H10326875A
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泰 雨 金
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Abstract

(57)【要約】 【課題】 ソース領域の電界を減少させることで接合漏
洩を減少させ、ＤＲＡＭセルのリフレッシュ特性を改善
する半導体素子の製造方法を提供する。 【解決手段】 第１導電型のＰ型基板に形成されたＰ型
ウェルと第２導電型のＮ型ソース領域との接合境界面
に、第１導電型または第２導電型の不純物領域を形成
し、ソース領域をプラグイオン注入することでソース領
域の空乏の長さを増加させ、プラグイオン注入後にソー
ス領域をカウンタドーピングする半導体素子の製造方法
とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体素子の製造方
法に関し、特に、ＤＲＡＭ(Dynamic random access mem
ory)セルの接合漏洩(junction leakage)を減少させてリ
フレッシュ特性を改善する半導体装置の製造方法の技術
に関する。
【０００２】
【従来の技術】一つのキャパシタと一つのトランジスタ
で構成されるＤＲＡＭにおいては、通常、トランジスタ
はキャパシタに電荷を保存し、または放電するスイッチ
ング素子としての作用を行う。ＤＲＡＭセルのキャパシ
タは時間の経過とともに電荷を自然放電するので、周期
的に電荷を再充電する必要があり、これを“リフレッシ
ュ”操作という。ＤＲＡＭセルのリフレッシュ操作のた
めにはリフレッシュ回路を設けてメモリセルに連結す
る。
【０００３】図９はＤＲＡＭセルの断面図である。Ｐ型
ウェル(well)１Ａを備えた半導体基板１の一部に、公知
のロコス(LOCOS) 技術によりフィールド酸化膜２を形成
する。このフィールド酸化膜２の間の半導体基板１上面
の一部にゲート絶縁膜３Ａを形成した後、ゲート電極用
物質、例えば不純物がドーピングされたポリシリコンを
所定の厚さに蒸着してパターニングを行い、ゲート電極
３を形成する。次いで、ゲート電極３の両側基板に、当
該基板と反対タイプの不純物、例えば２×１０13ion/cm
2 の濃度を有するリンイオンのイオン注入を行い、ソー
ス領域及びドレイン領域４Ａ，４Ｂを形成する。次い
で、ゲート電極３と、以後に形成されるキャパシタとを
絶縁するために層間絶縁膜５を、トランジスタが形成さ
れた基板全面に形成する。
【０００４】次いで、層間絶縁膜５の一部にエッチング
を施し、トランジスタとキャパシタのストレージノード
(storage node)を連結するためのコンタクトホール６を
形成する。このコンタクトホールの形成工程時におい
て、充分なコンタクトホールの幅を確保するために、フ
ィールド酸化膜の形成時にフィールド酸化膜２の両側端
に形成されたバーズビーク(bird's beak) の一部がエッ
チングされるようにする。また、コンタクトホール６の
形成時に発生するシリコン基板の欠陥を補償するため、
当該コンタクトホール６を形成した後に所定のプラグイ
オン(plug ion)、例えばリンイオンのイオン注入を行
う。
【０００５】次に、基板全面に不純物、例えばリンイオ
ンをドーピングしたポリシリコンを形成してパターニン
グを行い、ストレージノード電極（図示せず）を形成す
る。以後、公知の方法にて、ストレージノード上面に誘
電層を形成する工程と、誘電層上面にプレートノード(p
late node)電極を形成する工程とを実施する。
【０００６】図１０は、図９に示した半導体メモリ素子
のソース領域の深さによる不純物の濃度分布を表したグ
ラフである。横軸はソース領域の深さを、縦軸は不純物
の濃度を表す。Ａ曲線は第１導電型の不純物を使用した
場合であって、Ｐ型ウェルのドーピングプロファイル(d
oping profile)を表し、Ｂ曲線は第２導電型の不純物を
使用した場合であって、基板の接合領域のドーピングプ
ロファイルを表し、Ｃ曲線はＡ曲線とＢ曲線との濃度差
を表す。Ａ曲線は半導体基板の所定の深さまでは類似し
た水準の不純物濃度分布をしているが、Ｂ曲線は半導体
基板表面では不純物濃度がピーク値を示し、基板の深さ
が深くなるにつれて低下する。Ｃ曲線はＡ曲線とＢ曲線
との交差する部分、すなわち接合境界面の近くでは急激
に低下し、以後、Ｐウェルと同様の不純物濃度を有す
る。
【０００７】しかしながら、ストレージノード電極に含
まれた不純物濃度が基板の接合領域の濃度より高いの
で、ストレージノードの不純物が接合領域に外方拡散す
る。この際に、ストレージノード電極内の不純物はプラ
グイオンの注入された部分に大部分広がって、通常にお
いて対称のソース領域４Ａが非対称になり、この非対称
の部分には強い電界が形成され、この強い電界は衝突イ
オン化(impact ionization) によって多量の漏洩電流を
発生させる。この発生した漏洩電流はＤＲＡＭセルのリ
フレッシュ特性を低下させてＤＲＡＭセルの製造上の歩
留りや動作上の信頼性を低下させる。
【０００８】
【発明が解決しようとする課題】本発明は前記問題点に
鑑みて創案されたものであり、ＤＲＡＭセルの漏洩電流
を減少させてリフレッシュ特性を改善することができる
半導体素子の製造方法の提供をその目的としている。
【０００９】
【課題を解決するための手段】本発明は前記問題を解決
するために、半導体基板に第１導電型のウェルを形成す
る段階と、前記ウェル内の所定部分に不純物領域を形成
する段階と、前記ウェルの形成された前記半導体基板上
面の所定部分にゲート電極を形成する段階と、前記ゲー
ト電極の両側のウェル内に第２導電型のソース及びドレ
イン領域を形成するとともに、前記ソース領域は、前記
不純物領域と前記基板表面との間に形成する段階と、前
記ゲート電極，前記ソース領域及び前記ドレイン領域の
形成された前記半導体基板全面に層間絶縁膜を形成する
段階と、前記層間絶縁膜の所定部分をエッチングしてス
トレージノードコンタクトホールを形成する段階と、前
記ソース領域に第２導電型の不純物をプラグイオン注入
する段階と、前記層間絶縁膜上面に前記ソース領域とコ
ンタクトするストレージノード電極を形成する段階とを
備えるものである。
【００１０】また、前記プラグイオン注入の段階後、前
記ストレージノード電極形成の段階前に、前記ソース領
域の電界を弱化させるために前記ソース領域に対してカ
ウンタドーピングを実施する段階を備え、前記第１導電
型はＰ型であり、第２導電型はＮ型であり、前記不純物
領域の形成段階は、前記ウェルの形成された半導体基板
上に前記ソース領域を露出させるマスクパターンを形成
する段階と、前記露出された領域に不純物をイオン注入
する段階と、前記マスクパターンを除去する段階とを有
し、前記不純物は第１導電型の不純物であり、前記不純
物はホウ素であり、当該ホウ素の濃度は１×１０11乃至
７×１０11ion/cm2 、ホウ素のイオン注入エネルギーは
３０乃至１００ KeVであることを特徴とするものであ
る。
【００１１】また、前記不純物は第２導電型の不純物で
あり、前記不純物はリンであり、リンの濃度は１×１０
11乃至７×１０11ion/cm2 、リンのイオン注入エネルギ
ーは５０乃至３００KeV であることを特徴とし、前記プ
ラグイオン注入時のイオンは第２導電型であることを特
徴とするものである。
【００１２】また、半導体基板内に第１導電型のウェル
を形成する段階と、前記ウェルの形成された前記半導体
基板の所定部分にフィールド酸化膜を形成する段階と、
前記フィールド酸化膜との間の前記半導体基板上面の所
定部分にゲート電極を形成する段階と、前記ゲート電極
の両側のウェル領域に第２導電型のソース領域及びドレ
イン領域を形成する段階と、前記ゲート電極、前記ソー
ス領域及び前記ドレイン領域の形成された前記半導体基
板全面に層間絶縁膜を形成する段階と、前記ソース領域
が露出されるように前記層間絶縁膜をエッチングしてス
トレージノードコンタクトホールを形成する段階と、前
記ソース領域に第２導電型の不純物イオンをプラグイオ
ン注入する段階と、前記プラグイオン注入の段階後に前
記ストレージノードコンタクトホールの形成された基板
全面に不純物をイオン注入し、前記ソース領域と前記ウ
ェル領域との接合境界面に不純物領域を形成する段階
と、前記不純物領域の形成された結果物全面にストレー
ジノード電極を形成する段階とを備えるものである。
【００１３】また、前記フィールド酸化膜の形成段階と
前記ゲート電極の形成段階との間で前記ソース領域の電
界を減少させるために前記ストレージノードコンタクト
ホールの形成時に使用されたマスクを用いて、前記ソー
ス領域に対してカウンタドーピングを実施する段階を備
え、前記第１導電型はＰ型であり、第２導電型はＮ型で
あり、前記不純物領域の形成段階で、前記不純物は第１
導電型の不純物であり、前記不純物はホウ素であり、当
該ホウ素の濃度は１×１０11乃至７×１０11ion/cm2 、
ホウ素のイオン注入エネルギーは３０乃至１００KeV で
あり、前記不純物領域の形成段階で、前記不純物は第２
導電型の不純物でありことを特徴とするものである。
【００１４】また、前記不純物はリンであり、リンの濃
度は１×１０11乃至７×１０11ion/cm2 、リンのイオン
注入エネルギーは５０乃至３００KeV であり、前記プラ
グイオン注入時のイオンは第２導電型であることを特徴
とするものである。
【００１５】
【発明の実施の形態】以下、図面を参照して本発明の一
実施の形態を説明する。本発明は、ストレージノード電
極とコンタクトするソース領域の損傷で、ソース領域に
強い電界がかかることにより発生する漏洩電流を最大限
に減少させるために、ソース領域の空乏領域の長さを増
大させ、ソース領域にプラグイオンを注入し、カウンタ
ドーピングを実施することによリ、ソース領域にかかる
電界を弱める技術である。
【００１６】〔第一の実施の形態〕図１を参照して、第
１導電型、すなわちＰ型の不純物の含まれたシリコン基
板にＰ型の不純物をイオン注入した後に熱処理を行い、
Ｐ型ウェル１１Ａを形成する。このＰ型ウェル１１Ａの
形成された半導体基板１１の所定部分に、公知のロコス
方式によりフィールド酸化膜１２を形成する。このフィ
ールド酸化膜１２の両先端にはバーズビークＤが形成さ
れる。
【００１７】図２を参照して、所定のマスクパターン１
３を、ストレージノード電極にコンタクトする半導体基
板部分を除外して基板全面に形成する。ソース領域の空
乏領域を増大させるため、マスクパターン１３を用い、
基板全面に不純物イオンの注入を行って不純物領域１４
を形成する。この実施の形態で使用される不純物はホウ
素であって、１×１０11乃至７×１０11ion/cm2 の濃度
及び３０乃至１００KeV のエネルギー条件でイオン注入
が行われる。
【００１８】他の例として、前記空乏領域を増大させる
ための不純物イオンとして、リンイオンを使用する。こ
のリンイオンのイオン注入は１×１０11乃至７×１０11
ion/cm2 の濃度及び５０乃至３００KeV のエネルギー条
件で実施される。ここで、前記不純物領域１４が、ソー
ス領域とＰ型ウェルとの境界面（ソース領域下部）に位
置するように不純物のイオン注入濃度及びエネルギーが
調節される。
【００１９】次いで、マスクパターン１３をプラズマア
ッシング(plasma ashing) により除去し、図３に示すよ
うに、公知の方法で半導体基板上面にゲート電極１５，
ソース領域とドレイン領域１６Ａ，１６Ｂ及び層間絶縁
膜１７を形成する。ソース領域１６Ａはストレージノー
ド電極にコンタクトする領域であり、ドレイン領域１６
Ｂはビットラインにコンタクトする領域である。また、
ソース領域１６Ａは、その下部の不純物領域１４と接す
るように形成される。次いで、ソース領域１６Ａの一部
が露出するように層間絶縁膜１７をエッチングし、コン
タクトホール１９を形成する。ストレージノード電極の
コンタクトのためのコンタクトホール１９の形成工程時
において、フィールド酸化膜を形成する際に必然的に発
生するバーズビークＤ（図１参照）をエッチングして充
分なマージンを有したコンタクトホール１９を形成す
る。この際に、バーズビークＤ領域のエッチングでソー
ス領域１６Ａが損傷し、この損傷を補償するためにプラ
グイオン、例えばソース領域と同一な不純物タイプのリ
ンイオンをソース領域１６Ａに注入する。次に、ソース
領域１６Ａの電界を弱化させるために当該ソース領域１
６Ａにカウンタドーピング(counter doping)を行う。
【００２０】次いで、リンイオンを含む不純物が注入さ
れたポリシリコンを、層間絶縁層１７が形成された基板
全面に形成してパターニングを行い、ソース領域１６Ａ
とコンタクトするストレージノード電極１８を形成す
る。このように、ソース領域１６ＡとＰ型ウェル１１Ａ
との間の境界面に空乏領域を増大させるための不純物領
域を形成し、ソース領域１６Ａの所定部分にプラグイオ
ンを注入し、ソース領域に対してカウンタドーピングを
することにより、ソース領域にかかる電界を弱化させ
る。これにより強い電界による漏洩電流を減少させるこ
とができる。
【００２１】〔第二の実施の形態〕図４乃至図７は本発
明の他の実施の形態を示す。この実施の形態において
は、空乏領域の幅を増大させるための不純物イオン注入
工程をソース及びドレイン領域の形成後に実施する点が
第一の実施の形態と異なる。
【００２２】図４を参照して、半導体基板２１、例えば
Ｐ型の不純物イオンを含むシリコン基板に、第１導電型
のＰ型不純物を半導体基板にイオン注入を行った後、熱
処理によりＰ型ウェル２１Ａを形成する。次いで、この
Ｐ型ウェル２１Ａが形成された半導体基板２１の所定部
分に、公知のロコス方式にてフィールド酸化膜２２を形
成する。このフィールド酸化膜２２の両先端には、前記
バーズビークＤ′が形成されている。次いで、次に形成
されるソース領域の電界を弱化させる目的でソース領域
が形成される部分を露出させるマスクを用いてカウンタ
ドーピングを実施する。
【００２３】図５及び図６を参照して、前記フィールド
酸化膜２２により限定された半導体基板２１上面に、公
知の方法を用いてゲート電極２５及びコンタクトホール
２９を備えた層間絶縁膜２７を形成し、当該基板にソー
ス及びドレイン領域２６Ａ，２６Ｂを形成する。前記コ
ンタクトホール２９を通じてソース領域２６Ａとストレ
ージノード電極が電気的に連結される。コンタクトホー
ル２９の形成時にコンタクトホールのマージンを充分に
確保するために、フィールド酸化膜２２のバーズビーク
Ｄ′がエッチングされるが、このバーズビークＤ′のエ
ッチングでソース領域２６Ａ、すなわち接合領域も損傷
を受けることから、このエッチング損傷を補償するため
に、ソース領域の不純物と同一な型の不純物イオンであ
るリンイオンをソース領域にプラグイオン注入を行う。
【００２４】次に、ソース領域の空乏領域を増大させる
ためにイオン注入工程を実施し、ソース領域２６ＡとＰ
ウェル２１Ａとの接する境界面に所定の不純物領域３０
を形成する。この空乏領域を増大させるためのイオン注
入工程で使用された不純物は第１導電型、例えばホウ素
イオンであり、イオン注入条件は、１×１０11乃至７×
１０11ion/cm2 の濃度及び３０乃至１００KeV のエネル
ギーである。他の例として、前記空乏領域を増大させる
ための不純物イオンとして第２導電型のリンイオンを用
い、イオン注入条件は、１×１０11乃至７×１０11ion/
cm2 の濃度及び、５０乃至３００KeV のエネルギーで行
う。次に図７を参照して、基板全面にポリシリコンの蒸
着によりパターニングを行い、ソース領域２６Ａと接触
するストレージノード電極２８を形成する。
【００２５】図８は、前記図１０に対応するものであ
り、本発明の実施の形態により形成された半導体素子の
ソース領域の深さによる不純物イオンの濃度分布を表し
たグラフである。Ａ′曲線は半導体基板の深さによる第
１導電型のＰウェルのドーピングプロファイルを表し、
Ｂ′曲線は半導体基板の深さによる第２導電型のソース
領域のプロファイルを表し、Ｃ′曲線はＡ′曲線とＢ′
曲線との濃度分布差を表している。
【００２６】Ａ′曲線は不純物の濃度が半導体基板の所
定の深さまでは同様の水準で分布することを示すが、ソ
ース領域のドーピングプロファイルを表すＢ′曲線は、
半導体基板表面では不純物イオンの濃度がピーク値を有
し、徐々に減少する濃度分布を示している。Ｃ′曲線で
はＡ′曲線とＢ′曲線との交差する部分で急激に降下
し、以後はＡ′曲線に近接する。すなわち、Ｐウェルと
ほとんど同一な不純物濃度を示す。この時、Ｃ′曲線で
急激に下降する部分、すなわちソース領域とＰウェルと
の接合境界面には不純物領域１４，３０が形成されてい
るので、図１０に示す空乏領域Ｌに比べて増加した空乏
領域Ｌ′を有する。したがって、ソース領域１６Ａ，２
６Ａに印可される電界が弱くなり、前記接合漏洩が減少
する。
【００２７】本発明は前記実施の形態に限定されること
なく、請求の範囲に記載された技術思想の射程内におい
て、当業者において様々な実施の形態を採りうるもので
あることはいうまでもない。
【００２８】
【発明の効果】以上説明のように本発明によれば、拡大
した空乏領域によりストレージノード電極がコンタクト
されるソース領域にかかる強い電界が緩和されて衝突イ
オン化現象が防止される。これにより、接合漏洩が減少
してＤＲＡＭ素子のリフレッシュ特性が改善されるよう
になる。
【図面の簡単な説明】
【図１】本発明の一実施例による半導体素子の製造方法
を示す工程断面図である。
【図２】本発明の一実施例による半導体素子の製造方法
を示す工程断面図である。
【図３】本発明の一実施例による半導体素子の製造方法
を示す工程断面図である。
【図４】本発明の他の実施例による半導体素子の製造方
法を示す工程断面図である。
【図５】本発明の他の実施例による半導体素子の製造方
法を示す工程断面図である。
【図６】本発明の他の実施例による半導体素子の製造方
法を示す工程断面図である。
【図７】本発明の他の実施例による半導体素子の製造方
法を示す工程断面図である。
【図８】本発明の半導体素子の接合領域の深さによる不
純物濃度分布を示すグラフである。
【図９】従来の技術によって製造された半導体素子の断
面図である。
【図１０】従来の半導体素子の接合領域の深さによる不
純物濃度分布を示すグラフである。
【符号の説明】
１１ 半導体基板 １１Ａ Ｐ型ウェル １２ フィールド酸化膜 １３ マスクパターン １４ 不純物領域 １４Ａ Ｐ型ウェル １５ ゲート電極 １６Ａ ゲート領域 １６Ａ ソース領域 １７ 層間絶縁膜 １８ ストレージノード電極 １９ コンタクトホール ２１ 半導体基板 ２１Ａ Ｐ型ウェル ２２ フィールド酸化膜 ２５ ゲート電極 ２６Ａ ソース領域 ２６Ｂ ドレイン領域 ２７ 層間絶縁膜 ２８ ストレージノード電極 ２９ コンタクトホール ３０ 不純物領域 Ｄ，Ｄ′ バーズビーク

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板に第１導電型のウェルを形成
    する段階と、 前記ウェル内の所定部分に不純物領域を形成する段階
    と、 前記ウェルの形成された前記半導体基板上面の所定部分
    にゲート電極を形成する段階と、 前記ゲート電極の両側のウェル内に第２導電型のソース
    及びドレイン領域を形成するとともに、前記ソース領域
    は前記不純物領域と前記基板表面との間に形成する段階
    と、 前記ゲート電極，前記ソース領域及び前記ドレイン領域
    の形成された前記半導体基板全面に層間絶縁膜を形成す
    る段階と、 前記層間絶縁膜の所定部分をエッチングしてストレージ
    ノードコンタクトホールを形成する段階と、 前記ソース領域に第２導電型の不純物をプラグイオン注
    入する段階と、 前記層間絶縁膜上面に前記ソース領域とコンタクトする
    ストレージノード電極を形成する段階とを備えることを
    特徴とする半導体素子の製造方法。
  2. 【請求項２】 前記プラグイオン注入の段階後、前記ス
    トレージノード電極形成の段階前に、前記ソース領域の
    電界を弱化させるために前記ソース領域に対してカウン
    タドーピングを実施する段階を備えることを特徴とする
    請求項１記載の半導体素子の製造方法。
  3. 【請求項３】 前記第１導電型はＰ型であり、第２導電
    型はＮ型であることを特徴とする請求項１記載の半導体
    素子の製造方法。
  4. 【請求項４】 前記不純物領域の形成段階は、前記ウェ
    ルの形成された半導体基板上に前記ソース領域を露出さ
    せるマスクパターンを形成する段階と、前記露出された
    領域に不純物をイオン注入する段階と、前記マスクパタ
    ーンを除去する段階とを有することを特徴とする請求項
    １記載の半導体素子の製造方法。
  5. 【請求項５】 前記不純物は第１導電型の不純物である
    ことを特徴とする請求項４記載の半導体素子の製造方
    法。
  6. 【請求項６】 前記不純物はホウ素であり、ホウ素の濃
    度は１×１０11乃至７×１０11ion/cm2 、ホウ素のイオ
    ン注入エネルギーは３０乃至１００KeV であることを特
    徴とする請求項５記載の半導体素子の製造方法。
  7. 【請求項７】 前記不純物は第２導電型の不純物である
    ことを特徴とする請求項４記載の半導体素子の製造方
    法。
  8. 【請求項８】 前記不純物はリンであり、リンの濃度は
    １×１０11乃至７×１０11ion/cm2 、リンのイオン注入
    エネルギーは５０乃至３００KeV であることを特徴とす
    る請求項７記載の半導体素子の製造方法。
  9. 【請求項９】 前記プラグイオン注入時のイオンは第２
    導電型であることを特徴とする請求項１記載の半導体素
    子の製造方法。
  10. 【請求項１０】 半導体基板内に第１導電型のウェルを
    形成する段階と、 前記ウェルの形成された前記半導体基板の所定部分にフ
    ィールド酸化膜を形成する段階と、 前記フィールド酸化膜との間の前記半導体基板上面の所
    定部分にゲート電極を形成する段階と、 前記ゲート電極の両側のウェル領域に第２導電型のソー
    ス領域及びドレイン領域を形成する段階と、 前記ゲート電極、前記ソース領域及び前記ドレイン領域
    の形成された前記半導体基板全面に層間絶縁膜を形成す
    る段階と、 前記ソース領域が露出されるように前記層間絶縁膜をエ
    ッチングしてストレージノードコンタクトホールを形成
    する段階と、 前記ソース領域に第２導電型の不純物イオンをプラグイ
    オン注入する段階と、 前記プラグイオン注入の段階後に前記ストレージノード
    コンタクトホールの形成された基板全面に不純物をイオ
    ン注入し、前記ソース領域と前記ウェル領域との接合境
    界面に不純物領域を形成する段階と、 前記不純物領域の形成された結果物全面にストレージノ
    ード電極を形成する段階とを備えることを特徴とする半
    導体素子の製造方法。
  11. 【請求項１１】 前記フィールド酸化膜の形成段階と前
    記ゲート電極の形成段階との間で、前記ソース領域の電
    界を減少させるために前記ストレージノードコンタクト
    ホールの形成時に使用されたマスクを用いて、前記ソー
    ス領域に対してカウンタドーピングを実施する段階を備
    えることを特徴とする請求項１０記載の半導体素子の製
    造方法。
  12. 【請求項１２】 前記第１導電型はＰ型であり、第２導
    電型はＮ型であることを特徴とする請求項１０記載の半
    導体素子の製造方法。
  13. 【請求項１３】 前記不純物領域の形成段階で、前記不
    純物は第１導電型の不純物であることを特徴とする請求
    項１０記載の半導体素子の製造方法。
  14. 【請求項１４】 前記不純物はホウ素であり、ホウ素の
    濃度は１×１０11乃至７×１０11ion/cm2 、ホウ素のイ
    オン注入エネルギーは３０乃至１００KeV であることを
    特徴とする請求項１３記載の半導体素子の製造方法。
  15. 【請求項１５】 前記不純物領域の形成段階で、前記不
    純物は第２導電型の不純物であることを特徴とする請求
    項１０記載の半導体素子の製造方法。
  16. 【請求項１６】 前記不純物はリンであり、リンの濃度
    は１×１０11乃至７×１０11ion/cm2 、リンのイオン注
    入エネルギーは５０乃至３００KeV であることを特徴と
    する請求項１５記載の半導体素子の製造方法。
  17. 【請求項１７】 前記プラグイオン注入時のイオンは第
    ２導電型であることを特徴とする請求項１０記載の半導
    体素子の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4931267B2 (ja) * 1998-01-29 2012-05-16 ルネサスエレクトロニクス株式会社 半導体装置
DE10024518B4 (de) * 2000-05-18 2006-12-07 Infineon Technologies Ag Integriertes Halbleiterschaltelement und Herstellungsverfahren
MY144264A (en) * 2001-11-29 2011-08-29 Transform Solar Pty Ltd Semiconductur texturing process
KR100964400B1 (ko) * 2003-10-01 2010-06-17 삼성전자주식회사 반도체 소자의 콘택 구조체
DE102008040521A1 (de) * 2008-07-18 2010-01-21 Robert Bosch Gmbh Verfahren zur Herstellung eines Bauelements, Verfahren zur Herstellung einer Bauelementanordnung, Bauelement und Bauelementanordnung
CN111244154B (zh) * 2020-01-17 2023-09-19 上海华力集成电路制造有限公司 Pmos器件及其制造方法

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* Cited by examiner, † Cited by third party
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JPS62114265A (ja) * 1985-11-13 1987-05-26 Mitsubishi Electric Corp 半導体記憶装置
JPS63318150A (ja) * 1987-06-22 1988-12-27 Oki Electric Ind Co Ltd Ｄｒａｍメモリセルの製造方法
KR100249268B1 (ko) * 1990-11-30 2000-03-15 가나이 쓰도무 반도체 기억회로장치와 그 제조방법
US5134085A (en) * 1991-11-21 1992-07-28 Micron Technology, Inc. Reduced-mask, split-polysilicon CMOS process, incorporating stacked-capacitor cells, for fabricating multi-megabit dynamic random access memories
US5558313A (en) * 1992-07-24 1996-09-24 Siliconix Inorporated Trench field effect transistor with reduced punch-through susceptibility and low RDSon
US5439835A (en) * 1993-11-12 1995-08-08 Micron Semiconductor, Inc. Process for DRAM incorporating a high-energy, oblique P-type implant for both field isolation and punchthrough
US5376566A (en) * 1993-11-12 1994-12-27 Micron Semiconductor, Inc. N-channel field effect transistor having an oblique arsenic implant for lowered series resistance
JP2790167B2 (ja) * 1995-01-09 1998-08-27 日本電気株式会社 半導体装置及びその製造方法
US5650349A (en) * 1995-03-07 1997-07-22 Micron Technology, Inc. Process for enhancing refresh in dynamic random access memory device
TW288200B (en) * 1995-06-28 1996-10-11 Mitsubishi Electric Corp Semiconductor device and process thereof

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