JPH10326878A - 半導体メモリデバイス及びその製造方法 - Google Patents

半導体メモリデバイス及びその製造方法

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JPH10326878A
JPH10326878A JP9367427A JP36742797A JPH10326878A JP H10326878 A JPH10326878 A JP H10326878A JP 9367427 A JP9367427 A JP 9367427A JP 36742797 A JP36742797 A JP 36742797A JP H10326878 A JPH10326878 A JP H10326878A
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peripheral circuit
film
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memory device
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Shiun Ryo
志 雲 粱
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Abstract

(57)【要約】 【課題】 ビットラインの静電容量を減少させることに
より全体的なデバイスの動作速度を増大させると同時
に、寄生バイポーラ効果及びキンク効果を抑制して全体
的なデバイスの動作特性を向上させることができる半導
体メモリデバイス及びその製造方法を提供する。 【解決手段】 本発明の特徴的な半導体メモリデバイス
は、下部半導体基板、埋没絶縁膜及び上部半導体層から
なるＳＯＩ基板上にメモリセル領域及び周辺回路領域を
有する半導体メモリ装置において、上記メモリセル領域
にはボディーフローディング素子が配置され、上記周辺
回路領域にはボディー接触素子が配置される。また、酸
化膜防止膜パターンを形成する段階と熱酸化膜を形成す
る段階と前記酸化防止膜パターンと熱酸化膜を形成する
段階とを備える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体製造技術に関
し、特にＳＯＩ(Silicon On Insulator)基板上に形成さ
れる半導体メモリデバイス及びその製造方法の技術に関
する。
【０００２】
【従来の技術】一般に、ＤＲＡＭ（dynamic random acc
ess memory) を始め、半導体メモリデバイスは高集積化
がすすむとともに高速動作及び低電力消費が要求されて
おり、このための持続的な研究開発が行われているが、
その中で、ＳＯＩ基板上に半導体デバイスを製造する技
術が脚光を浴びている。
【０００３】前記ＳＯＩ基板上に製造されたＭＯＳトラ
ンジスタは、通常の単結晶シリコン基板上に製造された
ＭＯＳトランジスタに比べ接合静電容量(junction capa
citance)が小さいことから全体的なデバイスの動作速度
を向上させつつ低電圧動作が可能であり、これにより消
費電力を低減しうる長所がある。なお、埋没酸化膜(bur
ied oxide;ＢＯＸ）とフィールド酸化膜により完全に隔
離された構造を備えることにより、デバイスの電気的特
性を低下させるラッチアップ(latch-up)及び活性領域(a
ctive region) 間のパンチスルー(punch-through) 等が
防止でき、ウェル(well)形成のための工程を省けるた
め、全体的に工程スタッフを減少させて生産性を向上さ
せることができる長所がある。
【０００４】図５は、下部シリコン基板１００，埋没酸
化膜１０１及び上部シリコン層１０２からなる一般的な
ＳＯＩ基板上に通常の直接回路技術によってＤＲＡＭを
形成したもので、図示のごとく、上部シリコン層１０２
の層厚が薄いことでボディー(body)がフローティング(f
loating)されているため、寄生バイポーラ効果(parasit
ic BJT effect)及びキンク効果(kink effect) などが現
れ、素子の特性上において様々な問題を生じている。図
面上、符号１２０はメモリセル領域、１３０は周辺回路
領域、１０３はフィールド酸化膜、１０４はゲート絶縁
膜、１０５はゲート電極、１０６はスぺーサ絶縁膜、１
０７はソース／ドレイン、１０８，１１０は層間絶縁
膜、１０９はビットライン、１１１は電荷貯蔵電極であ
る。
【０００５】図６は、ボディー接触(body contact)ＳＯ
Ｉ構造のＤＲＡＭの断面図である。図示のように、ボデ
ィー接触ＳＯＩ構造のＤＲＡＭは、上部シリコン層２０
２の層厚が充分厚いためにボディー(body)がフローティ
ング（Floating) されない構造を有し、それによって一
般的なＳＯＩ構造の長所を維持しつつ、寄生バイポーラ
効果(parasitic BJT effect)及びキンク効果(kink effe
ct) 等を防止できる長所がある。
【０００６】しかしながら、このようなボディー接触Ｓ
ＯＩ構造を用いたデバイスは、低電圧印加の際に、前記
接合静電容量が図５に示すような一般的なＳＯＩ素子構
造を用いたデバイスに比べて大きいために、ビットライ
ン静電容量が一般的なＳＯＩ構造を用いたデバイスに比
べて大きく、これによって、セル静電容量(cell capaci
tance)も大きく設計しなければならないだけでなく、周
辺回路を含んだ全体回路の動作速度が多少落ちるなどの
問題点がある。ここで、図面上、符号２２０はメモリセ
ル領域、２３０は周辺回路領域、２００は下部シリコン
基板、２０１は埋没酸化膜、２０３はフィールド酸化
膜、２０４はゲート絶縁膜、２０５はゲート電極、２０
６はスペーサ絶縁膜、２０７はソース/ ドレイン、２０
８，２１０は層間絶縁膜、２０９はビットライン、２１
１は電荷貯蔵電極である。
【０００７】
【発明が解決しようとする課題】本発明は前記問題点に
鑑みて創案されたものであり、ビットラインの静電容量
を減少させることによりデバイスの動作速度を向上さ
せ、同時に、寄生バイポーラ効果及びキンク効果を抑制
して全体的なデバイスの動作特性を向上させることがで
きる半導体メモリデバイスとその製造方法の提供を目的
としている。
【０００８】
【課題を解決するための手段】前記課題を解決するため
に、本発明の特徴的な半導体メモリデバイスは、下部半
導体基板、埋没絶縁膜及び上部半導体層からなるＳＯＩ
基板上にメモリセル領域及び周辺回路領域を有する半導
体メモリ装置において、前記メモリセル領域にはボディ
ーフローティング素子が配置され、前記周辺回路領域に
はボディー接触素子が配置される構成を有する。そし
て、前記周辺回路領域の前記上部半導体層の厚さは、前
記メモリセル領域の前記上部半導体層の厚さより５０Å
乃至１０００Å程度厚く形成される構成としている。
【０００９】また、本発明の特徴的な半導体メモリデバ
イスの製造方法は、下部半導体基板、埋没絶縁膜及び上
部半導体層からなるＳＯＩ基板の前記上部半導体層の周
辺回路領域にオーバーラップされる酸化防止膜パータン
を形成する段階と、前記上部半導体層の一部を熱酸化し
て熱酸化膜を形成する段階と、前記酸化防止膜パータン
及び前記熱酸化膜を順に除去する段階とを備える。そし
て、前記上部半導体層が５００Å乃至５０００Å厚さか
らなり、前記熱酸化膜が５０Å乃至１０００Å厚さから
なる製造方法としている。
【００１０】
【発明の実施の形態】以下、図面を参照して本発明の一
実施の形態を説明する。図１乃至図３は本発明の一実施
の形態に係るＳＯＩ基板の製造工程を示す断面図であ
る。
【００１１】先ず、図１に示すように下部シリコン基板
３００，埋没酸化膜３０１及び上部シリコン層３０２か
らなるＳＯＩ基板上に、パッド酸化膜３０３及びシリコ
ン窒化膜３０４を順に形成した後、メモリセル領域３２
０はオープンされ、周辺回路領域３３０上にオバーラッ
プされるフォトレジストパータン（図示せず）を用いて
シリコン窒化膜３０４及びパッド酸化膜３０３を順に選
択的にエッチングして酸化防止膜パータンを形成する。
この際に、上部シリコン層３０２は５００Å乃至５００
０Å程度の厚さを確保する。
【００１２】続いて、図２に示すようにメモリセル領域
３２０の上部シリコン層３０２を熱酸化(thermal oxida
tion) して熱酸化膜３０５を成長させ、シリコン窒化膜
３０４及びパッド酸化膜３０３を除去する。この際、熱
酸化膜３０５は５０Å乃至１０００Å程の厚さに形成
し、上部シリコン層３０２が完全に酸化されないように
する。続いて、図３に示すようにメモリセル領域３２０
に形成された熱酸化膜３０５を除去する。
【００１３】図４は図１乃至３に示された一連の工程に
より形成されたＳＯＩ基板上に製造されたＤＲＡＭの断
面図を示したものであり、符号４２０はメモリセル領
域、４３０は周辺回路領域、４００は下部シリコン基
板、４０１は埋没酸化膜、４０２は上部シリコン層、４
０３はフィールド酸化膜、４０４はゲート絶縁膜、４０
５はゲート電極、４０６はスペーサ絶縁膜、４０７はソ
ース／ドレイン、４０８，４１０は層間絶縁膜、４０９
はビットライン、４１１は電荷貯蔵電極を各々示したも
のである。
【００１４】図示のように、本発明の一実施の形態に係
るＤＲＡＭはそのメモリセル領域に一般的な構造のＳＯ
Ｉ素子を形成することによりビットライン静電容量を減
少させる一方、周辺回路領域にはボディー接触ＳＯＩ素
子を形成することにより、全体回路の動作特性を確保し
得るようにした。
【００１５】以上、本発明は前記説明の一実施の形態に
限定されず、請求の範囲に記載された技術的思想を外れ
ない範囲で様々な置換、変更及び、変形が可能であるこ
とは当然である。
【００１６】
【発明の効果】本発明はメモリセル領域のビットライン
静電容量を減少させることにより、全体的な回路の動作
速度を向上させると同時に、周辺回路領域にて寄生バイ
ポーラ効果及びキンク効果の抑制により、全体的な回路
の動作特性を向上させることができる半導体メモリデバ
イス及びその製造方法を実現できる。
【図面の簡単な説明】
【図１】本発明に係るＳＯＩ基板の製造工程を示す断面
図である。
【図２】本発明に係るＳＯＩ基板の製造工程を示す断面
図である。
【図３】本発明に係るＳＯＩ基板の製造工程を示す断面
図である。
【図４】本発明に係るＳＯＩ構造のＤＲＡＭの断面図を
示す図である。
【図５】一般的なＳＯＩ構造のＤＲＡＭの断面図を示す
図である。
【図６】一般的なボディー接続ＳＯＩ構造のＤＲＡＭの
断面図を示す図である。
【符号の説明】
３００ 下部シリコン基板 ３０１ 埋没酸化膜 ３０２ 上部シリコン層 ３０３ パッド酸化膜 ３０４ シリコン窒化膜 ３０５ 熱酸化膜 ３２０ メモリセル領域 ３３０ 周辺回路領域 ４００ 下部シリコン基板 ４０１ 埋没酸化膜 ４０２ 上部シリコン層 ４０３ フィールド酸化膜 ４０４ ゲート酸化膜 ４０５ ゲート電極 ４０６ スペーサ酸化膜 ４０７ ソース／ドレイン ４０８ 層間絶縁膜 ４０９ ビットライン ４１０ 層間絶縁膜 ４１１ 電荷貯蔵電極 ４２０ メモリセル領域 ４３０ 周辺回路領域

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 下部半導体基板、埋没絶縁膜及び上部半
    導体層からなるＳＯＩ基板上にメモリセル領域及び周辺
    回路領域を有する半導体メモリ装置において、前記メモ
    リセル領域にはボディーフローティング素子が配置さ
    れ、前記周辺回路領域にはボディー接触素子が配置され
    ることを特徴とする半導体メモリデバイス。
  2. 【請求項２】 前記周辺回路領域の前記上部半導体層の
    厚さは、前記メモリセル領域の前記上部半導体層の厚さ
    より５０Å乃至１０００Å程度厚く形成されることを特
    徴とする請求項１記載の半導体メモリデバイス。
  3. 【請求項３】 下部半導体基板，埋没絶縁膜及び上部半
    導体層からなるＳＯＩ基板の前記上部半導体層の周辺回
    路領域にオーバーラップされる酸化防止膜パータンを形
    成する段階と、 前記上部半導体層の一部を熱酸化して熱酸化膜を形成す
    る段階と、 前記酸化防止膜パータン及び前記熱酸化膜を順に除去す
    る段階とを備えることを特徴とする半導体メモリデバイ
    ス製造方法。
  4. 【請求項４】 前記酸化防止膜パータンが順に積層され
    たパッド酸化膜及びシリコン窒化膜を備えることを特徴
    とする請求項３記載の半導体メモリデバイス製造方法。
  5. 【請求項５】 前記上部半導体層が５００Å乃至５００
    ０Å厚さからなることを特徴とする請求項３記載の半導
    体メモリデバイス製造方法。
  6. 【請求項６】 前記熱酸化膜が５０Å乃至１０００Å厚
    さからなることを特徴とする請求項３記載の半導体メモ
    リデバイス製造方法。
JP9367427A 1996-12-30 1997-12-25 半導体メモリデバイス及びその製造方法 Pending JPH10326878A (ja)

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