JPH1032785A - 高精細度ビデオ復号器のためのメモリマルチプレクシングシステム - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】高帯域データストリームを複数の低帯域データ
ストリームに変換し、メモリ回路構成を簡素化する。 【解決手段】データフォーマッタを備え、受け取られた
連続する複数の８ビット値を組み合わせて、また連続す
る複数の３２ビット値を組み合わせて、出力バッファメ
モリでは二つの別の１９２ビット値となるようにする。
また、入力バッファメモリからの選択された１９２ビッ
トワードを８ビット値のシーケンスとして出力する第１
のラッチマルチプレクサと、別の１９２ビットワードを
３２ビット値のシーケンスとして出力する第２のデータ
マルチプレクサとを備えている。メモリコントローラ
は、入力バッファ、ならびに第１および第２のマルチプ
レクサの動作を順番づけることによって、あらかじめ定
められたワーストケースの１組のレートを超えないそれ
ぞれのレートで、８ビットデータチャネルおよび３２ビ
ットデータチャネルのそれぞれでデータを授受する。

Description

【発明の詳細な説明】

【０００１】

【発明の分野】本発明は、ビデオ復号器における高帯域
メモリの管理に関し、特に、復号化プロセッサと高帯域
メモリとの間でデータを転送するのに用いられる集積回
路上の領域を大幅に減少させるメモリデータマルチプレ
クシングシステムに関する。

【０００２】

【発明の背景】米国では、ディジタル的に符号化された
高精細度テレビジョン（ＨＤＴＶ）信号用についてある
規格が提案されている。この規格は、国際標準化機構
（ＩＳＯ）のムービング・ピクチャ・エキスパート・グ
ループ（ＭＰＥＧ）により提案されているＭＰＥＧ−２
規格と本質的には同じである。この規格は、「情報技術
−動画およびそれに付随する音声の生成符号化、勧告
Ｈ．６２６」（ＩＳＯ／ＩＥＣ１３８１８−２、ＩＳ、
９４年１１月）と題された国際規格（ＩＳ）公報中に記
載されている。この公報はＩＳＯから入手可能であり、
本願明細書も、そのＭＰＥＧ−２ディジタルビデオ符号
化規格に関する教示については参考として援用してい
る。

【０００３】提案されているＨＤＴＶ規格に従って符号
化されたテレビジョン信号は、従来のテレビジョンチャ
ネルの６ＭＨｚの帯域幅の中に適合するＲＦ信号を用い
て伝送される。しかしながら、この規格に従って符号化
されたビデオ画像は、１秒間に９４００万個もの画素を
伝える非常に高いデータレートをもつことがある。伝送
チャネルの帯域幅が比較的狭く、再生される画像のデー
タレートが比較的高いことから、伝送された信号は大幅
な圧縮を受けることになる。したがって、受信された信
号は、圧縮された伝送データから高いデータレートをも
つビデオ信号を復元するために膨大な処理を受けること
になる。圧縮データおよび非圧縮データ用のフォーマッ
ト、ならびにデータの圧縮解除に用いられる各処理ステ
ップは、いずれも前述のＭＰＥＧ規格により規定されて
いる。

【０００４】「高帯域メモリを有するＭＰＥＧビデオ復
号器」と題された以前の特許出願（第０８／３３０，５
７９号）に記載されているように、入力ビットストリー
ムと、動き補償処理に用いられる参照画像と、その入力
ビットストリームを復号化する処理回路とは別のメモリ
に表示されることになる画像と、を格納することが望ま
しい。しかしながら、復号化された画像をリアルタイム
で十分に生成できるほどすばやく復号器の各部分から与
えられたすべてのリクエストを処理するためには、メモ
リが比較的高い帯域幅をもつことが望ましい。

【０００５】高帯域メモリを用いるシステムは、上に引
用した米国特許出願に開示されている。このタイプのシ
ステムを図１に示す。このシステムは、３つの主要構成
要素を備えている。すなわち、ＭＰＥＧで符号化された
ビデオ信号を復号化するのに必要なすべての回路を含ん
でいるプロセッサ１１０と、集積回路１１０の初期化、
および復号器の動作モード設定に用いられる制御マイク
ロプロセッサ１１４と、受け取ったままのＭＰＥＧビッ
トストリーム、動き補償復号化に用いられる参照画像、
および表示される画像を保持する中央メモリ１１２と、
の３つのである。図１に示すシステムで用いられ、また
本発明の実施例でも用いられるメモリ１１２は、ＮＥＣ
および東芝から入手可能なＲＡＭＢＵＳメモリシステム
である。このメモリシステムは、「ＲＤＲＡＭ基準マニ
ュアル」と題された仕様書に記載されており、本願明細
書も参考としてこれを援用している。一例として挙げた
このシステムは、それぞれ３２メガビットのアレイを３
つ配置した９６メガビットのメモリを用いており、各ア
レイは６４ビットのデータワードを供給する。

【０００６】簡単に説明すれば、図１に示すシステムは
以下のように動作する。ＭＰＥＧ−２で符号化されたビ
ットストリームはルータ１２２に与えられ、ルータ１２
２は、このビットストリームを２つの部分に分割する。
これらの部分は、可変長復号器１２８および１３２によ
りそれぞれ処理される。このビットストリームは、受信
されたままの状態でバッファメモリ１２４に格納され
る。こうして、十分な数のビットが格納されると、この
ビットストリームは、ＲＡＭＢＵＳ ＡＳＩＣセル（Ｒ
ＡＣ）インタフェース１１８およびＲＡＣ１１６を介し
てメモリ１１２に転送される。図１に示すように、ＲＡ
Ｃインタフェース回路１１８への入力は、１９２ビット
のビット幅をもつバスである。

【０００７】また、データは、ＲＡＣ１１６およびＲＡ
Ｃインタフェース１１８を介してメモリ１１２から取り
出され、ＶＬＤプロセッサ１２８および１３２、半画素
補間回路１４４、ならびに表示メモリ１４８にそれぞれ
与えられる。図１に示すシステム例では、メモリ１１２
から取り出されたデータは、１９２ビットのバスを用い
て回路１１０中で転送される。

【０００８】各種プロセッサは、１９２ビットのバスに
より与えられたデータをそれが受け取られた時のレート
のままで処理することはできないので、それぞれのサブ
プロセッサはバッファメモリを含んでいる。例えば、Ｖ
ＬＤプロセッサ１３２および１２８にそれぞれ接続され
たメモリ１３０および１２６が一例として挙げられる。
これらのメモリはそれぞれ、専用のアドレス復号化ロジ
ックを有している。また、これらのメモリは、１９２ビ
ットのバスからデータを受け取り、かつ必要な場合には
そのデータを各サブプロセッサに与えることができるよ
うに接続されている。

【０００９】図１に示すシステム例では、メモリ１１２
からのビットストリームデータは、メモリ１２６および
１３０に転送される。転送されたデータは、各ＶＬＤプ
ロセッサ１２８および１３２によりこれらのメモリから
抽出される。各ＶＬＤプロセッサは、可変長符号化され
たデータを固定長符号化されたデータへと変換する。変
換されたデータは、逆量子化および逆離散コサイン変換
処理回路１３４に与えられる。データは、先入れ先出し
メモリ（ＦＩＦＯ）１２９および１３３をそれぞれ介し
てＶＬＤ１２８および１３２からプロセッサ１３４へと
転送される。

【００１０】プロセッサ１３４により与えられたデータ
は、画素データまたは差分画素データからなるマクロブ
ロックのかたちである。このデータは、プロセッサ１３
４によりＦＩＦＯメモリ１３３および１３５に与えら
れ、半画素補間回路１４４の制御のもとに加算器１３６
および１３８によりそれぞれ処理される。

【００１１】回路１４４は、２つの経路を通ってプロセ
ッサ１３４から受け取られたデータの処理を制御する。
この回路は、画素値を表すデータが変更されずに通過す
ることを可能にし、また、差分画素値を表すデータを、
参照メモリデータから得られた画素データと組み合わせ
る。この参照メモリデータは、複数のメモリ１４６を介
して回路１４４へ与えられる。図１に示すように、これ
ら複数のメモリ１４６はそれぞれ、ＲＡＣインタフェー
ス回路１１８を介してメモリ１１２からデータを受け取
る。次に、このデータは８ビットのバスを介してメモリ
１４６から半画素補間回路１４４へと与えられる。

【００１２】回路１４４は、メモリ１４６により与えら
れたデータから、複数の画素からなる参照ブロックを発
生し、かつこれらの参照ブロックを、ＦＩＦＯ１３３お
よび１３５を介して回路１３４により与えられた各ブロ
ックと組み合わせる。加算およびクリップ回路１３６お
よび１３８では、プロセッサ１３４により与えられたデ
ータに対して１度に１画素ずつ参照データが加えられ
る。これらの回路１３６および１３８により与えられた
出力画素値は、メモリ１４０および１４２にそれぞれ与
えられる。これらのメモリはそれぞれ、１度に８ビット
ずつ画素値を受け取り、かつ、これらの値を統合するこ
とによって、１度に１９２ビットのデータを出力し、Ｒ
ＡＣインタフェース１１８を介してメモリ１１２に格納
されるようにする。

【００１３】メモリ１４０および１４２により与えられ
たデータは、復号化された画像データを表す。このデー
タはメモリ１１２に格納されて、半画素補間回路１４４
用の参照画像データとして用いられるか、または表示用
にメモリ１４８に与えられる。

【００１４】上述した回路では、高帯域メモリ１１２か
らのデータは、広い（すなわち１９２ビットの）バスを
用いてプロセッサ１１０の各構成要素に転送され、ま
た、このバスによって、ＲＡＣインタフェース回路１１
８と、この回路の周辺に構成された複数のメモリのそれ
ぞれとの間に接続がなされる。このような構成には、回
路中に１９２ビットのバスを経路として設けると、チッ
プ上の比較的大きな領域が必要になるという問題があっ
た。

【００１５】

【発明の要旨】本発明は、高帯域メモリが複数のラッチ
マルチプレクサに接続されているビデオ復号器であっ
て、それらのラッチマルチプレクサがそれぞれ高帯域デ
ータストリームを複数の低帯域データストリームに変換
する、ビデオ復号器のかたちで実現される。これらのラ
ッチマルチプレクサはそれぞれ、高帯域メモリから比較
的多くの量のデータを受け取るラッチと、そのラッチに
よって保持されたデータを順番づけることによって、比
較的低帯域の複数のデータパスを介して復号器の各種副
処理ユニットへとそのデータを供給するマルチプレクサ
と、を備えている。このマルチプレクシング動作は、高
帯域メモリがそれ以外の複数のラッチマルチプレクサ回
路にデータを与えている間におこなわれる。これらのラ
ッチマルチプレクサは、高帯域データチャネルとして作
用するラッチマルチプレクサには、低帯域データチャネ
ルとして作用するラッチマルチプレクサよりも頻繁にロ
ードがなされるように、シーケンシャルに動作する。

【００１６】

【詳細な説明】図２に示される回路は、以下のように動
作する。中央メモリ１１２に保持されたデータは、ＲＡ
ＭＢＵＳ ＡＳＩＣセル（ＲＡＣ）１１６およびＲＡＣ
インタフェース１１８を介してＲＡＣ入力メモリ２０４
に与えられ、ＲＡＣ出力メモリ２０６からメモリ１１２
へ、やはりＲＡＣインタフェース１１８およびＲＡＣ１
１６を介して与えられる。ＲＡＣインタフェース１１
８、ＲＡＣ１１６および中央メモリ１１２の構成および
機能は、前述の特許出願第０８／３３０，５７９号に記
載されている。以下の記述においては、ＲＡＣインタフ
ェース１１８とメモリ１１２との間のデータ転送は、上
記参照された特許出願に記載されているように動作する
とし、よって詳細には記載しない。

【００１７】メモリ２０４および２０６は、復号器にお
けるさまざまな処理ユニットによって用いられるバッフ
ァリングメモリを単一の位置に統合する。このメモリに
よって、集積回路の周囲で、従来ほど分散されてはいな
いメモリを使用することが可能になるので、回路全体の
構成がより経済的になる。また、１９２ビットバスをラ
ッチマルチプレクサの入力ポートに統合することによっ
て、バスによって使用される集積回路の部分が減少す
る。

【００１８】ＲＡＣ入力メモリ２０４からのデータは、
ラッチマルチプレクサ２１０、２１４および２１６に与
えられる。データは、ＲＡＣ出力メモリ２０６に、ＲＡ
Ｃ出力メモリインタフェース２２４を介して与えられ
る。データは、ＤＲＡＭ制御回路１２０’の制御のもと
で、ＲＡＭＢＵＳメモリ１１２とＲＡＣインタフェース
１１８との間で転送される。ラッチマルチプレクサ２１
０、２１４および２１６のそれぞれは、１９２ビットパ
ラレルデータストリームをより小さいデータストリーム
に変換する。例えば、ラッチマルチプレクサ２１０ａ、
２１０ｂおよび２１０ｃは、それぞれ、１９２ビットデ
ータストリームをＶＬＤプロセッサ１３４、１３２およ
び１３０のうちの１つについてそれぞれ３２ビットデー
タストリームに変換する。ＲＡＣ入力メモリ２０４とラ
ッチマルチプレクサ２１０、２１４および２１６との
間、ならびにＲＡＣ出力メモリインタフェース２２４と
ＲＡＣ出力メモリ２０６との間のデータ転送は、ラッチ
マルチプレクサ制御回路２１２によって制御される。わ
かりやすくするために、回路２１２、ラッチマルチプレ
クサ２１０、２１４および２１６、ならびにＲＡＣ出力
メモリインタフェース２２４の間の接続は、図２には示
されていない。

【００１９】図２に示すシステムにおいては、ＭＰＥＧ
−２で符号化されたビットストリームは、プログラムエ
レメンタリストリーム（ＰＥＳ）パケットとしてＰＥＳ
分解器（parser）２２０に与えられる。分解器２２０
は、ビットストリームデータをＰＥＳパケットから抽出
し、それをＲＡＣ出力メモリインタフェース２２４に与
える。ＲＡＣ出力メモリインタフェース２２４について
は、図５を参照して以下に述べる。また、ＰＥＳ分解器
２２０は、タイミング情報をＰＥＳパケットから抽出
し、この情報をクロック復元およびタイミング回路２２
２に与える。この回路は、例えば、図２に示す回路によ
って用いられる内部クロック信号のすべてを発生するデ
ィジタルフェーズロックループ（不図示）を含んでいて
もよい。

【００２０】ビットストリームデータは、ＲＡＣ出力メ
モリインタフェース２２４によってＲＡＣ出力メモリ２
０６に書き込まれる。図２に示す回路は、３つのＶＬＤ
プロセッサを用いるので、ビットストリームは、３つの
パーティション（partitions）に分けられる。これらの
パーティションのうちの１つは、シーケンスヘッダ、グ
ループオブピクチャのヘッダ、およびピクチャヘッダの
ような高レベル構造だけを含んでいる。他の２つのパー
ティションは、スライスレコードを含む。ＭＰＥＧ−２
で符号化されたビットストリームの交互に位置するスラ
イスレコードは、他の２つのパーティションのそれぞれ
に交互に置かれる。

【００２１】ビットストリームデータがこれら３つのパ
ーティションから読まれるとき、ビットストリームデー
タは、それぞれのラッチマルチプレクサ２１０ａ、２１
０ｂおよび２１０ｃに与えられる。ラッチマルチプレク
サ２１０ａが、データを第１のパーティションから高レ
ベル処理ＶＬＤプロセッサ１３４に与えるいっぽう、ラ
ッチマルチプレクサ２１０ｂおよび２１０ｃは、データ
を第２および第３のパーティションからそれぞれのスラ
イスおよび低レベルＶＬＤ復号器１３２および１３０に
それぞれ与える。ＶＬＤプロセッサ１３０、１３２およ
び１３４は、可変長符号化されたビットストリームを固
定長符号に変換し、この固定長符号は、それから逆量子
化およびＩＤＣＴプロセッサ１３４’に与えられる。プ
ロセッサ１３４’は、図１を参照して上述したプロセッ
サ１３４と同じ機能を備えている。

【００２２】プロセッサ１３４’によって与えられたデ
ータは、画素データまたは差分画素データからなるブロ
ックのかたちをとる。差分画素データは、加算回路１３
６および１３８に与えられ、ここでそれらのデータは、
半画素補間回路１４４によって与えられる参照画像から
の対応する画素データと組み合わされる。この回路は、
図１を参照して上述した回路１４４と同じでもよい。

【００２３】回路１４４は、参照画像画素データをＲＡ
Ｃ入力メモリ２０４およびラッチマルチプレクサ２１４
から受け取る。ラッチマルチプレクサ２１４ａ、２１４
ｂ、２１４ｃおよび２１４ｄのそれぞれは、参照画像デ
ータを１度に１９２ビット受け取り、このデータを１度
に８ビットだけ回路１４４に与える。

【００２４】加算回路１３６および１３８は、復号化さ
れた画素データをＲＡＣ出力メモリインタフェース２２
４に与え、こんどはこのインタフェース２２４は、復号
化された画像データをＲＡＣ出力メモリ２０６に格納す
る。この復号化された画像データは、動き補償符号化さ
れた差分画素値を復号化するための参照画像として、ま
た表示されるべき出力画像のための参照画像として用い
られる。

【００２５】表示画像のためのデータは、ＲＡＣ入力メ
モリからラッチマルチプレクサ２１６に与えられる。ラ
ッチマルチプレクサ２１６Ｙ、２１６Ｕおよび２１６Ｖ
は、それぞれ１度にデータを１９２ビット受け取り、画
像の互いに異なる成分の信号（すなわちＹ、Ｕおよび
Ｖ）をディスプレイプロセッサ２１８に８ビットのデー
タストリームとして与える。プロセッサ２１８は、Ｙ、
ＵおよびＶ信号を表示デバイス（不図示）に与えて、復
号化された画像を再生する。

【００２６】図３は、図２の復号器の部分をより詳細に
示すブロック図である。図２においては、ラッチマルチ
プレクサ２１０、２１４および２１６は、システムの周
囲に分散しているように示されているが、これらのデバ
イスは、本発明の実施例においては、図３に示すように
隣接している。このように実現することは、１９２ビッ
トバスの長さを減らし、その結果、集積回路上でバスが
占有する領域を減らすので、有利である。

【００２７】図３に示すように、ＲＡＣ入力メモリ２０
４は、３２ビット、３２０ワードメモリ６個からできて
いる。ＲＡＣ入力アドレスおよび制御ロジック１２１
は、制御データの２０ビットをメモリ２０４に与える。
この制御データは、６個のメモリのすべてにパラレルに
与えられる９つのライトアドレスビットおよび９つのリ
ードアドレスビットと、クロック信号と、ライトイネー
ブル信号とを含む。メモリ２０４は、ＲＡＣインタフェ
ース１１８からデータを受け取るために１９２ビットの
システムバスに接続されている。アドレスおよび制御ロ
ジック１２１は、また、ＲＡＣインタフェース１１８と
通信をおこなうために２９ビットの双方向バスを用い
る。このバスは、回路１２１がメモリリード動作をＲＡ
Ｃインタフェース１１８と対等におこなうことを可能に
するために双方向である。ＲＡＣインタフェース１１８
は、与えられるデータの種類を示すために、データを回
路１２１およびメモリ２０４に送る。回路１２１は、メ
モリ２０４のステータスについてのデータをＲＡＣイン
タフェース１１８に送る。回路１２１は、また、メモリ
２０４の中のどのメモリロケーションがデータを保持す
るのに使用可能であるか、およびどのメモリロケーショ
ンがラッチマルチプレクサ回路に与えられる予定のデー
タをもっているかの情報を把握する。

【００２８】ＲＡＣ入力メモリ２０４によって与えられ
るデータは、ラッチバンク１の中の７つの１９２ビット
ラッチ３０９ａ〜３０９ｇのうちの１つにルーティング
される。ラッチ３０９ａ〜３０９ｇは、メモリ２０４に
よって与えられるデータを共通の１９２ビットバスを介
して受け取るように接続されている。それぞれのラッチ
は、ＶＬＤ、参照および表示マルチプレクサ制御および
ラッチゲートロジック回路３１４によって与えられるそ
れぞれのイネーブル信号に応答して、バス上に現れるデ
ータを格納するためにイネーブルされる。ロジック回路
３１４は、７つのイネーブル信号を供給し、それらの１
つ１つは、ラッチ３０９ａ〜３０９ｇのうちのそれぞれ
に対応している。

【００２９】これらのイネーブル信号のうちの１つに応
答して、ラッチ３０９ａ〜３０９ｇのうちの対応する１
つは、その時点でバスＢＩを介して転送されている１９
２ビットのデータを格納する。後述するように、データ
は、メモリ２０４からラッチマルチプレクサ２１０、２
１４および２１６に、データが復号器によってどのよう
に用いられるかに依存して変わるレートで転送される。

【００３０】ラッチバンク１の中のラッチ３０９ａ、３
０９ｂ、３０９ｃ、３０９ｅ、３０９ｆおよび３０９ｇ
にあるデータは、ラッチバンク２の対応するラッチ３１
０ａ、３１０ｂ、３１０ｃ、３１０ｈ、３１０ｉおよび
３１０ｊに与えられる。しかしラッチ３０９ｄにあるデ
ータは、ラッチバンク２の４つのラッチ３１０ｄ、３１
０ｅ、３１０ｆおよび３１０ｇのうちの選択された１つ
に与えられる。ラッチバンク１によって用いられる回路
量を減らすために、バンク１のラッチ３０９ｄは、バン
ク２の４つのラッチのために機能するように構成されて
いる。これは、部分的には、参照画像データが与えられ
るレートは、ビットストリームデータがＶＬＤプロセッ
サに与えられるレートに比べて低いために、可能であ
る。

【００３１】ラッチ３１０ａ〜３１０ｊは、１９２ビッ
トのデータをそれぞれラッチマルチプレクサ３１２ａ〜
３１２ｊに与える。マルチプレクサは、ラッチによって
与えられるデータの部分が、図２に示すＭＰＥＧ−２デ
コーダ回路の中のそれぞれの処理回路に与えられるよう
に選択する。例えば、マルチプレクサ３１２ａは、ラッ
チ３１０ａによって保持された１９２ビットのデータ
を、各３２ビットの複数のセグメントに分割する。そし
て、これらのセグメントは、図２に示すＶＬＤレベル処
理回路１３４に与えられる。マルチプレクサ３１２ａ、
３１２ｂおよび３１２ｃは、それぞれ、ラッチ３１０
ａ、３１０ｂおよび３１０ｃの対応する１つによって保
持された１９２ビットのデータにアクセスし、３２ビッ
トのデータをＶＬＤプロセッサ１３４、１３２および１
３０のうちの対応する１つに与える。

【００３２】マルチプレクサ３１２ｄ〜３１２ｊは、そ
れぞれ、ラッチ３１０ｄ〜３１０ｊのうちの対応する１
つによって保持された１９２ビットのデータにアクセス
し、そのデータを各８ビットの複数のセグメントに分
け、１度に８ビットずつのデータを図２に示す復号器の
各要素に与える。マルチプレクサ３１２ｄ〜３１２ｇ
は、参照画像データを半画素補間回路１４４に与え、い
っぽうマルチプレクサ３１２ｈ〜３１２ｊは、データを
ディスプレイプロセッサ２１８に与える。ロジック回路
３１４は、４４ビットの制御データをマルチプレクサ３
１２ａ〜３１２ｊに与えて、それらの動作を制御する。
この制御データは、マルチプレクサ３１２ａ〜３１２ｃ
のそれぞれのための３つの選択ビットと、マルチプレク
サ３１２ｄ〜３１２ｊのそれぞれのための５つの選択ビ
ットとを含む。ロジック回路３１４は、ＲＡＣ入力アド
レスおよび制御ロジック１２１と制御信号をやりとりす
るために、３７ビット制御バスに接続されている。

【００３３】バンク１およびバンク２のラッチの数は異
なるが、ラッチの２つのバンクは、ダブルバッファリン
グスキームを用いる。この方法を用いれば、特定の種類
のデータがバンク２のラッチから適当な処理回路へとマ
ルチプレクサ３１２のうちの１つによって転送されてい
る途中であっても、メモリ２０４からのその特定の種類
のデータを受け取るために、バンク１の適当なラッチを
確実に使用可能にすることができる。

【００３４】図４の(a)および(b)は、図３に示す回路で
用いられる２種類のマルチプレクサの構造を示す。図４
の(a)は、マルチプレクサ３１２ａ〜３１２ｃのうちの
１つとして用いるのに適した１９２ビットから３２ビッ
トへのマルチプレクサの例を示す。図４の(b)は、マル
チプレクサ３１２ｄ〜３１２ｊのうちの１つとして用い
るのに適した１９２ビットから８ビットへのマルチプレ
クサの例を示す。

【００３５】図４の(a)に示すマルチプレクサ３１２ａ
は、６から１へのマルチプレクサ４１０を含んでおり、
このマルチプレクサ４１０は、３ビットの制御信号をロ
ジック回路３１４（図３に示す）から受け取り、その制
御信号の値に基づいて、レジスタ３１０ａ〜３１０ｃの
対応する１つの中に保持された１９２ビットワードの６
つの３２ビットセグメントのうちの１つを与える。

【００３６】図４の(b)に示すマルチプレクサ３１２ｄ
も実質的に同じように動作するが、マルチプレクサ４２
０が２４から１へのマルチプレクサであり、これが１９
２ビットの入力値を、ロジック回路３１４からの５ビッ
トの制御信号に応答して２４個の８ビットの値のうちの
１つとして出力する点が異なる。

【００３７】上述のように、マルチプレクサ３１２ａに
よって出力された３２ビットの値は、高レベル処理ＶＬ
Ｄプロセッサ１３４に与えられる、ＭＰＥＧ−２で符号
化されたビットストリームデータである。マルチプレク
サ３１２ｄによって出力された８ビットの値は、半画素
補間回路１４４に与えられる参照画素データ値である。

【００３８】図５は、図２に示すＲＡＣ出力メモリイン
タフェース２２４として用いるのに適した回路のブロッ
ク図である。この回路は、ＭＰＥＧ−２トランスポート
ストリームの連続するバイトを表す８ビットの値をトラ
ンスポートデコーダ（不図示）から受け取る。これらの
値は、ＰＥＳパケット分解器２２０によって復号化され
る、連続するプログラムエレメンタリストリーム（ＰＥ
Ｓ）パケットを構成する。分解器２２０によって与えら
れる出力信号は、ビットシリアルのＭＰＥＧ−２で符号
化されたビットストリームである。このビットストリー
ムは、ビットストリームプロセッサ５１０に与えられ、
このビットストリームプロセッサ５１０は、各３２ビッ
トの複数のセグメントのビットストリームを集めて、そ
れらのセグメントを２から１へのマルチプレクサ５１４
に渡し、それからレジスタ５１５に渡す。こんどはレジ
スタが３２ビットの値をＲＡＣ出力メモリ２０６に与え
るように接続されている。マルチプレクサ５１４、レジ
スタ５１５およびメモリ２０６は、ＲＡＣ出力アドレス
および制御ロジック１２２によって制御されている。

【００３９】マルチプレクサ５１４は、また、マクロブ
ロックプロセッサ５１２からの入力データを受け取る。
プロセッサ５１２は、図２に示す加算回路１３６および
１３８によって与えられる２つの８ビットの値を受け取
り、それぞれの加算回路からの連続する画素値を組み合
わせて３２ビットのワードにし、この３２ビットのワー
ドをマルチプレクサ５１４に与え、それからレジスタ５
１５に与える。

【００４０】マルチプレクサ５１４、レジスタ５１５、
メモリ２０６および制御ロジック１２２の組み合わせれ
ば、プロセッサ５１０および５１２によって与えられる
３２ビットのデータ値を組み合わせて、メモリ２０６の
中に保持されるそれぞれ１９２ビットのワードにするデ
ータフォーマッタになる。

【００４１】本発明の実施例において、プロセッサ５１
０および５１２は、マルチプレクサ５１４およびレジス
タ５１２によって連続して与えられるいくつかの３２ビ
ットワードをバッファして、メモリ２０６の個別の１９
２ビットワードの中の、連続した３２ビットメモリロケ
ーションに配置する内部レジスタ（不図示）を含む。よ
ってメモリ２０６のある１９２ビットワードは、すべて
のビットストリームデータを含むいっぽうで、別の１９
２ビットワードは、すべての復号化された画素データを
含む。

【００４２】あるいは、メモリ２０６は、後述するよう
にレジスタ５１５の中に保持された３２ビットデータ値
を、選択的にメモリ２０６の３２ビットサブワードに与
えるように制御されてもよい。このスキームを用いれ
ば、データをバッファするのに用いられるプロセッサ５
１０および５１２の中のメモリを省略することができ
る。プロセッサ５１０および５１２のそれぞれは、３２
ビット値がつくられるあいだにこれをマルチプレクサ５
１４に与え、制御ロジック１２２は、３２ビット値をメ
モリ２０６の適切なサブワードに割り振ることによって
１９２ビットワードを整合性のとれたかたちでフォーマ
ットしていく。

【００４３】レジスタ５１５は、入力ビットストリーム
から、またはマクロブロックプロセッサ５１２からの３
２ビットワードを格納する。この値は、ビットストリー
ムデータの３２ビット、または画素データの３２ビット
を表す。レジスタ５１５は、３２ビット値をＲＡＣ出力
メモリ２０６に与える。メモリ２０６は、６つの３２ビ
ット、３６ワードメモリを含み、これらのメモリは、図
２に示すＲＡＣインタフェース１１８に与えられるまで
のあいだ、レジスタ５１５によって与えられるデータを
バッファするのに用いられる。６つのメモリのすべて
は、同じアドレス値を受け取るが、それぞれのメモリ
は、別々のライトイネーブル（ＷＥ）信号を受け取る。
よって、レジスタ５１５によって与えられる３２ビット
値は、所望のアドレス値をメモリのすべてに与え、それ
から選択されたメモリに対してだけＷＥ信号をアクティ
ベートすることによって、複数のメモリ２０６のうちの
どれのどのセグメント（サブワード）にも書き込むこと
ができる。

【００４４】ＲＡＣ出力メモリインタフェース回路２２
４は、５ビットの制御情報をＲＡＣインタフェース１１
８から受け取る。この制御情報は、どの種類のデータ
が、つまり、ビットストリームまたはマクロブロックの
どちらが、レジスタ５１５に格納されることになるかを
特定し、かつ、１９２ビット値がメモリ２０６からＲＡ
Ｃインタフェース１１８にいつ転送されるかを特定す
る。この制御信号は、図４の(b)に示す他の回路のため
の適当な制御信号を発生するＲＡＣ出力制御およびロジ
ック回路１２２に与えられる。これらの信号は、メモリ
２０６のための１９ビットの制御信号（６つのリードア
ドレスビット、６つのライトアドレスビット、１ビット
のクロック信号および６つのＷＥ信号）を含む。ロジッ
ク回路１２２は、また、マルチプレクサ５１４のための
１ビットと、レジスタ５１５のための１ビットとの２つ
の制御ビットも発生する。これらの制御信号は、復号化
された画素データまたはビットストリームデータのいず
れかが適切なメモリ２０６のうちの適切なアドレスに書
き込まれることを可能にする。さらに回路１２２は、４
ビットの制御値をビットストリームプロセッサ５１０に
与え、４ビットの制御信号をマクロブロックプロセッサ
５１２に与える。回路１２２は、また、ビットストリー
ムプロセッサおよび復号化されたマクロブロックプロセ
ッサからそれぞれ１つ、合計２つのハンドシェーク信号
を受け取る。これらの信号は、それぞれのプロセッサが
マルチプレクサ５１４を通してレジスタ５１５に転送す
るデータをもっていることを示す。

【００４５】プロセッサ５１０に与えられる４ビット信
号は、プロセッサが入力ビットストリームの４つの８ビ
ットセグメントを集めて、単一の３２ビット値にするこ
とを可能にする。プロセッサ５１０は、ＰＥＳ分解器２
２０によって与えられる入力ビットストリームの連続す
る８ビットのセグメントを保持する内部シフトレジスタ
（不図示）を含む。マクロブロックプロセッサ５１２の
ための４ビットの制御信号は、内部シフトレジスタのど
の部分がデータをマルチプレクサ５２５およびレジスタ
５１５に与えることになるのかを特定する３つのビット
と、復号化されたマクロブロックを選択する１つのビッ
トとを含む。

【００４６】上述のシステムは、１９２ビット値をＲＡ
Ｃ入力メモリ２０４からさまざまなラッチマルチプレク
サ回路２１０、２１４および２１６に転送し、ＲＡＣ出
力メモリ２０６において、ＲＡＣ出力メモリインタフェ
ース２２４からのデータを受け取る。ラッチマルチプレ
クサによって与えられるデータは、より小さいデータワ
ード（すなわち８ビットまたは３２ビット値）として、
さまざまな処理要素に与えられ、ＲＡＣ出力メモリイン
タフェースから受け取られたデータは、入力ビットスト
リームまたは処理された画像を表す８ビット値として発
生される。これらの８ビット値はまとめられて、それぞ
れ３２ビット値としてＲＡＣ出力メモリ２０６に与えら
れる。データがさまざまな処理に与えられる最大レート
が予測でき、かつそれを実現できるので、この構成は、
ＭＰＥＧ−２デコーダに用いると有効な構成である。

【００４７】以下の表は、図２に示す復号器がメインプ
ロファイル・ハイレベルフォーマットのＭＰＥＧ−２画
像を復号化するのを可能にする、メモリ２０４からデー
タを読み出すためのワーストケースのスケジュールの一
例を示す。表１および３のそれぞれの数は、メモリ２０
４からラッチ３０９ａ〜３０９ｃおよび３０９ｅ〜３０
９ｇのうちの１つに１９２ビットのデータが転送される
単一のシステムクロックサイクルを表しており、表の第
１列によって示される。表２の数は、さらにラッチバン
ク２のラッチに転送されるために第１列にある種類のデ
ータがラッチ３０９ｄに転送されるべきクロックパルス
を表しており、どこに転送されるかは、４つの列の見出
しによって示される。

【００４８】

【表１】

【００４９】

【表２】

【００５０】

【表３】

【００５１】これらの表は、固定したスケジュールを示
すように見えるが、メモリ２０４からどの特定の種類の
データにアクセスするにも固定された時刻というものは
ない。制御ロジック３１４およびＲＡＣ入力制御ロジッ
ク１２１は、その代わりに、ラッチバンク１のラッチの
ステータスを監視してこれらのラッチがフルの状態に維
持されるようにする。よって、これらのラッチの１つが
その内容をラッチバンク２に転送するとすぐに制御ロジ
ック１２１および３１４は、その空になったラッチをメ
モリ２０４からのデータで埋めようとする。メモリ２０
４からラッチ３０９ａ〜３０９ｇへデータを転送すると
きには、ディスプレイデータは、最高の優先度をもって
おり、以下、参照データ、ＶＬＤデータの順である。

【００５２】表に示した順番は、図２に示すデコーダ
が、メインプロファイル・ハイレベルフォーマットにし
たがって符号化されたＭＰＥＧ−２画像を復号化するの
にかかる、ワーストケースのタイミングを表す。典型的
には、データをＶＬＤプロセッサに送るメモリリード動
作の大部分は、そのデータをスライスおよび低レベルプ
ロセッサ１３０および１３２に送る。表に挙げられたＶ
ＬＤ動作は、必要に応じてデータを３つのプロセッサ１
３０、１３２および１３４のうちの１つに送る。

【００５３】メモリ２０６はメモリ２０４とは別であ
り、独立しているので、データがどのように、またいつ
ＲＡＣ入力メモリ２０４から読み出されるかに関わら
ず、データは、ＲＡＣ出力メモリ２０６に書き込まれ
る。メモリ２０４および２０６と、システムメモリ１１
２との間のデータ転送は、ＲＡＣインタフェース１１８
によって制御される。このインタフェースは、上で参照
した米国特許出願に記載されている。

【００５４】特定のビットストリームが復号化されると
き、すべてのリードおよびライト動作が示されたタイミ
ングで実行されるわけではない。プロセッサがデータを
必要としないために、もしリード動作が必要でなけれ
ば、またデータが書き込みに使用可能でないために、も
しライト動作が必要でなければ、それは単にスキップさ
れる。よって、表に示したタイミングは、ワーストケー
スのタイミング状態における特定の動作について利用可
能なタイムスロットを表すものである。

【００５５】本発明は、実施例に基づいて記載されてい
るが、特許請求の範囲の精神および範囲の中で上述のよ
うに実施できることが理解されよう。

【図面の簡単な説明】

【図１】（従来の技術）高帯域メモリを用いる高精細度
ビデオ復号器の一例を示すブロック図である。

【図２】本発明の実施例を含む高帯域ビデオ復号器のブ
ロック図である。

【図３】図２に示す回路のＲＡＣ入力メモリおよびラッ
チマルチプレクサのブロック図である。

【図４】(a)および(b)は、図３に示す複数のマルチプレ
クサのうちのあるマルチプレクサの構造を図示するブロ
ック図である。

【図５】図２に示すＲＡＣ出力メモリインタフェースの
構造を図示するブロック図である。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 データをＭビット（ここでＭは整数であ
   る）のデータ値で保持するメモリと、 複数のラッチマルチプレクサと、を備えている高帯域メ
   モリシステムにおいて、該複数のラッチマルチプレクサ
   がそれぞれ、 中央メモリにより与えられた該Ｍビットのデータ値を受
   け取るラッチと、 該ラッチにより保持された該Ｍビットのデータ値を順番
   づけることによって、少なくともＮビット（ここで、Ｎ
   はＭよりも小さい整数である）のデータを１度に出力ポ
   ートに与えるマルチプレクサと、を備えおり、 該複数のラッチマルチプレクサが、比較的低帯域のチャ
   ネルとして作用する複数の第１ラッチマルチプレクサ
   と、比較的高帯域のチャネルとして作用する複数の第２
   ラッチマルチプレクサと、を備えており、該複数の第２
   ラッチマルチプレクサには、該複数の第１ラッチマルチ
   プレクサよりも頻繁に該メモリからのデータがロードさ
   れるように構成されている、高帯域メモリシステム。
2. 【請求項２】 ＭはＮで割り切ることができ、かつ前記
   複数の第２ラッチマルチプレクサが、それぞれのラッチ
   により保持された前記Ｍビットのデータ値を順番づける
   ことによって、少なくともＰビット（ここで、ＰはＭよ
   りも小さくＮよりも大きい整数である）のデータを１度
   にそれぞれの出力ポートに与える、高帯域メモリシステ
   ムであって、 前記メモリならびに前記複数の第１ラッチマルチプレク
   サおよび該複数の第２ラッチマルチプレクサに接続され
   ており、それによって前記中央メモリが、該複数の第１
   および第２ラッチマルチプレクサのそれぞれにそれぞれ
   所定のレートでシーケンシャルにデータを与えるように
   する順番づけ手段であって、該複数の第２ラッチマルチ
   プレクサの１つに与えられるデータのレートが、該複数
   の第１ラッチマルチプレクサのいずれに与えられるデー
   タのレートよりも高しする、順番づけ手段をさらに備え
   ている、請求項１に記載の高帯域メモリシステム。
3. 【請求項３】 Ｒビット（ここで、ＲはＭよりも小さい
   整数であって、ＭはＲで割り切ることができる）のデー
   タ値を受け取る端末と、 該受け取られたＲビット値のシーケンスを組み合わせて
   Ｍビット値にするフォーマット手段と、 該フォーマット手段により生成された該Ｍビット値を格
   納し、かつ該格納されたＭビット値を別のメモリに与え
   る別のラッチと、 該別のラッチにより保持された該Ｍビット値を該別のメ
   モリに格納する手段と、 を備えている高帯域メモリシステムであって、 前記順番づけ手段が、該組み合わせる手段により与えら
   れた時に該別のラッチにより与えられたデータを、該別
   のメモリに格納させる手段を備えている、請求項２に記
   載の高帯域メモリシステム。
4. 【請求項４】 前記メモリが、前記中央メモリに接続さ
   れた第１バッファメモリであり、それによって該中央メ
   モリにより与えられた連続的なＭビット値を保持し、か
   つ該保持されたＭビット値を前記複数の第１および第２
   ラッチマルチプレクサに与える、高帯域メモリシステム
   であって、 前記順番づけ手段が該第１バッファメモリに接続されて
   おり、それによって、前記低帯域チャネルおよび前記高
   帯域チャネルのそれぞれによって該Ｍビット値が消費さ
   れる際のそれぞれのレートに応じて、該Ｍビット値が該
   複数の第１および第２ラッチマルチプレクサに与えられ
   る際のそれぞれのレートをダイナミックに変えることが
   できる、請求項３に記載の高帯域メモリシステム。
5. 【請求項５】 それぞれがデータをＭビット（ここでＭ
   は整数である）のデータ値として保持する第１および第
   ２のメモリと、 該Ｍビットのデータ値を該第１のメモリから受け取って
   該Ｍビットのデータ値を格納するように接続されている
   出力ラッチと、 該Ｍビットのデータ値中の所定のデータをＮビット（こ
   こでＮはＭよりも小さい整数である）のデータ値のシー
   ケンスとして与えるように該出力ラッチに接続されてい
   る第１の出力マルチプレクシング手段と、 該Ｍビットのデータ値中の所定のデータをＰビット（こ
   こでＰはＭよりも小さい整数である）のデータ値のシー
   ケンスとして与えるように該出力ラッチに接続されてい
   る第２の出力マルチプレクシング手段と、 Ｑビットのデータ値とＲビット（ここで、ＱおよびＲは
   Ｍよりも小さい整数である）のデータ値とをそれぞれ受
   け取るように接続されている入力フォーマット手段であ
   って、制御信号に応じて、該Ｑビットのデータ値のいく
   つかを選択的に組み合わせて該Ｍビットのデータ値を発
   生するか、または該Ｒビットのデータ値のいくつかを選
   択的に組み合わせて該Ｍビットのデータ値を発生する入
   力フォーマット手段と、 該第１のメモリに接続されているメモリ制御手段であっ
   て、該Ｍビットのデータ値を該第１のメモリから読み出
   し、かつ該入力フォーマット手段により発生された該Ｍ
   ビットのデータ値を該第２のメモリに格納するメモリ制
   御手段と、 該メモリ制御手段と、該第１および第２の出力マルチプ
   レクシング手段と、該入力フォーマット手段とに接続さ
   れている制御手段であって、制御信号を発生することに
   よって、中央メモリにＭビット値をフェッチまたは格納
   させ、該第１のメモリに該フェッチされたデータ値を受
   け取らせ、かつ第２のメモリに、格納されている該デー
   タ値を与えさせる、制御手段と、を備えているメモリシ
   ステム。
6. 【請求項６】 前記第１のメモリが、前記中央メモリに
   接続されたバッファメモリであり、それによって該中央
   メモリにより与えられた連続的なＭビット値を受け取
   り、かつ保持された該Ｍビット値を前記出力ラッチに与
   える、メモリシステムであって、 前記メモリ制御手段が、該第１のメモリおよび前記第２
   のメモリに接続されており、かつ、前記第１および第２
   の出力マルチプレクシング手段がそれぞれＮビットのデ
   ータ値およびＰビットのデータ値を与える際のそれぞれ
   のレートに応じて、該Ｍビット値が該第１のメモリによ
   り前記複数の第１および第２ラッチマルチプレクシング
   手段に与えられる際のそれぞれのレートをダイナミック
   に変えることができる制御信号を前記制御手段が発生す
   る、請求項５に記載のメモリシステム。
7. 【請求項７】 符号化されたビデオ画像を受け取るよう
   に接続されており、かつ可変長復号器と表示装置とを含
   んでいるディジタルビデオ復号器に用いるのに適したメ
   モリシステムであって、 Ｐビット（ここで、Ｐは整数である）のデータ値を受け
   取るように接続されており、該受け取られたＰビットの
   データ値のうち連続するいくつかの値を組み合わせるこ
   とによってＭビットのデータ値をつくる（ここで、Ｍは
   Ｐよりも大きい整数である）フォーマッタであって、 ＰビットのセグメントにおいてアドレスされているＭビ
   ットのデータ値を有するメモリ手段、および該メモリ手
   段に接続されており、制御信号に応じて、該受け取られ
   たＰビット値を、該Ｐビットのセグメントの中から選択
   された１つのセグメントに選択的に格納する制御手段、
   を含んでいるフォーマッタと、 該符号化されたビデオ画像を表すＲビット（ここで、Ｒ
   はＰよりも小さい整数である）のデータ値を受け取り、
   該Ｒビットのデータ値を組み合わせることによって該フ
   ォーマッタに与えられる該Ｐビットのデータ値にし、か
   つ、該Ｐビットのデータ値を該フォーマッタに与える第
   １の出力手段と、 復号化されたビデオ画像を表すＱビット（ここで、Ｑは
   整数である）のデータ値を受け取り、該Ｑビットのデー
   タ値のうちのいくつかを組み合わせることによって別の
   Ｐビットのデータ値を生成し、かつ該別のＰビットのデ
   ータ値を該フォーマッタに与える第２の出力手段と、 該第１および第２の出力手段ならびに該フォーマッタ手
   段に接続されている制御信号発生手段であって、該制御
   手段に対して制御信号を発生することによって、該第１
   の出力手段により与えられた該Ｐビットのデータ値の中
   の連続するいくつかの値を、該Ｍビットのデータ値の中
   のあるデータ値に対応する連続するＰビットのセグメン
   トのそれぞれの中に該制御手段が格納するようにし、か
   つ、該第２の出力手段により与えられた該Ｐビットのデ
   ータ値の中の連続するいくつかの値を、該Ｍビットのデ
   ータ値の中の互いに異なるいくつかの値に対応する連続
   するＰビットのセグメントのそれぞれの中に該制御手段
   が格納するようにする、制御信号発生手段と、 を備えているメモリシステム。