JPH10333982A - ２サイクルのキャッシュ・アクセスの間にメモリの行の冗長性を再マッピングするための回路、システム、および方法 - Google Patents

Abstract

(57)【要約】 【課題】 従来技術の各種の欠陥を改善する。 【解決手段】 マイクロプロセッサを動作させる方法。
タグ・メモリ（１８）に対して第１のアドレスを発行す
る（５２）。第１のアドレスはタグ・メモリに対応する
情報メモリの１つの行をアドレスするために１つの状態
に設定される。第１のアドレスによってアドレスされる
べき情報メモリの行が欠陥行であるかを判定（５８）す
る。欠陥行であると、２つの段階を実行する。まず、第
１のアドレスを異なる第２のアドレスに変換（６０）す
る。第２にタグ・メモリの中のヒットの検出に応答し
て、第２のアドレスによって情報メモリをアドレスする
（６６）。第１のアドレスによってアドレスされるべき
情報メモリの中の行が欠陥行でないと判定した場合、タ
グ・メモリの中のヒットに応答して第１のアドレスによ
って情報メモリをアドレスする。最後に、タグ・メモリ
のミスの検出に応答して、第１のアドレスに応答して異
なる情報メモリをアドレスし、その異なる情報メモリ
は、そのメモリ構成のメモリ階層の中でその情報メモリ
より高いレベルにある。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本実施形態はメモリ構成に関
する。本発明の１つのグループにおいては、それらはマ
イクロプロセッサに関し、特に２サイクルのキャッシュ
・アクセス中にオリジナル・アドレスを予備行のアドレ
スに変換することによって、メモリの行の冗長性を再マ
ッピングするための回路、システム、および方法を備え
るマイクロプロセッサに向けられている。本実施形態の
別のグループにおいては、それらはメモリのカラムの冗
長性を再マッピングするための回路、システム、および
方法に関する。

【０００２】ディジタル・メモリの技術においては、メ
モリが構築された後、メモリの１つまたはそれ以上の行
が欠陥の行であると分かる可能性が、或る程度の統計的
確率で存在することは知られている。言い換えれば、行
は所定の或るビット数の情報を記憶するように構築され
たが、製造された後、その行が何らかの理由で動作不可
能であり、したがって、元々意図されていたように情報
を記憶できないことが判定される。この確率を前提とし
て、メモリは１つまたはそれ以上のいわゆる冗長性の、
すなわち、予備の行を含み、元々その行に記憶されてそ
こから読み出されることになっていた情報が、その予備
の行に記憶されてそこから読み出されるようにされる。

【０００３】上記の予備行の冗長性を前提として、１つ
の従来技術の方法においては、そのメモリの中の各行
が、対応している行を活性化することができるかどうか
を決定する行のイネーブル用ヒューズも含んでいる。さ
らに、予備の各行は対応している行を活性化するための
アドレスをデコードするための、デコーダのヒューズの
グループを含んでいる。したがって、１つの行が欠陥行
であることが分かった場合、その行をイネーブルするた
めのヒューズはその欠陥行が活性化されない（すなわ
ち、ディスエーブルされる）ように構成される。さら
に、次に、その予備行の１つに対するデコーダのヒュー
ズがその欠陥行に対して意図された到来アドレスを、そ
の予備行を代わりにアドレスするようにデコーダがデコ
ードするように構成される。この方法はよく使われてい
るが、各種の欠陥がある。たとえば、ヒューズを作り込
むことによってその製造プロセスがより複雑となる可能
性がある。また、別の例として、ヒューズは集積回路上
の面積を多く使う必要がある。これらのことを前提とし
て、さらに上記の従来技術に対して必要なヒューズの数
に注意する。詳しく言えば、必要なヒューズの合計数は
行の数にそのメモリに対する１つのアドレスをデコード
するためのビット数の合計×予備行の数と各予備行に対
して１つのイネーブル・ビットを加えた数に等しい。た
とえば、２つの独立の予備行を備えている２５６ライン
のメモリの場合、合計で２７４個のヒューズ（２５６個
の行イネーブル用ヒューズ＋２＊（８個のデコード・ヒ
ューズ＋１個のイネーブル・ヒューズ））が必要であ
る。さらに、これらのヒューズの大多数は１つの場所に
あるのではなく、各行に沿って配置される。これらの欠
点および他の欠点はこの分野の技術に熟達した人によっ
て理解される。

【０００４】ディジタル・メモリの技術における行の実
装に関する上記の観察を前提として、メモリのカラムに
関しても同様に、メモリが製造された後、そのメモリの
１つまたはそれ以上のカラムが欠陥カラムであることが
分かる、或る程度の統計的確率が存在することは知られ
ている。したがって、カラムは情報のビットを出力、入
力、あるいは入力および出力の両方を可能にするように
製造されたが、製造後にそのカラムが何らかの理由で動
作不能であり、したがって、元々意図されていたように
情報を通信することができないことがテストによって判
定される。この確率を前提として、メモリは１つまたは
それ以上のいわゆる冗長の、すなわち、予備のカラムを
含んでいることが多く、そして元々その欠陥カラムに記
憶されてそこから読み出される筈であった情報が、何ら
かの理由でその予備のカラムの１つに記憶されてそこか
ら読み出されるようになる。

【０００５】上記の予備カラムの冗長性を前提として、
後で詳細に説明される１つの従来技術の方法において
は、それらの各カラムは１つまたはそれ以上のマルチプ
レクサによって外部カラムに接続され、そしてそれらの
マルチプレクサはそのマルチプレクサに対する次々の制
御入力の間に固定されたヒューズによって制御される。
したがって、１つのカラムが欠陥カラムであることが分
かった場合、その欠陥カラムが通信する筈であったマル
チプレクサを制御しているヒューズが、入力の場合には
情報を受け取ることができず、あるいは出力の場合には
情報を出力することができないように構成される（すな
わち、ディスエーブルされる）。この方法は使われる可
能性があるが、それにも各種の欠点がある。たとえば、
いくつかの構成においては２つ以上のカラムが欠陥であ
ると識別された場合、この従来技術の方法はそれ自身不
十分である。というのは、１つのカラムだけをそのメモ
リ構成の外部接続に達しないようにすることができるだ
けだからである。もう１つの例として、この従来技術の
方法によって必要とされるヒューズの個数は出力カラム
の数より１だけ大きく、したがって、大規模メモリの場
合、多数のヒューズがそれに対応して必要となる。もう
１つの例として、ヒューズは普通はメモリ構成の出力カ
ラム間に物理的に配置され、したがって、メモリ構成の
カラムに関してかなりのスペースを必要とすることに留
意されたい。

【０００６】上記の観点において、以下に説明される本
発明の実施形態によって実現されるような、従来技術の
各種の欠陥に対処し、従来技術の方法を改善するための
ニーズが発生している。

【０００７】

【課題を解決するための手段】１つの実施形態の方法に
おいては、メモリ構成を動作させる１つの方法がある。
その方法はタグ・メモリに対して第１のアドレスを発行
する。この第１のアドレスはそのタグ・メモリに対応し
ている情報メモリの中の１つのカラムをアドレスするた
めの状態に設定される。また、その方法は第１のアドレ
スによってアドレスされるべき情報メモリの中の行が欠
陥行であるかどうかも判定する。第１のアドレスによっ
てアドレスされるべき情報メモリの中の行が欠陥行であ
ることの判定に応答して、その方法は２つの段階を実行
する。まず最初に、第１のアドレスをその第１のアドレ
スとは異なる第２のアドレスに変換する。次に、タグ・
メモリの中のヒットの検出に応答して、その第２のアド
レスによってその情報メモリをアドレスする。代わり
に、第１のアドレスによってアドレスされるべき情報メ
モリの中の行が欠陥行でないということを判定した場
合、タグ・メモリの中のヒットの検出に応答して、第１
のアドレスによって情報メモリを代わりにアドレスす
る。最後に、タグ・メモリの中のミスの検出に応答し
て、第１のアドレスに応答して異なる情報メモリをアド
レスする。その場合、その異なる情報メモリはメモリ構
成のメモリ階層の中でその情報メモリより高いレベルの
層にあるメモリである。他の回路、システム、および方
法も開示され、特許請求される。

【０００８】

【発明の実施の形態】上記の背景を前提として、次の詳
細説明によって各種の実施形態を示す。読者を支援する
目的で、ただし、それらの実施形態およびそのような実
施形態の多くの特徴の範囲に本発明の範囲を限定するこ
となしに、次の目次はその詳細説明の中の特定のトピッ
クを識別するための４つの部分的表題を示す。

【０００９】

【表１】 目次 部分表題 セクション メモリ行の冗長性 １ メモリ・カラムの冗長性 ２ メモリ行およびメモリ・カラムの冗長性の組合せ ３ マイクロプロセッサの構成 ４ 結論 ５

【００１０】＜１． メモリ行の冗長性＞図１は本発明
によるマイクロプロセッサのメモリ・システム１０のブ
ロック図を示している。システム１０は各種のタイプの
マイクロプロセッサ構造の内部に含めることができ、そ
してそのような構造の一例が図２１に関連して以下に詳
細に説明される。しかし、ここでは図１のメモリ・コン
ポーネントに関連したこと以外のそのようなマイクロプ
ロセッサに関連した詳細事項については、本発明の説明
を単純化するために図示されず、また、説明もされな
い。代わりに、そのような説明は以下の図２１の詳細説
明まで延期される。

【００１１】図１に示されているブロックを参照する
と、システム１０は従来技術において知られている方法
でのメモリ階層、すなわち、最低次の記憶システムから
最高次の記憶システムへの順序で情報を読み書きする階
層を含む。そのようなシステムの最低レベルにおいて、
図１の中でＬ１キャッシュ回路１２として示されてい
る、レベル１のキャッシュ回路がある。この「Ｌ１」は
従来の技術において知られているようなメモリ階層の構
造を示している。詳しく言うと、低い数字で示されてい
るキャッシュ回路は後で説明されるＬ２キャッシュ回路
などの高い数字で示されているキャッシュ回路に比較し
て、マイクロプロセッサ（図示せず）の実行ユニットに
対して、より近い位置にある。さらに、キャッシュ回路
の数値的指示は特定のキャッシュから読み出すとき、あ
るいはそのキャッシュに対して書き込むときのいずれか
において、命令のパイプライン（図示せず）のステージ
によってそのキャッシュがアクセスされる順序を昇順に
示している。したがって、そのようなアクセスはまず最
初にＬ１キャッシュ回路に対して発生し、そしてそのキ
ャッシュに対するキャッシュ・ミスが発生した場合、そ
の次にＬ２キャッシュ回路に対するアクセスが続き、以
下同様にキャッシュまたは他のメモリ構造の中でヒット
が見つかるまで、メモリ階層を順に昇っていく。さら
に、図１のシステム１０はＬ１キャッシュ回路１２をそ
の最低レベルにおいて示しているが、以下の図２１に示
されているようないくつかのマイクロプロセッサは、そ
れよりさらに低いレベルのキャッシュをさらに含むこと
ができ、したがって、それはＬ０キャッシュと呼ばれ
る。しかし、本発明の場合、図１のキャッシュ回路は以
下に説明される各種の発明の態様を示すためのベースを
確立するのに十分である。

【００１２】システム１０はバス１６を経由してＬ１キ
ャッシュ回路１２に対して接続されているＬ２キャッシ
ュ回路１４をさらに含む。ここでも、「Ｌ２」という名
称はこのキャッシュがＬ１キャッシュ回路１２に比較し
てメモリ階層の中のより高い場所にあることを示す必要
があって付けられている。この好適な実施形態におい
て、Ｌ２データ・キャッシュ回路１４はＬ１キャッシュ
回路１２より大規模であることが好ましい。たとえば、
この２つのキャッシュの相対的なサイズの一例として
は、Ｌ１キャッシュ回路１２が合計８Ｋバイトの情報を
格納することができ、一方、Ｌ２キャッシュ回路１４は
合計で６４Ｋバイトの情報を格納することができるよう
なものが考えられる。さらに、Ｌ２キャッシュ回路１４
の出力容量はＬ１キャッシュ回路１２の容量より大きい
ことが好ましい。一例として、Ｌ２キャッシュ回路１４
は２５６ビット（すなわち、３２バイト）を一度に出力
し、一方、Ｌ１キャッシュ回路１２は１２８ビット（す
なわち、１６バイト）を一度に出力することができるよ
うな構成が考えられる。Ｌ２キャッシュ回路１４は別の
タグ・メモリ１８およびデータ・メモリ２０を含む。こ
の分野の技術において知られているように、タグ・メモ
リ１８はこの分野の技術においてその用語が使われてい
るキャッシュのアドレス・タグを格納するように動作
し、さらにそれらのタグを到来するアドレスに対して比
較するように動作する。また、この分野の技術において
知られているように、入って来たタグがタグ・メモリ１
８の中の１つのタグにマッチした場合、キャッシュ・ヒ
ットが発生し、そしてその入って来たアドレスに対応し
ている情報がデータ・メモリ２０においてアクセスされ
る。データ・メモリ２０は「データ」メモリと呼ばれて
いるが、このドキュメント全体を通じて、データ・メモ
リは実際には情報メモリであること、すなわち、それは
データ、命令、および／またはアドレス変換テーブルな
どの各種のタイプの情報を格納することができることを
理解されたい。しかし、その用語に現在の技術との首尾
一貫性を持たせるために、詳細説明におけるこれ以降の
部分において、このメモリはそのような呼称が他のタイ
プの情報を格納しているメモリに対して限定されないと
いうことが理解された上で、データ・メモリと呼ばれ
る。いずれにしても、データ・メモリ２０にアクセスす
るプロセスが以下にさらに詳細に説明される。しかし、
その説明に入る前に、好適な実施形態のＬ２キャッシュ
回路１４はアドレス変換回路２２をさらに含むことにも
留意されたい。簡単に言えば、アドレス変換回路２２も
入って来たアドレスを受け取り、データ・メモリ２０に
対して対応しているアドレスを提供する。以下に詳細に
説明されるように、アドレス変換回路２２は、その入っ
て来たアドレスがデータ・メモリ２０の中の欠陥行であ
ることが分かっている記憶行に対して向けられているも
のであるかどうかに基づいて、入って来たアドレスと同
じ実効アドレスをデータ・メモリ２０に対して出力する
か、あるいはそれを別のアドレスに変換するかのいずれ
かを行う。

【００１３】図１についての説明を完了すると、Ｌ１キ
ャッシュ回路１４はバスＢに接続されているバス・イン
ターフェース・ユニット（「ＢＩＵ」）２６の方法によ
ってさらに接続されている。バスＢはシステム１０を含
むマイクロプロセッサから外部へ延びており、したがっ
て、システム１０とマイクロプロセッサの外部の他のエ
レメントとの間の通信を実行することができる。他のエ
レメントとしては、Ｌ２キャッシュ回路１４より高いメ
モリ階層の中にある（そしてもちろん、Ｌ１キャッシュ
回路１２より高い）外部メモリが含まれる。この点で、
説明を単純化するために、マイクロプロセッサの外部の
追加エレメントについては詳細は説明されず、そのよう
なエレメントの例は以下の図２１の説明まで延期され
る。

【００１４】図１の回路の動作は以下の図３および図４
に示されている追加の態様の詳細説明の後でより良く理
解される。しかし、それらの態様の他に、本発明の実施
形態はマイクロプロセッサの連続したクロック・サイク
ルに関して好ましいタイミングに従って動作することが
好ましく、そしてその好ましい動作はまず最初に従来技
術に関するいくつかの追加の観察を探索することによっ
てより良く理解される。したがって、図１のアドレス変
換回路２２の好ましいタイミングを理解するための背景
として図２は図１に関連して一般的に示されているもの
と同等なマルチレベル・キャッシュ・アーキテクチャの
ための従来技術のキャッシュ・アクセス（すなわち、ア
ドレス変換回路２２のないもの）のタイミング図を示し
ている。詳しく言うと、図２は低レベルのキャッシュ・
ミスが発生した結果、Ｌ２キャッシュ回路１４に対する
キャッシュ・アクセスが行なわれている、クロック・サ
イクルｔ１〜ｔ３における連続したイベントを示してい
る。図２の特定のクロック・サイクルを参照すると、ｔ
１においてＬ１キャッシュ回路１２においてミスを発生
しているアクセスが示されており、これはＬ１キャッシ
ュ回路１２がアドレスが与えられて、そのアドレスにお
いて求められた情報がそのキャッシュの中にはなかった
ことを意味している。それに応答して、そして或るタイ
プのアービトレーション回路（図示せず）の制御下で、
そのミスが検出され、ｔ２において次の段階が発生す
る。特に、ｔ２の間、アクセスはＬ２キャッシュ回路１
４に対して行なわれる。しかし、上記から、Ｌ２キャッ
シュ回路１４はＬ１キャッシュ回路１２より容量がかな
り大きいことが好ましいことに留意されたい。結果とし
て、１つの既知の方法は第１のクロック・サイクルにお
いてＬ２キャッシュ回路１４のタグ・メモリ１８にアク
セスし、キャッシュ・ヒットが発生した場合、次の連続
したクロック・サイクルにおいてＬ２キャッシュ回路１
４のデータ・メモリ２０にアクセスする方法である。こ
の動作がｔ２およびｔ３に示されている。この場合、タ
グ・メモリ１８においてｔ２の間にヒットが発生し、そ
してＬ２キャッシュ回路１４のデータ・メモリ２０から
情報がｔ３の間に読み出される。この２サイクルのプロ
セスは電力を節約するため、すなわち、Ｌ２キャッシュ
回路１４のデータ・メモリ２０のすべてがキャッシュ・
ミスのイベントにおいてアクセスされるのを防止するた
め、あるいは、キャッシュ・ヒットのイベントにおいて
アクセスされるべきＬ２キャッシュ回路１４のデータ・
メモリ２０の一部だけを或る瞬間にイネーブルするため
に、よく行なわれることに留意されたい。

【００１５】図２についての上記の説明を前提として、
本発明の発明者はメモリ行の冗長性のコンテキストにお
いて２クロック・サイクルにわたるキャッシュのアクセ
スの動作がいかに有利に行なわれるかを認識している。
この点において、本発明の発明者は本発明の適用範囲の
態様を示している各種の実施形態を以下に提供し、そし
てそれはメモリの冗長性に関連して追加のアクティビテ
ィに対して図２に示されている２つのクロック・サイク
ルのうちの最初のサイクルを使うのが好ましい。詳しく
言えば、そしてイントロダクションとして、この２つの
クロック・サイクルのうちの最初のサイクルにおける追
加のアクティビティは、以下でより良く理解されるよう
に、図１のアドレス変換回路２２のコンテキストにおい
て実行される。これが発生すると、次にこの追加のアク
ティビティの結果が図２に示されている２つのクロック
・サイクルのうちの第２のサイクルの間に使われて、そ
の前のクロック・サイクルの間に発生した追加のアクテ
ィビティの利点を備えているデータ・メモリのアクセス
が実行されるようになる。

【００１６】図３は上記の図１の情報メモリ２０のより
詳細なブロック図を示している。データ・メモリ２０は
一般的に２８において示されている複数の記憶行を含
む。この分野の技術において知られているように、行２
８のそれぞれは所定の数のビットを記憶するように動作
し、そしてその数はその実装によって広い範囲にわたる
（たとえば、８ビットから２５６ビット以上まで）。以
下でさらに明快になる理由のために、行２８は２つのグ
ループの行に分離され、一次行のグループ３０と予備行
のグループ３２から構成されている。

【００１７】一次行のグループ３０は各行が上記のビッ
ト数の情報を記憶するように動作することを意図して作
られているが、それらの行の１つが作られた後に欠陥行
であることが発見される可能性があることはさらに理解
される。好適な実施形態においては、一次行のグループ
３０は２^R 個の行を含み、ここでＲは実装に基づいて選
択することができる。このための一例および次の図を提
示する目的で、Ｒが８に等しいと仮定する。したがっ
て、一次グループ３０は２５６個の行（すなわち、２⁸
＝２５６）を含む。さらに、２５６個の行の例を使って
いる或る行に対する行アドレスが、以下でさらに明らか
になる理由のために図３に示されている。

【００１８】予備行のグループ３２は一次行のグループ
３０の中の１つまたはそれ以上の行が欠陥行であること
が分かった場合に、予備として動作するように作られて
いる１つまたはそれ以上の行を含む。現在の説明では、
その予備行のグループ３２は単独の行だけを含むと仮定
し、後で説明される他の実施形態においては、２つ以上
の行がある予備グループを備えている。一次行のグルー
プ３０の他に予備行のグループ３２があることを前提と
して、その予備行のアドレスは一次行のグループ３０に
おける最も大きなアドレスより１だけ大きいことが好ま
しいことに留意されたい。したがって、現在の例におい
ては、グループ３０の中の最大のアドレスは２⁸ −１で
あるので、予備グループ３２の中の行のアドレスは
２^R 、すなわち、現在の例では２⁸ である。この好まし
いアドレッシング・フォーマットの利点は以下に明らか
になる。

【００１９】データ・メモリ２０は一般的に３４におい
て示されている複数のデコーダを含む。ここで各デコー
ダは２８個の行のそれぞれ１つに対応している。さら
に、以下に詳細に説明されるように各種の違いをさらに
示すために、デコーダ３４も２つのグループ、すなわ
ち、一次行のグループ３０に対応している一次デコーダ
・グループ３６、および予備行のグループ３２に対応し
ている予備のデコーダ・グループ３８に分けられてい
る。したがって、行とデコーダとの間の一対一の対応の
ために、一次行のグループ３０の中に２５６個の行があ
った場合、その一次デコーダ・グループ３６は２５６個
のデコーダを含む。同様に、予備行のグループ３２の中
に１個の行があった場合、予備のデコーダ・グループ３
８は１個のデコーダを含む。グループ３６および３８の
各デコーダは異なるアドレスに応答するように作られて
いる。言い換えれば、データ・メモリ２０に対して与え
られるアドレスはそのデコーダの１つだけに対応し、し
たがって、その対応している行だけがそのアドレスに応
答して活性化される。したがって、従来の技術とは異な
り、予備行に対応しているデコーダは一次行の１つにあ
るデコーダと同じアドレスをデコードしない。さらに、
好適な実施形態においては、各行デコーダは別々のイネ
ーブル用ヒューズを含まないことにも留意されたい。さ
らに、一次デコーダ・グループ３６の中のデコーダは従
来技術の原理に従って作ることができるが、この場合
も、以下に説明される理由のために不必要である追加の
ディスエーブル用ヒューズなどの装置がなくなっている
ことにも留意されたい。最後に、一次グループ３６の中
の各デコーダは合計２^R ＋１の異なる行を区別しなけれ
ばならないことに留意されたい。結果として、各デコー
ダはＲ＋１ビットのアドレスをデコードするように構成
される。たとえば、Ｒ＝８の場合、データ・メモリ２８
は合計で２５７個の行（すなわち、２５６の一次行およ
び１個の予備行）を含む。したがって、一次デコーダ・
グループ３６の中の各デコーダには合計９ビットが必要
である。予備のデコーダ・グループ３８の中のデコーダ
の構造は後で詳細に説明される。

【００２０】図４は上記の図１のアドレス変換回路２２
のブロック図をより詳細に示している。アドレス変換回
路２２は図１に示されている入力アドレスを受け取るた
めの入力４０を備えている。入力４０はラッチなどの記
憶装置４２に対して接続されていることが好ましい。デ
ータ・メモリ２０の一次行のグループ３０の中の２^R個
の行の参照を使って、入力アドレスのビット数はＲであ
ることに留意されたい。したがって、これらのビットの
うちの最初のものが０番目のビットであった場合、記憶
装置４２の中に格納されるアドレスは図に示されている
ようにビット０〜ビットＲ−１から構成されることにな
る。記憶装置４２の出力はコンパレータ４４の第１の入
力に接続され、そしてアドレス出力の記憶装置４６の下
位の部分４６ａにも接続されている。アドレス変換回路
２２は欠陥行識別子回路４８も含む。それは以下に詳細
に説明されるように、一次行のグループ３０の中に欠陥
行が１つあった場合、その欠陥行の識別情報を格納す
る。１つの好適な実施形態においては、識別子回路４８
の中の欠陥行の符号化は従来の技術におけるアドレスの
デコードおよび行のイネーブリングにおいて使われてい
るヒューズの技術と同様な方法でヒューズを使って設定
される。たとえば、Ｒビットのアドレスの場合、識別子
回路４８はＲ個のヒューズを含み、それは一次行のグル
ープ３０の中の１つの欠陥行のアドレスを示すように構
成する（たとえば、レーザによって切断する）ことがで
きる。行識別子回路４８を形成するために他の構成を使
うこともできることに留意されたい。たとえば、複数ビ
ットのレジスタ、あるいは単独ビットのレジスタの組合
せを使って以下に説明される符号化機能を提供すること
ができる。別の例とし、ランダム・アクセス・メモリま
たは電気的に消去可能なプログラマブルな読出し専用メ
モリなどの他の記憶装置またはメモリ・タイプを使うこ
とができる。さらにもう１つの方法として、再プログラ
ム可能な記憶構造と永久的な記憶構造との組合せも行識
別子回路４８のために使える。このことに関して、テス
ト時にその再プログラム可能な装置が符号化されるべき
適切な値を決定するために使われ、そして一度その値が
知られると、その値を符号化するために永久的な記憶構
造が使われ、その後、行識別子回路４８の機能を実行す
る。いずれにしても、欠陥行識別子回路４８の出力はコ
ンパレータ４４に対する第２の入力として接続される。
さらに、コンパレータ４４はイネーブル回路４９から制
御信号を受け取る。好適な実施形態においては、イネー
ブル回路４９は一次行のグループ３０の中に欠陥行が見
つかったかどうかを示す単独のヒューズも含む。言い換
えれば、一次行のグループが作られた後、その行のうち
の１つが欠陥行であるかどうかを知るために、既知の技
法を使ってテストされる。そうであった場合、そして以
下により明確になる理由のために、コンパレータ４４の
比較および結果の動作をイネーブルすることが望まし
い。結果として、このイベントにおいて、イネーブル回
路４９の単独のヒューズが、欠陥行が識別されたことを
示すために１の状態に構成され（たとえば、この場合も
レーザによってヒューズが切られ）、したがって、コン
パレータ４４の機能をイネーブルする。この機能をイネ
ーブルすることは各種の技法によって実現できることに
留意されたい。たとえば、比較の結果は比較がイネーブ
ルされたときにセットされる信号と論理的にＡＮＤが取
られるようにすることができる。結果として、比較がイ
ネーブルされなかったとき、その出力は論理ＡＮＤに対
するロー入力によってマスクされることになる。いずれ
にしても、欠陥行が見つからなかった場合、イネーブル
回路４９のヒューズは欠陥行が識別されなかったことを
示すために反対の状態に構成される。したがって、この
場合、コンパレータ４４の機能はイネーブルされない。
いずれの場合でも、コンパレータ４４の出力はＭＡＴＣ
Ｈ信号としてアドレス出力記憶装置４６の上位の部分４
６ｂに対して接続される。図４の実施形態においては、
この上位の部分４６ｂは下位の部分４６ａに対して連結
されている単独のビットから構成され、したがって、図
４の中のビットＲとして示されている。最後に、出力記
憶装置４６の全体に記憶されているアドレス（すなわ
ち、上位部分と下位部分４６ｂおよび４６ａの両方）が
アドレス変換回路２２によって出力され、図１に示され
ているようにデータ・メモリ２０に対して接続される。
さらに、図３から分かるように、このビット０〜Ｒのア
ドレスはデータ・メモリ２０のデコーダ３４に接続され
ている。

【００２１】図５はそれらの回路のさらに詳細が与えら
れている図１の回路に対する動作５０の方法のフローチ
ャートを示している。簡単に言えば、方法５０の段階を
見る前に、方法５０はＬ１キャッシュ回路１２とは反対
にＬ２キャッシュ回路１４のアドレッシングだけを扱っ
ていることに留意されたい。したがって、Ｌ１キャッシ
ュ回路１２に対するアクセスおよびそのキャッシュの中
での結果のミスの説明は方法５０の中では提示されず、
同じ情報がＬ１キャッシュ回路１２の中で見つかった場
合（すなわち、キャッシュ・ヒットがＬ１キャッシュ回
路１２の中で発生した場合）、究極的に情報はＬ２キャ
ッシュ回路１４から読み出される必要はないことが理解
される。このイントロダクションを前提として、方法５
０の段階が以下に説明される。それはＬ１キャッシュ回
路１２の中でのミスを仮定し、そしてその次に本発明の
実施形態に従ってそれらの段階の適用をさらに示すため
の例が続く。

【００２２】方法５０は段階５２から始まる。その段階
において、メモリ・システム１０を含むマイクロプロセ
ッサがメイン・メモリの中に記憶されている情報に対す
るアドレスを発行し、それは定義によって、キャッシュ
・メモリの１つのレベルの中に格納されている可能性も
ある。このアドレスを区別する目的で、それはこれ以降
ではオリジナル・アドレスとして呼ばれる。したがっ
て、上記で示唆されたように、このオリジナル・アドレ
スはＬ１キャッシュ回路１２の中ではヒットを発生しな
いことが仮定され、したがって、次の説明はＬ２キャッ
シュ回路１４のアクセスに対して行われる。方法５０は
段階５４へ続く。ここでは２つの同時並行アクションが
発生する。１つのアクションとして、段階５４はオリジ
ナル・アドレスをＬ２キャッシュ回路１４のタグ・メモ
リ１８に対して印加する。これはこの分野の技術におい
てよく知られている原理に従って発生することができ
る。しかし、別のアクションとして、段階５４はオリジ
ナル・アドレスをアドレス変換回路２２にも印加する。
そこではオリジナル・アドレスが記憶回路４２（図４参
照）へ格納される。オリジナル・アドレスを記憶回路４
２に置くことによって、そのオリジナル・アドレスは出
力記憶装置４６の下位部分４６ａにもコピーされること
に留意されたい。

【００２３】段階５６において、アドレス変換回路２２
はコンパレータ４４がイネーブルされるかどうかを決定
する。言い換えれば、アドレス変換回路２２は一次行の
グループ３０の中に欠陥行が識別された場合に追加の機
能を実行するために、コンパレータ４４をイネーブルす
る何らかのメカニズム（たとえば、ヒューズ）を含んで
いるイネーブル回路４９を含むことを上記から思い出さ
れたい。したがって、段階５６から、コンパレータ４４
がイネーブルされた場合、方法５０は段階５８へ継続す
る。他方、コンパレータ４４がイネーブルされない場合
（すなわち、一次行のグループ３０の中に欠陥行がない
場合）、方法５０は以下に説明される段階６２へ継続す
る。

【００２４】上記から、段階５８は有効な欠陥行の識別
子が回路４８の中に格納されている場合にのみ実行され
ることに留意されたい。この例では、段階５８におい
て、コンパレータ４４は記憶回路４２の中のオリジナル
・アドレスが、回路４８の中に格納されている欠陥行の
識別子にマッチするかどうかを判定する。マッチが発生
した場合、方法５０は段階６０へ継続する。他方、マッ
チが発生しなかった場合、方法５０は以下に説明される
段階６２へ継続する。

【００２５】オリジナル・アドレスが欠陥行の識別子に
対してマッチしたために到達する段階６０は、上位部分
のビット４６ｂをハイ状態にセットするＭＡＴＣＨ信号
を断定する。段階５４から、下位部分４６ａはオリジナ
ル・アドレスのコピーとして既に設定されていることを
思い出されたい。したがって、この点で、ＭＡＴＣＨ信
号を使って４６ｂの部分のビットをセットすることによ
って、そしてこのセットされたビットが下位部分４６ａ
と組み合わされるとき、最上位ビットとして連結される
ので、この段階は上位４６ｂと下位部分４６ａとの組合
せによって表される出力記憶装置４６の中の新しいアド
レスへ、オリジナル・アドレスを実効的に変換すること
に留意されたい。代わりに、段階５８によって段階６０
がバイパスされた場合（すなわち、オリジナル・アドレ
スと欠陥行の識別子との間のマッチが発生しなかった場
合）、ＭＡＴＣＨ信号は断定されず、そして上位部分４
６ｂのビットはロー状態のままになる。したがって、オ
リジナル・アドレスと欠陥行の識別子との間のマッチが
発生しなかった場合はアドレス変換は実効的には発生せ
ず、オリジナル・アドレスだけが出力記憶装置４６の中
に残っている。

【００２６】段階６２はオリジナル・アドレスに応答し
てタグ・メモリ１８の中でヒットが発生したどうかを判
定する。ヒットが発生しなかった場合（すなわち、タグ
・メモリ１８においてミスが発生した場合）、方法５０
は段階６４へ継続する。他方、ヒットが発生した場合、
方法５０は段階６６へ継続する。

【００２７】段階６４および６６の代替アクションを説
明する前に、マイクロプロセッサの連続したクロック・
サイクルに関して方法５０の段階のタイミングにさらに
留意されたい。詳しく言えば、上記の図２がマイクロプ
ロセッサの連続したクロック・サイクルおよびそれらの
サイクルを前提として昇順のキャッシュ構造のアクセス
の概念を導入したことを思い出されたい。この図から、
本発明の発明者は或る種のキャッシュ構造（たとえば、
Ｌ２キャッシュ回路１４）の場合、情報が究極的にその
ようなキャッシュから読み出されるときには２つの連続
したクロック・サイクルが必要であり、最初のクロック
は一般にタグ・メモリにアクセスし、その次の第２の連
続したクロックは一般にデータ・メモリにアクセスする
ためにあることを認識していることに留意されたい。図
２の中ではこれらの２つのクロック・サイクルはｔ２お
よびｔ３として示されている。このコンテキストを前提
として、図５の段階５２、５４、および６２は図２のｔ
２のタグ・メモリ・アクセスに相当するものであること
に留意されたい。したがって、図５において、段階６２
の後に点線が示されており、その線のすぐ上の部分はそ
の線より上の段階が第１のクロック・サイクルの間に発
生することが好ましいことを示している。しかし、段階
５６、５８、および６０もこの同じサイクルの間に発生
することに留意されたい。言い換えれば、そして以下に
説明される例からより良く理解されるように、Ｌ２キャ
ッシュ回路１４のタグ・メモリ１８がヒットに対してチ
ェックされるのと同じクロック・サイクルの間に、段階
５６、５８、および６０のアドレス変換も、必要があれ
ば発生する可能性がある。したがって、点線より下で
は、次の連続したクロックが発生し、その次の段階はそ
の連続したクロック・サイクルの間に発生することが好
ましい。

【００２８】段階６４にはＬ２キャッシュ回路１４のタ
グ・メモリ１８の中でヒットがなかったときに入ること
を思い出されたい。したがって、従来の技術の方法にお
いては、段階６４はオリジナル・アドレスを使うことに
よってマイクロプロセッサのメモリ構造における、次に
高いレベルにある記憶装置をアドレスする。たとえば、
この次の高いレベルにある記憶装置は追加のキャッシュ
回路である可能性がある。代わりに、この記憶の次の上
位レベルは図１に示されているバスＢに結合されている
外部メモリなどのメイン・メモリである可能性もある。
したがって、いずれの場合でも、オリジナル・アドレス
にある情報は究極的に見つけられ、その情報を求めてい
る回路によって使われるために適切なバス上に置かれ
る。

【００２９】段階６４に対する代替段階として、Ｌ２キ
ャッシュ回路１４のタグ・メモリ１８においてヒットが
あったときには段階６６に入ることを思い出されたい。
この例においては、段階６６はＬ２キャッシュ回路１４
のデータ・メモリ２０をアドレスし、そのアドレスされ
た情報を出力する。さらに、段階６６は出力記憶装置４
６からのアドレスを使ってデータ・メモリ２０をアドレ
スすることに留意されたい。データ・メモリ２０が出力
記憶装置４６からのアドレスによってアドレスされると
して、段階６６に先行している段階の代替アクションを
仮定して、上記のプロセスに関して観察されるいくつか
の事項に留意されたい。たとえば、アドレス変換が行な
われない場合、（すなわち、コンパレータ４４がイネー
ブルされなかったか、あるいはＭＡＴＣＨ信号が断定さ
れなかったかのいずれかのために、ビット４６ｂがロー
状態のままになっている場合）、出力記憶装置４６の中
のアドレスはアドレッシングの目的としてはオリジナル
・アドレスと違っていない。言い換えれば、この例の場
合、出力記憶装置４６の中のアドレスはその先頭部分が
新しく０になっている（すなわち、上位部分４６ｂか
ら）、それは先頭の０がない場合と同じロケーションを
アドレスする。したがって、実効的に、オリジナル・ア
ドレスがデータ・メモリ２０に接続され、データ・メモ
リ２０はオリジナル・アドレスによってアドレスされる
一次行アドレス３０の中の１つの行からその情報を出力
する。しかし、これと反対に、アドレス変換が行なわれ
る場合を次に考える。詳しく言えば、オリジナル・アド
レスと欠陥行の識別子との間のマッチをコンパレータ４
４が見つけたために、上位部分４６ｂをハイにセットす
ることによってそのような変換が発生した。言い換えれ
ば、オリジナル・アドレスは変更されなければ、データ
・メモリ２０の一次行のグループ３０の中の欠陥行をア
ドレスした筈である。しかし、最上位ビットがセットさ
れたために、新しいアドレスが出力記憶装置４６の中に
生成され、それはデータ・メモリ２０の一次行のグルー
プ３０の中の欠陥行をアドレスせず、その代わりに、以
下に詳しく説明されるように、予備のグループ３２の中
の行をアドレスするように再マッピングされる。

【００３０】上記を前提として、この分野の技術に熟達
した人であれば、欠陥行に対して向けられたオリジナル
・アドレスが変換されると、その最上位ビット（すなわ
ち、Ｒの位置にあるビット）が論理１の状態になること
が分かる。この効果を認識しながら、次に図３に戻っ
て、特にその図の予備デコーダ３８に注目する。予備の
デコーダ３８は２^R のアドレスの行に対応することを思
い出されたい。したがって、従来の設計においては、予
備のデコーダ３８は行２^R −１のアドレスより１だけ大
きいアドレスをデコードするように設定されることにな
る。たとえば、上記で提案されたＲ＝８を使って、予備
のデコーダ３８は１００００００００のアドレスをデコ
ードするように設定される。さらに、その同じ決まりの
下に、予備のデコーダ３８はＲ＋１ビットのアドレスを
デコードするように構成されることになる。しかし、上
記の説明から、この分野の技術に熟達した人であれば、
最上位ビット（「ＭＳＢ」）が１であるいずれの場合に
も、２^R のアドレスの行が予備として使われるべくアド
レスされることが分かる。言い換えれば、ＭＳＢ以外の
すべてのビットは予備行をアドレスする目的には無関係
である。というのは、ＭＳＢがセットされていた場合、
予備行３２がアドレスされることが分かるからである。
結果として、予備のデコーダ３８はビット０〜Ｒ−１を
無視するように構成することができ、そしてＭＳＢ（す
なわち、ビットＲ）が１に等しい場合にだけ応答する。
この例では、アドレスの変換がビットＲを１にするよう
に設定されるように発生すると、その変換されたアドレ
スはオリジナル・アドレスとは異なるものとして検出さ
れる。というのは、Ｒが１になっており、したがって、
その変換されたアドレスはオリジナル・アドレスによっ
てアドレスされることになった筈の欠陥行ではなく、予
備行３２をアドレスするように再マッピングされるから
である。

【００３１】上記の原理をさらに詳しく示すために、１
つの例がここで提示される。その場合、オリジナル・ア
ドレスはデータ・メモリ２０の中の欠陥行をアドレスす
ることを求めるので変換される。したがって、データ・
メモリ２０を製造した後、一次グループ３０の中のアド
レス００００１１１１の行が欠陥行であると判定された
と仮定する。したがって、イネーブル回路４９はアドレ
スの変換をイネーブルするように設定され、そして欠陥
行のアドレス（すなわち、００００１１１１）が欠陥行
識別子回路４８の中に記憶される。次に、マイクロプロ
セッサがオリジナル・アドレスとしてアドレス００００
１１１１を発行すると仮定し、そしてそのアドレスがＬ
１キャッシュ回路１２の中でミスを発生すると仮定す
る。したがって、このオリジナル・アドレスはＬ２キャ
ッシュ回路１４に対して発行され、次にさらに評価され
るように、方法５０の段階が開始される。最初のクロッ
ク・サイクルの間に、段階５４は００００１１１１のア
ドレスをタグ・メモリ１８に印加する。同じクロック・
サイクルの間に、アドレスの変換がイネーブル回路４９
によってイネーブルされるので、００００１１１１のオ
リジナル・アドレスがコンパレータ４４によって欠陥行
識別子回路４８の中の識別子に対して比較される。現在
の例の仮定を前提として、オリジナル・アドレスと欠陥
行のアドレスとの間にマッチがあり、したがって、コン
パレータ４４はＭＡＴＣＨ信号を断定し、それにより、
オリジナル・アドレスに対して新しくセットされたＭＳ
Ｂが連結され、実効的にそれを００００１１１１から１
００００１１１１に変換する。次に、そのオリジナル・
アドレスがタグ・メモリ１８の中でヒットを発生するこ
とも仮定した場合、次のクロック・サイクルにおいてそ
の変換されたアドレスがデコーダ３４に印加される。そ
のアドレスは変換されているので、欠陥行のアドレスの
００００１１１１に対応しているデコーダはその対応し
ている行を活性化しない。というのは、その変換された
アドレスはその欠陥行のアドレスにはマッチしなくなっ
ているからである。代わりに、変換されたアドレスの中
のＭＳＢがセットされているので、予備行３２に対応す
るデコーダが活性化され、それによってアドレスされた
情報を出力するためにその予備行にアクセスする。

【００３２】上記の原理をさらに説明するために、前の
例のアドレスの００００１１１１がここでふたたび方法
５０に適用されるが、そのオリジナル・アドレスはデー
タ・メモリ２０の中の欠陥行をアドレスしないので、オ
リジナル・アドレスが変換されない場合の例が示され
る。したがって、ここでは、データ・メモリ２０が製造
された後で１つの欠陥行が識別されたとふたたび仮定
し、そしてさらに、そのアドレスが００００００１１で
あると仮定する。したがって、ふたたびイネーブル回路
４９がアドレスの比較をイネーブルするためにセットさ
れ、そしてその欠陥行のアドレス（すなわち、００００
００１１）が欠陥行識別子回路４８の中に記憶される。
次に、マイクロプロセッサがオリジナル・アドレスとし
てアドレス００００１１１１を発行すると仮定し、そし
てＬ１キャッシュ回路１２の中でのミスを仮定する。し
たがって、第１のクロック・サイクルにおいては、段階
５４がコンパレータ４４以外にタグ・メモリ１８に対し
て００００１１１１のアドレスを印加する。それに応答
して、００００１１１１のオリジナル・アドレスが欠陥
行識別子回路４８の中に記憶されている００００００１
１の欠陥行の識別アドレスと比較される。したがって、
そのオリジナル・アドレスと欠陥行のアドレスとの間に
はマッチがなく、コンパレータ４４はＭＡＴＣＨ信号を
断定しない。結果として、００００１１１１のオリジナ
ル・アドレスは妨害されないままに残る。というのは、
それは０に等しい新しいＭＳＢと連結されるだけで、結
果の実効アドレッシング信号は０００００１１１１とな
る。次にオリジナル・アドレスがタグ・メモリ１８の中
でヒットを発生させることも仮定して、変更されていな
い実効アドレスが次のクロック・サイクルにおいてデコ
ーダ３４に対して印加される。そのアドレスは変換され
ていないので、０００００１１１１の行アドレスに対応
しているデコーダが一次グループ３０の中の適切な行を
活性化し、それによってそのアドレスされた情報を出力
するためにその一次行にアクセスする。

【００３３】上記の説明によって、この分野の技術に熟
達した人であれば、本発明の実施形態から従来の技術に
比べて各種の利点が発生することが分かる。たとえば、
欠陥行のアドレスを符号化するために必要なヒューズ
（または他の類似の装置）の個数は、一次行当たりに１
つを必要とするほかに、到来するアドレスを予備行にデ
コードするための追加のヒューズを必要とする従来技術
の構成で必要となる数よりはるかに少なくなる。もう１
つの例として、ヒューズ（または他の同様な装置）の場
所は各行に沿ってではなく、共通の場所に置くことがで
き、それによって構造および設計の諸事項が改善され
る。さらに他の利点がこの分野の技術に熟達した人によ
って理解される。それは本発明の範囲内での各種の他の
柔軟性のある方法および代替案を含み、そのいくつかは
追加の実施形態の中で以下に示される。

【００３４】図６は上で紹介されたアドレス変換および
行アドレッシングの概念に関連して、２つ以上の予備行
を使うことができる他の実施形態を示している。さらに
詳しく言えば、図６は図４および３の中にあるようなア
ドレス変換回路２２およびデータ・メモリ２０をそれぞ
れ示しているが、複数の予備行を収容するためにそれら
の回路の各種の態様をさらに変更する。したがって、前
の図と同様なエレメントが使われる場合は、その共通の
参照番号が使われる。しかし、機能が異なるために、以
下に示されているように図６の中に異なる参照番号が導
入されている。

【００３５】図６の中のデータ・メモリ２０を参照し
て、ここで一般的に６８で示されている複数の記憶行を
ふたたび含んでいることに留意されたい。これらの行は
一次行のグループ３０および予備行のグループ７０を含
む。この実施形態においては、予備行のグループ７０
は、前の実施形態での１つだけの代わりに２つの行を含
む。したがって、以下の説明から理解されるように、２
つまでの欠陥行を一次行のグループ３０の中で識別する
ことができ、それらのうちの各１つをグループ７０の中
の２つの予備行のうちの１つに対して再マッピングする
ことができる。また、データ・メモリ２０も一般的に７
２に示されている複数のデコーダを含み、ここでも予備
の記憶行６８のそれぞれに対して単独のデコーダがあ
る。さらに、そのデコーダはやはり２つのグループに分
けられており、一次デコーダ・グループ３６は一次行の
グループ３０に対応しており、予備デコーダのグループ
７４は欠陥行の７０に対応している。グループ３６の構
造は上記と同じ構造になっている。グループ７２の中の
デコーダについては後で説明される。

【００３６】図６の中のアドレス変換回路２２を眺める
と、それは記憶回路４２に対してオリジナル・アドレス
を接続するための入力４０をやはり含んでいる。図６に
おいて、記憶回路４２の出力はアドレス出力記憶装置７
６の第１の部分７６ａに接続されている。さらに、記憶
回路４２の出力は２つの別々のコンパレータ４４ａおよ
び４４ｂの入力に接続されている。コンパレータ４４ａ
は第２の入力から欠陥行の識別子４８ａからの第１の欠
陥行の識別子を受け取るように接続されており、一方、
コンパレータ４４ｂは欠陥行識別子回路４８ｂから第２
の欠陥行の識別子を第２の入力から受け取るように接続
されている。さらに、４４ａおよび４４ｂの各コンパレ
ータは対応しているイネーブル回路４９ａおよび４９ｂ
にそれぞれ応答して、その比較機能をイネーブルするよ
うに接続されている。コンパレータ４４ａおよび４４ｂ
の出力はＯＲゲート７８の入力に接続されている。ＯＲ
ゲート７８の出力はＭＡＴＣＨ信号を提供するためにア
ドレス出力記憶装置７６の第２の部分７６ｂに接続され
ている。さらに、コンパレータ４４ａの出力もアドレス
出力記憶装置７６の第３の部分７６ｃの入力に接続され
ている。最後に、この実施形態においては、アドレス出
力記憶装置７６の第１および第２の部分７６ａおよび７
６ｂだけがそれぞれデコーダのグループ３６に接続され
ており、そして第２および第３の部分７６ｂおよび７６
ｃだけが、以下でさらに明確になる理由によって、それ
ぞれ予備デコーダのグループ７４に接続されている。

【００３７】図６の動作は以下に説明される追加の文章
に沿って、図５の方法５０をふたたび参照することによ
って理解することができる。したがって、読者は上記の
説明について良く理解していると仮定され、図３および
図４と対照されたとき、図６の追加の、あるいは他の態
様に次の注意を集中することになる。動作において、図
６の回路は一般に方法５０に従うが、オリジナル・アド
レスは２つの予備行のうちの１つに再マッピングするこ
とができる。ふたたび、オリジナル・アドレスがレジス
タ４２にロードされ、そしてここではそれは記憶装置７
６の第１の部分７６ａへコピーされる。次に、そのオリ
ジナル・アドレスが識別子回路４８ａおよび４８ｂの中
の対応している欠陥行の識別子に対するコンパレータ４
４ａおよび４４ｂのいずれか、またはその両方によって
比較され、その場合、４４ａおよび４４ｂの各コンパレ
ータは対応しているイネーブル回路４９ａおよび４９ｂ
によってイネーブルされると仮定されている。上記を前
提として、この分野の技術に熟達した人であれば、図６
のデータ・メモリ２０が製造された後、第１の欠陥行が
識別される可能性があり、そのアドレスが回路４８ａに
記憶され、そして比較がコンフィギュレーション・イネ
ーブル回路４９ａによってイネーブルされることが分か
る。さらに、第２の欠陥行が識別される可能性があり
（ふたたび既知の技法を使って）、そのアドレスは回路
４８ｂに記憶され、そしてその比較がコンフィギュレー
ション・イネーブル回路４９ｂによってイネーブルされ
る。コンパレータ４４ａまたは４４ｂのいずれかがＭＡ
ＴＣＨ信号を断定した場合、ＯＲゲート７８の出力が断
定され、それによってアドレス出力記憶装置７６の中の
第２の部分７６ｂが設定される。上記から、第１および
第２の部分７６ａおよび７６ｂは次にデータ・メモリ２
０に接続されていることを思い出されたい。結果として
（そして、タグ・マッチを仮定して）、ふたたび一次行
のグループ３０の中の行の１つにアクセスするために、
変っていないオリジナル・アドレスが接続されるか、あ
るいはそのオリジナル・アドレスが再マッピングされた
場合には欠陥行をアドレスしないように接続されるかの
いずれかとなる。次に予備行をアドレスする追加の態様
が以下に説明される。

【００３８】上記から、第２の部分７６ｂ（すなわち、
ビットＲ）は一次デコーダのグループ３６、あるいは対
応している行が現在のアドレスによってアクセスされる
べきである予備デコーダのグループ７４のいずれかに対
する指示として実効的に動作する。詳しく言えば、上記
の例において、第２の部分７６ｂがセットされなかった
場合、一次デコーダのグループ３６の中のデコーダがそ
の対応している行を活性化し、一方、第２の部分７６ｂ
がセットされた場合、予備デコーダのグループ７４の中
の１つのデコーダがその対応している行を活性化する。
図４の実施形態においては、この単独の追加ビットが単
独の予備行をアドレスするためのベースを提供してい
た。しかし、図６の実施形態においては、２つの予備行
があり、したがって、オリジナル・アドレスが欠陥行に
対して向けられたものであることが判定されたときに、
どの予備行がアドレスされるべきであるかを示すため
に、少なくとも１つの追加の指示が必要である。したが
って、この好適な実施形態においては、記憶装置７６の
第３の部分７６ｃがこの追加の指示を提供し、したがっ
て、その予備行のうちの１つをアドレスするための「ア
ドレス」の部分である信号であるとみなされる。さらに
詳しく言えば、上記から第２の部分７６ｂおよび第２の
部分７６ｃは両方共予備のデコーダのグループ７４に接
続されていることを思い出されたい。したがって、それ
らの２つのビットの組合せに基づいて、予備行のグルー
プ７４の中の２つの行の中の１つを、対応しているデコ
ーダによってアドレスすることができる。たとえば、１
つの方法は次の表に示されているようになる。

【００３９】

【表２】 表１

【００４０】したがって、表１が与えられて、予備のデ
コーダのグループ７４をそのグループの各デコーダが２
つのビットだけ（すなわち、第２および第３の部分７６
ｂおよび７６ｃ）を受け取り、それらのビットをデコー
ドして図に示されているように適切な予備行をアドレス
するような構造にすることができる。この例の場合、第
２の部分７６ｂがセットされているいずれの場合におい
ても、ＭＡＴＣＨ信号が断定されており、したがって、
２つの予備行のうちの１つがアドレスされることにな
る。さらに、第２の部分７６ｂがセットされている場
合、第３の部分の値によってアドレス２^R の行またはア
ドレス２^R ＋１の行のいずれかが活性化されることにな
る。したがって、いずれの場合でも、オリジナル・アド
レスは２つの予備行のアドレスのうちの１つに対して再
マッピングされる。

【００４１】図６の上記の代替実施形態は、この分野の
技術に熟達した人によって合計２つまたはそれ以上の整
数個の予備行を含むようにさらに修正することができ、
その整数Ｓ個の予備行として表される。さらに詳しく言
えば、各予備行に対して、識別子回路４８、コンパレー
タ４４、イネーブル回路４９、およびデコーダを追加す
ることができる。したがって、そのような代替実施形態
はＳ個の識別子回路４８、Ｓ個のコンパレータ、Ｓ個の
イネーブル回路４９、およびＳ個のデコーダを予備デコ
ーダのグループ７４の中に含む。さらに、Ｓ個のコンパ
レータ４４のそれぞれの出力は論理ＯＲゲート７８の入
力に接続される。したがって、これに関して、Ｓ個のコ
ンパレータ４４のどれかがマッチを検出した場合、ＭＡ
ＴＣＨは第２の部分７６ｂがセットされるように断定さ
れ、それによってオリジナル・アドレスが、元々それが
アドレスすることを意図していた一次行のグループの中
の行をアドレスしないように再マッピングする。したが
って、予備行の数Ｓを２より大きい値に拡張することに
よって、オリジナル・アドレスが再マッピングされると
きに、その適切な予備行を選択するための追加の技法が
必要であることにさらに留意されたい。したがって、１
つの方法においては、Ｓ個のコンパレータ４４の各出力
をＳ個の対応している予備デコーダの１つに接続するこ
とができる。したがって、ビットＲがセットされた場
合、対応しているコンパレータ４４から断定された出力
を受け取っている予備のデコーダは、その対応している
予備行を活性化することになる。代わりに、Ｓ個のコン
パレータのそれぞれの出力を符号化して１つの信号に
し、それが次に予備デコーダのすべてによってデコード
されて、そのデコードされた信号に応答して、対応して
いる適切な予備行だけが活性化されるようにすることが
できる。したがって、いずれの場合でも、この分野の技
術に熟達した人であれば、与えられたメモリ構造に対し
て１つ、２つ、あるいはそれ以上の予備行に対して上記
の実施形態をどのように実装することができるかが分か
る。

【００４２】図７はさらにもう１つの代替実施形態のブ
ロック図を示しており、この中で行の１つのブロックの
中の１つの欠陥行を予備行のブロックの中の予備行の１
つに再マッピングすることができる。さらに詳しく言え
ば、上記の実施形態の場合と同様に、以前の図からの類
似のエレメントが使われる場合、図７において共通の参
照番号が使われている。しかし、異なる特徴に対して
は、以下に説明されるように異なる参照番号が導入され
ている。

【００４３】図７のデータ・メモリ２０を参照して、ふ
たたび一般的に２^R 個の行のある一次行のグループ８
０、および１つの予備行のグループ８２をそれが含んで
いることに留意されたい。しかし、図７の実施形態にお
いては、一次行のグループ８０は論理的に８４₀ 〜８４
_B で示されたいくつかの行のグループにまとめられてい
る。説明の目的で、Ｒはふたたび８に等しい（すなわ
ち、２５６個の一次行がある）と仮定し、そしてさらに
各ブロック８４には４つの行があると仮定する。したが
って、一次行のグループ８０は６４個のブロックを含
み、各ブロックには４つの一次行がある。さらに、予備
行のグループ８２も一次行のグループ８０の中のブロッ
クと同じ数の行を備えているブロックによって構成され
ていることにさらに留意されたい。この例に対してさら
に、予備行のグループ８２は単独のブロック（すなわ
ち、４つの予備行）だけを含むが、代替実施形態におい
ては、この分野の技術に熟達した人によって理解される
ように、２つ以上のブロックを含むこともできる。最後
に、一次行のグループ８０および予備行のグループ８２
の各グループに１つずつのデコーダ・グループが対応し
ており、それによって一次デコーダのグループ８６およ
び予備デコーダのグループ８８がそれぞれ提供されるこ
とに留意されたい。各デコーダのグループの中には、以
下に詳細に説明される理由のために、そのグループの中
の各行に対して単独のデコーダがあることが好ましい。

【００４４】図７のアドレス変換回路２２を参照して、
それは２つの点で図４のアドレス変換回路２２と異なっ
ていることに留意されたい。まず最初に、図７において
は、アドレス変換回路２２は上記の単独の行識別子では
なく、コンパレータ４４に対する第２の入力として出力
される欠陥ブロック識別子回路９０を含む。第２に、記
憶装置４２からの２つの下位ビット以外のすべてのビッ
トがコンパレータに対する第１の入力として接続され、
一方、記憶装置４２からのすべてのビットが図４の中の
コンパレータ４４に接続されている。これらの違いの目
的および利点は、以下に説明される動作説明から理解さ
れる。

【００４５】図７のコンポーネントの動作は多くの点に
おいて上記の各種の態様と同等であり、そして読者は前
の説明を良く理解していると仮定される。しかし、一般
に図７の実施形態は、上記のように単独の行のベースで
はなく、ブロックのベースで欠陥行を再マッピングする
ことができることに留意されたい。言い換えれば、デー
タ・メモリ２０が製造された後、ブロック８４₀ 〜８４
_B のどれかの中の１つの行が欠陥行であるかが判定され
る。この場合、そのブロックの識別子が欠陥ブロック識
別子回路９０の中に記憶される。ふたたび、その識別は
図４の識別子回路４８の場合と同様にヒューズの方法に
よって実現することができる。しかし、この場合、単独
の行ではなく、行のブロックが使われているので、ブロ
ックのアドレスは１つの行のアドレスより少ない数のビ
ットで済む。４つの行があるこの例のブロックの場合、
ブロック識別子はその２つの下位ビット以外の欠陥行の
アドレスであることが好ましい。たとえば、一次行のグ
ループ８０の中のアドレス００００１１１１の行が欠陥
行であることが発見された場合、００００１１のブロッ
ク・アドレスが欠陥ブロック識別子回路９０の中に記憶
される。さらに、上記の実施形態と同様に、イネーブル
回路４９がセットされてアドレス比較をイネーブルす
る。次に、入力のアドレスが記憶装置４２の中に受け取
られたとき、そのブロック・アドレス、すなわち（ビッ
ト［Ｒ−１：２］）が回路９０の中のブロック識別子と
比較される。ふたたび、マッチが見つかった場合、ＭＡ
ＴＣＨ信号が断定され、それによって出力記憶装置４６
の中のビットＲがセットされる。したがって、出力記憶
装置４６からの全体のアドレスがデータ・メモリ２０に
対して接続されるとき、それは欠陥がなければアドレス
した筈であったその欠陥行をアドレスしないように再マ
ッピングされる。

【００４６】図７についての上記の説明を前提として、
その中に説明されているデータ・メモリ２０に関連して
いくつかの追加のコンポーネントがデコーディングに関
して必要となる。一次デコーダ・グループ８６に関し
て、上記の実施形態と同様に、そのグループの各デコー
ダは既知の技法を使って作ることができ、Ｒ＋１ビット
のアドレスを一次行のグループ８６の中の２^R 個の行の
１つに対してデコードすることができる。しかし、予備
デコーダのグループ８８に関しては１つのブロックの行
の内部の個々の行をアドレスする必要があるので、図３
に関連して説明された追加のデコーディングが必要であ
ることに留意されたい。より詳しく言えば、図４と同様
に、図７の実施形態においても予備の各デコーダは出力
記憶装置４６からビットＲを受け取る。しかし、その他
に、予備の各デコーダは予備行のグループ８２の中の予
備行の適切な１つを活性化するために十分な情報を受け
取らなければならない。１つの実施形態においては、こ
の情報は出力記憶装置４６からの整数Ｌの下位ビットの
方法によって与えられる。ここでＬはｌｏｇ₂ （１つの
ブロックの中の行の数）である。したがって、現在の例
においてはＬはｌｏｇ ₂ （４）、すなわち、２に等し
く、したがって、出力記憶装置４６からビット［１：
０］も各予備デコーダに対して接続されている。したが
って、出力記憶装置４６からのビットＲは、予備の各デ
コーダによってデコードされて入力アドレスが予備行の
ブロックに対して再マッピングされ、そしてＬ個の下位
ビットが予備ブロックのグループ８２の中の行のうちの
選択された１つに対してデコードされることを示す。こ
の機能を前提として、既知のデコード構造を作って適切
な制御を実行することができる。他の実施形態として、
Ｌ個の各ビットを単独のデコーダに接続し、次にそのデ
コーダが予備行の１つに対して信号を出力し、そのデコ
ーダに対するＬ個の入力ビットの可能な組合せに基づい
て、その行を活性化するようにすることができる。

【００４７】図７についての上記の説明を前提として、
この分野の技術に熟達した人であれば、本発明の適用範
囲は予備行に対する欠陥行のブロック指向の再マッピン
グも含むことが分かる。この代替案は上記の実施形態か
らの各種の利点を提供する他に、ある種の追加の利点を
提供することに留意されたい。たとえば、図７の実施形
態は４つの欠陥行のすべてが同じグループの行の中にあ
った場合、単独の行に対してだけではなく、４つまでの
欠陥行に対して１つの予備行に再マッピングすることが
できる。別の例として、図７の実施形態を４つの行以外
のブロック・サイズに拡張することができる。さらに、
図６は図４の回路を少し変更して複数の行を実装するこ
とができる方法を示していることを思い出されたい。同
様に、図７についてのそれらの説明を組み合わせること
によって、この分野の技術に熟達した人であれば、図７
を少し変更して、同様に２つ以上の予備ブロックに対し
て再マッピングすることができる。さらに追加の利点お
よび実施形態もこの分野の技術に熟達した人によって確
認される。

【００４８】図８ａは本発明の範囲内でのさらに他の代
替実施形態を示しており、それは上記の各種の実施形態
と各種の原理を共有する。しかし、その複雑性およびい
くつかの違いのために、図８ａの中では新しい参照番号
が使われ、一方、この分野の技術に熟達した人であれ
ば、上記の各種の実施形態と共通の態様を共有するアイ
テムを次の用語以外にその接続から理解することができ
る。次に図８ａを参照すると、キャッシュ回路の中に含
めることができて、ふたたびＬ２キャッシュ回路１４に
関して図１の中で示されていたような方法で、アドレス
変換回路９４からアドレスを受け取るためのデータ・メ
モリ９２が一般的に示されている。しかし、より複雑で
はあるが有用であることの多い１つの実施形態として、
データ・メモリ９２はＢＡＮＫ０〜ＢＡＮＫ３で示され
ている４つの異なるメモリ・バンクを含む。さらに、各
バンクの内部では、記憶行は異なる「ウェイ」（この用
語はこの技術分野において知られている）に分離されて
いる。この例においては、そのような各ＢＡＮＫは４つ
のそのようなウェイに分類されているので、データ・メ
モリ９２は４ウェイの連想メモリと呼ばれる。

【００４９】データ・メモリ９２の各ＢＡＮＫは、各Ｂ
ＡＮＫを別々にアドレスできるように、異なるデコーダ
によって同様な方法で一般的に作られる。したがって、
全体としてその複数のＢＡＮＫは単独のＢＡＮＫの中に
格納される情報の量の４倍を格納する。各ＢＡＮＫにつ
いての同様なエレメントをより良く理解するために、同
様な参照番号が各ＢＡＮＫに対して使われており、その
添字はその参照されたアイテムが所属するバンクを示し
ている。したがって、各バンクがどのように作られてい
るかの一例としてＢＡＮＫ０を眺めると、それはこの分
野の技術において知られているようなセンス・アンプの
ライン９６₀ によって分離されている上部半分と下部半
分とを含む。センス・アンプのライン９６₀ はＢＡＮＫ
０の上部または下部の半分のいずれかの指定されたウェ
イから情報を読み出すように活性化することができ、そ
れによってデータ・メモリ９２からその情報を出力する
ことができる。しかしさらに、この既知の構成の他に、
回路は上記の実施形態と矛盾しない。詳しく言えば、Ｂ
ＡＮＫ０の半分は一次行のグループと予備行のグループ
とを含む。したがって、ＢＡＮＫ０の上部の半分は一次
行のグループ９８_T0を含み、一方、ＢＡＮＫ０の下部の
半分も一次行のグループ９８_B0を含む。この好適な実施
形態においては、各一次行のグループは１２８個の行を
含み、各行は５１２ビット（すなわち、６４バイト）の
情報を格納するように動作することができる。同様に、
ＢＡＮＫ０の上部の半分は予備行のグループ１００_T0を
含み、一方ＢＡＮＫ０の下部の半分も予備行のグループ
１００_B0を含む。この好適な実施形態においては、各予
備行のグループは単独の行を含むが、上記で示されたよ
うに、その数はこの分野の技術に熟達した人によって増
やすことができる。最後に、ＢＡＮＫ０は行デコーダの
カラム１０３₀ を含み、それは図示せずが、各行に対す
る別々のデコーダを含み、したがって、一次および予備
行のそれぞれに対する別々のデコーダを含む。上記のよ
うに、データ・メモリ９２の残りのバンクはＢＡＮＫ０
と同じ方法で作られ、したがって、この分野の技術に熟
達した人であれば、同様な参照番号（添字が異なってい
る）からそれらのバンクの各種のコンポーネントの関係
も容易に理解することができる。

【００５０】アドレス変換回路９４は一般に上記の実施
形態のいくつかと共通の態様を共有し、その中で、デー
タ・メモリ９２に対して意図されているアドレスを、そ
のオリジナル・アドレスが欠陥行に対するものであった
場合に、オリジナル・アドレスから再マッピングされた
アドレスに変換することができる。しかし、アドレス変
換回路９４の特徴および複雑性以外に、この共通の態様
をより良く理解するために、データ・メモリ９２のメモ
リ・バンクの構成を前提として、アドレス変換回路によ
って受け取られるようなアドレスの好ましいフォーマッ
トを評価することがまず理解に役立つ。これに関して、
図８ｂはそのようなアドレスのフォーマットを示してい
る。次に図８ｂを参照して、示されているアドレスは３
２ビット信号であり、５つの部分を含むことに留意され
たい。各部分は次の通りである。そのアドレスの第１の
部分はバイト・オフセットであり、それはデータ・メモ
リＢＡＮＫの１つの行の中のバイトの１つをアドレスす
ることができる。各行は６４個のバイトを格納すること
を思い出されたい。したがって、この第１の部分は６ビ
ット幅（すなわち、２⁶ ＝６４バイト）である。そのア
ドレスの第２の部分はバンク識別（「ｉ．ｄ．」）であ
る。データ・メモリ９２は合計４個のバンクを含むこと
を思い出されたい。したがって、この第２の部分は２ビ
ット幅（すなわち、２² ＝４バンク）である。そのアド
レスの第３の部分は、与えられたバンクに対して、その
アドレスがそのバンクの上部の半分に対応しているか、
あるいはその下部の半分に対応しているかを示す。した
がって、その指示は２つの可能性のうちの１つだけであ
るので、この第３の部分は１ビット幅（すなわち、２¹
＝２個の可能な半分）である。そのアドレスの第４の部
分はライン・アドレスである。データ・メモリ９２の各
ＢＡＮＫの各半分は合計１２８個の一次行を含むこと、
そしてそれらの行は４つの異なるウェイの中に分離され
ていることを思い出されたい。したがって、この第４の
部分は５ビット幅（すなわち、２⁵ ＝３２行＊４ウェイ
＝１２８行）である。そのアドレスの第５の部分はタグ
・アドレスであり、それはそのアドレスの残りの１７ビ
ットを含む。このタグ・アドレスはデータ・メモリ９２
に対応しているタグ・メモリ（図示せず）をアドレスす
るために使われ、それは上記の好ましいタイミングに従
って行なわれ、以下に説明されるようなアドレス変換回
路９４の動作と同じクロック・サイクルの間に実行する
ことができる。さらに、この分野の技術において知られ
ているように、そのタグ比較に応答してヒットが発生し
た場合、どの「ウェイ」がヒットしているかの指示がタ
グ・メモリから出力される。この例は４つの可能なウェ
イを含んでいるので、この指示は２ビット幅（すなわ
ち、２² ＝４ウェイ）となる。次の説明に対して、この
指示はＷＡＹ［１：０］と略され、これは問題にしてい
る特定のウェイを示している２ビットの信号を示す。最
後に、次の説明に対して、アドレスのビットはＡＤＤＲ
［ｘ：ｙ］の決まりによって示されることに留意された
い。これは図８ｂからのアドレスからのビットのグルー
プを意味している。ここでｘはそれらのビットのうちの
最上位ビットであり、そしてｙはそれらのビットのうち
の最下位ビットである。たとえば、ＡＤＤＲ［７：６］
はビット７およびビット６のアドレス・ビット（すなわ
ち、バンクｉ．ｄ．）に対応する。

【００５１】アドレス変換回路９４はビットＷＡＹ
［１：０］以外に、ビットＡＤＤＲ［１３：６］を含む
アドレス入力記憶装置１０２を含む。アドレス入力記憶
装置１０２の出力はアドレス出力記憶装置１０４の下位
部分１０４ａに接続されており、そしてその出力からの
ビットＡＤＤＲ［１３：９］およびＷＡＹ［１：０］は
コンパレータ１０６の第１の入力にも接続されている。
コンパレータ１０６の第２の入力は欠陥行識別子ブロッ
ク１０８からの出力を受け取るように接続されている。
欠陥行識別子ブロック１０８は８個までの欠陥行識別子
１０８_R1〜１０８_R8を含み、そしてそれらの各識別子に
はイネーブル・ビット１０８_EB1 〜１０８_{EB 8} が対応し
ている。各行識別子１０８_R1〜１０８_R8はヒューズなど
によって表される７つのビットを含み、データ・メモリ
９２の中の欠陥行のアドレスを識別することが好まし
い。より詳しく言えば、それぞれが別々にアドレス可能
な上部および下部の半分を備えている４つのバンクの構
成は一次行のグループの８つの異なる集合を発生するこ
とを思い出されたい。したがって、これらのバンクの半
分のそれぞれに対して１つまでの欠陥行を８個の欠陥行
識別子１０８_R1〜１０８_R8で表すことができる。さら
に、欠陥行が識別されて行識別子１０８_R1〜１０８_R8の
１つに符号化されると（たとえば、ヒューズを切ること
によって）、対応しているイネーブル・ビット１０８
_EB1 〜１０８_EB8 はその対応している行識別子が１つの
欠陥行を示していることを示すように構成される。最後
に、コンパレータ１０６の出力はアドレス出力記憶装置
１０４の上位部分１０４ｂに対してＭＡＴＣＨ信号を提
供するように接続されている。

【００５２】図８ａの回路の動作が以下に説明される。
ここでふたたび読者は上記の例および実施形態について
熟知していると仮定され、したがって、図５の方法５０
の段階と同等な段階が図８ａに対して適用されることを
容易に理解することができると仮定される。したがっ
て、図８ａの回路は方法５０に一般的に従うが、１つの
バンクの与えられた半分の中の一次行に対して向けられ
たオリジナル・アドレスを、そのオリジナル・アドレス
が欠陥の一次行に対するものであることが判定されたと
きに同じバンクに対する１つの予備行に対して再マッピ
ングされるようにするオプションが可能になっている。
したがって、動作においては、第１のクロック・サイク
ルの間に、タグ・メモリがアドレスされ、そしてその同
じクロック・サイクルの間に図に示されているアドレス
およびウェイの部分がレジスタ１０２の中にロードされ
る。さらに、これらのアドレスおよびウェイの部分は記
憶装置１０４の下位部分１０４ａにコピーされる。同じ
クロック・サイクルの間にビットＡＤＤＲ［８：６］が
欠陥行識別子ブロック１０８に接続される。図８ｂか
ら、これらのビットはバンクｉ．ｄ．および問題として
いる行アドレスが識別されたバンクの上半分または下半
分のいずれから来ているかの両方を示すことに留意され
たい。応答において、欠陥行の識別子ブロック１０８は
１つの欠陥行が以前にそのバンクのその半分の中で識別
されていたと仮定して、アドレスされているそのバンク
の半分の中の欠陥行のアドレスと一緒にイネーブル信号
をコンパレータ４４に対して出力する。次に、記憶装置
１０２からのオリジナル・アドレスの部分が、その識別
された欠陥行に対してコンパレータ１０６によって比較
される。ふたたび、コンパレータ１０６がその比較され
る信号間にマッチを見つけた場合、コンパレータはＭＡ
ＴＣＨ信号を断定し、それによってアドレス出力記憶装
置１０４の中の上位部分１０４ｂをセットする。結果と
して、コンパレータ１０６がマッチを見つけなかった場
合（すなわち、対照としているバンクの半分に対して識
別された欠陥行がなかったのでイネーブルされなかった
場合）、ＭＡＴＣＨ信号は断定されず、そして出力記憶
装置１０４の中のアドレスは実効的に不変のままになっ
ている。上記から、そのとき下位部分と上位部分１０４
ａおよび１０４ｂがデータ・メモリ９２に接続されるこ
とを思い出されたい。結果として（そしてタグ・マッチ
を仮定して）それに続くクロック・サイクルにおいて、
オリジナル・アドレスがその欠陥行をアドレスしないよ
うに再マッピングされて、その識別されたバンクのアド
レスされた半分に対する予備行をアドレスするようにな
るか、あるいは、一次行のグループのうちの１つの中の
行の１つにアクセスするために、オリジナル・アドレス
がそのまま接続されるかのいずれかとなる。

【００５３】したがって、図８ａおよび図８ｂについて
の上記の説明から、この分野の技術に熟達した人であれ
ば、本実施形態は連想メモリおよびそれらのメモリのバ
ンキングも含むことができることが分かる。ふたたび、
欠陥行を識別するためのヒューズなどの装置の個数は、
予備行を活性化するために１つのアドレスをデコードす
るための追加のヒューズ以外に各一次行についてのヒュ
ーズを含んでいる従来技術で必要な数よりもはるかに少
なくなる。さらに、そのヒューズの場所を集中化するこ
とができ、メモリ構造をより効率的な方法で構築するこ
とができる。さらに、図８ａの実施形態はオリジナル・
アドレスが正しく動作している行に対して向けられてい
る場合において不変のままにされるか、あるいは欠陥行
であると識別された行に対して向けられている場合には
予備行に対して再マッピングすることができるように、
他のアドレッシング・フォーマットを修正できることを
さらに示している。

【００５４】図８ａの実施形態は上記のような追加の機
能および利点を提供するが、それは以下に説明されるタ
イミングの問題を発生させること、そしてそれがさらに
追加の本発明の実施形態によって対処されることにさら
に留意されたい。詳しく言えば、アドレス変換回路９４
はその入力の一部としてＷＡＹ［１：０］（すなわち、
ウェイ・ビット）を受け取ることを思い出されたい。ま
た、回路９４のアドレス比較および変換の機能はそれら
のウェイ・ビットが作り出されるのと同じクロック・サ
イクルの間に、すなわち、その対応しているタグ・メモ
リ（たとえば、図１のタグ・メモリ１８）に関するアド
レス比較と同じクロック・サイクルの間に行なわれるこ
とが好ましい。したがって、タグ・メモリの比較はその
ウェイ・ビットを出力するので、アドレス変換回路９４
の比較動作は一見してそれらのビットを待たなければな
らない。このタイミングの問題に対する１つの方法は、
タグ比較が発生するクロック周期を十分に長く取って、
第１のイベントとして、ウェイ・ビットを出力し、そし
て次に、第２のイベントとして、アドレス比較を開始
し、アドレス変換回路９４が、与えられたアドレスに対
して必要であれば、その変換を行うことができるように
する方法である。しかし、このイベント（すなわち、タ
グ比較）が完了した後、必要に応じて続く第２のイベン
ト（すなわち、ウェイ・ビットを使ってアドレス変換の
ための比較を開始する）を必要とせずに、この問題に対
処する追加の方法が以下に提供される。

【００５５】アドレス変換回路９４のアドレス比較に関
連したウェイ・ビットの上記タイミングの問題に対する
第１の方法として、上記の図７の実施形態に部分的に似
させるように図８ａを変更することができることに留意
されたい。特に、図７の実施形態によって行のブロック
を欠陥ブロック識別子回路９０によって識別することが
でき、到来するアドレスがその識別されたブロックの内
部のどれかの行に対して向けられていた場合、そのアド
レスが予備行のブロックに対して再マッピングされるよ
うにすることを思い出されたい。したがって、それと同
様な方法で、図８ａの実施形態を変更してＢＡＮＫの上
部または下部の半分の欠陥行の各指示がＢＡＮＫの上部
または下部の半分の中の４行の１つの欠陥ブロックを代
わりに識別し、それらの４つの行が４つのウェイのそれ
ぞれに対応しているようにすることができる。この例に
おいて、到来するアドレス（すなわち、ＡＤＤＲ［１
３：６］）が受信されると、そのアドレスが４つのウェ
イのブロックの中の４つの行の１つの中に入るかどうか
を判定するだけでよい。したがって、ウェイ・ビットは
欠陥ブロックの識別子に対して比較される必要はない。
言い換えれば、図７の中のアドレス変換回路２２の記憶
装置４２のように、図８ａのアドレス変換回路９４の中
の記憶装置１０２からの値に基づいて、比較のために必
要なビット数は２個少なくなる。図８ａに対するこの変
更の例において、その比較から取り除かれる２つのビッ
トはビットＷＡＹ［１：０］となる。したがって、この
代替例においては、そのウェイ・ビットは比較のために
は不要なので、その変更されたアドレス変換回路９４は
ＡＤＤＲ［１３：６］のビットが受け取られるとすぐ
に、そしてそのウェイ・ビットを待つ必要なしに、直ち
に比較を開始することができる。結果として、上記のタ
イミングの問題は解消される。

【００５６】アドレス変換回路９４のアドレス比較に関
連したウェイ・ビットのタイミングの問題に対する第２
の方法として、ビットＡＤＤＲ［１３：６］を使って欠
陥ブロックの対応しているビットに対して予備的な比較
を行い、そしてその後、ウェイ・ビットが利用できるよ
うになったとき、ビットＡＤＤＲ［１３：６］からの予
備比較の結果を前提としてそれらを使うことができる。
これに関して、図９は図８ａのデータ・メモリ９２との
対話のために機能を実装するための他のアドレス変換回
路９４ａの回路図を示している。図９と図８ａの同等性
を示すために、同様なアイテムに対しては同様な参照番
号が使われており、そして同等である回路９４ａの中の
それらの回路に対する参照番号に対して文字「ａ」が付
加されているが、図８ａの中の回路９４のそれに対応す
る部分とは異なっていることに留意されたい。回路９４
ａを参照すると、ここでもビットＡＤＤＲ［１３：６］
は入力されるが、ここでは入力記憶装置１０６に接続さ
れており、それは図８ａの記憶装置１０２が受け取って
いたビットＷＡＹ［１：０］を受け取らない。記憶装置
１０２ａはビットＡＤＤＲ［１３：９］をコンパレータ
１０６ａに対して出力し、ビットＡＤＤＲ「１３：６］
を出力記憶装置１１０の第２の部分１１０ｂに対して出
力する。また、アドレス・ビット［８：６］はアドレス
変換回路９４ａに対して入力され、そして図８ａの中と
同じ方法で欠陥行識別ブロック１０８に対して接続され
ている。ふたたび、欠陥行識別ブロック１０８は８個の
行を備え、各行はここでは１つの欠陥行の７ビットのア
ドレスおよび対応しているイネーブル・ビットを格納す
るように動作し、その各欠陥行は図８ａのデータ・メモ
リ９２の中の複数のＢＡＮＫのうちの異なるバンクの、
異なる上部または下部の半分にある。

【００５７】欠陥行識別子ブロック１０８の出力の接続
に関して、それらは図８ａの接続と異なっていることに
留意されたい。詳しく言えば、図９においては、各欠陥
アドレスの５つの最上位ビット（ＤＡ［６：２］として
示されている）がコンパレータ１０６ａに接続されてい
る。しかし、各欠陥アドレスの２つの下位ビット（ＤＡ
［１：０］として示されている）は２‐４デコーダ１１
２に接続されている。以下でより良く理解されるよう
に、これらの２つの下位ビットＤＡ［１：０］は、欠陥
行識別子ブロック１０８によって識別された欠陥行が存
在している４つのウェイのうちの１つを識別する。２‐
４デコーダ１１２はデコーディングの技術において知ら
れているように動作する。すなわち、異なる各２ビット
入力に対してユニークな４ビット出力を作り出す。さら
に、その２ビットの入力は４つのウェイのうちの１つを
識別するので、ユニークな各４ビットの出力は以下に示
されるようにこれらのウェイのうちの１つに対応するこ
とにさらに留意されたい。残りの説明をし易くするため
の規約を設定するために、以下の表２が２‐４デコーダ
１１２に対する各２ビット入力に対応している４ビット
の出力を示している。

【００５８】

【表３】 表２

【００５９】２‐４デコーダ１１２の４つの出力はそれ
ぞれＡＮＤゲート１１４₀ 、１１４ ₁ 、１１４₂ 、およ
び１１４₃ の第１の入力に接続されている。首尾一貫性
のために、これらのＡＮＤゲートのそれぞれの添字は、
表２からＤＡ［１：０］のビットによって識別される４
つのウェイのうちの１つに対するＡＮＤゲートに関連し
ていることに留意されたい。たとえば、ビットＤＡ
［１：０］が００に等しい場合、それらはウェイ０を識
別しており、ＡＮＤゲート１１４₀ がハイの入力を受け
取る。別の例として、ビットＤＡ［１：０］が１１に等
しい場合、それらはウェイ３を識別しており、ＡＮＤゲ
ート１１４₃ がハイの入力を受け取る。ＡＮＤゲート１
１４₀ 、１１４₁ 、１１４₂ および１１４₃ のそれぞれ
の第２の入力は、コンパレータ１０６ａによって出力さ
れるＭＡＴＣＨ信号に接続されている。上記の表２が与
えられて、この分野の技術に熟達した人であれば、ＭＡ
ＴＣＨが断定されたハイ、４つのＡＮＤゲート１１
４₀ 、１１４₁ 、１１４₂ 、および１１４₃ のうちの１
つがハイの信号を出力し、一方その残りのＡＮＤゲート
は行の信号を出力することが分かる。もちろん、ＭＡＴ
ＣＨが断定されていない場合、４つのＡＮＤゲート１１
４₀ 、１１４₁ 、１１４₂ 、および１１４₃ の出力はす
べてローのままになっている。これらの結果の出力の目
的は、以下でより良く理解される。

【００６０】また、アドレス変換回路９４ａは対応して
いるタグ・メモリから結果として４ウェイのそれぞれに
対するＨＩＴ信号を入力として受け取る。したがって、
図９の中ではこれらの信号はウェイ０〜３に対してＷ０
〜Ｗ３が名前として付けられている。より詳しく言え
ば、到来するアドレスと記憶されているタグ・アドレス
のうちの１つとの間のマッチをタグ・メモリが検出した
場合、それは４つの信号Ｗ０〜Ｗ３のうちの１つにＨＩ
Ｔを断定する。これらの各信号がＡＮＤゲート１１
６₀ 、１１６₁ 、１１６₂ 、および１１６₃ の第１の入
力にそれぞれ接続されており、そしてふたたび、首尾一
貫性のために、これらの各ＡＮＤゲートはそれが関連付
けられているウェイに対するＡＮＤゲートに関連してい
る。たとえば、ＡＮＤゲート１１６₀ はＷ０入力からＨ
ＩＴ信号を受け取ることができ、ＡＮＤゲート１１６₁
はＷ１入力からＨＩＴ信号を受け取ることができ、以下
同様である。ＡＮＤゲート１１６₀ 、１１６₁ 、１１６
₂ 、および１１６₃ のそれぞれの第２入力はＡＮＤゲー
ト１１４₀ 、１１４₁ 、１１４₂ 、および１１４₃ のそ
れぞれの出力に接続されている。

【００６１】ＡＮＤゲート１１６₀ 、１１６₁ 、１１６
₂ 、および１１６₃ に接続する他に、ウェイのＨＩＴ信
号を提供するための４つの入力は４‐２エンコーダ１１
８に対する入力としても接続されている。エンコーダ１
１８は上記の２‐４デコーダ１１２とは逆の方法で動作
する。すなわち、それが４つのウェイのうちの１つの中
のヒットを示している４ビットの信号を受け取った場
合、それに応答してどのウェイがヒットしているかを符
号化しているユニークな２ビットの信号を出力する。ふ
たたび、以下の説明のための決まりを設定するために、
下の表３は４から２ビットへのエンコーダ１１８に対す
る各４ビットの入力とその結果の２ビットの出力を示し
ている。

【００６２】

【表４】 表３

【００６３】エンコーダ１１８の２ビットの出力は出力
記憶装置１１０の第１の部分１１０ａに接続されてい
る。

【００６４】ＡＮＤゲート１１６₀ 、１１６₁ 、１１６
₂ 、および１１６₃ は４入力のＯＲゲート１２０の入力
に接続されている。ＯＲゲート１２０の出力は出力記憶
装置１１０の第３の部分１１０ｃに接続されている。し
たがって、この分野の技術に熟達した人であれば、ＡＮ
Ｄゲート１１６₀ 、１１６₁ 、１１６₂ 、および１１６
₃ のどれかがそれらの出力を断定した場合、ＯＲゲート
１２０もその出力を断定し、それによって出力記憶装置
１１０の中のビットＲを設定することが分かる。このビ
ットＲの設定によって、図８ａの実施形態の場合のよう
に、到来するアドレスがデータ・メモリ９２の中の１つ
の予備行に対して再マッピングされることになる。

【００６５】動作において、アドレス変換回路９４ａは
図８ａのデータ・メモリ９２に対してアドレスを提供
し、図８ａのアドレス変換回路９４のように、到来する
アドレスが欠陥行として識別された行に対して向けられ
ている場合はその到来したアドレスを再マッピングする
か、あるいは到来したアドレスが欠陥行に対して向けら
れていなかった場合は、データ・メモリ９２の中の一次
行をそれがアドレスできるように実質的にその入って来
たアドレスを変化させないかのいずれかが行なわれる。
しかし、最初において、図９の実施形態が、アドレス変
換動作と、データ・メモリ９２に対応しているタグ・メ
モリの４ウェイのうちの１つの中にヒットがあったこと
の判定との間のタイミングの問題を緩和したことも思い
出されたい。このイントロダクションを前提として、ア
ドレス変換回路９４ａの動作がふたたび開始され、到来
するアドレスを受け取り、ビットＡＤＤＲ［１３：６］
が入力記憶装置１０２ａに接続され、そしてビットＡＤ
ＤＲ［８：６］が欠陥行識別子ブロック１０８に接続さ
れる。ＡＤＤＲ［１３：６］に応答して、ビットＡＤＤ
Ｒ［１３：９］がコンパレータ１０６ａの１つの入力に
接続され、そしてビットＡＤＤＲ［１３：６］が出力記
憶装置１１０の第２の部分１１０ｂに接続される。ＡＤ
ＤＲ［８：６］に応答して、欠陥行識別子ブロック１０
８の１つの行がアドレスされる。到来したアドレスがそ
の到来したアドレスによってアドレスされるＢＡＮＫの
半分の中の欠陥行を有しているメモリのＢＡＮＫに対応
している場合、欠陥行識別子ブロック１０８はイネーブ
ル・ビットと一緒にコンパレータ１０６ａの第２の入力
に対してＤＡ［６：２］を出力し、次の比較段階をイネ
ーブルし、そしてまた、ＤＡ［１：０］を２‐４デコー
ダ１１２に対して出力する。他方、到来したアドレスが
その到来したアドレスによってアドレスされている半分
の中の欠陥行のあるメモリのＢＡＮＫに対応していなか
った場合、欠陥行識別子ブロック１０８からは欠陥アド
レスは出力されず、比較はイネーブルされない（たとえ
ば、イネーブル・ビットに行を出力することによっ
て）。したがって、究極的には入って来たアドレスが変
えられることなしにデータ・メモリ９２に対して出力さ
れる。しかし、回路９４ａの残りの動作を詳細に説明す
るために、到来したアドレスによって比較イネーブル・
ビットおよび記憶された欠陥行のアドレスが出力され
て、それによって以下に説明される追加の動作が発生す
ると仮定する。

【００６６】識別子ブロック１０８によって出力される
欠陥行のアドレスに応答して、２つの異なるアクション
が発生する。１つのアクションとしては、ＤＡ［１：
０］に応答して、２‐４デコーダ１１２は上記の表２に
従って４つのビットを出力する。現在の例の場合、ＤＡ
［１：０］はウェイ１に対応すると仮定し、したがっ
て、２‐４デコーダ１１２はビット・シーケンス００１
０をＡＮＤゲート１１４₃〜１１４₀ に対してそれぞれ
出力する。もう１つのアクションとして、ＤＡ［６：
２］に応答して、コンパレータ１０６ａがこれらのビッ
トを入って来たアドレスからのビットＡＮＤゲート［１
３：９］と比較する。そのウェイ・ビットはまだ比較さ
れていないので、コンパレータ１０６ａによる比較は入
って来たアドレスからの現在比較されているビットが４
つの行（すなわち、４ウェイ）の１つが欠陥行である４
つの行のブロックに対して向けられているかどうかを判
定することに留意されたい。対応が見つからなかった場
合、ロー信号がＡＮＤゲート１１４₃ 〜１１４₀ のそれ
ぞれに対するコンパレータ１０６ａから接続され、した
がって、それらのＡＮＤゲートのそれぞれがロー信号を
出力する。この場合、ＡＮＤゲート１１６₃ 〜１１６₀
のそれぞれがＯＲゲート１２０に対してロー信号を必要
に応じて出力し、ＯＲゲート１２０はそれに応答して出
力記憶装置１１０の第３の部分１１０ｃの中のＲビット
をセットしない。したがって、以前の実施形態と同様
に、最上位ビット（すなわち、ビットＲ）がセットされ
ない場合、究極的に入って来たアドレスがデータ・メモ
リ９２に対して実質的に変えられることなしに出力さ
れ、その入って来たアドレスによってアドレスされるデ
ータ・メモリ９２の中の一次行が、その変えられなかっ
たアドレスを使ってアクセスされる。他方、ＤＡ［６：
２］とＡＤＤＲ［１３：９］との間の対応が見つかった
場合、ＭＡＴＣＨが断定され、以下に説明されるような
効果を生じる。

【００６７】断定されたＭＡＴＣＨ信号はＡＮＤゲート
１１４₃ 〜１１４₀ のそれぞれの第１入力に対して論理
のハイを接続する。また、２‐４デコーダ１１２がその
出力の１つにおいて論理の１を出力していたことを思い
出されたい。したがって、このハイがＡＮＤゲート１１
４₃ 〜１１４₀ の第２の入力の１つに対して接続され、
一方、他の３つのそれらのＡＮＤゲートのそれぞれがそ
のそれぞれの第２入力において論理の行を受け取る。現
在の例においては、デコーダ１１２からの論理のハイは
ウェイ１に対応することを思い出されたい。したがっ
て、ＡＮＤゲート１１４₁ がその入力の両方において論
理のハイを受け取り、一方、他の３つのＡＮＤゲート１
１４₀ 、１１４₂ 、および１１４₃ のそれぞれが１つの
入力において論理のハイ（すなわち、断定されたＭＡＴ
ＣＨ）を受け取り、別の入力において論理のローを受け
取る。これらの入力信号に基づいて、ＡＮＤゲート１１
４₁はハイの信号を出力し、一方、１１４₀ 、１１
４₂ 、および１１４₃ の各ＡＮＤゲートはロー信号を出
力する。ＡＮＤゲート１１４₀ 〜１１４₃ からの各出力
信号はそれぞれ対応しているＡＮＤゲート１１６₀ 〜１
１６₃ の１つの第１入力に対してさらに以下に説明され
るように接続される。

【００６８】上記を前提として、入って来たアドレスが
ブロック１０８によってそれらの行のうちの１つが欠陥
行であるとして識別される４つの行（それぞれが異なる
ウェイに対応している）のグループに対して向けられて
いた場合、ＡＮＤゲート１１６₀ 〜１１６₃ のうちの１
つに対する第１入力は論理のハイとなる。現在の例にお
いては、この第１の入力はＡＮＤゲート１１６₁ に対す
る入力である。というのは、ウェイ１がビットＤＡ
［１：０］によって識別される欠陥行を有していて、デ
コーダ１１２によってデコードされるからである。ここ
で、ウェイの各ＨＩＴ信号は、ＡＮＤゲート１１６₀ 〜
１１６₃ のうちの対応している１つの第２入力にそれぞ
れ接続されていることを思い出されたい。したがって、
ＨＩＴ信号の値が利用できる必要があるのは、現在説明
されている動作段階の中のこのポイントにおいてだけで
ある。言い換えれば、ＡＮＤゲート１１６₀ 〜１１６₃
の動作に先行している段階はタグ・メモリが４つのウェ
イの１つに対応しているＨＩＴ信号の１つを発生してい
るのと同じときに実行される。結果として、上記の図８
ａの説明の後で説明されたタイミングの問題は、アドレ
ス比較回路９４ａの動作を開始するためにはそのウェイ
・ビットが不要であるということによって大幅に緩和さ
れる。これらのウェイ・ビットが利用できるとき、それ
らはＡＮＤゲート１１６₀ ｜１１６₃ によって論理ＡＮ
Ｄゲート１１４₀ 〜１１４₃ からの結果と論理的にＡＮ
Ｄが取られる。入って来たアドレスが欠陥行として識別
された行のある４つの行のグループに対して向けられて
いた場合、これらのＡＮＤゲートのうちの１つがハイに
なる。

【００６９】論理ＡＮＤゲート１１６₀ 〜１１６₃ のそ
れぞれの動作の結果によって、入って来たアドレスがブ
ロック１０８によって識別された欠陥行に対するもので
あったかどうかが最終的に判定される。詳しく言えば、
最大でも論理ＡＮＤゲート１１４₀ 〜１１４₃ の１つの
出力だけがハイであることを思い出されたい。したがっ
て、論理ＡＮＤゲート１１６₀ 〜１１６₃ のどれかの出
力がハイとなる場合、それは論理ＡＮＤゲート１１４₀
〜１１４₃ の１つからの１つのハイ出力と、そしてウェ
イＷ０〜Ｗ３の１つに対応している断定されたＨＩＴ信
号も両方共受け取らなければならない。したがって、こ
の例を続けると、ＡＮＤゲート１１４₀、１１４₂ 、お
よび１１４₃ のそれぞれの出力はローである。したがっ
て、対応している論理ＡＮＤゲート１１６₀ 、１１
６₂ 、および１１６₃ の出力もローである。しかし、論
理ＡＮＤゲート１１６₁ に関しては、それが論理ＡＮＤ
ゲート１１４₁ から受け取る論理のハイがＷ１のＨＩＴ
入力とＡＮＤが取られる。したがって、Ｗ１のＨＩＴが
断定された場合、すなわち、入って来たアドレスがウェ
イ１をアドレスしている場合、論理ＡＮＤゲート１１６
₁ の出力もハイである。他方、入って来たアドレスがウ
ェイ１をアドレスしていなかった場合、Ｗ１におけるＨ
ＩＴ信号は断定されず、したがって、論理ＡＮＤゲート
１１６₁ の出力はローである。

【００７０】上記から、この分野の技術に熟達した人で
あれば、動作のこのポイントにおいて、論理ＡＮＤゲー
ト１１６₀ 〜１１６₃ のすべての出力がローであるか、
あるいは最高でも、それらの出力のうちの１つがハイで
あることが分かる。この後者のイベントはその以前の各
判定が肯定的であるとテストされた後、すなわち、入っ
て来たアドレスがブロック１０８によって識別された欠
陥行に対して向けられていることが判定されたときに発
生する。また、これらの以前の肯定的な判定を前提とし
て、論理ＡＮＤゲート１１６₀ 〜１１６₃ のうちの１つ
から論理ハイの出力があり、そしてそれによって論理Ｏ
Ｒゲート１２０の出力もハイになり、それによって出力
記憶装置１１０の第３の部分１１０ｃの中のビットＲが
セットされる。反対に、この現在の例の中で入って来た
アドレスに対してＷ１以外のウェイがアドレスされた場
合の効果にも留意されたい。この場合、ＡＮＤゲート１
１６₁ がその入力の１つにおいてＡＮＤゲート１１４₁
からハイを受け取っていたが、その入力の他のものは論
理のローを受け取ることになる。したがって、ＡＮＤゲ
ート１１６₁ の出力はローになり、ＯＲゲート１２０の
出力がローになる。したがって、出力記憶装置１１０の
中のビットＲはセットされない。

【００７１】Ｗ０〜Ｗ３のＨＩＴ信号に基づいた論理Ａ
ＮＤゲート１１６₀ 〜１１６₃ の動作の他に、これらの
信号は例を示す方法によって表３に従って４‐２エンコ
ーダ１１８によって符号化されることにも留意された
い。したがって、ウェイ１がアドレスされている現在の
例においては、エンコーダ１１８は０１の値を出力す
る。２ビットの符号化を完了すると、この出力値は出力
記憶装置１１０の第１の部分１１０ａに接続される。し
たがって、エンコーダ１１８の出力は到来するアドレス
の下位２ビットに対応する。

【００７２】上記の各段階が実行されると、ふたたび出
力記憶装置１１０の中の全体のアドレスがデータ・メモ
リ９２へ接続される。したがって、図８ａの方法の場合
と同じように、そのアドレスは適切なメモリのＢＡＮＫ
の適切な半分に対する予備行のアドレスに対して再マッ
ピングされたものである。また、図８ａの方法の場合と
同様に、ビットＲがセットされない場合、そのアドレス
は実効的に変えられておらず、そして適切なメモリのＢ
ＡＮＫの適切な半分の中の予備でない行をアドレスする
ことになる。

【００７３】図９の実施形態によって提供される改善の
理解を前提として、図１０ａおよび図１０ｂは図９の各
種の概念を実装している回路図を提供し、さらに追加の
利点も提供する。図１０ａおよび図１０ｂの構造の詳細
を説明する前に、いくつかのイントロダクションのコメ
ントが理解に役立つ。データ・メモリの中の行をアドレ
スするとき、Ｎビットのアドレスを受け取ってそれを２
^N 個の行にデコードするために各種のデコーディング技
法が現れている。たとえば、２５６個の行が与えられた
場合、１つの方法は各行に対して８個のアドレス・ビッ
トのそれぞれが接続される必要のあるトランジスタ回路
網を含めることである。ここでその回路網は各行におい
て直列に接続された８個のトランジスタを必要とする。
より効率的な代替案として、この分野の技術においては
多数の行（たとえば、２５６）を備えている行のアレイ
に対して各行におけるデコーディングのレベルが増加す
るのを避けるために、与えられたレベルにおいて複数の
デコーダを使うことができることが知られている。した
がって、２５６個の行の例を続けると、第１のレベルは
３つのデコーダを含むことができ、最初のデコーダは２
‐４デコーダであり、そして第２および第３のデコーダ
は３から８へのデコーダである。したがって、その３つ
のデコーダを通過することによって、１つのアドレスが
２５６個のロケーションのうちの１つに究極的には到着
することができる。この複数のデコーダ技法を前提とし
て、図１０ａおよび図１０ｂの回路図は図９からの各種
の概念を１つのそのようなデコーダの内部に含め、それ
によってその対応しているデータ・メモリ（たとえば、
図１の中のデータ・メモリ２０）以外にアドレス変換回
路９４ａの両方に関してタイミングの問題をさらに改善
できる方法をさらに示している。

【００７４】図１０ａおよび図１０ｂを参照すると、一
般的に１２２において示されている３から８へのデコー
ダが提供されている。デコーダ１２２の上部を横断し
て、ＰＤ₀ 〜ＰＤ₇ と名付けられている８個の出力があ
り、それらは１つの一次行に対応している。言い換えれ
ば、３ビットの信号を８個の可能性のうちの１つに対し
てデコードする際、１つの一次行がアドレスされるべき
動作において、これらの８個の出力のうちの１つが断定
される。しかし、さらに、デコーダ１２２はＰＤ _SP1 お
よびＰＤ_SP2 で表されている２つの予備行も含んでい
る。以下に示されるように、１つの予備行がアドレスさ
れるとき、一次行の出力の１つではなく、これらの予備
行の出力のうちの１つまたは他の出力が断定される。さ
らに、デコーダ１２２は３から８へのデコーダであるの
で、それを他のデコーダと組み合わせて合計で２５６個
の行（あるいは何らかの他の８の倍数の行）をアドレス
することができる。

【００７５】デコーダ１２２をより詳細に眺めると、入
力の状態の３つのレベルはＡ０およびその補数／Ａ０、
Ｗ０〜Ｗ３、およびＳ０〜Ｓ３を含んでいる。以下にさ
らに明確になる理由のために、Ｗ０〜Ｗ３は図９からの
信号と同じ名前の信号、すなわち、タグ・メモリから入
ってくるＨＩＴ信号に対応している。また以下に説明さ
れる理由のために、Ｓ０〜Ｓ３は図９の論理ＡＮＤゲー
ト１１４₀ 〜１１４₃の出力に対応し、したがって、現
在入ってきているアドレスがその欠陥行を含んでいる行
のブロックをアドレスしている場合に、その記憶された
欠陥行の識別子によって識別されるウェイの指示を表
す。最後に、Ａ０およびその補数は単純に、対象として
いるいくつかの第３のアドレスを表す。現在の例の場
合、Ａ₀ はＡＤＤＲ［８］に対応し、したがって、入っ
てきているアドレスが図８ａのデータ・メモリ９２の中
のＢＡＮＫメモリの与えられた１つの上部半分または下
部半分に向けられているかどうかを示す。したがって、
出力ＰＤ₀ 〜ＰＤ₃ を活性化してそれらのＢＡＮＫメモ
リのうちの１つの上部半分をアドレスすることができ、
一方、ＰＤ₄ 〜ＰＤ₇ を活性化してそれらのＢＡＮＫメ
モリのうちの１つの下部半分をアドレスすることができ
る。したがって、これに関して、ＰＤ_SP1 は同様にそれ
らのＢＡＮＫメモリの１つの上部半分に対する予備行を
アドレスするために活性化され、一方、ＰＤ_SP2 は同様
にそれらのＢＡＮＫメモリの１つの下部半分に対する予
備行をアドレスするために活性化されることになる。

【００７６】デコーダ１２２はダイナミック論理回路と
して構築されており、したがって、最初のフェーズにお
いてプリチャージされてからその最初のフェーズに続く
第２のフェーズの間に評価する（すなわち、条件によっ
て放電する）。これに関して、各出力は１つの対応して
いるプリチャージ・ノードＰＮを備え、それは対応して
いるクロックされたプリチャージ・トランジスタＰＴに
よってＶ_DDへチャージされ、そして対応しているインバ
ータＩＮＶに接続される。その図を単純化するために、
そのような各ノード、プリチャージ・トランジスタ、お
よびインバータはその対応している出力と同じ添字を使
っている。各ＰＮは３つのトランジスタに接続されてい
る。それらのトランジスタはすべてが導通している場
合、ＰＮを放電用トランジスタＤＴに接続する。したが
って、１つのＤＴはハイのクロック信号のために導通
し、ＰＮはＰＮをＤＴに接続している３つのトランジス
タのそれぞれが導通している場合にグラウンドに接続さ
れる。

【００７７】ＰＮをＤＴに接続する３つのトランジスタ
のうちの上側の２つをユニークに識別するために、その
２つのトランジスタのそれぞれがそのトランジスタに対
する入力信号に対応している大文字と文字「Ｔ」とを組
み合わせることによって、そしてまた、その直列の接続
を経由してトランジスタが接続されている出力に対応し
ている添字を含めることによって、その２つのトランジ
スタのそれぞれが示されている。さらに明確化するため
に、いくつかのトランジスタの名前はその識別子の上に
水平のバーを付けて示され、その場合、そのトランジス
タに対する信号入力は、その識別子の上に水平のバーを
含んでいない別のトランジスタの補数である。これらの
決まりを示すために、出力ＰＤ₀ からＤＴへ追跡する次
の例を考える。したがって、ＰＤ₀ は同様な添字の付い
たインバータ、すなわち、ＩＮＶ ₀ を通じて接続されて
いる。ＩＮＶ₀ に対する入力はこれらのトランジスタを
経由してＤＴに接続することができる。これらのトラン
ジスタのうちの最初のものが／ＴＳ₀ （入力はＳであっ
て、その入力の補数がそのトランジスタＴＳ₀ に対して
使われている）である。これらのトランジスタのうちの
第２のものはＴＷ₀（入力がＷである）である。最後
に、この第２のトランジスタはトランジスタ／ＴＡ０に
接続されている。トランジスタ／ＴＡ０はそれの入力信
号の識別子と「Ｔ」を組み合わせ、そしてトランジスタ
ＴＡ０に対してその入力の補数が使われているので、同
じ名前の上に水平のバーを含めることによって命名され
ている。

【００７８】図１０ａおよび図１０ｂの中で使われてい
る識別子の決まりを紹介した後、一次行の出力はそれに
対応している「Ｗ」および「Ａ］の入力がハイである場
合にハイになるが、対応している「Ｓ」入力は、一次行
の入力に対する各放電径路の中のトランジスタのゲート
に接続している「Ｓ」信号の補数であるのでローでなけ
ればならない。たとえば、プリチャージ・ノードＰＮ₃
に関しては、それはトランジスタ／ＴＳ３を通じて、ト
ランジスタＴＷ３を通じて、そしてトランジスタ／ＴＡ
０を通じて、トランジスタＤＴに対して接続することが
できる。したがって、ＤＴも導通している場合、ＴＮ３
はグラウンドに対して放電される。したがって、逆に、
２つの予備行の出力のいずれかがハイになるためには、
ふたたびそれの対応している「Ｗ］および「Ａ」の入力
が、対応している「Ｓ」入力がハイでなければならない
のと同様に、ハイでなければならない。たとえば、プリ
チャージ・ノードＰＮＳＰ１に関して、それはトランジ
スタＤＴに対してハイのＳおよびＷの対応している信号
が入力されている一対のトランジスタのどれかを通じて
導通する可能性がある。したがって、ＤＴも導通してい
る場合、ＰＮＳＰ１はグラウンドに対して放電される。

【００７９】デコーダ１２２の動作は次の通りであり、
以下の説明は以前の実施形態についての理解を仮定して
いる。プリチャージ・フェーズの間、図１０ａおよび１
０ｂに示されているＣＬＯＣＫ信号はローであり、した
がって、示されている１０個のＰＮのそれぞれが論理の
ハイ信号（すなわち、Ｖ_DD）に対してプリチャージす
る。結果として、図１０ａおよび１０ｂの上部を横断し
ている１０個の各出力が論理のローとなる。評価フェー
ズの間に、ＣＬＯＣＫ信号はハイに遷移し、それによっ
て各ＰＮをＶ_DDから切り離し、その間ＤＴも導通させて
いる。この点において、デコーダ１２２へ与えられた入
力信号に対応して、ＰＮのうちの１つだけが放電する。
この動作をよりよく示すために、２つの例を仮定する。
その第１の例は欠陥行を含んでいる行のブロックの内部
にない行をアドレスする例であり、第２の例は予備行を
アドレスする。それぞれが以下に詳細に説明される。

【００８０】デコーダ１２２の最初の動作例の場合、一
次行（予備行ではなく）がアドレスされる。したがっ
て、プリチャージ・フェーズの間の入力の次の特性に留
意されたい。第１に、４つのウェイ・ビットＷ０〜Ｗ３
のうちの１つが断定されるのと同時に、Ａ０またはその
補数のいずれかが断定される。第２に、そのアドレスさ
れている行は欠陥行を含んでいる行のブロックの中には
ないので、ＭＡＴＣＨは図９においては断定されない。
結果として、Ｓ０〜Ｓ３の各値（すなわち、ＡＮＤゲー
ト１１４₀ 〜１１４₃ の各出力）は行である。したがっ
て、図１０ａおよび１０ｂにおいて、／ＴＳ₀ 〜／ＴＳ
₇ の各トランジスタが導通する。上記を前提として、Ａ
０がハイであって、ウェイ１が入力アドレスによってア
ドレスされている（すなわち、Ｗ１がハイであって、一
方Ｗ０、Ｗ２およびＷ３が行である）例を仮定する。結
果として、評価フェーズの間に、次の４つのトランジス
タ、すなわち、（１）ＤＴ；（２）ＴＡ０；（３）ＴＷ
₅ ；および（４）／ＴＳ₅ が導通する。したがって、応
答において、ＰＮ₅ が放電し、そして出力ＰＤ₅ はデコ
ーダ１２２の残りの出力がローにとどまっている間にロ
ーからハイへ遷移する。したがって、この出力を次に直
接使って、あるいは他のデコーダの動作と組み合わせ
て、データ・メモリ９２の中の適切な一次行を活性化す
ることができる。

【００８１】デコーダ１２２の第２の動作例の場合、欠
陥行がアドレスされる。したがって、プリチャージ・フ
ェーズの間の入力の次の特性に留意されたい。まず最初
に、４つのウェイ・ビットＷ０〜Ｗ３のうちの１つが断
定されるのと同時に、Ａ０またはその補数のいずれかが
断定される。第２に、アドレスされている行が欠陥行を
含んでいる行のブロックの内部にあるので、ＭＡＴＣＨ
が図９の中で断定される。結果として、Ｓ０〜Ｓ３のう
ちの１つがハイで、Ｓ０〜Ｓ３の他の３つが行である。
したがって、図１０ａおよび１０ｂにおいて、８個のト
ランジスタＴＳ ₀ 〜ＴＳ₇ のうちの２つが導通する。上
記を前提として、／Ａ０がハイ、ウェイ２が到来してい
るアドレスによってアドレスされていて、記憶されてい
る欠陥行のアドレスは、その欠陥行がウェイ２である
（すなわち、Ｓ２がハイである）ことも同様に示してい
ることを仮定する。結果として、評価フェーズの間に次
の４つのトランジスタ、すなわち、（１）ＤＴ；（２）
／ＴＡ０；（３）ＴＷ₂ ；および（４）ＴＳ₂ が導通す
る。したがって、応答においては、ＰＮ_SP1 が放電し、
出力ＰＤ_SP1 はデコーダ１２２の残りの出力が行にとど
まっている間に行からハイへ遷移する。したがって、次
にこの出力を直接に、あるいは他のデコーダの動作と組
み合わせて使ってデータ・メモリ９２の中の適切な予備
行を活性化することができる。さらに、上記の直前の例
はウェイＨＩＴ（すなわち、Ｗ２）がその記憶されてい
る欠陥のウェイ（すなわち、Ｓ２が断定されている）に
マッチしていることを仮定している。しかし、その動作
をさらに詳しく説明するために、上記と同じ信号を仮定
するが、さらに入って来ているアドレスがウェイ３に対
するウェイＨＩＴ（すなわち、Ｗ３が断定されている）
を生じ、一方、欠陥の識別された行がふたたびウェイ２
の中にある（すなわち、Ｓ２が断定されている）と仮定
する。したがって、この場合、予備行以外の一次行がア
ドレスされるべきである。この目的に向かって、そして
これらの入力信号を前提として、ふたたび断定されてい
るＳ２が予備行をアドレスするために接続されているＴ
Ｓ₂ （およびＴＳ₆ ）を導通させる。しかし、Ｗ２が断
定されていない（代わりに、Ｗ３が断定されている）の
で、そのときはＴＷ₂ は導通せず、したがって、ＰＮ
_SP1 とグラウンドとの間には放電径路は生じない。した
がって、ＰＤ_SP1 の出力は行のままになっている。代わ
りにＳ２およびＷ３が断定されていることをふたたび前
提として、出力ＰＤ₃ からグラウンドへの放電径路が生
成される。というのは、次のトランジスタ、すなわち、
（１）ＤＴ；（２）／ＴＡ０；（３）ＴＷ₃ ；および
（４）／ＴＳ₃ が導通しているからである。したがっ
て、この例では、次にＰＤ₃ の出力が直接的に、あるい
は他のデコーダの動作と組み合わせて使われ、データ・
メモリ９２の中の適切な一次行を活性化する。

【００８２】デコーダ１２２の利点の最終のデモンスト
レーションとして、図１１は対照的な従来技術の３‐８
デコーダ１２４を示している。この分野の技術に熟達し
た人によって理解されるように、デコーダ１２４に対す
る３つの入力は信号Ａ、Ｂ、およびＣである。したがっ
て、これらの入力信号の組合せに基づいて、ＤＴがイネ
ーブルされていると、８個の出力ＰＤ₀ 〜ＰＤ₇ のうち
の１つが断定される。言い換えれば、放電時に、プリチ
ャージ・ノードＰＮ₀ 〜ＰＮ₇ のうちの１つが放電さ
れ、そしてその放電されたノードが対応しているインバ
ータＩＮＶ₁ 〜ＩＮＶ₇ の１つによってインバートさ
れ、それによって対応している出力が行からハイへ遷移
する。この動作を前提として、任意の有効な出力に対す
る放電径路の長さは４トランジスタであり、すなわち、
放電は４つのトランジスタを含む直列接続径路の導通に
応答してのみ発生する。

【００８３】図１１に従来技術のデコーダ１２４が示さ
れているが、ここで図１０ａおよび図１０ｂの本発明の
デコーダ１２２の放電径路も４つのトランジスタを含む
直列接続を必要とすること、したがって、本発明の実施
形態のデコーダ１２２は従来技術のデコーダ１２４とほ
ぼ同じ遅延時間で動作することに留意されたい。この同
等程度のスピードはデコーダ１２２が予備行を潜在的に
活性化する追加の機能を提供しながら達成されることに
留意されたい。言い換えれば、アドレスをデコードして
適切なワード・ラインを活性化するための好適な実施形
態のデコーダ１２２の遅延時間は、上記の行の冗長性機
能を実装することによってはそれほど増加しない。最後
に、予備デコーダのノード（すなわち、ＰＤ_SP1 または
ＰＤ_SP2のいずれか）を放電するためのデコーダ１２２
の動作のタイミングに関して、それらの予備行のノード
のそれぞれの接続は４個までのｎチャネル・トランジス
タであり、一方、デコーダ１２４の各プリチャージ・ノ
ードは単独のＮチャネル・トランジスタだけに接続する
ことに留意されたい。したがって、前者はこの余分のダ
イオード容量のために、遅延時間が僅かに長くなる可能
性がある。しかし、この遅延時間はそれ以降の予備行の
デコーダ（予備でない行のデコーダではなく）の高速応
答のために十分相殺される。というのは、以前に説明さ
れたように、予備行のデコーダは予備でない行のデコー
ダに比べて評価のための合計ビット数が少なくて済むか
らである。

【００８４】上記から、上記の例はメモリの行の冗長性
を改善するための各種の代替方法を提供することが理解
できる。上記から多くの利点が示され、あるいは明らか
になっている。さらに、上記の例はメモリの行から情報
を読み出すために、そのメモリ行をアドレスすることに
関連して説明されているが、この分野の技術に熟達した
人によって確認されるように、僅かな変更で、その行に
対して情報を書き込む目的のためのメモリ行のアドレッ
シングにも上記と同じ多くの実施形態および原理が等し
く提供されることに留意されたい。したがって、この代
替例も明らかに本発明の適用範囲内にある。したがっ
て、本発明の実施形態が詳細に示され、また各種の置換
え、修正、または変更も提示されてきたが、さらに細か
い変形を、本発明の適用範囲から離れることなしに、上
記の記述に対して行うことができる。

【００８５】＜２． メモリ・カラムの冗長性＞上記の
背景の中で述べられているように、メモリの中のカラム
の冗長性を実装するために従来技術においてはヒューズ
が使われている。それに関して次の発明の実施形態に対
するさらに追加のイントロダクションとして、図１２は
一般的に３００で表されている従来の技術のメモリ構成
を示している。構成３００は従来技術で知られている各
種の技法に従って構築できるメモリ行のグループを含め
るための行アレイ３０２を含む。したがって、動作にお
いて、そのメモリ行の１つがその行をアクセスするため
に活性化され、そしてその活性化された行からの情報が
一連のメモリ・カラムに沿って出力される。さらに、そ
のメモリ・カラムはそのメモリの内部に含まれているセ
ンス・アンプからのカラム・ビット出力を単に表現して
いるに過ぎないことに留意されたい。実際には、メモリ
はいくつかの複数のカラム出力ビットである多数の物理
的カラムを含むことが多い。たとえば、２５６個の物理
的カラムを備えたメモリはそれらの物理的カラムをマル
チプレクサによって接続し、それらの２５６個の物理的
カラム上の６４ビットだけが一度にセンス・アンプによ
って出力されるようにすることができる。もちろん、そ
の他の例も従来技術によって知られている。いずれの場
合でも、このドキュメントの目的のために、メモリ・カ
ラムという用語はそのメモリの実際の物理的カラムに対
応する意味でのメモリからのいくつかのビットの出力を
表現しており、ここでそれらの物理的カラムは普通はそ
れらのビットを出力するためのセンス・アンプに接続さ
れている。この背景を前提として、図１２の例において
は、Ｃ₀ 〜Ｃ₄ で表されている合計５個のそのようなメ
モリ・カラムがある。実際には、メモリ・カラムの実際
の数は５より大幅に大きい（たとえば、２５７、５１
３、あるいはそれ以上の）可能性があるが、図および説
明を単純化するために、現在の例においては５個だけが
含まれている。以下により良く理解されるように、動作
においてこれらのメモリ・カラムの１つを除くすべてか
らのディジタル信号が、その後、構成３００から出力さ
れ、その１つのメモリ・カラムは欠陥カラムであるの
で、普通は情報が出力されない（あるいは、何らかの他
の理由のために出力から除外される）カラムである。

【００８６】構成３００からのディジタル情報出力はメ
モリのカラム数より１だけ少ない一連の出力カラム番号
に沿って提供され、ＯＣ₀ 〜ＯＣ₃ で表されている。各
出力カラムは対応している２入力のマルチプレクサＭ₁
〜Ｍ₄ の出力に接続されている。Ｍ₁ 〜Ｍ₄ の各マルチ
プレクサの２つの入力は、マルチプレクサＭ₁ の入力に
接続されている連続したメモリ・カラムＣ₀ およびＣ₁
の最初のペアから始まる連続したメモリ・カラムのペア
に接続されており、それぞれ昇順の番号が付けられたマ
ルチプレクサが次々のメモリ・カラムのペアに接続さ
れ、その連続したメモリ・カラムのペアはそのメモリ・
カラムの先行するペアの、より高い順序番号の出力カラ
ムを共有する。たとえば、マルチプレクサＭ₁ の後の昇
順のマルチプレクサはＭ₂ であり、そしてＭ₂ の入力は
メモリのカラムＣ₁ およびＣ₂ へ接続されている（Ｃ₁
およびＣ₀ のカラム・ペアのうちＣ₁ の方が上位の先行
するペアである）。この分野の技術に熟達した人であれ
ば、この接続パターンはマルチプレクサＭ₄ にまで継続
し、マルチプレクサＭ₄ の入力がメモリ・カラムＣ₃お
よびＣ₄ に接続されることが分かる。最後に、Ｍ₁ 〜Ｍ
₄ の各マルチプレクサの動作についての以下の説明をし
易くするために、各マルチプレクサの図の中に「０」と
「１」が示され、それによってそのマルチプレクサの制
御入力が論理のハイ（すなわち、論理１）の場合、その
マルチプレクサが図の中の「１」の側の入力を選択し、
一方、そのマルチプレクサの制御入力が論理のロー（す
なわち、論理０）の場合は、マルチプレクサは図の中で
「０」の側の入力を選択することを表すことが意図され
ている。たとえば、マルチプレクサＭ₁ の制御入力に論
理０が加わると、それはメモリ・カラムＣ₀ から入力を
選択し、したがって、その入力からの信号を出力カラム
ＯＣ₀ へ出力する。

【００８７】構成３００はカラムの冗長性を実装するた
めにヒューズによる追加の接続を含む。これらのヒュー
ズはレーザのコンフィギュレーション・ヒューズまたは
それと同様なヒューズであることが好ましく、アレイ３
０２およびその出力カラムがテストされた後、以下に詳
細に説明されるように欠陥カラムを分離するようにそれ
らのヒューズを構成することができる。そのヒューズを
見ると、構成３００はマルチプレクサＭ₁ の制御入力と
グラウンドとの間に接続されている第１のヒューズＦ₁
を含む。ヒューズＦ₁ の後に、連続した各マルチプレク
サの制御入力の間に追加のヒューズが接続されている。
たとえば、ヒューズＦ２はマルチプレクサＭ₁ の制御入
力とマルチプレクサＭ₂ の制御入力との間に接続されて
いる。また、このパターンはマルチプレクサＭ₃ の制御
入力とマルチプレクサＭ₄ の制御入力との間に接続され
ているヒューズＦ₄ まで継続する。さらに、追加のもう
１つのヒューズＦ₅ がマルチプレクサＭ₄ の制御入力と
或る電圧源（図１２においてＶ_DDとして示されている）
に接続されている抵抗器Ｒとの間に接続されている。最
後に、抵抗器Ｒが図１２の中に示されているが、ヒュー
ズＦ₁ 〜Ｆ₅ の１つが切断される前、あるいはヒューズ
Ｆ₁ 〜Ｆ₅ のどれもが切断される必要がないと判定され
た場合のいずれかにおいて静的な電力を消費するのを避
けるために、普通はさらに複雑な回路が実装されること
に留意されたい。いずれにしても、抵抗の機能は次の説
明に特に密接に関係しているわけではなく、したがっ
て、図１２の中の単独の抵抗器として単純化されてい
る。

【００８８】カラムの冗長性におけるコンテキストにお
ける構成３００の動作は次の通りである。まず最初に、
構成３００が構築された後、出力カラムＯＣ₀ 〜ＯＣ₃
からアクセス可能な各メモリ・カラムが、既知の技法を
使ってテストされ、それらのメモリ・カラムのうちのど
れか１つが元々意図されているような情報を転送するこ
とができないかどうかを判定する。以下のさらに明確な
目的のために、メモリ・カラムＣ₄ は冗長性のカラムで
あり、それによってメモリ・カラムＣ₀ 〜Ｃ₃がこれに
関してテストされるようにしている。第２に、テストさ
れるメモリ・カラムの１つが欠陥カラムであると判定さ
れた場合、ヒューズの１つが切断され（すなわち、構成
され）そのメモリ・カラムの１つをその情報を対応して
いる出力カラムＯＣ₀ 〜ＯＣ₃ の１つに接続しないよう
に除外するか、あるいはそれが欠けているものとする。
この段階をより良く理解するために、まず最初にメモリ
・カラムＣ₀ 〜Ｃ₃ のうちの１つが欠陥カラムであると
判定された場合の例を考える。応答において、その欠陥
のメモリ・カラムに入力が接続されている各マルチプレ
クサがその出力を欠陥カラムでないメモリ・カラムに接
続されている入力に対して接続するように、１つのヒュ
ーズが切断される。たとえば、テストの後、メモリ・カ
ラムＣ₁ が欠陥カラムであることが分かったと仮定す
る。したがって、Ｃ₁ からの構成３００の外部接続に対
する電気的な通信を除外するために、ヒューズＦ₂ がデ
ィスエーブルされる。応答において、マルチプレクサＭ
₂ はヒューズＦ₃ 、Ｆ₄ 、およびＶ_DDに対する抵抗器Ｒ
を経由しているその接続のために、その制御入力に論理
のハイ信号を受け取ることに留意されたい。結果とし
て、マルチプレクサＭ₂ はメモリ・カラムＣ₂ を選択
し、それを出力カラムＯＣ₁ に接続する。同様に、マル
チプレクサＭ₁ はそのＦ₁ を通じてのグラウンドへの接
続のために、その制御入力に論理のロー信号を受け取る
ことに留意されたい。結果として、マルチプレクサＭ₁
はメモリ・カラムＣ₀ を選択してそれを出力カラムＯＣ
₀ に対して出力する。結果として、メモリ・カラムＣ₁
は２つのマルチプレクサＭ₁ およびＭ₂ を経由する通信
から除外され、そしてその信号は、何かあった場合で
も、構成３００に対する外部接続には到達しない。

【００８９】上記を前提として、この分野の技術に熟達
した人であれば、図１２全体を通して他の例をたどり、
Ｆ₁ 〜Ｆ₅ のうちの１つを切断することによって１つの
メモリ・カラムが除外されることを識別することができ
る。そのような各ヒューズの上記の切断を詳細に説明す
る代わりに、ヒューズの切断のバリエーションとそれに
対応していてそのようなアクションの結果として除外さ
れる対応しているメモリ・カラムが以下の表４に示され
ている。最後に、表４はどのヒューズも切断されなかっ
た場合の結果を最後の行に示している。

【００９０】

【表５】 表４

【００９１】表４の最後のカラムは、どのヒューズも切
断されない場合に、メモリ・カラムＣ₄ が除外されるこ
とを示している。というのは、各マルチプレクサＭ₁ 〜
Ｍ₄の制御入力が論理ローを受け取るからである。した
がって、欠陥カラムに対するテストを行なう前には、ヒ
ューズはどれも切断されておらず、メモリ・カラムＣ ₀
〜Ｃ₃ はそれぞれＯＣ₀ 〜ＯＣ₃ の１つに接続されてい
ることに留意されたい。したがって、メモリ・カラムＣ
₄ は冗長のカラムであり、上記のように初期テストの後
で冗長でないメモリ・カラムのうちの１つが欠陥カラム
であることが分かった場合に使うことができるカラムで
ある。

【００９２】また、上記の構成はテストの段階において
１つまたはそれ以下の欠陥カラムが識別される場合にの
み使えることに留意されたい。詳しく言えば、２つ以上
のカラムが欠陥カラムであるとして識別された場合、構
成３００そのものでは不十分である。というのは、構成
３００の外部接続に達するのを除外できるカラムは１つ
だけだからである。さらに、テストによって、Ｃ₁ 〜Ｃ
₅ のメモリ・カラムのどれもが欠陥カラムでないと判定
された場合において、構成３００はそれらの５つのカラ
ムのうちの４つだけの情報を出力することに留意された
い。この例では、ヒューズはどれも切断されず、その場
合はＣ₄ が除外される。さもなければ、メモリ・カラム
のうちのどれかを除外されるべきメモリ・カラムとして
選択されるようにすることが考えられる。この例では、
ふたたび表４がその選定されたメモリ・カラムを除外す
るように適切なヒューズを構成することを示している。

【００９３】上記を前提として、図１２の従来技術の構
成３００は各種の利点を提供する。それはその構成を含
んでいるシステムに対して誤った情報を出力することを
避けるために、少なくとも１つの欠陥カラムを除外する
ことができる。しかし、本発明の発明者はその各種の欠
点も認識している。たとえば、構成３００によって識別
されるヒューズの数は出力カラムの数より１だけ大き
い。この数値は図１２の例においては５に過ぎないが、
出力カラムが数百にも及ぶもっと普通の例においては、
同様に数百個のヒューズを必要とすることになる。別の
例として、ヒューズは普通は図１２の中の回路図の形式
で示されているように物理的に並べられていて、したが
って、構成３００のカラムおよび他の構造に対して相対
的に多くの空間が必要となる。この分野の技術に熟達し
た人によって確認できる他の欠点以外に、これらの欠点
の観点から、本発明の発明者はこれらの欠点を改善し、
追加の利点も提供する各種の本発明の実施形態を以下に
提供する。

【００９４】図１３は一般的に３０４において示されて
いるメモリ構成の最初の発明の実施形態の電気的な図を
示している。構成３０４は或る意味において上記の図１
２に示されている構成と同じであり、したがって、共通
のエレメントが使われている場所では図１２からの共通
の参照番号が付けられている。簡単にそれらの共通のエ
レメントを挙げれば、構成３０４はＣ₀ 〜Ｃ₄ で表され
ている一連のメモリ・カラムに沿って、活性化されたと
きに情報を通信する任意の数の行を備えている行アレイ
３０２を含むことに留意されたい。ふたたび、行の数お
よび／またはカラムの数の両方が特定の実施形態におい
ては変わる可能性があり、カラムに関しては、図を単純
化するために、そして上記の従来技術との各種の対照を
表すために、現在の例においては５つだけが含められて
いる。ふたたび、これらのメモリ・カラムの動作におい
て、除外されるメモリ・カラム以外のすべてのメモリ・
カラムからのディジタル情報が究極的に構成３０４から
出力され、その除外されているメモリ・カラムについて
はその情報は出力されず、それは欠陥のメモリ・カラム
であるのが普通である。また、図１２と同様に、図１３
の構成３０４はメモリ・カラムの数より１だけ少ない数
で、ＯＣ₀ 〜ＯＣ₃ として表されている一連の出力カラ
ムに沿って１つのカラムを除くすべてのカラムの出力を
出力する。最後に、図１２の方法で、図１３の中の各出
力カラムは対応している２入力のマルチプレクサＭ₁ 〜
Ｍ₄ の出力に接続され、Ｍ₁ 〜Ｍ₄ の各マルチプレクサ
がの２つの入力は連続したメモリ・カラムのペアに接続
され、連続したメモリ・カラムＣ₀ およびＣ₁ の最初の
ペアがマルチプレクサＭ₁ の入力に接続され、そして各
昇順の番号のマルチプレクサが連続した次のペアのカラ
ムに接続されている。ここでこの昇順の次のペアはそれ
に先行しているカラム・ペアのより高い順序番号の出力
カラムを共有する。

【００９５】構成３０４の従来技術に対する共通点を指
摘した上で、従来技術に対して対照的な図１３の本発明
の実施形態の特徴を以下に説明する。詳しく言えば、図
１３の中のＭ₁ 〜Ｍ₄ の各マルチプレクサがの制御入力
は上記のように対応しているヒューズのペアの間には接
続されていない。それと対照的に、Ｍ₁ 〜Ｍ₄ の各マル
チプレクサがの制御入力は代わりに温度計デコーダ回路
３０６の出力に接続されている。温度計デコーダ回路３
０６は、以下により明確になる理由のために、そのよう
に名付けられている。温度計デコーダ３０６の入力は欠
陥カラム識別子エンコーダ３０８の出力に接続されてい
る。このエンコーダは以下に詳細に説明されるように、
カラムＣ₀ 〜Ｃ₄ の中のカラムのどれか１つが欠陥カラ
ムであると分かった場合に、その欠陥カラムの識別子を
格納する。代わりに、欠陥カラム識別子エンコーダ３０
８はこれも以下に説明されるように、特定のコードを出
力することによって、どのメモリ・カラムも欠陥カラム
でないことの指示を提供することができる。好適な実施
形態においては、識別子エンコーダ３０８の中の欠陥カ
ラムの符号化は一連の二値状態を出力するためにヒュー
ズを使って設定される。ふたたび、それは既知の技法を
使ってそれらのヒューズを構成することによって行なわ
れる。しかし、以下でより明確になる理由のために、欠
陥カラム識別子エンコーダ３０８は上記の図１２の従来
技術の実施形態で必要となるヒューズの個数に比べて、
欠陥カラムを除外するためのヒューズの個数がはるかに
少なくて済む。最後に、温度計デコーダ回路３０６はそ
れの機能に関して後で説明されることを前提として、こ
の分野の技術に熟達した人であれば、構築することがで
きる。

【００９６】構成３０４の動作は次の通りである。格納
されているデータを読み出すために行アレイ３０２がア
クセスされるとき、その中の行の１つが活性化され、カ
ラムＣ₀ 〜Ｃ₄ のそれぞれに対して情報を通信するため
に接続される。次に、Ｍ₁ 〜Ｍ₄ の各マルチプレクサが
温度計デコーダ回路３０６によって制御され、カラムＣ
₀ 〜Ｃ₄ のうちの１つがそのデータ（もしあれば）を出
力しないように除外される。言い換えれば、それらの５
つのカラムのうちの４つだけがデータをカラムＯＣ₀ 〜
ＯＣ₃ に対して出力するために通信する。さらに詳しく
言えば、この制御を提供するために、温度計デコーダ回
路３０６は以下に詳細に説明されるようにエンコーダ３
０８の中の欠陥カラムに基づいて、Ｍ₁ 〜Ｍ₄ の各マル
チプレクサに対して制御ビットを提供する。その説明に
入る前に、エンコーダ３０８の中の欠陥カラムの識別に
よっていくつかのビットが温度計デコーダ回路３０６に
対して出力され、そこでそれらのビットはメモリ・カラ
ムＣ₀ 〜Ｃ₄ の中に欠陥カラムがあれば、それがどのカ
ラムであるかを示す。以下でより明確になる理由のため
に、エンコーダ３０８の中の欠陥カラムの識別は次の式
１によって定義されるビット数の出力だけを定義すれば
よい。

【００９７】

【数１】 出力ビット数＝ｆ_CEILING ｛ｌｏｇ₂ （Ｎ＋１）｝ 式１ 但し、Ｎは行アレイ３０２からの出力カラムの個数であ
り、したがって、Ｎ＋１はメモリ・カラムの個数であ
る。そして、ｆ_CEILING はｌｏｇ₂ （Ｎ＋１）の値が整
数であればその値を取り、あるいはそのｌｏｇ₂ （Ｎ＋
１）の値が整数でない場合は、その次の大きい整数値に
その値を丸める関数である。

【００９８】したがって、現在の例においては、エンコ
ーダ３０８の中の欠陥カラムの識別は３ビット（すなわ
ち、

【数２】ｆ_CEILING ｛ＩＮＴ（ｌｏｇ₂ （４＋１）｝＝
ｆ_CEILING ｛２．２３｝＝３） を出力する。

【００９９】欠陥カラム識別子エンコーダ３０８の出力
ビット数が与えられて、各マルチプレクサを制御するた
めの温度計デコーダ回路３０６によって提供される出力
が次の表５に示されている。

【０１００】

【表６】 表５

【０１０１】表５が与えられて、最初のカラムの中の表
５からの３つの符号化ビットは実際には合計８種類の可
能なシーケンス（すなわち、２³ ＝８シーケンス）を発
生することに留意されたい。しかし、それらの８種類の
可能なシーケンスのうちの５個だけが必要であり、した
がって、他の３つのシーケンスは無関係である。

【０１０２】表５に示されているマルチプレクサの制御
信号にアクセスすることによって、この分野の技術に熟
達した人であれば、それらの制御信号によって、欠陥カ
ラム識別子エンコーダ３０８が識別した欠陥カラムが出
力カラムＯＣ₀ 〜ＯＣ₃ との通信からどのように除外さ
れるかを理解することができる。たとえば、行アレイ３
０２が製造された後の或る種の既知のテストによって、
メモリ・カラムＣ₁ が欠陥カラムであると判定された場
合を考える。したがって、表５の第２行（上からの）は
そのような場合におけるメモリ構成３０４のセットアッ
プおよび動作を示している。このセットアップおよび動
作を詳細に調べることによって、まず最初に、欠陥カラ
ム識別子エンコーダ３０８がメモリ・カラムＣ₁ を識別
するユニークなビット・シーケンス（たとえば、００
１）を出力することによって、メモリ・カラムＣ₁ が欠
陥カラムであることを示す。応答におて、温度計デコー
ダ回路３０６が対応しているマルチプレクサＭ₄ 〜Ｍ₁
に対して表５の第２行に示されているビット列を出力す
る。図１３に戻って、マルチプレクサＭ₄ 、Ｍ₃ 、およ
びＭ₂ のそれぞれがその制御入力において論理１を受け
取っているとき、それは図１３に示されているように、
そのマルチプレクサの左側へ向かう入力を選択する。そ
れによって、この例においては、メモリ・カラムＣ₄ 〜
Ｃ₂ が出力カラムＯＣ₃ 〜ＯＣ₁ とそれぞれ通信するこ
とに留意されたい。しかし、マルチプレクサＭ₁ はその
制御入力に論理０を受け取り、したがって、それは図１
３に描かれているようにそのマルチプレクサの右側へ向
かう入力を選択する。したがって、Ｍ₁ はメモリ・カラ
ムＣ₀ が出力カラムＯＣ₀ と通信するようになる。この
４つのマルチプレクサの動作によって、メモリ・カラム
Ｃ₁ はメモリ構成３０４から出力として除外される。最
後に、上記の信号は例を示す方法によるものであり、こ
の分野の技術に熟達した人には理解されるように、コン
プリメンタリ信号および補数された制御信号をマルチプ
レクサＭ₁ 〜Ｍ₄ において使うことによって、同じ機能
を実現することができる。

【０１０３】すぐ前の例および上記の説明が与えられ
て、この分野の技術に熟達した人であれば、メモリ・カ
ラムＣ₀ 〜Ｃ₄ のそれぞれを温度計デコーダ回路３０６
に対する３ビットの信号によってユニークに識別するこ
とができる方法、および次に温度計デコーダ回路３０６
が表５に示されている値を出力してその指定された欠陥
カラムを出力カラムＯＣ₀ 〜ＯＣ₃ からの出力として除
外する方法を理解することができる。さらに、「温度計
デコーダ」という名前を選択した理由は表５から理解す
ることができる。詳しく言えば、表５のボトムからトッ
プへの次々の各行に対して、論理０の個数の各行に対す
る増分、およびそのページの右から左への行の中での現
われ方に留意されたい。言い換えれば、表５の中で論理
０の存在しないトップの行から出発して、そのすぐ下の
行にはその右端に論理０が１個あり、その次の下の行に
はその右側２つのエントリに２つの論理０があり、以下
同様になっている。別の言い方をすれば、各行の右から
始まる論理０の個数は欠陥カラムの符号化によって表さ
れる二進数値に等しいことに留意されたい（たとえば、
０１１の場合、それは二進数値の３であり、表５の中の
関連している行の右から開始して３個の論理０があ
る）。したがって、いずれにしても、温度計に相当する
方法で、目盛りの一端から他端へ増加する形でヌル値
（たとえば、１がない値）から最大のしきい値（すべて
１）へ向かって調整する目盛りがある。提供されている
ディジタルの実施形態においては、この目盛りはビット
のシーケンスによって表されている。言い換えれば、そ
の極端な場合の目盛りはすべて０であり、他の極端な値
はすべて１である。それらの２つの極端な値の間では、
その目盛りはシーケンスの一端から或る中間のビットま
でが論理１であり、そしてそのシーケンスの他端からそ
の中間のビットの次のビットまでが論理０である。さら
に、この温度計のパターンのために、除外される可能性
のあるＮ＋１個のメモリ・カラムのそれぞれに対して異
なるシーケンスが発生されることにも留意されたい。し
たがって、これらの可能なシーケンスの各１つから選択
するために、欠陥カラム識別子エンコーダ３０８の二進
出力はＮ＋１個までの組合せを出力するように動作しな
ければならず、それによって上記の式１によって設定さ
れるような個数のヒューズ（あるいは二進信号を表すこ
とができる他の装置）が全体として必要になる。

【０１０４】上記の説明および例は一般的にメモリ・カ
ラムＣ₀ 〜Ｃ₃ のうちの１つがテスト後に欠陥カラムで
あることが分かると仮定している。しかし、欠陥カラム
がない場合でも、それらのメモリ・カラムのうちの１つ
が出力としては除外される必要がまだある。したがっ
て、１つの方法として５つのメモリ・カラムのうちの１
つを任意に選択し、そのコード（すなわち、表５の第１
カラムの中で識別されている）を欠陥カラム識別子カラ
ム３０４の中で符号化することができる（技術的にはそ
のカラムは欠陥カラムでない場合であっても）。代わり
に、ヒューズが切断されない場合、その符号化信号は０
００となり、それは表５のトップの行に示されている。
したがって、そのコードによってメモリ・カラムＣ₀ が
出力として除外される。さらに、他の代替案がこの分野
の技術に熟達した人によって理解される。

【０１０５】メモリ構成３０４の構造および動作につい
ての詳細説明が示されたところで、従来技術に比べての
その利点のいくつかを示す。第１に、温度計デコーダは
ヒューズを含まず、そして従来技術のようにマルチプレ
クサ制御のそれぞれの間のヒューズは不要である。した
がって、そのようなヒューズに関連する複雑性（たとえ
ば、設計、使用面積）が解消される。さらに、図１３の
本発明の実施形態を実装するために必要なヒューズ（あ
るいは他の符号化装置）の個数は図１２の従来技術の場
合に比べてはるかに少なくなっていることに留意された
い。与えられている例においては、欠陥カラム識別子エ
ンコーダ３０８は合計の識別子の必要な個数を表すため
のヒューズは３個だけで済む（たとえば、５個の識別子
の場合、メモリ・カラムＣ₁ 〜Ｃ₄ のそれぞれに対して
１つ）。一方、図１２の方法では５個のヒューズが必要
である。さらに、図１２および図１３はメモリ・カラム
が５個だけしかないメモリの単純化された例を示してい
る。現在の技術においては、より普通の例は２５７個の
メモリ・カラムの程度の数を含む可能性がある。したが
って、図１２の従来技術の方法では、合計２５７個のヒ
ューズが必要である。それに対照的に、図１３の本発明
の実施形態を２５７個のメモリ・カラムに拡張した場
合、欠陥カラム識別子エンコーダ３０８の中で必要とな
るヒューズは９個（すなわち、

【数３】ｆ_CEILING ｛ｌｏｇ₂ （２５７）｝−ｆ
_CEILING ｛８．０１｝＝９） で済むことになる。さらに、そのヒューズの場所は従来
技術の場合よりさらに集中化できることに留意された
い。さらに別の例として、そして以下に説明されるよう
に、図１３の実施形態はメモリのバンクおよび／または
各種の行冗長性技法と関連してさらに実装することがで
き、従来技術に比べてさらに追加の改善を提供する。さ
らに他の利点がこの分野の技術に熟達した人によって確
認される。

【０１０６】図１４は一般的に３１０において示されて
いるメモリ構成の他の発明の実施形態を示している。メ
モリ構成３１０は以前のセクションで説明された図８ａ
の中と同じ方法で、ＢＡＮＫ０〜ＢＡＮＫ３で示されて
いる４つの異なるバンクのメモリを含む。情報構成３１
０の各ＢＡＮＫは一般的に同様な方法で作られ、デコー
ダが異なっていて各ＢＡＮＫを別々にアドレスできるよ
うになっている。したがって、合計で、ＢＡＮＫは単独
のＢＡＮＫの中に格納される情報の量の４倍を格納す
る。各ＢＡＮＫの同様なエレメントをより良く理解する
ために、各ＢＡＮＫに対して同様な参照番号が使われ、
その参照されるアイテムが所属するバンクを示している
添字が付けられている。したがって、各バンクがどのよ
うに構築されているかの一例としてＢＡＮＫ０を見る
と、それは上部半分の３１２_T0および下部半分の３１２
_B0を含み、各バンクの半分は図１３の行アレイ３０２の
方法と同様に、１つのメモリ行アレイを表している。さ
らに、バンクの半分は従来技術において知られているよ
うに、センス・アンプのライン３１４₀ によって分けら
れている。センス・アンプのライン３１４₀ はＢＡＮＫ
０の上部または下部の半分のいずれかの行から情報を読
み出すために活性化することができ、それによって究極
的に構成３１０からアドレスされた情報が出力される。
さらに詳しく言えば、センス・アンプ３１４₀ は上部半
分の３１２_T0または下部半分の３１２_B0のいずれかの中
の行がデコーダ・グループ３１６₀ の適切な１つによっ
て活性化された後、行から各カラム上にデータをセンス
する。現在の実施形態の場合、そして例を示す方法によ
ってだけ、究極的には２５６個のそれぞれの出力カラム
に沿って合計２５６ビットのデータを出力することが望
ましい。したがって、カラムの冗長性を実現するには、
各バンクの半分が１つの追加のカラムを含み、合計で２
５７個のメモリ・カラムを提供し、ここでそれらのカラ
ムのうちの１つまでを欠陥カラムとして検出することが
でき、そしてそれ以降、以下に説明される方法で出力と
しては除外される。その説明に入る前に、１つのバンク
の半分の中で単独の行の活性化に応答して、２５７個の
カラムのそれぞれに沿ってすべての２５７個のデータ信
号がセンス・アンプのライン３１４₀ によってセンスさ
れ、トライステート・バッファ３１８₀ へ出力され、ア
クティブのとき、その２５７個のデータ・ビットをバス
Ｂへ接続することに留意されたい。最後に、どれかのバ
ンクの中の行のどれか１つを、図８ｂに関連して上で詳
細に説明されたようなアドレスによってアドレスするこ
とができる。そのさらに詳細についてはその図の説明を
参照されたい。現在の実施形態の目的のために、４つの
バンクの１つに対するアドレスは、４つのバンクのうち
の１つを指定するための少なくとも２つのビットと、選
択されたバンクの上部または下部の半分のいずれかを指
定するための単独の追加ビットを含むことになる。図８
ｂにおいては、これらのビットはＡＤＤＲ［８：６］で
あり、したがって、首尾一貫性のために、ただし、それ
に限定することなしに、それらの同じビットが現在の例
に関して使われている。

【０１０７】構成３１０は以下に説明されるように、上
記の図１３の方法における各種の方法に関して動作する
複数のアレイ回路３２０をさらに含む。さらに詳しく言
うと、バスＢを経由してのトライステート・バッファ３
１８₀ 〜３１８₃ のそれぞれからの２５７ビットの出力
がマルチプレクサ・アレイ回路３２０の入力に対して接
続されていることに留意されたい。マルチプレクサ・ア
レイ回路３２０はＢＡＮＫ０〜ＢＡＮＫ３のそれぞれの
中のメモリ・カラムの数より１だけ少ない数のマルチプ
レクサを含み、したがって、現在の例においてはＭ₁ 〜
Ｍ₂₅₆ として示されている２５６個のマルチプレクサを
含む。さらに、バスＢからのカラム・データのビット
は、図１３の中のマルチプレクサＭ₁ 〜Ｍ₄ に対してカ
ラム・データが接続されているのと同じ方法で、マルチ
プレクサＭ₁ 〜Ｍ₂₅₆ のそれぞれに接続されている。し
たがって、Ｍ₁ 〜Ｍ₂₅₆ の各マルチプレクサの２つのデ
ータ入力はマルチプレクサＭ₁ の入力に接続されている
連続したメモリ・カラムＣ₀およびＣ₁ の第ペアから始
まって、連続したメモリ・カラムのペアに接続され、そ
して昇順に番号付けられた各マルチプレクサは連続した
メモリ・カラムの次のペアに接続され、そこでこの次の
ペアは昇順のそれより高い番号の出力カラムのペアを共
有し、したがって、このパターンはメモリ・カラムＣ
₂₅₅ およびＣ₂₅₆がマルチプレクサＭ₂₅₆ に対する入力
として接続されるように、マルチプレクサ・アレイ回路
３２０の中で継続する。最後に、Ｍ₁ 〜Ｍ₂₅₆ の各マル
チプレクサの出力は対応している出力カラムＯＣ₀ 〜Ｏ
Ｃ₂₅₅ を提供し、それによって構成３１０からの出力デ
ータに対して動作することができる。

【０１０８】マルチプレクサ・アレイ回路３２０の２５
６個のマルチプレクサは温度計デコーダ回路３２２から
のそれぞれの制御信号によって制御される。さらに詳し
く言えば、温度計デコーダ回路３２２は図１３の温度計
デコーダ回路３０６と同じ方法で構築されるが、図１３
の温度計デコーダ回路３０６は４つのマルチプレクサだ
けで制御され、図１４の温度計デコーダ回路３２２はマ
ルチプレクサ・アレイ回路３２０の２５６個のマルチプ
レクサを制御する。結果として、温度計デコーダ回路３
２２は２５６個の制御信号を出力し、それぞれ１つずつ
がマルチプレクサ・アレイ回路３２０の各マルチプレク
サに対応している。さらに、上記の表５から、この分野
の技術に熟達した人であれば、提供される制御信号は上
記のような温度計パターンの２５７種類の可能な組合せ
の１つを表すこと、すなわち、すべて論理１が続いた後
にすべて論理０が続くように、中間のパターンはそのパ
ターンの中の或る点まで論理１を表し、それとそのパタ
ーンの残りの部における論理０と組み合わせられること
は理解される。

【０１０９】温度計デコーダ回路３２２は欠陥カラム識
別子エンコーダ３２４から１つの入力（現在の例では９
ビット）を受け取る。欠陥カラム識別子エンコーダ３２
４に関して、それは８個までの異なる欠陥カラムを記憶
することに留意されたい。この場合、それらの各カラム
は構成３１０の４つのバンクのうちの異なる１つの異な
る上部または下部の半分の中にある。この態様をさらに
説明するために、８つの行がメモリの４つのバンクの中
の行の各半分の下部から上部へ対応して欠陥カラム識別
子エンコーダ３２４の中に示されている。たとえば、欠
陥カラム識別子エンコーダ３２４の中のボトムの行はＢ
ＡＮＫ０の下部の半分３１２_B0の中の欠陥カラム（もし
あれば）の識別子に対応している。別の例として、欠陥
カラム識別子エンコーダ３２４の中のトップの行はＢＡ
ＮＫ３の上部の半分３１２_T3の欠陥カラム（もしあれ
ば）の識別子に対応している。ビットＡＤＤＲ［８：
６］は以下の動作説明で詳しく示されるように、８個の
行のうちの１つを選択するために欠陥カラム識別子エン
コーダ３２４に対する入力として接続されていることに
留意されたい。最後に、欠陥カラム識別子エンコーダ３
２４の中の８個の各エントリは図１３の欠陥カラム識別
子エンコーダ３０８に類似した方法で識別子を提供する
が、欠陥カラム識別子エンコーダ３０８は５つの可能な
欠陥メモリ・カラムのうちの１つを符号化していた。し
かし、欠陥カラム識別子エンコーダ３２４の中の８個の
各エントリは、２５７個の可能な欠陥メモリ・カラムの
うちの１つを符号化していることに留意されたい。した
がって、上記の式１を適用して、欠陥カラム識別子エン
コーダ３２４の中の８個の各エントリは、その長さが９
ビット（すなわち、

【数４】ｆ_CEILING ｌｏｇ｛２５７｝＝９） となることに留意されたい。

【０１１０】構成３１０の動作は次の通りである。最初
に、到来するアドレスはＢＡＮＫ０〜ＢＡＮＫ３のうち
の１つの中の行の１つをアドレスするために受け取られ
る。この到来するアドレスを各種の既知の技法に従っ
て、あるいはこのドキュメントの中で以前に説明された
本発明の実施形態と矛盾しないようにデコードすること
ができる。いずれにしても、デコーダ３１６₀ 〜３１６
₃ のうちの少なくとも１つがその到来するアドレスによ
ってアドレスされる行を活性化する。説明し易くするた
めに、到来するアドレスはＢＡＮＫ３の下部半分３１２
_B3の中の１つの行をアドレスすると仮定する。したがっ
て、アドレスされるＢＡＮＫ３に対応しているセンス・
アンプのライン３１４₃ は、その活性化された行の２５
７個の各メモリ・カラムからのデータをセンスし、そし
てそのデータがトライステート・バッファ３１８₃ を経
由してバスＢへ出力される。この同じ時刻において、ビ
ットＡＤＤＲ［８：６］が欠陥カラム識別子エンコーダ
３２４に接続されることにも留意されたい。したがっ
て、現在の例においては、これらのビットは現在ＡＤＤ
Ｒされている行がＢＡＮＫ３の下部半分の３１２_B3の中
にあることを示している。応答において、欠陥カラム識
別子エンコーダ３２４はＢＡＮＫ３の下部半分３１２_B3
の中の欠陥カラムの９ビットの識別子を出力し、この出
力が温度計デコーダ回路３２２に接続される。９ビット
の識別子によって、温度計デコーダ回路３２２は２５６
ビットの温度計パターン・シーケンスをマルチプレクサ
・アレイ回路３２０に対して出力し、それによってマル
チプレクサ・アレイ回路がＢＡＮＫ３の下部半分３１２
_B3のメモリ・カラムＣ₀ 〜Ｃ₂₅₆ のうちの１つを、出力
カラムＯＣ₀ 〜ＯＣ₂₅₅ によって提供される出力から除
外する。たとえば、ＢＡＮＫ３の下部半分３１２_B3の中
のメモリ・カラムＣ₄₀が欠陥カラムであると仮定する。
したがって、温度計デコーダ回路３２２は２５６ビット
のパターンをマルチプレクサ・アレイ回路３２０に対し
て提示し、それによってマルチプレクサＭ₂₅₆〜Ｍ₄₁が
それぞれの制御入力において論理１を受け取り、一方、
マルチプレクサＭ₄₀〜Ｍ₁ はそれぞれの制御入力におい
て論理０を受け取る。結果として、上記の説明を前提と
して、この分野の技術に熟達した人であれば、ＢＡＮＫ
３の下部半分３１２_B3のメモリ・カラムＣ₄₀からのデー
タが除外され、一方、データの残りのメモリ・カラムが
出力カラムＯＣ₀ 〜ＯＣ₂₅₅ へ渡されることが理解され
る。

【０１１１】メモリ構成３１０の構造および動作につい
て詳しく説明したところで、それは上記図１３の利点を
提供し、それ以外にさらに追加の利点を提供することに
留意されたい。たとえば、複数ＢＡＮＫのメモリを使う
ことによって、各バンクは冗長性カラムを含むことがで
き、それによってそれらのカラムを除外するための機能
を依然として維持しながら、欠陥カラムとなるカラムの
個数をより大きくすることができる。さらに、バンクの
半分（あるいは他の何らかの形式の分離）で各バンクを
アドレスすることによって、冗長性の量はさらに増える
可能性がある。さらに、もう１つの例として、図１４の
実施形態は本発明の範囲の各種の態様を異なるサイズの
メモリに対して適用できることを示している。また、さ
らに別の例として、以前のセクションで関連付けられた
各種のタイミングの問題は現在の実施形態には適用され
る必要がないこと、したがって、キャッシュ構造を含ん
でいる各種のメモリ構造に対してもこれらの実施形態を
適用することができるが、それには限定されないことに
留意されたい。最後に、上記の例はメモリからの情報の
読出しに関連して説明されたが、それ以外にメモリの内
部の行に対して情報を書き込むためにも同様な方法でカ
ラムを除外できることにも留意されたい。

【０１１２】図１５は一般的に３２６で示されているメ
モリ構成の本発明の代替実施形態を示している。メモリ
構成３２６は現在の実施形態においては４つのメモリ・
セクション３２８₀ 〜３２８₃ に論理的に、あるいは物
理的のいずれかで分離されているメモリ・アレイ３２８
を含む。分離の技法の如何にかかわらず、現在の実施形
態においては、メモリ・アレイ３２８の全体に沿って１
つの行が一度にアクセスされる。たとえば、メモリ・セ
クション３２８₃ の最下部の行がアクセスされる場合、
セクション３２８₂ 、３２８₁ 、および３２８₀ の最下
部の行も同時にアクセスされる。各メモリ・セクション
は３３０₀ 〜３３０₃ として示されているそれぞれの一
次カラム・グループを含む。これらのグループは上記の
行で使われている用語と同じ意味で「一次」と呼ばれ
る。すなわち、ここでは行ではなくカラムであるデータ
転送エレメントが普通に期待された動作をするが、欠陥
のエレメントであることが発見される可能性があり、そ
の場合に予備のエレメントが代わりにデータを転送する
ために使われることを意味する。例を示す方法によっ
て、各一次カラム・グループは６４個のカラムを含むと
仮定する。さらに、各メモリ・セクションは３３２₀ 〜
３３２₃ として示されている単独の予備カラムをさらに
含む。

【０１１３】したがって、上記から、３２８₀ 〜３２８
₃ の各メモリ・セクションは合計で６５個のメモリ・カ
ラムを含む。これらの各メモリ・カラムは３３４₀ 〜３
３４ ₃ で示されている、対応しているマルチプレクサ・
アレイ回路に接続されているように示されている。図１
５を単純化するために詳細には示されていないが、３３
４₀ 〜３３４₃ の各マルチプレクサ・アレイ回路は上記
の図１４のマルチプレクサ・アレイ回路の３２０などの
前記の実施形態と首尾一貫性した方法で作られることは
理解される筈である。しかし、図１４のマルチプレクサ
・アレイ回路３２０は合計２５７個のメモリ・カラム入
力を含み、３３４₀ 〜３３４₃ の各メモリ・アレイは合
計６４個のマルチプレクサに対して接続されている合計
６５個のメモリ・カラム入力を含み、そしてそれらの６
４個の各マルチプレクサは１つの出力カラムを提供す
る。たとえば、マルチプレクサ・アレイ回路３３４₀ に
関しては、その６４個のマルチプレクサは出力カラムＯ
Ｃ₀ 〜ＯＣ₆₃を提供する。残りの３つのマルチプレクサ
・アレイ回路はそれぞれ図１５において示されたのと同
様に、そしてこの分野の技術に熟達した人によって理解
されるように、６４個の出力カラムを同様に提供する。

【０１１４】上記に加えて、メモリ構成３２６は欠陥カ
ラム識別子エンコーダ３３６を含む。現在の実施形態に
おいては、欠陥カラム識別子エンコーダ３３６は３２８
₀ 〜３２８₃ の各メモリ・グループに対応している１つ
の欠陥カラムに対するコードを格納する。したがって、
欠陥カラム識別子エンコーダ３３６は３３６₀ 〜３３６
₃ で示されている合計４つのコードを格納する。そこ
で、それぞれが現在の実施形態においては、上記の図１
４の欠陥カラム識別子エンコーダ３２４または図１３の
欠陥カラム識別子エンコーダ３０８と同様な方法によっ
て表されている。さらに、各メモリ・グループは合計６
５個のカラムを含むので、記憶される対応している各コ
ードの長さは上記の式１に従って７（すなわち、

【数５】ｆ_CEILING ｛ＩＮＴ（ｌｏｇ₂ （６４＋１）｝
＝ｆ_CEILING ｛６．０２｝＝７） となることに留意されたい。最後に、以下の説明を容易
にするために、欠陥カラム識別子エンコーダ３３６の中
の各欠陥カラムのコードに対する添字は、対応している
メモリ・グループの添字にマッチしていることに留意さ
れたい。たとえば、欠陥カラム３３６₀ はメモリ・グル
ープ３２８₀ に対応し、欠陥カラム・コード３３６₁ は
メモリ・グループ３２８₁ に対応し、以下同様に他の２
つの欠陥カラムがメモリ・グループに対応する。

【０１１５】メモリ構成３２６は欠陥カラム識別子エン
コーダ３３６からの４つの各欠陥カラム・コードを受け
取るための温度計デコーダ回路３３８も含んでいる。こ
こでは詳細には示されていないが、その温度計デコーダ
回路３２８は３３４₀ 〜３３４₃ の各マルチプレクサ・
アレイ回路の中の各マルチプレクサに対して制御信号を
提供するように接続されていることに留意されたい。し
たがって、温度計デコーダ回路３３８は６４個の各温度
計制御信号の４つの別々の集合を３３４₀ 〜３３４₃ の
各マルチプレクサ・アレイに対して提供する。

【０１１６】メモリ構成３２６の動作は本発明の前の実
施形態についての理解を前提としており、したがって、
読者は以前の説明について熟知していると仮定して示さ
れる。しかし、詳しくは説明されないが、次のことに留
意されたい。最初に、１つの行アドレスがメモリ・アレ
イ３２８をアドレスするために使われ、したがって、３
２８₀ 〜３２８₃ の各グループに沿う同じ行がそのアド
レスに対応して活性化される。応答においては、センス
・アンプ（図示せず）が合計２６０個のメモリ・カラム
に沿ってデータを出力する。３２８₀ 〜３２８₃ の各メ
モリ・グループが６５個のそれらのメモリ・カラムに貢
献している。しかし、次に、３２８₀ 〜３２８₃ の各メ
モリ・グループに対して、３３４₀ 〜３３４₃ の各マル
チプレクサ・アレイ回路の中のマルチプレクサを制御す
るために、温度計エンコーダ３３８によってそれに対応
している欠陥カラム・コードが符号化される。より詳し
く言えば、その欠陥カラムのコードに応答して、温度計
エンコーダ３３８は上記の表５の方法で１つのパターン
を提供するが、ここではその出力６４個の論理０、６４
個の論理１、あるいは、それらの極端な値の中間の或る
温度計パターンを提供し、そのパターンの一部分は論理
０が連続しており、そのパターンの他の部分は論理１が
連続している。４つの各６４ビット・パターンに応答し
て、対応しているマルチプレクサ・アレイ回路はその６
５個の入力メモリ・カラムのうちの１つをその出力カラ
ムから除外する。したがって、そのアクセスの終了時
に、合計２５６ビットのデータがメモリ構成３２６から
出力される。

【０１１７】メモリ構成３２６の構造および動作につい
ての説明が提示されたところで、この構成は本発明の以
前の実施形態からの各種の利点を提供し、そしてさらに
追加の利点も提供することに留意されたい。たとえば、
メモリを論理的な、あるいは物理的なグループに分離す
ることによって、各グループに対する、対応している予
備カラムを備えることができ、それによって欠陥カラム
の数をより多く許容することができ、それらのカラムを
除外する機能も維持しているようにすることができる。
別の例として、図１５の実施形態はふたたび異なるサイ
ズのメモリに対して本発明の範囲の各種の態様を適用で
き、そして各種のメモリ構造に対してふたたび適用でき
ることを示している。

【０１１８】図１６は一般的に３４０において示されて
いる本発明のメモリ構成のさらに他の実施形態の電気的
な図を示している。メモリ構成３４０の詳細説明に入る
前に、上記の説明はメモリ構成のカラムからのデータの
読出しのコンテキストにおいて行なわれたことにまず留
意されたい。しかし、本発明の原理の多くはメモリ構成
に対してデータを書き込むためにも適用され、したがっ
て、図１６の実施形態はそれらの原理のあるものの応用
を示しており、その次に本発明の適用範囲内でのメモリ
構成に対する書込みの態様をさらに示している追加の実
施形態が続く。このイントロダクションを前提として、
メモリ構成３４０は図１３のメモリ構成３０４の同じエ
レメントのいくつかを共有し、したがって、そのような
エレメントが現われる場所では、同様な番号および／ま
たは文字が使われている。次にそれらの同様なエレメン
トを参照すると、メモリ構成３４０は一連のメモリ・カ
ラムＣ₀ 〜Ｃ₄ に沿って情報を通信する任意の数の行を
備えている行アレイ３０２を含む。

【０１１９】図１３のメモリ構成３０４と対照的に、図
１６のメモリ構成３４０はデータを行アレイ３０２の内
部の行に入れることができるように、そのメモリ・カラ
ムに対して情報を書き込む場合の構成である。この目的
のために、メモリ構成３４０はＩＣ₀ 〜ＩＣ₃ で示され
ている複数の入力カラムを含む。本発明の前の実施形態
での出力カラムの場合と同様に、入力カラムの数はメモ
リ・カラムの数より１だけ少なく、したがって、現在の
例においては５つのメモリ・カラムのうちの４つに対し
てデータを書き込むために４つの入力カラムが存在す
る。また、メモリ構成３４０は選択されたメモリ・カラ
ムに対して入力カラムのデータの書込みを制御するため
の複数のマルチプレクサも含む。このコンテキストにお
いて、マルチプレクサの個数は入力カラムの個数より１
だけ少ない。したがって、メモリ構成３４０の中では、
ＭＩ₁ 、ＭＩ₂ 、およびＭＩ₃ でそれぞれ示されている
３つのマルチプレクサが示されている。これらのマルチ
プレクサの接続に関して、それらが入力カラムのうちの
最も外側の１つ（すなわち、ＩＣ₀ およびＩＣ₃ ）に接
続されているか、あるいはそれらの最も外側のカラムの
間のカラムのペアに対してだけ接続されているかどうか
によって特徴付けられることに留意されたい。まず最初
に、最も外側の入力カラムを眺めると、それぞれの最も
外側のメモリ・カラムに対して直接に接続されている。
たとえば、ＩＣ₀ はＣ₀ に直接接続されている。また、
最も外側の入力カラムに関しては、それぞれがマルチプ
レクサの１つの入力に接続されている。たとえば、ＩＣ
₀ はマルチプレクサＭＩ₁ の１つの入力にも接続されて
いる。ここで最も外側の入力カラムの間にある入力カラ
ムを見ると、それぞれが第１の入力マルチプレクサの入
力および第２の入力マルチプレクサの入力に接続されて
おり、第１のマルチプレクサは入力カラムと同じ添字の
メモリ・カラムにその出力が接続されており、そして第
２のマルチプレクサはその入力カラムの添字より大きい
添字のメモリ・カラムに対してその出力が接続されてい
ることに留意されたい。たとえば、ＩＣ₁ は最も外側の
入力カラムの間にある入力カラムであり、したがって、
ＩＣ₁ はその出力がＣ₁ に接続されているＭＩ₁ に接続
されており、そしてＩＣ₁ は出力がＣ₂ に接続されてい
るＭＩ２にも接続されている。この例で、最も外側の入
力カラムの間にある他の入力カラムＩＣ₂ は同様にＭＩ
₂ およびＭＩ₃ に接続されている。さらに、図１６の実
施形態はその最も外側の入力カラム間にある入力カラム
を２つだけしか含んでいないが、この分野の技術に熟達
した人であれば、このパターンを最も外側の入力カラム
間にある入力カラムの数が任意である構成に対して複製
できることが分かる。最後に、前の実施形態の場合と同
様に、ここでも０または１の制御信号にそれぞれ基づい
て「０」または「１」のいずれかの側のデータの選択を
表すために各マルチプレクサの図において「０」および
「１」の両方の決まりが示されている。

【０１２０】図１６のメモリ構成３４０はそれに関連付
けられた温度計デコーダ回路３０６以外に、図１３の中
と同様な欠陥カラム識別子エンコーダ３０８も含んでい
る。しかし、温度計デコーダ回路３０６に関して、それ
は図１３の実施形態の中の４つの制御ビット（すなわ
ち、Ｍ₁ 〜Ｍ₄ の各マルチプレクサに対して１つ）を出
力することを思い出されたい。しかし、図１６の実施形
態においては、マルチプレクサはＭ₁ 〜Ｍ₃ の３つだけ
しかない。それにかかわらず、以下に証明されるよう
に、データの読出しの目的で欠陥カラムを除外するため
にマルチプレクサＭ ₁ 〜Ｍ₄ を制御するための温度計デ
コーダ回路３０６からのと同じ出力のサブセット（すな
わち、図１３）を、データの書込みの目的のために欠陥
カラムを除外するために図１６の中で使うことができ
る。後で示されるように、サブセットは最初または最後
のマルチプレクサに対応しているもの以外の温度計デコ
ーダ回路３０６からのすべての制御ビットから構成され
る。言い換えれば、Ｍ₁ 〜Ｍ₃ に対する制御ビットのい
ずれも使えるが（それによって最後のマルチプレクサＭ
₄に対応しているビットを使わない）、あるいは代わり
に、Ｍ₂ 〜Ｍ₄ に対する制御ビットを使うことができる
（それによって最初のマルチプレクサＭ₁ に対応してい
るビットを使わない）。したがって、図１６の中の例で
示されているように、ＭＩ₁ 〜ＭＩ₃ に対する制御ビッ
トがＭ₁ 〜Ｍ₃ をそれぞれ制御するために使われる。

【０１２１】マルチプレクサＭ₁ 〜Ｍ₃ に接続されてい
る欠陥カラム識別子エンコーダ３０８の出力ビットが与
えられて、各マルチプレクサを制御するために温度計デ
コーダ回路３０６によって提供される出力が次の表６に
示されている。

【０１２２】

【表７】 表６

【０１２３】表６の中の「ｘ」はその制御ビットがドン
ト・ケアであること、すなわち、それはどのバイナリ状
態が示されても無関係であることを示す。さらに、表６
の信号をいくつか追加すると、図１６の実施形態を理解
するのに役立ち、したがって、そのような例が以下に提
供される。

【０１２４】表６に与えられている構成３４０の動作の
最初の例として、Ｃ₀ が欠陥カラムであると判定された
と仮定する。したがって、ＩＣ₀ 〜ＩＣ₃ からのデータ
をＣ ₁ 〜Ｃ₄ に対してそれぞれ書き込むことが望まし
い。したがって、ここでもＣ₀は欠陥カラム識別子エン
コーダ３０８の中で符号化され、温度計デコーダ回路３
０６からの出力として表６のトップの行が発生される。
詳しく言えば、この例に対する制御の出力は１１１であ
る。図１６の中のマルチプレクサの動作に関して、この
制御出力はＭＩ₁ 〜ＭＩ₃ の各マルチプレクサが図１６
に示されているように、そのマルチプレクサの右側の入
力カラムをその出力に接続するようにさせる。したがっ
て、ＭＩ₁ はＩＣ₀ をＣ₁ に、ＭＩ₂ はＩＣ₁ をＣ
₂ に、そしてＭＩ₃ はＩＣ₂ をＣ₃ に接続する。さら
に、ＩＣ₃ は既に直接にＣ₄ に接続されていることに留
意されたい。したがって、この構成における書込みサイ
クルにおいて、データは各入力カラムから欠陥のないメ
モリ・カラムに対して書き込むことができる。最後に、
Ｃ₀ は欠陥カラムであっても、それはＩＣ₀ からデータ
をやはり受け取ることに留意されたい。しかし、これは
データの完全性には無関係である。というのは、ＩＣ₀
からのデータは欠陥のないカラム、すなわち、Ｃ₁ に対
しても提供されているからである。

【０１２５】表１６に与えられている構成３４０の動作
の第２の例では、Ｃ₂ が欠陥カラムであると判定された
と仮定する。したがって、ＩＣ₀ からＣ₀ へ、ＩＣ₁ か
らＣ ₁ へ、ＩＣ₂ からＣ₃ へ、そしてＩＣ₃ からＣ₄ へ
書き込むことが望ましい。したがって、欠陥カラム識別
子エンコーダ３０８の中でのＣ₂ の符号化を前提とし
て、温度計デコーダ回路３０６は表６の第３行の温度計
パターン、すなわち、１ｘ０の値を出力する。この信号
はその中央にドント・ケアを含むことに留意されたい。
したがって、適切な出力値は１１０または１００、すな
わち、ｘに対して１または０を置き換えた値となる可能
性がある。これらの代替案の可能性がその動作を通じて
ここで追跡され、そのいずれもが表６の中に示されてい
るように受入れ可能であることを示す。まず最初に１１
０の制御パターンに関して、まず最初に欠陥のないメモ
リ・カラムにその出力が接続されているマルチプレクサ
に対応する制御パターンの中の制御ビットに着目するこ
とによって、その効果を理解することがおそらく最も易
しいことに留意されたい。したがって、現在の例におい
ては、ＭＩ₁ およびＭＩ₃ が欠陥のないメモリ・カラム
に対してその出力が接続されている（一方、ＭＩ₂ はそ
の出力が欠陥カラムＣ₂ に接続されている）。ＭＩ₁ に
関して、その制御入力に０が与えられると、ＩＣ₁ から
のデータがＣ₁に接続され、それによってＩＣ₀ からの
データはＣ₀ に接続される。さらに、ＭＩ₃ に関しては
その制御入力が１であると、ＩＣ₂ からのデータがＣ₃
に接続され、それによってＩＣ₃ からのデータがＣ₄ に
接続されるようになる。これらの適切な接続を前提とし
て、ＭＩ₂ の制御は現在のケースにおいては無関係であ
ることに留意されたい。１１０の温度計パターンに対す
るケースのようにＭＩ₂ に対する制御入力が１であった
場合、ＭＩ₂ はＩＣ₁ からのデータを選択し、それをＣ
₂ に接続する。しかし、このアクションはＩＣ₁ からの
データもＭＩ₁ を経由してＣ₁ に接続されているので、
無関係である。さらに、Ｃ₂ が欠陥カラムであるので、
データの書込み時にそれをＩＣ₁ に接続しても害は発生
しない。これらの結果が与えられて、この分野の技術に
熟達した人であれば、この例において、ＭＩ₂ に対する
制御入力が１００の温度計パターンに対するケースのよ
うに０であった場合、ＭＩ₂ はＩＣ₂ からのデータを選
択してそれをＣ₂ に接続するが、ここでもこれは無関係
である。というのは、ＩＣ₂ からのデータは既にＭＩ₃
を経由してＣ₃ にも接続されているからである。したが
って、この場合にはパターン１１０または１００のいず
れも適しており、したがって、中間のビットはドント・
ケアであって表６の中央の行に示されているように結果
として１ｘ０となる。

【０１２６】表６からの制御ビットの印加の上記の例を
前提として、この分野の技術に熟達した人であれば、メ
モリ構成３４０の動作を追跡して表６の残りの行を確認
することができる。したがって、それらの各場合に対し
ては詳細な説明は示されない。それにもかかわらず、メ
モリ・カラムへデータを書き込む目的のために、表６の
中の制御ビットの有効性をここで示したことにより、カ
ラムのデータの読出しに関して思い出す上記の表とのそ
の共通性にさらに留意されたい。詳しく言えば、表６の
中のドント・ケアを前提として、表５の最初の３つまた
は最後の３つのカラムのいずれもが表６に示されている
ものに対応する適切なデータを提供することに留意され
たい。結果として、表５から最も右のカラムまたは最も
左のカラムのいずれかを消去することによって、残りの
ビットを使って表６の制御ビットを提供することができ
る。したがって、図１６に示されているデータの書込み
のためのマルチプレクサに関して、それらを図１３の中
のデータの読出しのために使われるマルチプレクサが接
続されているのと同じ温度計デコーダ回路３０６の出力
に接続することができる。ただし、制御ビット・パター
ンの最上位または最下位のビットのいずれかはメモリ・
カラムに対するデータの書込みに関連するマルチプレク
サに対する接続においては使われない。

【０１２７】上記から、この分野の技術に熟達した人で
あれば、現在の各種の実施形態がメモリ・カラムのグル
ープからのデータの複数の出力カラムへの読出し、また
は複数の入力カラムからメモリ・カラムのグループへの
データの書込みのいずれにも適用されることが分かる。
この実施形態が読出しまたは書込みのいずれであるかに
は無関係に、上記の実施形態によって、メモリ・カラム
の１つが欠陥カラムである場合におけるこの動作が可能
となる。図１７は図１３の中のデータの読出しに対し
て、および図１６の中のデータの書込みに対して示され
ているように、４つのメモリ・カラムの例をふたたび使
って、読出しおよび書込みの両方に対するこの共通の属
性を図式的な形式でさらに示している。したがって、同
じメモリ・カラムＣ₀ 〜Ｃ₄ が図１７の最上部を横断し
て示されている。それらのカラムの選択されたものから
のデータの読出し、またはそれらのメモリ・カラムの選
択されたものへのデータの書込みのいずれに関しても、
図１３および１６の入力および出力のカラムは組み合わ
せられて入／出力カラム（Ｉ／Ｏと略記される）を形成
し、したがって、カラムＩ／Ｏ₀ 〜Ｉ／Ｏ₃ を提供す
る。Ｉ／Ｏカラムとメモリ・カラムとの間には双方向の
矢印が示されており、それは１つのＩ／ＯカラムとＩ／
Ｏカラム当たりの２つの可能なメモリ・カラムの１つと
の間の通信の可能な電気的径路を示している。最後に、
各Ｉ／Ｏカラムに対してその対応している２つの双方向
の矢印がその対応しているＩ／Ｏカラムに対する添字と
「Ｔ」を組み合わせることによって示されている温度計
コードからの制御ビットを伴って示されている。Ｔ信号
およびその補数が示されており、Ｔ（たとえば、Ｔ０）
の値が第１の状態にある場合、その補数の指示のない対
応している矢印（すなわち、図１７の中のＩ／Ｏ₀ の左
向きの矢印）はそのＩ／Ｏカラムとメモリ・カラムとの
間の接続を表し、一方、Ｔの値が第２の状態、すなわ
ち、第１の状態の補数の状態（たとえば、／Ｔ０）、そ
の補数の指示の付いた対応している矢印（すなわち、図
１７の中のＩ／Ｏ₀ の右への矢印）はそのＩ／Ｏカラム
とメモリ・カラムとの間の接続を表すことに留意された
い。この決まりは以下に与えられる例において使われ
る。

【０１２８】図１７の構成を前提として、ここでデータ
の読出しまたは書込みのいずれの場合でも、上記の実施
形態は各種の概念を共有することに留意されたい。まず
最初に、メモリ・カラムの欠陥カラムが符号化回路によ
って識別される。第２に、温度計パターンがその符号化
された識別に基づいて発生される。第３に、その温度計
パターンに応答して、データがメモリ・カラムとＩ／Ｏ
カラムとの間で通信され、少なくともその欠陥のメモリ
・カラム以外の各メモリ・カラムがＩ／Ｏカラムのそれ
ぞれの１つに接続される。前の文章の中で「少なくと
も」各メモリ・カラムがそのような方法で接続されると
いうことが述べられていることに留意されたい。このク
オリフィケーションは以下のデータの読出しおよび書込
みの説明からより良く理解される。

【０１２９】データを読み出す場合、欠陥カラムはＩ／
Ｏカラムのどれにも結合されないように完全に排除され
る。したがって、欠陥カラムがあった場合、その信号は
読まれない。たとえば、Ｃ₃ が欠陥カラムであると仮定
する。したがって、それを読出しに対して除外するため
に、Ｔ３〜Ｔ０に対する温度計コードは１０００に等し
い。したがって、Ｉ／Ｏ₃ はＣ₄ と通信し、Ｉ／Ｏ₂ は
Ｃ₂ と通信し、Ｉ／Ｏ ₁ はＣ₁ と通信し、そしてＩ／Ｏ
₀ はＣ₀ と通信する。したがって、Ｃ₃ はどのＩ／Ｏカ
ラムにも接続されない。結果として、データを読み出す
場合、欠陥のメモリ・カラム以外のメモリ・カラムだけ
がそれぞれのＩ／Ｏカラムに接続される。結果として、
上で述べたように、欠陥のメモリ・カラム以外の少なく
とも各メモリ・カラムがそれぞれのＩ／Ｏカラムの１つ
に接続されることは確かである。しかし、他のメモリ・
カラム（すなわち、欠陥カラムのメモリ・カラム）はＩ
／Ｏカラムには接続されないことも確かである。

【０１３０】データを書き込む場合、上記で与えられた
マルチプレクサの実施形態は、ふたたび欠陥のメモリ・
カラム以外の各メモリ・カラムがＩ／Ｏカラムのそれぞ
れの１つに確かに接続されることに留意されたい。しか
し、その他に、それらは実際にＩ／Ｏカラムの１つから
欠陥カラムがデータを受け取ることができるようにもす
る。それにもかかわらず、この結果はデータの完全性に
は無関係である。というのは、これが起こったとして
も、図示されているマルチプレクサの使用によって欠陥
のメモリ・カラムに接続されているのと同じデータが欠
陥のないメモリ・カラムにも接続されることがさらに確
保されるからである。マルチプレクサの実施形態につい
てのこの結果を前提として、書込みに対して本発明の実
施形態のより広い表現において、図１７の矢印はふたた
び上記の温度計パターンによって制御される、そして欠
陥のないメモリ・カラムに対してだけ通信する双方向の
転送ゲートを表すことができることにさらに留意された
い。特に、欠陥カラム以外のメモリ・カラムに書き込む
ために、欠陥のメモリ・カラムに対する矢印を切断すし
（すなわち、転送ゲートがディスエーブルされ）、欠陥
のメモリ・カラムがどのＩ／Ｏカラムとも通信しないよ
うにすることができる。応答において、欠陥のメモリ・
カラム以外のメモリ・カラムだけがそれぞれのＩ／Ｏカ
ラムに接続される。たとえば、Ｃ₂ が欠陥カラムであっ
て、書込みが行なわれると仮定する。したがって、書込
みに対してＣ₂ を除外するために、Ｔ３〜Ｔ０に対する
温度計のコードは１１００に等しい。したがって、Ｉ／
Ｏ₃ はＣ₄ と通信し、Ｉ／Ｏ₂ はＣ₃ と通信し、Ｉ／Ｏ
₁ はＣ₁ と通信し、そしてＩ／Ｏ₀ はＣ₀ と通信する。
したがって、Ｃ₂ はどのＩ／Ｏカラムにも接続されない
ことに留意されたい。結果として、図１７の表現はデー
タの書込みの場合においても欠陥のメモリ・カラム以外
のメモリ・カラムがそれぞれのＩ／Ｏカラムに接続され
るようにすることができる。

【０１３１】最後に、図１７に関して、以前の実施形態
と同様にこの実施形態は本発明の原理を読出しのみ、書
込みのみ、あるいは読出しと書込みとの組合せのための
システムに適用できることをさらに示している。したが
って、本発明の適用範囲を示す目的で、Ｉ／Ｏカラムは
実際のメモリ・カラムに関して外部データを通信し、そ
の通信が読出し、書込み、またはその両方であってもよ
いことを意味している或るタイプのデータ・カラムを表
すことに留意されたい。

【０１３２】ここで図１６に戻って、それは対応してい
る欠陥のないメモリ・カラムに対してすべての入力カラ
ムからの書込み機能を有する１つの実施形態を提供する
ことを思い出されたい。この態様を前提として、本発明
の実施形態によって解決されるもう１つの問題が、バイ
ト書込みの機能のコンテキストによって発生する。詳し
く言えば、この分野の技術におけるほとんどのメモリは
１バイト（すなわち、８カラム）よりかなり大きい数の
合計の入力カラムを含む。しかし、これらのメモリのい
くつかはいわゆるバイト書込み機能を有し、その場合、
入力カラムのうちの１バイトだけに単独の瞬間において
書き込むことができる。実際に、この機能は単独のバイ
トに対して常に限定されるわけではなく、任意のサイズ
のグループのビットに適用できる。たとえば、１２８の
カラムのメモリにおいては、３２ビットを一度にそのメ
モリに書き込むことができる。したがって、この例で
は、書込みのグループ・サイズは３２ビットである。し
たがって、このドキュメントの目的に対して、このグル
ープは書込みユニットと呼ばれ、それによってそのユニ
ットが、上記の例の場合は８または３２ビットのいずれ
かが提供されているが、任意の数のビットを含むことが
できることが理解される。書込みユニットに対するこの
イントロダクションを前提として、現在の実施形態をさ
らに修正して以下に説明されるように書込みユニットの
書込みができるような機能を含めることができることに
さらに留意されたい。

【０１３３】書込みユニットの機能を提供するための最
初の方法として、図１６の行アレイ３０２およびその関
連付けられた回路を複数回繰り返すことができ、したが
って、各繰返しの構造が４ビットの長さの書込みユニッ
トを提供するようにすることができることに留意された
い。言い換えれば、行アレイ３０２の各繰返しのインス
タンスは４つの入力カラムおよび５つのメモリ・カラム
を提供することになり、そして各繰返しのインスタンス
に別々に書き込むことができ、それによって４ビットの
書込みユニットを提供し、一方上記のカラムの冗長性の
態様をさらに提供することができる。さらに、上記のよ
うに、行アレイ３０２は４つの入力カラムに限定される
必要はない。したがって、行アレイ３０２を繰り返す実
施形態において、各繰り返された構造も４つの入力カラ
ムに限定される必要はない。たとえば、各構造は８個の
入力カラムを含むことができ、それによって各繰り返さ
れた構造に対して８ビットの書込みユニットを提供する
ことができる。しかし、或るメモリに対しては、そのよ
うな方法は望ましくない可能性があることに留意された
い。たとえば、その８ビットの構造が繰り返されて２５
６ビットのデータ・ラインを形成する場合、そのデータ
・ラインは合計３２の構造（すなわち、８ビット＊３２
構造＝２５６ビットのデータ・ライン）を含むことにな
る。しかし、そのような方法は３２個の冗長カラムを含
むことになり、そしてそれは必要以上に冗長性が多い可
能性がある。したがって、別の方法がすぐ次に提供され
る。

【０１３４】書込みユニットの機能を提供するための第
２の方法として、図１８がもう一度図１６のメモリ構成
３４０を示すが、書込みユニットの機能を実現するため
に追加の回路を含む。図１８の例の場合、書込みユニッ
トの長さは２ビットであり、したがって、書込み動作の
間に、入力カラムのペアの１つまたは両方がメモリ・カ
ラムの対応している１つのペアまたは２つのペアに対し
て書き込まれる可能性がある。もちろん、必要であれ
ば、各書込みユニットは同時に書き込まれ、すべての書
込みが同時並行的に行われるようにすることができる。
したがって、図１８の例においては４つの入力カラムか
らのデータが４つのメモリ・カラムに対して接続される
ことになる。ここで図１８の詳細を見るとして、上記の
図１６から受け継がれている特徴は詳しくはここでは説
明されず、代わりに、読者はそのような構造およびその
動作についての以前の説明を参照されたい。図１８の追
加された回路を見ると、メモリ構成３４０は２つの書込
みユニットに対する書込みイネーブル信号を含み、それ
らの信号はＷＥ０およびＷＥ１として示されている。信
号ＷＥ０は書込みイネーブル回路３４２₀ に対する制御
信号として接続されている。書込みイネーブル回路３４
２₀ はこの分野の技術において既知の機能を提供し、そ
れによってその制御信号が断定されたとき、それが接続
されているカラムがイネーブルされ、それらのカラムが
書込みイネーブルに対するデータ入力によって書き込ま
れる。そのような機能は、たとえば、そのカラムと直列
に接続されたｎチャネル・トランジスタのソースとドレ
インを接続し、そして制御信号を受け取るためにそのゲ
ートを使って実装することができる。この実装またはこ
の分野の技術に熟達した人によって選択される他の実装
において、ＷＥ０が断定されると、回路３４２₀ をイネ
ーブルするためのデータ入力はメモリ・カラムＣ₀およ
びＣ₁ をそれぞれ通過する。この動作のために、イネー
ブル回路３４２₀ を通る点線が示されており、制御入力
が断定されるとイネーブル回路３４２₀ に対するデータ
信号入力がそれを通過することを図式的に示している。
信号ＷＥ１はＷＥ０と同じ方法で接続されるが、それ自
身の関連付けられた書込みイネーブル回路３４２₁ に対
して接続される。書込みイネーブル回路３４２₁ は書込
みイネーブル回路３４２₀ と同じ方法で動作するが、こ
こではメモリ・カラムＣ₃ およびＣ₄ について動作す
る。したがって、ＷＥ１が断定されると、書込みイネー
ブル回路３４２₁ に対する入力データはメモリ・カラム
Ｃ₃ およびＣ₄ を通過する。

【０１３５】図１８のメモリ構成３４０は第３の書込み
イネーブル回路３４２_0-1 も含む。ここでその添字はこ
の書込みイネーブル回路が、書込みイネーブル回路３４
２₀と書込みイネーブル回路３４２₁ とに対応している
メモリ・カラムの間にあるメモリ・カラム（すなわち、
Ｃ₂ ）に対する書込みをイネーブルすることを示すため
に使われている。書込みイネーブル回路３４２_0-1 に対
する制御信号はマルチプレクサＭ_0-1 から出力され、そ
のマルチプレクサの２つのデータ入力はＷＥ０およびＷ
Ｅ１に接続されていて、そのマルチプレクサの制御入力
は以下において理解される理由のために、ＭＩ₂ を制御
するのと同じ信号に接続されている。

【０１３６】図１８のメモリ構成３４０の動作は次の通
りである。イントロダクションとして、この動作によっ
てＷＥ０とＷＥ１の値に基づいて１つまたはそれ以上の
２ビットの書込みユニットに対して書き込むことができ
ることに留意されたい。したがって、これらの値のうち
の１つだけが断定された場合、４つの入力カラムのうち
の２つからのデータがメモリへ書き込まれ、一方、２つ
の値の両方が断定された場合、４つの入力カラムのすべ
てにおいてデータが書き込まれる。しかし、いずれの場
合においても、現在の実施形態はメモリ・カラムのうち
の１つが欠陥カラムであり得ることを考えていることを
さらに思い出されたい。結果として、書込みイネーブル
機能は以下に示されるようにこの可能性も考慮に入れな
ければならず、図１８の実施形態はこの目標を適切に達
成する。一般に、書込みイネーブル３４２₀ および３４
２₁ によって、ＷＥ０がＣ₀ およびＣ₁ と関連付けら
れ、そしてＷＥ１はＣ₃ およびＣ₄ と関連付けられる。
言い換えれば、ＷＥ０が断定された場合、Ｃ₀ およびＣ
₁ が書き込まれ、そしてＷＥ１が断定された場合、Ｃ ₃
およびＣ₄ が書き込まれる。しかし、カラムＣ₀ 、
Ｃ₁ 、Ｃ₃ 、またはＣ₄ のうちの１つが欠陥カラムであ
った場合、現在の実施形態によって書込みユニットの一
部をＣ₂ に接続することがさらにできる。これに関し
て、Ｃ₂ へ渡されるデータはＭ_0-1 に対する制御入力に
よって決定されるように、Ｗ０またはＷ１のいずれかに
よって制御されることに留意されたい。次に、どのメモ
リ・カラムが欠陥カラムであるかによって、他の制御が
行なわれる。たとえば、Ｃ₀ およびＣ₁には欠陥がな
く、ＩＣ₀ およびＩＣ₁ の２ビットの書込みユニットか
らのデータを書き込む必要があると仮定する。したがっ
て、ＷＥ０が断定されてＣ₀ およびＣ₁ がＩＣ₀ および
ＩＣ₁ からのデータをそれぞれ受け取る（上記の温度計
パターンを使って）。しかし、ここでＣ₁ が欠陥カラム
であると仮定する。したがって、普通であればＣ₁ に対
してデータを渡すことができるように意図されている書
込みイネーブル制御信号（すなわち、ＷＥ０）は、代わ
りに欠陥のないカラム（すなわち、Ｃ₂ ）へデータを渡
すことができるようにするために使われ、それはその温
度計パターンのためにＩＣ₁ からのデータを受け取る。
以下に詳細に説明されるように、マルチプレクサＭ_0-1
が動作してこの結果を得る。言い換えれば、現在の例の
場合、マルチプレクサＭ_0-1 はＷＥ０を書込みイネーブ
ル回路３４２_0-1 に対して結合し、そしてそうする際
に、ＩＣ₀ およびＩＣ₁ からの２ビットの書込みユニッ
トがＣ₀ およびＣ₂ に対してそれぞれ書き込まれるよう
に、Ｃ₂ に対してデータが書き込まれるようにする。

【０１３７】上記の例を前提として、与えられた書込み
の間に、書き込まれる各メモリ・カラムは書込みイネー
ブル信号、すなわち、ＷＥ０またはＷＥ１のいずれか）
に応答して書き込まれることに留意されたい。しかし、
上で示されたように、欠陥カラムが存在することによっ
てどのメモリ・カラムがこの方法で関連付けられるべき
であるかが影響を受ける。したがって、下の表７は各メ
モリ・カラムに対してそのメモリ・カラムに対する書込
みを許すのに使われる、対応している書込みイネーブル
信号を、欠陥のメモリ・カラムが指定された場合に示し
ている。

【０１３８】

【表８】 表７

【０１３９】表７をより良く理解するために、直ぐ下で
行なわれるように、そのいくつかの行を通して追跡する
ことが役に立つ。

【０１４０】表７の指示の最初の例として、Ｃ₄ が欠陥
カラムであると仮定し、したがって、表７の最下部の行
が書き込イネーブル信号の必要な使われ方を示してい
る。この表７の行を詳細に説明する前に、上記の図１６
の説明から、Ｃ₄ に欠陥がある場合の温度計パターンは
ＩＣ₀ からのデータをＣ₀ へ、ＩＣ₁ からのデータをＣ
₁ へ、ＩＣ₂ からのデータをＣ₂ へ、そしてＩＣ₃ から
のデータをＣ₃ へ向かわせる。したがって、４つのビッ
ト全体において、これはそれぞれ２つのビットがある２
つの書込みユニットの書込みを表す。それより低い順序
番号の書込みユニット（すなわち、ＩＣ₀ および１
Ｃ₁ ）を見ると、その回路を通る径路はＷＥ０によって
制御される必要がある。詳しくは、この書込みユニット
の中の２つのビットのそれぞれの径路に留意されたい。
まず最初に、ＩＣ₀ からのデータは書込みイネーブル回
路３４２₀ に対して直接に接続され、ＷＥ０が断定され
たことに応答して、Ｃ₀ へ通過する。第２に、ＩＣ₁ か
らのデータはＭ₁ を通して書込みイネーブル回路３４２
₀ へつながり、そしてＷＥ０が断定されているのに応答
して、Ｃ₁ へ通過する。ここでそれより順序番号の高い
書込みユニット（すなわち、ＩＣ₂ およびＩＣ₃ ）を考
慮して、その回路を通る径路はＷＥ１によって制御され
る必要があり、したがって、この書込みユニットの中の
２つのビットのそれぞれを考える。ＩＣ₂ にあるデータ
に着目して、Ｃ₄ が欠陥カラムである場合、このデータ
はＭＩ₂ によってＣ₂ に向けられることを思い出された
い。したがって、現在の例においては、表７の最下部の
行の中央のエントリに示されているように、Ｃ₂ はＷＥ
１によってイネーブルされる必要がある。これに関し
て、上記の表６から、Ｃ₄ が欠陥カラムである場合の現
在の例の場合、制御Ｍ_0-1 に対しても接続されているＭ
Ｉ₂ に対する制御信号は０に等しいことを思い出された
い。したがって、図１８の構成に基づいて、０の制御信
号によってＭ_0-1 がその入力の１つからＷＥ１を選択
し、それを書込みイネーブル回路３４２_0-1 に対して出
力する。結果として、ＷＥ１が、表７で示されているよ
うにＣ₂ への書込みを制御するために使われる。最後
に、ＩＣ₃ のデータを見て、Ｃ₄ が欠陥カラムである場
合、このデータはＭＩ₃ によってＣ₃ に向けられること
を思い出されたい。Ｃ₃ が書込みイネーブル回路３４２
₁ に接続されるので、それは図１８の中で示されている
ようにＷＥ１によって制御され、したがって、表７の指
示と合っている。

【０１４１】表７の指示の第２の例として、Ｃ₀ が欠陥
カラムであり、したがって、表７の中のＷＥの指示のト
ップの行が書込みイネーブル信号のために必要であると
仮定する。まず最初に上記の図１６の説明から、Ｃ₀ が
欠陥カラムである場合の温度計パターンはＩＣ₀ からの
データをＣ₁ へ、ＩＣ₁ からのデータをＣ₂ へ、ＩＣ ₂
からのデータをＣ₃ へ、そしてＩＣ₃ からのデータをＣ
₄ へ向けることを思い出されたい。より低い順序の書込
みユニット（すなわち、ＩＣ₀ およびＩＣ₁ ）を見て、
その回路を通る径路はＷＥ０によって制御される必要が
ある。これに関して、まず最初にＩＣ₀ からのデータが
ＭＩ₁ を通って書込みイネーブル回路３４２₀ へつなが
り、そして、ＷＥ０が断定されているのに応答して、Ｃ
₁ へ通過する。しかし、第２に、ＩＣ₁ からのデータが
ＭＩ₂ を通って書込みイネーブル回路３４２_0-1 へつな
がる。したがって、表７に基づいて、この場合は書込み
イネーブル回路３４２_0-1 はＷＥ０によって制御される
必要がある。これに関して、上記の表６から、Ｃ₀ が欠
陥カラムである現在の例の場合、Ｍ_0-1 を制御するため
にも接続されているＭＩ₂ に対する制御信号は１に等し
い。したがって、その１の制御信号によってＭ_0-1 がそ
の入力の１つからＷＥ０を選択し、それを書込みイネー
ブル回路３４２_0-1 に対して出力する。結果として、表
７に示されているように、Ｃ₂ の書込みを制御するため
にＷＥ０が使われる。ここでそれより高い順序の書込み
ユニット、すなわち（ＩＣ₂ およびＩＣ₃ ）を考える
と、その回路を通る径路はＷＥ１によって制御される必
要があり、したがって、この書込みユニットの中の２つ
のビットのそれぞれについて考える。ＩＣ₂ におけるデ
ータを見て、Ｃ₀ が欠陥カラムである場合、このデータ
はＭＩ₃ によってＣ₃ へ向けられることを思い出された
い。したがって、現在の例においては、Ｃ₃ はＷＥ１に
よってイネーブルされる必要があり、そしてこれはＷＥ
１の書込みイネーブル回路３４２₁ への接続のために発
生する。最後に、ＩＣ₃ のデータを見て、それは書込み
イネーブル回路３４２₁ に直接接続されていることを思
い出されたい。したがって、それは図１８に示されてい
るようにＷＥ１によって制御され、したがって、表７の
指示と合っている。

【０１４２】上記の２つの例が提示されたところで、こ
の分野の技術に熟達した人であれば、表７によって示さ
れている残りの例を追跡して図１８のメモリ構成３４０
の書込みユニットの動作が適切であることを確認するこ
とができる。さらに、上記の２つの例はＭＩ₂ を制御す
るのと同じビットがＭＩ_0-1 をも制御する方法を示して
いることに留意されたい。この結論はさらに表６および
表７の中の制御情報の中央のカラムを比較することによ
ってさらに確かめられる。詳しく言えば、表６の２つの
行から、１の制御値はＣ₀ が欠陥行であるか、あるいは
Ｃ₁ が欠陥行であるかのいずれかの場合にＭＩ₂ へ出力
され、表７のトップの２行から、そのような値によって
ＷＥ０がそれらの場合にＣ₂ を書込みイネーブルにする
ことは明らかである。同様に、表６の最下部の２行か
ら、Ｃ₃ が欠陥カラムであるか、あるいはＣ₄ が欠陥カ
ラムであるかのいずれの場合に、０の制御値がＭＩ₂ へ
出力され、そして表７の最下部の２つの行から、そのよ
うな値によってそれらの場合にＷＥ１がＣ₂ を書込みイ
ネーブルすることになることは同様に明らかである。し
たがって、各場合において、入力カラムからのデータは
メモリ・カラムへ正しく回送され、そして書込みユニッ
トのイネーブルが許可される。

【０１４３】図１９は一般的に３４２に示されているメ
モリ構成を示している。構成３４２は図１８からの書込
みイネーブルの原理の別の例を示しているが、図１８の
中で提供されている例とは異なるサイズのアーキテクチ
ャに対して各種の現在の概念が適用できることを、この
分野の技術に熟達した人に対して示すために、異なるサ
イズのアーキテクチャにおいて示している。しかし、図
１９を単純化するために、システム全体のためのコンテ
キストを提供するためのいくつかのマルチプレクサが示
されているが、メモリ・カラムが欠陥カラムであること
に基づいてデータを回送するための各入力カラムに対し
て接続されている各マルチプレクサは含まれていない。
次に、構成３４２を見ると、それはＩＣ₀ 〜ＩＣ₂₅₅ で
示されている合計２５６個の入力カラムを含み、ふたた
びその図を単純化するために、これらの入力カラムのう
ちのいくつかだけが示されている。以下でより良く理解
されるように、これらの２５６個の入力カラムは４つの
書込みユニットに分割されており、各ユニットは６４個
のビットから構成されている。したがって、上記の説明
との首尾一貫性を保つために、この４つの書込みユニッ
トのうちの任意の１つまたはそれ以上に同時に書き込む
ことができる。構成３４２のレイアウトは最も外側のカ
ラムから最も内側のカラムへと構造を観察することによ
って、そして書込みユニットのコンテキストにおいてお
そらく最も直接的である。したがって、それぞれが以下
に説明される。

【０１４４】構成３４２の最も外側の入力カラムを見
て、それらが第１の書込みユニットを形成するための入
力カラムＩＣ₀ 〜ＩＣ₆₃、および第４の書込みユニット
を形成するための入力カラムＩＣ₁₉₂ 〜ＩＣ₂₅₅ を含ん
でいることに留意されたい。これらの２つの書込みユニ
ットの接続は、そのような各書込みユニットについての
次の説明から理解されるように、構成３４２の内部で一
般的に対称的になっている。ＩＣ₀ 〜ＩＣ₆₃の第１の書
込みユニットを見ると、そして図１８に示されているよ
うに、ＩＣ₀ はデータをメモリ・カラムＣ₀ に対して直
接に、あるいはマルチプレクサＭＩ₁ を通じてメモリ・
カラムＣ₀ へ渡すことができるように接続されている
が、一方、第１の書込みユニットに対する残りの入力カ
ラム（すなわち、ＩＣ₁ 〜ＩＣ₆₃）は、ＭＩ₁ 〜ＭＩ₆₃
のグループの内部の２つの連続したマルチプレクサのデ
ータ入力に接続されている。ＭＩ₁ 〜ＭＩ₆₃のそれぞれ
の出力は単独の書込みイネーブル・ユニット３４４₀ に
接続されている。書込みイネーブル・ユニット３４４₀
は断定されたＷＥ０制御信号に応答して、その入力にあ
るデータをその出力に接続し、それはメモリ・カラムＣ
₀ 〜Ｃ₆₃に接続される。ＩＣ₁₉₂ 〜ＩＣ₂₅₅ の第４の書
込みユニットを見ると、ＩＣ₂₅₅ はそれがメモリ・カラ
ムＣ₂₅₆ に向かって直接に、あるいはマルチプレクサＭ
Ｉ₂₅₅ を通してＣ₂₅₆ へ向かって渡すことができるよう
にＩＣ₂₅₅ が接続されており、その第１の書込みユニッ
ト（すなわち、ＩＣ₁₉₂ 〜ＩＣ₂₅₄ ）に対する残りの入
力カラムはＭＩ₁₉₃ 〜ＭＩ₂₅₅ のグループの内部の２つ
の連続したマルチプレクサのデータ入力に接続されてい
る。ＭＩ₁₉₃ 〜ＭＩ₂₅₅ のそれぞれの出力は単独の書込
みイネーブル・ユニット３４４₃ に接続されている。書
込みイネーブル・ユニット３４４₃ は断定された制御信
号ＷＥ３に応答してその入力におけるデータをその出力
に接続し、その出力はメモリ・カラムＣ₁₉₃ 〜Ｃ₂₅₆ に
接続されている。

【０１４５】構成３４２の最も内側のカラムを見て、そ
れらが第２の書込みユニットを形成するための入力カラ
ムＩＣ₆₄〜ＩＣ₁₂₇ を含み、そして第３の書込みユニッ
トを形成するための入力カラムＩＣ₁₂₈ 〜ＩＣ₁₉₁ を含
むことに留意されたい。これらの２つの書込みユニット
の接続も、そのような各書込みユニットについての次の
説明から理解されるように、構成３４２の内部では一般
的に対称的になっている。ＩＣ₆₄〜ＩＣ₁₂₇ の第２の書
込みユニットを見ると、ＩＣ₆₄が２つの連続したマルチ
プレクサのデータ入力に接続されている。しかし、それ
らのマルチプレクサの１つ、すなわち、ＭＩ₆₄に関し
て、それの他の入力は隣接する書込みユニットからの入
力カラムに対して接続されていることに留意されたい。
言い換えれば、ＭＩ₆₄の第２の入力はＩＣ₆₃に接続され
ており、それは隣接する第１の書込みユニットの部分で
ある。したがって、ＭＩ₆₄の出力（すなわち、Ｃ₆₄）は
２つの隣接する書込みユニットの間の境界のカラムを形
成する。図１８の実施形態についての上記の動作および
図１９に対するその共通性を前提として、この分野の技
術に熟達した人であれば、Ｃ₆₄は２つの隣の書込みユニ
ットのいずれかからデータを提示することができるこ
と、すなわち、それは第１の書込みユニットのＩＣ₆₃か
ら、あるいは第２の書込みユニットのＩＣ₆₄からのデー
タを提示することができ、それはメモリ・カラムＣ₀ 〜
Ｃ₂₅₆ の中での欠陥カラムの位置によって変わることが
理解される。ＩＣ₁₂₈ 〜ＩＣ₁₉₁ の第３の書込みユニッ
トを見ると、ＩＣ₁₂₈ は連続した２つのマルチプレクサ
のデータ入力にも接続されており、ふたたび、そこでは
それらのマルチプレクサのうちの１つ、すなわち、ＭＩ
₁₂₈が隣の書込みユニットからの入力カラムに対して接
続されている。ここでは、ＭＩ₁₂₈ の１つのデータ入力
は第３の書込みユニットの一部であるＩＣ₁₂₈ に接続さ
れているが、もう１つのデータ入力は第２の書込みユニ
ットの一部であるＩＣ ₁₂₇ に接続されている。したがっ
て、ＭＩ₁₂₈ の出力（すなわち、Ｃ₁₂₈ ）は隣の第２と
第３の書込みユニットの間の境界のカラムを形成する。
したがって、Ｃ ₁₂₈ は第２または第３の書込みユニット
のいずれかからのデータを提示することができ、そのど
ちらになるかはメモリ・カラムＣ₀ 〜Ｃ₂₅₆ の中の欠陥
カラムの位置によって変わる。最後に、第３の書込みユ
ニットのＩＣ₁₉₁ も境界カラムに接続されることに留意
されたい。詳しく言えば、ＩＣ₁₉₁ はＭＩ₁₉₂ のデータ
入力に接続され、ＭＩ₁₉₂ は第４の書込みユニットの一
部であるＩＣ₁₉₂ に対してもう１つのデータ入力が接続
されている。したがって、ＭＩ₁₉₂ の出力（すなわち、
Ｃ₁₉₂ ）は隣り合わせの第３および第４の書込みユニッ
トの間の境界カラムを形成する。したがって、Ｃ₁₉₂ は
第３または第４の書込みユニットからのデータを提示す
ることができる。そのいずれになるかはメモリ・カラム
Ｃ₀ 〜Ｃ₂₅₆の中での欠陥カラムの位置によって変わ
る。

【０１４６】識別された境界カラム以外に上記の接続を
前提として、欠陥カラムおよび書込みユニットの機能が
与えられて構成３４２がデータを適当に回送するために
必要な接続を含むことにさらに留意されたい。詳しく言
えば、各境界カラムＣ₆₄、Ｃ ₁₂₈ 、およびＣ₁₉₂ は書込
みユニットの制御の目的のために、対応している書込み
イネーブル回路３４４_0-1 、３４４_1-2 、および３４４
_2-3 に接続されていることに留意されたい。図１８に示
されているように、これらの書込みイネーブル回路のそ
れぞれのハイフンで連結された添字は、各回路が２つの
書込みイネーブル信号のうちの１つによってイネーブル
されることを示している。たとえば、境界カラムＣ₁₉₂
に対応している書込みイネーブル回路３４４_2-3 はＷＥ
２およびＷＥ３のいずれかによってイネーブルされる可
能性がある。これらの２つの書込みイネーブル信号のい
ずれかが制御を提供することができるようにするため
に、１つの境界カラムに関連付けられている各書込みイ
ネーブル回路に対する制御入力は、今説明された関係を
示すために、同じ添字を共有している対応しているマル
チプレクサの出力に対して接続されている。たとえば、
境界カラム１９２を見ると、その書込みイネーブル回路
３４４_2-3 は、ＷＥ２およびＷＥ３がデータに入ってい
るマルチプレクサＭ_2-3 の出力に接続されている。最後
に、マルチプレクサＭ_2-3 の制御入力は対応している境
界カラムに対してデータを出力するマルチプレクサを制
御するのと同じ信号に接続されている。現在の例におい
ては、ＭＩ₁₂₈ はデータを境界からのＣ₁₉₂ に対して出
力し、したがって、その温度計パターン（図１９におい
て「ＴＰ」と略記されている）からの制御ビットもＭ
_2-3を制御するために接続されている。書込みイネーブ
ル回路３４４_2-3 についての直前の説明は他の書込みイ
ネーブル回路３４４_0-1 および３４４_1-2 およびそれぞ
れの対応している境界カラムＣ₆₄およびＣ₁₂₈ にも適用
されることに留意されたい。したがって、書込みイネー
ブル回路３４４_0-1 はＷＥ０またはＷＥ１のいずれかに
よって制御されるように接続されており、そしてそれら
の２つの書込みイネーブル信号は、境界カラムＣ₆₄に対
してデータを提供するマルチプレクサＭＩ₆₄に対応して
いる温度計パターンのビットによって制御されるマルチ
プレクサＭ_0-1 によって提供されている。同様に、書込
みイネーブル回路３４４_1-2 はＷＥ１またはＷＥ２のい
ずれかによって制御されるように接続されており、そし
てそれらの２つの書込みイネーブル信号は境界カラム１
２８に対してデータを提供するマルチプレクサＭＩ₁₂₈
に対応している温度計パターンのビットによって制御さ
れるマルチプレクサＭ_1-2 によって提供される。

【０１４７】構成３４２の動作は一般的に図１８の構成
３４０に対する動作と同じであり、したがって、読者は
上記を参照されたい。しかし、その違いは回路のディメ
ンジョンに関係する。言い換えれば、図１８の中での４
個までの入力カラムに対して、図１９の中では２５６個
までの入力カラムに書き込むことができる。さらに、図
１８における２つまでの書込みユニットに対して、図１
９の中では４つまでの書込みユニットに書き込むことが
できる。しかし、その共通性を前提として、この分野の
技術に熟達した人であれば、その残りの動作を理解する
筈である。それにもかかわらず、各種の原理をさらに示
すための１つの例として、メモリ・カラムＣ₁₀が欠陥カ
ラムであり、ＩＣ₀ 〜ＩＣ₁₆からのデータで１つの書込
みユニットに書き込む必要がある場合を仮定する。この
例においては、その適切な温度計パターンは表６から外
挟することができる。たとえば、温度計パターンについ
て、各行の右から始まる論理０の個数は欠陥カラムの符
号化によって表される二進数に等しいこと、そしてその
パターンの最下位または最上位のいずれか以外のすべて
のビットがその入力マルチプレクサを制御するために使
えることを思い出されたい。したがって、そのパターン
の最上位ビットを無視して、欠陥カラムＣ₁₀に対する入
力マルチプレクサに対するパターンはＭＩ₁ 〜ＭＩ₀ を
制御するためのその右側から始まる１０個の論理０と、
それ以降のＭＩ₁₁〜ＭＩ₂₅₅ を制御するための２４５個
の論理１を持つことになる。したがって、境界カラムＣ
₆₄に対応しているマルチプレクサＭＩ₆₄は書込みイネー
ブル回路３４４_0-1 を制御するためにＷＥ０とＷＥ１と
の間で選択するマルチプレクサＭ_1-0 と同様に、その制
御入力において論理１（すなわち、２４５個の論理１の
うちの１つ）を受け取る。したがって、応答において、
Ｍ_1-0 はＷＥ０を選択してそれを書込みイネーブル回路
３４４_0-1 を制御するために接続し、それによってＩＣ
₆₃からのデータがＣ₆₄に対して正しく渡されるようにす
ることができる。

【０１４８】上記から、上記の実施形態がメモリ・カラ
ムの冗長性を改善するための各種の代替案を提供するこ
とを理解することができる。多くの利点が上記から説明
され、あるいは明らかになっている。たとえば、上記の
各種の態様を、カラムのうちの１つが欠陥カラムである
場合のカラムのグループからの読出し、あるいはカラム
の１つが欠陥カラムである場合のカラムのグループに対
する書込み、あるいはその両方に対して適用することが
できる。もう１つの例として、この実施形態を修正して
２つ以上の冗長カラムを提供することができる。さらに
もう１つの例として、書込みユニットの機能も現在の実
施形態の内部で実装することができる。さらに、図２１
のマイクロプロセッサは上記の技法から利点を提供する
が、他の各種のマイクロプロセッサも同様に利点を提供
する。したがって、現在の実施形態が詳細に説明されて
きた。また、各種の修正または変更も提案されてきた
が、さらに他の変形版も本発明の適用範囲から離れるこ
となしに上記の説明に対して行なうことができる。

【０１４９】＜３． メモリの行およびメモリのカラム
の冗長性の組合せ＞上記のセクションでメモリの行およ
びメモリのカラムの冗長性の構成の両方が詳細に説明さ
れてきたが、図２０は上記のタイプの冗長性の両方から
の多くの概念を組み合わせているメモリ構成３４６を示
している。これに関して、以前の図からの共通のエレメ
ントが使われている場合、共通の参照番号が図２０に対
して受け継がれている。さらに、読者は以前の説明を熟
知していると仮定され、したがって、次の説明は３４６
によって例示されているような技術の組合せについて簡
単に要約する。

【０１５０】メモリ構成３４６はふたたびメモリの４つ
のＢＡＮＫを含んでいるデータ・メモリ９２に対してそ
こからデータを読み出すか、あるいはそれにデータを吹
き込むかのいずれかの目的のためにＡＤＤＲＥＳＳを受
け取る。図２０を単純化するために、これらのＢＡＮＫ
は一般的に名前が付けられているが、図８ａに示されて
いるような追加の詳細は図２０の中では示されていな
い。ここで示されているように、読出しまたは書込みの
動作は行およびカラムの冗長性の両方に関連して発生す
る。詳しく言えば、ＡＤＤＲＥＳＳは入力記憶装置１０
２ａによって受け取られ、そして特に、現在の実施形態
においてはアドレスのビットＡＤＤＲ［１３：６］が受
け取られている。この受け取られたアドレスによって欠
陥行または欠陥カラムのいずれかまたは両方がアドレス
されているかどうかを判定するために、ビットＡＤＤＲ
［８：６］が欠陥行識別ブロック１０８および欠陥カラ
ム識別子エンコーダ３２４の両方に接続されている。し
たがって、ふたたび、ビットＡＤＤＲ［８：６］は現在
のＡＤＤＲＥＳＳに対する問題の４つのＢＡＮＫのうち
の１つを識別し、そしてさらにそのＢＡＮＫの上部また
は下部の半分のいずれがアドレスされているかどうかを
示す。ビットＡＤＤＲ［８：６］に応答して、そしてア
ドレスされたＢＡＮＫの半分が欠陥カラムの行を含んで
いると仮定して、欠陥カラム識別子ブロック１０８は欠
陥行のアドレス「ＤＡ」を出力し、特に、ビットＤＡ
［６：２］がコンパレータ１０６ａに対して出力され、
一方ビットＤＡ［１：０］が２‐４デコーダ１１２に対
して出力される。また、ビットＡＤＤＲ［８：６］に応
答して、そしてアドレスされているＢＡＮＫの半分が欠
陥カラムを含んでいると仮定して、欠陥カラム識別子エ
ンコーダ３２４は欠陥カラム（もしあれば）の９ビット
の識別子を温度計デコーダ回路３２２に対して出力す
る。追加の動作はまず最初に行の冗長性に関してその動
作を調べることによって、そして次に、カラムの冗長性
に関してその動作を調べることによって以下において理
解される。

【０１５１】行の冗長性に関しては、コンパレータ１０
６ａはビットＡＤＤＲ［１３：９］をビットＤＡ［６：
２］に対して比較し、その現在のＡＤＤＲＥＳＳが、欠
陥行を含んでいる行のブロック（すなわち、４つの異な
るウェイを含んでいる）に対して向けられているかどう
かを判定する。そうであれば、ＭＡＴＣＨ信号が断定さ
れ、そうでない場合はＭＡＴＣＨ信号は断定されない。
さらに、ビットＤＡ［１：６］は２‐４デコーダによっ
て上記の表３に示されているような４ビットのシーケン
スのうちの１つにデコードされ、そしてそのシーケンス
がＡＮＤゲート１１４₀ 〜１１４₃ へ出力される。ＡＮ
Ｄゲート１１４₀ 〜１１４₃ の出力はここではビットＳ
₀ 〜Ｓ₃ としてそれぞれ示されていることに留意された
い。言い換えれば、これらの信号を図１０ａおよび図１
０ｂに示されているようなメモリ・デコーダに対してア
ドレスの一部として渡すために直接接続することができ
る。実際に、ビットＡＤＤＲ［１３：６］はこのアドレ
スの一部を形成し、それらのビットも図１０ａおよび図
１０ｂの中で示されているのと同様な１つまたはそれ以
上のメモリ・デコーダに対して渡されることに留意され
たい。最後に、ウェイのＨＩＴ信号Ｗ０〜Ｗ３もアドレ
スの一部を形成し、したがって、それらも図２０の中に
示されていることを思い出されたい。実際に、データ・
メモリ９２のアドレッシングを一般的に示すために、図
２０はデータ・メモリ９２へ渡される全体のアドレスと
して、ビットＡＤＤＲ［１３：６］、Ｓ₀ 〜Ｓ₃ 、およ
びビットＷ０〜Ｗ３を単に組み合わせる。したがって、
行の冗長性の動作を締めくくると、記憶回路１０２ａに
よって受け取られるＡＤＤＲＥＳＳが欠陥のない行に対
して向けられている場合、ビットＡＤＤＲ［１３：６］
とＷ０〜Ｗ３がＳ₀ 〜Ｓ ₃ のそれぞれに対して０の値を
伴ってそれと一緒に渡され、それによって欠陥のない行
がアドレスされる。対照的に記憶回路１０２ａによって
受け取られたＡＤＤＲＥＳＳが欠陥行に対して向けられ
たものであった場合、ビットＡＤＤＲ［１３：６］とＷ
０〜Ｗ３がふたたびデータ・メモリへ渡される。しか
し、ここではＳ₀ 〜Ｓ₃ の１つに対して１つの値と組み
合わされ（他の３つの値は０である）、それによって実
効的に異なるアドレスを生成し、欠陥行ではなく、予備
行がアドレスされることになる。いずれの場合でもＢＡ
ＮＫ０〜３のうちの１つの中の行の１つが、４つの双方
向性バッファ３４８₀ 〜３４８₃ の対応している１つを
経由してバス３５０に結合される。したがって、この点
から、カラムの冗長性の動作が以下に説明されるように
発生される。

【０１５２】バス３５０上のデータの２５７個のカラム
はスイッチされる回路３５２の対応しているカラムＣ₀
〜Ｃ₂₅₇ に接続され、それは一般に図１７と同じフォー
マットを使って示されているので、この分野の技術に熟
達した人によって確認され得る他の代替案以外に、上記
のマルチプレクサの各種の構成を使って構築することが
できる。いずれにしても、図１７についての以前の説明
を前提として、図２０の目的の場合、温度計のパターン
が温度計デコーダ回路３２２からスイッチされる回路３
５２に対して向けられ、そしてそのパターンに応答して
データを２５７個のメモリ・カラムと２５６個の入力／
出力カラムとの間に選択的に結合することができ、それ
によって現在受信されているＡＤＤＲＥＳＳが与えられ
て欠陥カラムがある場合、誤りの結果を禁止する。ふた
たび、データ・メモリ９２から読み出す場合、欠陥のメ
モリ・カラムは入力／出力カラムに対してデータを提供
することから単に除外され、一方データ・メモリ９２へ
の書込みの場合、欠陥のメモリ・カラムはデータを受け
取るが、その同じデータが別の欠陥のないカラムにも書
き込まれ、したがって、それは後で正しく呼び出すこと
ができる。

【０１５３】上記を前提として、この分野の技術に熟達
した人であれば、このドキュメントの中で記述されるメ
モリの行およびカラムの概念を、本発明の内容と首尾一
貫したさらに他の実施形態を形成するために組み合わせ
ることができる。したがって、欠陥行識別子ブロック１
０８および欠陥カラム識別子エンコーダ３２４の両方に
対してヒューズが使われる場合、欠陥行およびカラムの
両方を識別するために総合的な記憶タイプの構造を形成
する単独の領域をこの構成の中に形成することができ
る。さらに、図２０は前に説明された２つの特定の実施
形態だけの組合せを示しているが、明らかに、この分野
の技術に熟達した人であれば、上記の他の代替案を組み
合わせることもできる。いずれにしても、改善された行
およびカラムの冗長性システムが提供されている。

【０１５４】＜４． マイクロプロセッサの構成＞上記
の実施形態が説明された後、図２１は上記の実施形態を
組み込むことができるマイクロプロセッサの実施形態の
ブロック図を示している。図２１は好適な実施形態が実
装され、説明されるスーパスカラのパイプライン型マイ
クロプロセッサ４１０の一例を含んでいる、説明的なデ
ータ処理システム４０２を示している。システム４０２
およびマイクロプロセッサ４１０のアーキテクチャはこ
こでは例を示す方法だけによって記述されており、本発
明の実施形態は各種のアーキテクチャのマイクロプロセ
ッサの中で利用できることが考えられることは理解され
るべきである。したがって、この分野における技術を普
通に理解できる人であれば、この明細書を参照すること
によって、そのような他のマイクロプロセッサ・アーキ
テクチャの中に本発明の実施形態を組み込むことが容易
にできることは考えられる。また、本発明はシングルチ
ップのマイクロプロセッサおよびマイクロコンピュータ
において、あるいはマルチチップの実装において実現す
ることができ、シリコン・サブストレート、シリコン・
オン・インシュレータ、ガリウム砒素、および他の製造
技術に従って、そしてＭＯＳ、ＣＭＯＳ、バイポーラ、
ＢｉＣＭＯＳ、あるいは他の装置実装を使って実現でき
ることがさらに考えられる。

【０１５５】図２１に示されているように、マイクロプ
ロセッサ４１０はバスＢの方法によってシステムの他の
装置に接続されている。この例においてはバスＢは単独
のバスとして示されているが、バスＢはＰＣＩローカル
・バス・アーキテクチャを利用している従来のコンピュ
ータにおいて知られているように、スピードおよびプロ
トコルの異なる複数のバスを表していてもよいと考えら
れる。ここで示されている単独のバスＢは例を示す方法
によってのみ、そしてその単純性のためにここで示され
ている。システム４０２は通信ポート４０３（モデム・
ポートおよびモデム、ネットワーク・インターフェー
ス、などを含んでいる）、グラフィックス・ディスプレ
イ・システム４０４（ビデオ・メモリ、ビデオ・プロセ
ッサ、グラフィックス・モニタを含んでいる）、普通は
ダイナミック・ランダム・アクセス・メモリ（ＤＲＡ
Ｍ）の手段によって実装され、スタック４０７を含んで
いるメイン・メモリ・システム４０５、入力装置４０６
（キーボード、ポインティング装置、およびそのための
インターフェース回路を含んでいる）、およびディスク
・システム４０８（ハード・ディスク・ドライブ、フロ
ッピー・ディスク・ドライブ、およびＣＤ‐ＲＯＭドラ
イブを含んでいてもよい）などの従来型のサブシステム
を含んでいる。したがって、図２１のシステム４０２は
現在この分野の技術において普通である従来型のデスク
・トップ・コンピュータまたはワークステーションに対
応することが考えられる。もちろん、マイクロプロセッ
サ４１０の他のシステム実装も本発明の実施形態から、
この分野の技術を普通に理解している人によって認識さ
れるように利点を提供することができる。

【０１５６】マイクロプロセッサ４１０はバスＢに接続
されているバス・インターフェース・ユニット（「ＢＩ
Ｕ」）４１２を含み、それはマイクロプロセッサ４１０
とシステム内の他のエレメント４０２との間の通信を制
御して実行する。ＢＩＵ４１２はこの機能を実行するた
めの適切な制御回路およびクロック回路を含み、その中
には、動作速度を増加させるための書込みバッファ、マ
イクロプロセッサの動作の結果をバスＢのタイミングの
制約と同期化させるためのタイミング回路などが含まれ
ている。また、マイクロプロセッサ４１０はクロック発
生および制御回路４２０も含み、それはこの説明的なマ
イクロプロセッサ４１０においては、バスＢからのバス
・クロックに基づいて内部クロック・フェーズを発生
し、その内部クロック・フェーズの周波数は、この例に
おいては、バス・クロックの周波数の倍数として選択的
にプログラムすることができる。

【０１５７】図２１において明らかなように、マイクロ
プロセッサ４１０は３レベルの内部キャッシュ・メモリ
を備えており、その最高レベルのものはレベル２のキャ
ッシュ４１４であり、それはＢＩＵ４１２に接続されて
いる。この例においては、レベル２のキャッシュ４１４
は一体化されたキャッシュであり、ＢＩＵ４１２を経由
して、バスＢからキャッシュ可能なデータおよびキャッ
シュ可能な命令をすべて受け取るように構成され、マイ
クロプロセッサ４１０によって提示されるバス・トラフ
ィックの多くがレベル２のキャッシュ４１４を経由して
実行される。もちろん、マイクロプロセッサ４１０は或
る種のバス読出しおよび書込みを「キャッシュ不可能」
として扱うことによって、レベル２のキャッシュ４１４
の回りのバス・トラフィックを実行することもできる。
図２１に示されているように、レベル２のキャッシュ４
１４は２つのレベル１のキャッシュ４１６に接続されて
いる。レベル１のデータ・キャッシュ４１６ｄはデータ
専用であり、一方、レベル１の命令キャッシュ４１６ｉ
は命令専用である。マイクロプロセッサ４１０によって
消費される電力はレベル１のキャッシュ４１６のうちの
適当な１つのキャッシュ・ミスの発生時のみレベル２の
キャッシュ４１４にアクセスすることによって最小化さ
れる。さらに、データ側では、マイクロキャッシュ４１
８が、この例においては完全デュアル・ポート型のキャ
ッシュであるレベル０のキャッシュとして用意されてい
る。

【０１５８】図２１に示されているように、そして上記
のように、マイクロプロセッサ４１０はスーパスカラ型
のマイクロプロセッサである。この例においてはマイク
ロプロセッサ４１０の内部には複数の実行ユニットが用
意されており、４つまでの命令を並列に単独の命令ポイ
ンタ・エントリに対して同時に実行することができる。
これらの実行ユニットは、条件付き分岐、整数および論
理演算を処理するための２つのＡＬＵ４４２₀ 、４４２
₂ 、浮動小数点ユニット（ＦＰＵ）４３０、２つのロー
ド・ストア・ユニット４４０₀ 、４４０₁ 、およびマイ
クロシーケンサ４４８を含む。２つのロード・ストア・
ユニット４４０はマイクロキャッシュ４１８に対する２
つのポートを利用してそれに対する真の並列アクセスを
行い、レベル１のキャッシュ１１６ｄおよび１１６ｉに
対して以外、レジスタ・ファイル４３９の中のレジスタ
に対してロードおよびストアの動作も実行する。従来の
方法によって論理データ・アドレスを物理アドレスに変
換するためにデータ・マイクロトランスレーション・ル
ックアサイド・バッファ（μＴＬＢ）４３８が用意され
ている。

【０１５９】これらの複数の実行ユニットはそれぞれ７
段のライト・バック機能付きの複数のパイプラインの方
法によって制御される。そのパイプラインのステージは
次の通りである。

【０１６０】Ｆ フェッチ：このステージは命令のアド
レスを発生し、その命令を命令キャッシュまたはメモリ
から読み出す。 ＰＤ₀ プリデコード・ステージ０：このステージは３
つまでのフェッチされたｘ８６タイプの命令の長さおよ
び開始位置を決定する。 ＰＤ₁ プリデコード・ステージ１：このステージはｘ
８６の命令バイトを抽出し、デコードのためにそれらを
固定長のフォーマットの中に記録する。 ＤＣ デコード：このステージはｘ８６の命令を原子演
算（ＡＯｐｓ）に変換する。 ＳＣ スケジュール：このステージは４つまでのＡＯｐ
ｓを適切な実行ユニットに対して割り当てる。 ＯＰ オペランド：このステージはＡＯｐｓによって指
示されるレジスタおよび／またはメモリのオペランドを
取り出す。 ＥＸ 実行：このステージはＡＯｐｓおよび取り出され
たオペランドに従って実行ユニットを動作させる。 ＷＢ ライト・バック：このステージは実行の結果をレ
ジスタの中またはメモリの中に格納する。

【０１６１】図２１に戻って、上記のパイプライン・ス
テージはマイクロプロセッサ４１０の内部の各種の機能
ブロックによって実行される。フェッチ・ユニット４２
６はレベル１の命令キャッシュ１１６ｉに対して印加す
るための、論理命令のアドレスを従来の方法で物理アド
レスに変換する命令マイクロトランスレーション・ルッ
クアサイド・バッファ（μＴＬＢ）４２２の手段によっ
て、命令ポインタから命令のアドレスを発生する。命令
キャッシュ１１６ｉはフェッチ・ユニット４２６に対す
る命令データのストリームを発生し、フェッチ・ユニッ
ト４２６はさらにその命令コードを必要なシーケンスで
プリデコード・ステージに対して提供する。推論的な実
行は種としてフェッチ・ユニット４２６によって制御さ
れる。

【０１６２】命令のプリデコードはマイクロプロセッサ
４１０の中では２つの部分、すなわち、プリデコード０
ステージ４２８およびプリデコード１ステージ４３２に
分かれている。これらの２つのステージは別々のパイプ
ライン・ステージとして動作し、一緒になって３つまで
のｘ８６命令をロケートし、そしてその同じものをデコ
ーダ４３４に対して印加するように動作する。そのよう
に、マイクロプロセッサ４１０の中のパイプラインのプ
リデコード・ステージの幅は３命令である。上記のよう
に、プリデコード０ユニット４２８は３つまでのｘ８６
命令（それはもちろん可変長である）のサイズおよび位
置を決定し、そしてそれ自体３つの命令の認識回路から
構成されており、プリデコード１ユニット４３２はデコ
ーディングを容易にするために、複数バイトの命令を固
定長のフォーマットの中に記録する。

【０１６３】この例の中ではデコード・ユニット４３４
は４つの命令デコーダを含み、それぞれがプリデコード
１ユニット４３２から固定長のｘ８６命令を受け取り、
１から３個の原子演算（ＡＯｐｓ）を発生することがで
きる。ＡＯｐｓは実質的にＲＩＳＣ命令と等価である。
４つのデコーダのうちの３つは並列に動作し、９個まで
のＡＯｐｓをデコード・ユニット４３４の出力にあるデ
コード９の中に入れてスケジューリングを待たせ、第４
のデコーダは特殊ケースのために予約されている。スケ
ジューラ４３６は４個までのＡＯｐｓをデコード・ユニ
ット４３４の出力にあるデコード・キユーから読み出
し、これらのＡＯｐｓを適切な実行ユニットに割り当て
る。さらに、オペランド・ユニット４４４は実行のため
のオペランドを受け取って準備する。図２１に示されて
いるように、オペランド・ユニット４４４はマルチプレ
クサ４４５を経由して、スケジューラ４３６から、そし
て命令の実行において使うためにロード／ストア・ユニ
ット４４０₀ および／または４４０₁ を経由してレジス
タ・オペランド、および／またはメモリ・オペランドを
フェッチする。さらに、この例に従って、オペランド・
ユニット４４４は格納される準備ができているレジスタ
に対して結果を送るためにオペランドの提供を実行し、
ロードおよびストアのタイプのＡＯｐｓのためのアドレ
ス発生も実行する。

【０１６４】マイクロシーケンサ４４８は、マイクロコ
ードＲＯＭ４４６と組み合わさって、マイクロコード・
エントリＡＯｐｓの実行においてＡＬＵ４４２およびロ
ード／ストア・ユニット４４０を制御する。そのＡＯｐ
ｓは一般に１サイクルで実行するための最後のＡＯｐｓ
である。この例においては、マイクロシーケンサ４４８
はマイクロコードＲＯＭ４４６の中に格納されているマ
イクロ命令を通してシーケンスし、それらのマイクロコ
ード化されたマイクロ命令に対するこの制御を実行す
る。マイクロコード化されたマイクロ命令の例として
は、マイクロプロセッサ４１０の場合、複雑な、あるい
はほとんど使われないｘ８６命令、セグメント・レジス
タまたは制御レジスタを変更するｘ８６命令、例外およ
び割り込みの処理およびマルチサイクル命令（たとえ
ば、ＲＥＰ命令、およびすべてのレジスタをＰＵＳＨお
よびＰＯＰする命令など）などがある。

【０１６５】マイクロプロセッサ４１０はＪＴＡＧのス
キャン・テストの動作、および或る種の内蔵型自己診断
機能テストを制御するための回路４２４も含んでいて、
製造の完了時に、そしてリセット時および他のイベント
の発生時にマイクロプロセッサ４１０の動作の有効性を
確保している。

【０１６６】上で説明された各種のレベルのキャッシュ
を前提として、マイクロプロセッサ４１０はそのキャッ
シュ・メモリの１つまたはそれ以上の中に、このドキュ
メントの以前のセクションにおいて説明された行の冗長
性およびカラムの冗長性の構成のいずれかまたはその両
方を含めることができることにさらに留意されたい。し
たがって、図１〜図２０についての上記の説明から、こ
の分野の技術に熟達した人であれば、図２１に関連して
これらのコンポーネントの動作を理解することができ
る。さらに、各種の関連の機能を図２１の中の適切な回
路によってさらに実行することができる。

【０１６７】＜５． 結論＞上記から、上記の実施形態
は従来技術に比べて数多くの利点を提供することが理解
できる。たとえば、各種のタイプのメモリ構成を、行の
冗長性、カラムの冗長性、あるいは行およびカラムの冗
長性の両方を提供するように形成することができる。さ
らに、冗長性を実装するために必要なヒューズの数が多
くなり、アーキテクチャを横断するような中央集中的で
ない方法でそれらのヒューズを配置する従来技術の欠点
がほとんど解消されている。さらに、前のセクションの
マイクロプロセッサは以前に説明されている冗長性のメ
モリの構成を実装することができるアーキテクチャの一
例を示しているが、さらに他のアーキテクチャも同様に
利点を提供することができる。さらに、多くの他の利点
が上で説明され、そしてこの分野の技術に熟達した人に
よってさらに確認される。結果として、本発明の実施形
態が詳細に記述されてきたが、以下に述べられる請求項
によって定義される本発明の適用範囲から離れることな
しに、上記の説明に対して各種の置き換え、修正または
変更が可能である。以上の説明に関してさらに以下の項
を開示する。

【０１６８】（１）メモリ構成を動作させる方法であっ
て、第１のアドレスをタグ・メモリに対して発行し、前
記第１のアドレスが、前記タグ・メモリに対応している
情報メモリの中の１つの行をアドレスするための１つの
状態に設定される段階と、前記第１のアドレスによって
アドレスされるべき情報メモリの中の前記行が欠陥行で
あるかどうかを判定する段階と、前記第１のアドレスに
よってアドレスされるべき情報メモリの中の前記行が欠
陥行であると判定されたことに応答して、前記第１のア
ドレスを、前記第１のアドレスとは異なる第２のアドレ
スに変換する段階と前記タグ・メモリの中のヒットの検
出に応答して、前記第２のアドレスによって前記情報メ
モリをアドレスする段階と、前記第１のアドレスによっ
てアドレスされるべき情報メモリの中の前記行が欠陥行
でないことの判定に応答して、前記タグ・メモリの中の
ヒットの検出に応答して前記第１のアドレスによって前
記情報メモリのアドレッシングを行う段階と、前記タグ
・メモリの中のミスの検出に応答して、前記第１のアド
レスに応答して前記メモリ構成のメモリ階層の中の前記
情報メモリより高いレベルにある、異なるメモリをアド
レスする段階とを含む方法。

【０１６９】（２）第１項の方法において、連続したク
ロック・サイクルにわたって前記メモリ構成を動作させ
る段階をさらに含み、前記発行および変換の段階が前記
連続のクロック・サイクルのうちの第１のサイクルの間
に発生し、前記第２のアドレスによる前記情報メモリの
アドレッシングの段階または、前記第１のアドレスによ
る前記情報メモリのアドレッシングの段階のいずれかが
前記連続したクロック・サイクルの第１のサイクルの直
後の、連続したクロック・サイクルのうちの第２のサイ
クルの間に発生する方法。

【０１７０】（３）第１項記載の方法において、前記発
行および判定の段階の前に、欠陥行を識別するために情
報メモリをテストする段階をさらに含む方法。

【０１７１】（４）第３項の方法において、前記発行お
よび判定の段階の前に、そして前記テストの段階の後
に、前記テストの段階によって識別された欠陥行に対応
している欠陥行のアドレスを前記メモリ構成の中に符号
化する段階をさらに含む方法。

【０１７２】（５）第４項の方法において、前記第１の
アドレスによってアドレスされるべき前記情報メモリの
中の前記行が欠陥行であるかどうかを判定する段階が、
前記第１のアドレスを前記欠陥行のアドレスに対して比
較する段階を含む方法。

【０１７３】（７）第４項の方法において、前記符号化
の段階が前記メモリ構成の中のヒューズを前記欠陥行を
表すように構成する段階を含む方法。

【０１７４】（８）第３項記載の方法において、発行お
よび判定の段階の前に、そしてテストの段階の後に、前
記テストの段階によって識別された欠陥行に対応してい
る欠陥行のアドレスをメモリ構成の中に符号化する段階
と、前記欠陥行が識別されていることを示しているイネ
ーブル・インジケータをメモリ構成の中にセットする段
階とをさらに含む方法。

【０１７５】（９）第８項記載の方法において、前記第
１のアドレスによってアドレスされるべき情報メモリの
中の前記行が欠陥行であるかどうかを判定する段階が、
前記欠陥行が識別されたことを示すために、前記イネー
ブルインジケータがセットされているかどうかを検出す
る段階と、前記欠陥行が識別されていることを示すため
にイネーブル・インジケータがセットされていることを
検出したことに応答して、前記第１のアドレスを前記欠
陥行のアドレスに対して比較する段階とを含む方法。

【０１７６】（１０）第１項記載の方法において、前記
発行および判定の段階の前に、複数の欠陥行を識別する
ために情報メモリをテストする段階をさらに含む方法。

【０１７７】（１１）第１０項記載の方法において、発
行および判定の段階の前に、そしてテストの段階の後
に、複数の欠陥行のアドレスをメモリ構成の中に符号化
し、複数の欠陥行のアドレスのそれぞれが前記のテスト
の段階によって識別された複数の欠陥行の１つに対応す
る方法。

【０１７８】（１２）第１１項記載の方法において、前
記第１のアドレスによってアドレスされるべき前記情報
メモリの中の前記行が欠陥行であるかどうかを判定する
段階が、前記第１のアドレスを前記複数の欠陥行のアド
レスに対して比較する段階を含む方法。

【０１７９】（１３）第１項記載の方法において、前記
発行および判定の段階の前に、少なくとも１つの欠陥行
を含む行のブロックを識別するために、情報メモリをテ
ストする段階をさらに含む方法。

【０１８０】（１４）第１３項記載の方法において、前
記発行および判定の段階の前に、そして前記テストの段
階の後に、前記テストの段階によって識別された行の欠
陥ブロックに対応している欠陥ブロックのアドレスをメ
モリ構成の中に符号化する段階をさらに含む方法。

【０１８１】（１５）第１４項記載の方法において、前
記第１のアドレスによってアドレスされるべき情報メモ
リの中の行が欠陥行であるかどうかを判定する段階が、
前記第１のアドレスを含むブロック・アドレスを前記欠
陥ブロックのアドレスに対して比較する段階を含む方
法。

【０１８２】（１６）第１項記載の方法において、前記
情報メモリが複数のバンクを含み、前記複数のバンクの
それぞれが別々のアドレスできる上部半分および下部半
分を含み、前記別々にアドレス可能な上部半分および下
部半分が複数のメモリ・ウェイを含む方法。

【０１８３】（１７）第１６項記載の方法において、前
記第１のアドレスは前記複数のバンクのうちの１つの中
の１つの行を識別しているバンク識別子の部分を含む方
法。

【０１８４】（１８）第１７項記載の方法において、前
記第１のアドレスは前記複数のバンクのうちの１つの上
部半分か、あるいは下部半分かのいずれかの中の行を識
別しているバンクの半分の識別子部分を含む方法。

【０１８５】（１９）第１８項記載の方法において、前
記発行および判定の段階の前に、複数の欠陥行を識別す
るために前記情報メモリをテストする段階をさらに含
み、前記複数の欠陥行のそれぞれが前記複数のバンクの
うちの異なるものの上部半分および下部半分の異なる１
つの中に存在する方法。

【０１８６】（２０）第１９項記載の方法において、前
記発行および判定の段階の前に、そして前記テストの段
階の後に、前記テストの段階によって識別された複数の
欠陥行のそれぞれに対応している欠陥行のアドレスをメ
モリ構成の中に符号化する段階をさらに含む方法。

【０１８７】（２１）第２０項記載の方法において、前
記第１のアドレスによってアドレスされるべき前記情報
メモリの中の前記行が欠陥行であるかどうかを判定する
段階が、前記第１のアドレスと１つのウェイ・アドレス
を、前記ウェイ・アドレスと同じウェイ・アドレスを有
し、そして前記第１のアドレスと同じバンク識別子部分
を有し、そして前記第１のアドレスと同じバンク半分の
識別子部分を有する行に対する欠陥行のアドレスに対し
て比較する段階を含む方法。

【０１８８】（２２）第１項記載の方法において、前記
第１のアドレスは整数のＲ個のビットから構成され、そ
して前記第１のアドレスを第２のアドレスに変換する段
階が前記整数のＲ個のビットに対して追加の１つのビッ
トを連結する段階を含み、前記追加のビットの状態は前
記第１のアドレスによってアドレスされるべき前記行が
欠陥行であることを示すようになっている方法。

【０１８９】（２３）第１項記載の方法において、前記
第２のアドレスによって前記情報メモリをアドレスする
段階、あるいは前記第１のアドレスによって前記情報メ
モリをアドレスする段階のいずれかが、前記情報メモリ
の中のデータをアドレスする段階を含む方法。

【０１９０】（２４）第１項記載の方法において、前記
第２のアドレスによって前記情報メモリをアドレスする
段階、あるいは前記第１のアドレスによって前記情報メ
モリをアドレスする段階のいずれかが、前記情報メモリ
の中の命令をアドレスする段階を含む方法。

【０１９１】（２５）第１項記載の方法において、前記
第２のアドレスによって前記情報メモリをアドレスする
段階、あるいは前記第１のアドレスによって前記情報メ
モリをアドレスする段階のいずれかが、前記情報メモリ
の中のアドレス変換テーブルをアドレスする段階を含む
方法。

【０１９２】（２６）第１項記載の方法において、前記
情報メモリが複数のメモリ・ウェイを含み、前記複数の
メモリ・ウェイのそれぞれが対応しているウェイ・アド
レスを有していて、前記第１のアドレスによってアドレ
スされるべき前記情報メモリの中の前記行が欠陥行であ
るかどうかを判定する段階が、第１に、前記第１のアド
レスを１つの欠陥ブロックのアドレスと比較する段階を
含み、前記欠陥ブロックのアドレスが前記複数のメモリ
・ウェイの１つにそれぞれ対応している行のブロックに
対応し、そして前記行のブロックの内部の行の１つが欠
陥行であって、欠陥のウェイ・アドレスを有していて、
第２に、前記第１のアドレスに対応しているウェイ・ヒ
ット・アドレスを前記欠陥のウェイ・アドレスに対して
比較する段階を含み、前記第１のアドレスによってアド
レスされるべき前記情報メモリの中の前記行が欠陥行で
あることを判定する段階が、前記第１のアドレスが前記
欠陥ブロックのアドレスにマッチしていて、前記ウェイ
・ヒット・アドレスが前記欠陥のウェイ・アドレスにマ
ッチしていることに応答して発生する方法。

【０１９３】（２７）第１項記載の方法において、前記
第１のアドレスが前記第１のアドレスに対応して前記情
報メモリの中の前記行をアドレスするために、ダイナミ
ック論理トランジスタ回路網の第１の放電径路に沿って
放電を生じさせる複数のビットを含む方法。

【０１９４】（２８）第２７項記載の方法において、前
記第１のアドレスを第２のアドレスに変換する段階が、
前記複数のビットのうちの少なくとも１つを変更し、前
記ダイナミック論理トランジスタ回路網の第２の放電径
路に沿って放電を生じさせるようになっている方法。

【０１９５】（２９）マイクロプロセッサであって、タ
グ・メモリと、前記タグ・メモリに対応している情報メ
モリと、第１のアドレスを前記タグ・メモリに対して発
行し、前記第１のアドレスは前記タグ・メモリに対応し
ている前記情報メモリの中の１つの行をアドレスするた
めの１つの状態に設定されている回路と、前記第１のア
ドレスによってアドレスされるべき前記情報メモリの中
の前記行が欠陥行であるかどうかを判定するための回路
と、前記第１のアドレスによってアドレスされるべき前
記情報メモリの中の前記行が欠陥行であることを判定す
るための回路に応答して、前記第１のアドレスを前記第
１のアドレスとは異なる第２のアドレスに変換する段階
と、前記タグ・メモリの中のヒットに応答して前記第２
のアドレスによって前記情報メモリをアドレスする段階
とを実行するための回路と、前記第１のアドレスによっ
てアドレスされるべき前記情報メモリの中の前記行が欠
陥行でないことを、判定のための回路が判定したことに
応答して、前記タグ・メモリの中のヒットに応答して前
記第１のアドレスによって前記情報メモリをアドレスす
るための回路とを含むマイクロプロセッサ。

【０１９６】（３０）第２９項記載のマイクロプロセッ
サにおいて、前記情報メモリの中の１つの行が欠陥行で
あるかどうかを示すためのインジケータをさらに含むマ
イクロプロセッサ。

【０１９７】（３１）第３０項記載のマイクロプロセッ
サにおいて、前記情報メモリの中の１つの欠陥行を識別
するための１つの識別子をさらに含んでいて、前記イン
ジケータが所定の状態にあることを、判定のための回路
が判定したことに応答して、前記識別子に対して前記第
１のアドレスを比較するための回路を含むマイクロプロ
セッサ。

【０１９８】（３２）第３１項記載のマイクロプロセッ
サにおいて、前記識別子は複数のヒューズを含むマイク
ロプロセッサ。

【０１９９】（３３）第３１項記載のマイクロプロセッ
サにおいて、前記識別子は複数のレジスタ記憶ビットを
含むマイクロプロセッサ。

【０２００】（３４）第２９項記載のマイクロプロセッ
サにおいて、連続したクロック・サイクルにわたって前
記マイクロプロセッサを動作させるための回路をさらに
含んでいて、前記発行のための回路が前記第１のアドレ
スを発行し、そして前記変換の段階を実行するための回
路が前記第１のアドレスを、前記連続したクロック・サ
イクルのうちの第１のサイクルの間に変換し、前記第２
のアドレスによって前記情報メモリをアドレスするため
の前記回路、または前記第１のアドレスによって前記情
報メモリをアドレスするための前記回路のいずれかが、
前記連続したクロック・サイクルの前記第１のサイクル
のすぐ次の、前記連続したクロック・サイクルのうちの
第２のサイクルの間に動作するマイクロプロセッサ。

【０２０１】（３５）第２９項記載のマイクロプロセッ
サにおいて、前記情報メモリの中の対応している行が欠
陥行であるかどうかを示すための複数のインジケータ
と、前記複数のインジケータに対応している複数の識別
子とを含み、前記インジケータのそれぞれが前記情報メ
モリの中の対応している欠陥行を識別するためのもので
あり、判定のための前記回路が前記第１のアドレスを、
前記所定の状態にある対応しているインジケータを有し
ている複数のインジケータのうちのそれぞれに対して比
較するための回路を含むマイクロプロセッサ。

【０２０２】（３６）第２９項記載のマイクロプロセッ
サにおいて、少なくとも１つの欠陥行を含む前記情報メ
モリの中の行のブロックに対応している欠陥ブロックの
アドレスを識別するための回路をさらに含むマイクロプ
ロセッサ。

【０２０３】（３７）第３６項記載のマイクロプロセッ
サにおいて、前記第１のアドレスによってアドレスされ
るべき前記情報メモリの中の前記行が欠陥行であるかど
うかを判定するための前記回路が、前記欠陥ブロックの
アドレスに対して前記第１のアドレスを含むブロック・
アドレスを比較するための回路を含むマイクロプロセッ
サ。

【０２０４】（３８）第２９項記載のマイクロプロセッ
サにおいて、前記情報メモリが複数のバンクを含み、前
記複数のバンクのそれぞれが、別々にアドレスすること
ができる上部半分と下部半分とを含み、前記別々にアド
レス可能な上部半分と下部半分は複数のメモリ・ウェイ
を含むマイクロプロセッサ。

【０２０５】（３９）第３８項記載のマイクロプロセッ
サにおいて、前記第１のアドレスが前記複数のバンクの
うち１つの中の１つの行を識別しているバンク識別子の
部分を含むマイクロプロセッサ。

【０２０６】（４０）第３９項記載のマイクロプロセッ
サにおいて、前記第１のアドレスが前記複数のバンクの
うちの１つの上部半分または下部半分のいずれかの中の
１つの行を識別しているバンク半分の識別子部分を含む
マイクロプロセッサ。

【０２０７】（４１）第４０項記載のマイクロプロセッ
サにおいて、複数の欠陥行のそれぞれに対応している複
数の欠陥行のアドレスを識別するための回路をさらに含
んでいて、前記複数の欠陥行のそれぞれが前記複数の異
なるバンクの中の上部半分および下部半分の異なるもの
の中にあるようになっている回路をさらに含むマイクロ
プロセッサ。

【０２０８】（４２）第４１項記載のマイクロプロセッ
サにおいて、前記第１のアドレスによってアドレスされ
るべき前記情報メモリの中の前記行が欠陥行であるかど
うかを判定するための回路が、前記第１のアドレスおよ
び１つのウェイ・アドレスを、前記ウェイ・アドレスと
同じウェイ・アドレスを有し、そして前記第１のアドレ
スと同じバンク識別子部分を有し、そして前記第１のア
ドレスと同じバンク半分の識別子を有している行に対す
る前記欠陥行のアドレスに対して比較するための回路を
含むマイクロプロセッサ。

【０２０９】（４３）第２９項記載のマイクロプロセッ
サにおいて、前記第１のアドレスが整数のＲ個のビット
から構成され、そして前記第１のアドレスを第２のアド
レスへ変換する前記段階を実行するための前記回路が、
前記整数のＲ個のビットに対して１つの追加ビットを連
結するための回路を含み、前記追加ビットの状態は前記
第１のアドレスによってアドレスされるべき前記行が欠
陥行に対応していることを示すようになっているマイク
ロプロセッサ。

【０２１０】（４４）第２９項記載のマイクロプロセッ
サにおいて、前記情報メモリが複数のメモリ・ウェイを
含み、前記複数のメモリ・ウェイはそれぞれが対応して
いるウェイ・アドレスを有し、前記第１のアドレスによ
ってアドレスされるべき前記情報メモリの中の前記行が
欠陥行であるかどうかを判定するための前記回路が、ま
ず第１に、前記第１のアドレスを欠陥ブロックのアドレ
スに対して比較し、前記欠陥ブロックのアドレスは前記
複数のメモリ・ウェイの１つにそれぞれ対応している行
のブロックに対応し、そして前記行のブロックの中の前
記行のうちの１つが欠陥行であって、欠陥のウェイのア
ドレスを有している、比較のための回路と、第２に、前
記第１のアドレスに対応しているウェイ・ヒット・アド
レスを前記欠陥のウェイ・アドレスに対して比較するた
めの回路とを含み、前記第１のアドレスが前記欠陥ブロ
ックのアドレスにマッチしていて、前記ウェイ・ヒット
・アドレスが前記欠陥のウェイ・アドレスにマッチして
いることに応答して、前記第１のアドレスによってアド
レスされるべき前記情報メモリの中の前記行が欠陥行で
あることの判定が発生するマイクロプロセッサ

【０２１１】（４５）第２９項記載のマイクロプロセッ
サにおいて、前記第１のアドレスが複数のビットを含ん
でいて、前記第１のアドレスによって前記情報メモリを
アドレスするための前記回路が整数のＮ個の複数のビッ
トを受け取るように動作するダイナミック論理トランジ
スタ回路網を含み、整数Ｎ個の直列に接続されたトラン
ジスタをイネーブルすることによって第１の放電径路の
形成に応答して前記情報メモリがアドレスされ、前記第
１の放電径路が１つの放電トランジスタを通じて放電す
るためにさらに接続されているマイクロプロセッサ。

【０２１２】（４６）第４５項記載のマイクロプロセッ
サにおいて、前記第１のアドレスを第２のアドレスに変
換する段階を実行するための前記回路が、前記ダイナミ
ック論理トランジスタ回路網の第２の放電径路に沿って
放電を生じさせるために複数のビットのうちの少なくと
も１つを変更するための回路を含み、前記第２のアドレ
スによって前記情報メモリをアドレスするための回路
が、整数Ｎ個の複数のビットを受け取るように動作する
ダイナミック論理トランジスタ回路網を含んでいて、整
数Ｎ個の直列に接続されたトランジスタをイネーブルす
ることによって第２の放電径路の形成に応答して、前記
情報メモリがアドレスされ、前記第２の放電径路が前記
放電トランジスタを通じて放電するようにさらに接続さ
れているマイクロプロセッサ。

【０２１３】（４７）メモリ構成であって、タグ・メモ
リと、前記タグ・メモリに対応している情報メモリと、
前記タグ・メモリに対して提供される第１のアドレスを
受け取るための回路であって、前記タグ・メモリに対応
している前記情報メモリの中の１つの行をアドレスする
ための状態に前記第１のアドレスが設定されている回路
と、前記第１のアドレスによってアドレスされるべき前
記情報メモリの中の前記行が欠陥行であるかどうかを判
定するための回路と、前記第１のアドレスによってアド
レスされるべき前記情報メモリの中の前記行が欠陥行で
あることを、判定のための回路が判定したことに応答し
て、前記第１のアドレスとは異なる第２のアドレスに前
記第１のアドレスを変換する段階と、前記タグ・メモリ
の中のヒットに応答して前記第２のアドレスによって前
記情報メモリをアドレスする段階とを実行するための回
路と、前記第１のアドレスによってアドレスされるべき
前記情報メモリの中の前記行が欠陥行でないことを、判
定のための回路が判定したことに応答して、前記タグ・
メモリの中のヒットに応答して前記第１のアドレスによ
って前記情報メモリをアドレスするための回路とを含む
メモリ構成。

【０２１４】（４８）メモリ構成であって、タグ・メモ
リと、前記タグ・メモリに対応していて、複数の行を含
む情報メモリと、前記タグ・メモリに対応している前記
情報メモリの中の１つの行をアドレスするために１つの
状態に設定される、前記タグ・メモリに対する第１のア
ドレスを発行するための回路と、前記第１のアドレスに
よってアドレスされるべき前記情報メモリの中の前記行
が欠陥行であるかどうかを判定するための回路と、前記
第１のアドレスによってアドレスされるべき前記情報メ
モリの中の前記行が欠陥行であることを、判定のための
回路が判定したことに応答して、前記第１のアドレスを
前記第１のアドレスと異なるアドレスに変換する段階
と、前記タグ・メモリの中のヒットに応答して前記第２
のアドレスによって前記情報メモリをアドレスする段階
とを実行する回路と、複数のメモリ・カラムがあって、
前記複数の各行が前記複数のメカニズムに沿って複数の
信号を通信し、そして前記複数のメモリ・カラムのそれ
ぞれがメモリ・カラム出力を提供する複数のメモリ・カ
ラムと、複数のデータ・カラムがあって、前記複数のデ
ータ・カラムのそれぞれが前記メモリ構成に関して外部
のデータ信号を通信するように動作する複数のデータ・
カラムと、前記複数のメモリ・カラムのうちの識別され
た１つを識別するためのエンコーダ回路と、前記エンコ
ーダ回路によって識別された複数のメモリ・カラムのう
ちの識別された１つに応答して、前記複数のメモリ・カ
ラムのうちの選択されたカラムを前記データ・カラムの
うちの対応しているものに結合するためのデコーダ回路
とを含み、前記データ・カラムのうちの対応しているも
のが、前記複数のメモリ・カラムのうちの前記識別され
たカラム以外の複数のメモリ・カラムのうちの少なくと
も１つを含むメモリ構成。

【０２１５】（４９）マイクロプロセッサを動作させる
方法。その方法はタグ・メモリ（１８）に対して第１の
アドレスを発行する（５２）。この第１のアドレスはそ
のタグ・メモリに対応している情報メモリの中の１つの
行をアドレスするために１つの状態に設定される。ま
た、その方法は第１のアドレスによってアドレスされる
べき情報メモリの中の行が欠陥行であるかどうかを判定
（５８）する。第１のアドレスによってアドレスされる
べき情報メモリの中の行が欠陥行であるという判定に応
答して、その方法は次の２つの段階を実行する。まず最
初に、それは第１のアドレスをその第１のアドレスとは
異なる第２のアドレスに変換（６０）する。第２にその
方法はタグ・メモリの中のヒットの検出に応答して、第
２のアドレスによって情報メモリをアドレスする（６
６）。代わりに、第１のアドレスによってアドレスされ
るべき情報メモリの中の行が欠陥行でないと判定した場
合、それは代わりに、タグ・メモリの中のヒットの検出
に応答して第１のアドレスによって情報メモリをアドレ
スする。最後に、タグ・メモリの中のミスの検出に応答
して、その方法は第１のアドレスに応答して異なる情報
メモリをアドレスし、その異なる情報メモリは、そのメ
モリ構成のメモリ階層の中でその情報メモリより高いレ
ベルにある。

【０２１６】＜関連出願に対する相互参照＞本出願は、
本発明と同じ出願者および同じ日付で出願されていて、
引用によって本明細書の記載に援用する、「メモリのカ
ラムの冗長性を再マッピングするための回路、システ
ム、および方法」（整理番号ＴＩ‐２４６０６Ｐ）と題
する、同時係属出願の米国仮特許出願第６０／０４４，
４１５号に関連している。

【図面の簡単な説明】

【図１】Ｌ１およびＬ２のキャッシュ回路を含むメモリ
階層方式の本発明の一実施形態のブロック図であり、こ
こで、Ｌ２のキャッシュ回路は、欠陥行を指定していた
元のアドレスを予備行に対して再マッピングするための
アドレス変換回路をさらに含む。

【図２】Ｌ１キャッシュ回路におけるミスに続いて２つ
の連続したサイクルにおいてＬ２キャッシュ回路にアク
セスするための従来技術のシステムのタイミング図であ
る。

【図３】図１のＬ２キャッシュ回路のデータ・メモリの
詳細なブロック図である。

【図４】図１のＬ２キャッシュ回路のアドレス変換回路
の詳細なブロック図である。

【図５】図１、図３および図４の回路の動作方法のフロ
ーチャートである。

【図６】データ・メモリの中の２つまでの欠陥行を２つ
の予備行の１つに対して再マッピングすることができ
る、本発明の代替実施形態のブロック図である。

【図７】データ・メモリの中の行の１つのブロックの中
の４つまでの欠陥行を予備行のブロックに対して再マッ
ピングすることができる、本発明の代替実施形態のブロ
ック図である。

【図８】ａは、データ・メモリがいくつかのバンクを含
んでいて、各バンクが上位半分および下位半分を含んで
いて、各半分は各種の集合を含んでおり、そしてそのバ
ンクの半分の中の１つの欠陥行を再マッピングすること
ができる１つの予備行を備えている、本発明の代替実施
形態のブロック図であり、ｂは、図８ａの実施形態に対
するアドレスのフォーマットである。

【図９】数個のバンクを備えているデータ・メモリをア
ドレスするための本発明の一実施形態のブロック図であ
り、ここで、図９の図は到来するアドレスを欠陥のアド
レスに対して連続の段階において比較し、第１の段階は
入って来たアドレスの一部分をブロック・アドレスに対
して比較し、そして第２の段階は入って来たアドレスに
対応しているウェイ・アドレスを欠陥行のアドレスのウ
ェイ・アドレスに対して比較する。

【図１０】ａおよびｂは、図９のブロック図の各種の特
徴を実装するための動的な論理デコード回路である。

【図１１】図１０ａおよび図１０ｂの本発明の動的論理
デコード回路の追加の利点と対象させるための、従来技
術の３‐８デコード回路である。

【図１２】従来技術のメモリ構成の電気的な図であり、
その構成は単独の冗長カラムを含む一連のカラムに沿っ
てデータ信号を出力する１つの行アレイを備えており、
その行アレイはメモリ・カラムのうちの１つの欠陥カラ
ムが出力とならないようにその構成から除外するため
の、各マルチプレクサに対応しているヒューズによって
制御されるマルチプレクサ構成をさらに含む。

【図１３】１つの行アレイを備えている本発明の一実施
形態のメモリ構成の電気的な図であり、その行アレイは
単独の冗長カラムを含む一連のカラムに沿ってデータ信
号を出力し、その一連のカラムはそのメモリ・カラムの
中の１つの欠陥カラムが出力されないようにその構成か
ら除外するために、温度計デコーダによって制御される
マルチプレクサ構成をさらに含む。

【図１４】本発明の１つの代替実施形態の電気的な図で
あり、ここで、別々にアドレスすることができる半分ず
つの部分をそれぞれ備えている複数のバンク・メモリに
メモリを分離することによって、カラムの冗長性が増加
され、各半分がバンク・メモリ当たりの冗長性の追加の
１つのカラムを提供する。

【図１５】本発明の１つの代替実施形態の電気的な図で
あり、ここで、複数のメモリ・グループにメモリを分離
することによってカラムの冗長性が増加されており、そ
のメモリ・グループは各グループの同じ行が同時にアド
レスされるが、各グループは冗長性の追加の１つのカラ
ムを提供する。

【図１６】本発明の１つの代替実施形態の電気的な図で
あり、ここで、メモリ構成に対してデータを書き込む目
的のためのカラムの冗長性が組み込まれており、そのメ
モリ構成からデータを読み出す目的に使われるのと同じ
各種のエレメントを実装することができるように、カラ
ムの冗長性が組み込まれている。

【図１７】本発明による入力または出力のカラムのいず
れかと通信するためのメモリ・カラムのカップリングを
図で説明している。

【図１８】書込みユニットの機能を実行するための追加
の回路を備えた図１６の電気的な図である。

【図１９】４つの６４ビット書込みユニットに対する書
込みユニット機能を提供するための代替メモリ構成の電
気的な図である。

【図２０】メモリの行およびメモリのカラムの冗長性の
両方に関して上記の各種態様を組み合わせている電気的
な図である。

【図２１】上記の実施形態を組み込むことができる説明
的なマイクロプロセッサである。

【符号の説明】

１０ メモリ・システム １２，１４ キャッシュ回路 １６ バス １８ タグ・メモリ ２０ データ・メモリ ２２，９４ アドレス変換回路 ３４，１２２ デコーダ ３８ 予備のデコーダ ４２，４６，１０２ 記憶装置 ４４，１０６ コンパレータ ４８ 識別子回路 ４９ イネーブル回路 ７６ アドレス出力記憶装置 ７８ 論理ＯＲゲート ９０ 欠陥ブロック識別子回路 ９２ データ・メモリ １０４，１１０ 出力記憶装置 １０８ 欠陥行識別子ブロック １１４，１１６ 論理ＡＮＤゲート １１８，３０８，３２４ エンコーダ ３０６，３２２，３３８ 温度計デコーダ回路 ３２０ マルチプレクサ・アレイ回路 ３２８ メモリ・アレイ ４１０ マイクロプロセッサ ４２６ フェッチ・ユニット ４３２ プリデコード１ステージ ４３４ デコード・ユニット ４３６ スケジューラ ４４４ オペランド・ユニット ４４６ マイクロコードＲＯＭ ４４８ マイクロシーケンサ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 メモリ構成を動作させる方法であって、 第１のアドレスをタグ・メモリに対して発行し、前記第
   １のアドレスが、前記タグ・メモリに対応している情報
   メモリの中の１つの行をアドレスするための１つの状態
   に設定される段階と、 前記第１のアドレスによってアドレスされるべき情報メ
   モリの中の前記行が欠陥行であるかどうかを判定する段
   階と、 前記第１のアドレスによってアドレスされるべき情報メ
   モリの中の前記行が欠陥行であると判定されたことに応
   答して、 前記第１のアドレスを、前記第１のアドレスとは異なる
   第２のアドレスに変換する段階と前記タグ・メモリの中
   のヒットの検出に応答して、前記第２のアドレスによっ
   て前記情報メモリをアドレスする段階と、 前記第１のアドレスによってアドレスされるべき情報メ
   モリの中の前記行が欠陥行でないことの判定に応答し
   て、前記タグ・メモリの中のヒットの検出に応答して前
   記第１のアドレスによって前記情報メモリのアドレッシ
   ングを行う段階と、 前記タグ・メモリの中のミスの検出に応答して、前記第
   １のアドレスに応答して前記メモリ構成のメモリ階層の
   中の前記情報メモリより高いレベルにある、異なるメモ
   リをアドレスする段階とを含む方法。
2. 【請求項２】 マイクロプロセッサであって、 タグ・メモリと、 前記タグ・メモリに対応している情報メモリと、 第１のアドレスを前記タグ・メモリに対して発行し、前
   記第１のアドレスは前記タグ・メモリに対応している前
   記情報メモリの中の１つの行をアドレスするための１つ
   の状態に設定されている回路と、 前記第１のアドレスによってアドレスされるべき前記情
   報メモリの中の前記行が欠陥行であるかどうかを判定す
   るための回路と、 前記第１のアドレスによってアドレスされるべき前記情
   報メモリの中の前記行が欠陥行であることを判定するた
   めの回路に応答して、 前記第１のアドレスを前記第１のアドレスとは異なる第
   ２のアドレスに変換する段階と、 前記タグ・メモリの中のヒットに応答して前記第２のア
   ドレスによって前記情報メモリをアドレスする段階とを
   実行するための回路と、 前記第１のアドレスによってアドレスされるべき前記情
   報メモリの中の前記行が欠陥行でないことを、判定のた
   めの回路が判定したことに応答して、前記タグ・メモリ
   の中のヒットに応答して前記第１のアドレスによって前
   記情報メモリをアドレスするための回路とを含むマイク
   ロプロセッサ。
3. 【請求項３】 メモリ構成であって、 タグ・メモリと、 前記タグ・メモリに対応している情報メモリと、 前記タグ・メモリに対して提供される第１のアドレスを
   受け取るための回路であって、前記タグ・メモリに対応
   している前記情報メモリの中の１つの行をアドレスする
   ための状態に前記第１のアドレスが設定されている回路
   と、 前記第１のアドレスによってアドレスされるべき前記情
   報メモリの中の前記行が欠陥行であるかどうかを判定す
   るための回路と、 前記第１のアドレスによってアドレスされるべき前記情
   報メモリの中の前記行が欠陥行であることを、判定のた
   めの回路が判定したことに応答して、 前記第１のアドレスとは異なる第２のアドレスに前記第
   １のアドレスを変換する段階と、 前記タグ・メモリの中のヒットに応答して前記第２のア
   ドレスによって前記情報メモリをアドレスする段階とを
   実行するための回路と、 前記第１のアドレスによってアドレスされるべき前記情
   報メモリの中の前記行が欠陥行でないことを、判定のた
   めの回路が判定したことに応答して、前記タグ・メモリ
   の中のヒットに応答して前記第１のアドレスによって前
   記情報メモリをアドレスするための回路とを含むメモリ
   構成。