JPH10334682A - プレートセル構造の電気的に消去及びプログラムができるセルを具備した不揮発性半導体メモリ装置及びそのもののプログラム方法 - Google Patents

Abstract

(57)【要約】 【課題】 プレートセル構造の電気的に消去及びプログ
ラムができるセルを具備した不揮発性半導体メモリ装置
及びそのもののプログラム方法を提供する。 【解決手段】 本発明の電気的に消去及びプログラムで
きるフラッシュメモリ装置はソース、ドレーン、フロー
ティングゲート、そしてコントロールゲートを持つ電気
的に消去及びプログラムできるメモリセルと、前記メモ
リセルを覆う導電層を具備したセルアレーと；メモリセ
ル中、アドレシングされるもののコントロールに第１電
圧を供給する回路と；アドレシングされたメモリセルの
コトロールゲートが第１電圧に充分に充電された後、導
電層に第２電圧を供給する回路及び；導電層に第２電圧
が印加される時、コントロールゲートに第１電圧が印加
されるのを遮断してコントロールゲートの電圧が第２電
圧を乗圧させるための回路を含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体メモリ装置に
関するもので、より詳しくはプレートセル構造を持つナ
ンド型フラッシュメモリ装置（NAND type flash memory
device）に関するものである。

【０００２】

【従来の技術】ナンド（ＮＡＮＤ）型不揮発性半導体メ
モリは、メモリセルにデータを貯蔵したり貯蔵されたセ
ルデータを消去するため電源電圧より高い高電圧レベル
のプログラム電圧と消去電圧を使する。このため、MOS
トランジスター（MOS metal oxide semiconductor tran
sistor）の信頼性及びメモリセルのディスターバンス(d
isturbance)のような問題点が常在していた。従ってプ
ログラム及び消去動作時に要求される高い電圧レベルを
低下するための努力が続けられてきた。そのような努力
の結果として、ブースタプレート(booster plate)セル
構造が開発された。これと関連した参考文献は１９９６
年に開かれたSymposium of VLSI Tech. Digestで「A No
vel Booster Plate Technology in High Density NAND
Flash Memories for Voltage Scaling-down and Zero P
rogram Disturbance」という文献を挙げることができ
る。

【０００３】ここで、図１（Ａ）には、通常的なナンド
型フラッシュメモリセルの等価回路図であり、図１
（Ｂ）はプレートセル構造を持つナンド型フラッシュメ
モリセルの等価回路図である。図２は、プレートセル構
造を持つナンド型フラッシュメモリセルの一例を示す斜
視図である。

【０００４】図１（Ｂ）に図示されるように、プレート
セルは３つのポリシリコン膜(polysiliconlayers)から
構成され、各ポリシリコン膜は、酸化膜(oxide)のよう
な層間絶縁膜(interlayer insulator)を間においてチャ
ンネル領域上にフローティングゲート(floating gat
e)、コントロールゲート(control gate)、そしてブース
タプレート(booster plate)の順に形成されている。ブ
ースタプレートは、図１（Ｂ）に図示されたように、フ
ローティングゲートとコントロールゲートを完全に覆っ
ている。又、ブースタプレートは、図２に図示されるよ
うに、ビットライン方向に(in the bit line directio
n)一つのストリング(string)２つのストリング選択トラ
ンジスター(string selsction transistors)間に直列に
多数のメモリセルが連結された一つのユニット(unit)及
びワードライン方向に(in the wordline direction)ワ
ードライン全体を覆っている。

【０００５】上述の構造のブースタプレートを使用する
ことによって、プログラム動作時メモリセルのディスタ
ーバンスが解決できるだけではなくプログラム動作時に
要求される高い電圧レベルを低めることができる。これ
によって、ブースタプレートを使用しない既存のナンド
型フラッシュメモリの問題点、すなわちトランジスター
の信頼性及びセル不安全性が解決できる。図１（Ａ）及
び図１（Ｂ）を参照してブースタプレートに関連したワ
ードラインブスティング概念を以下に概略的に説明す
る。

【０００６】図１（Ａ）に図示されるように、ブースタ
プレートのないメモリセルでプログラム動作時ワードラ
インに印加される電圧Vpgmによってフローティングゲー
トに誘導される電圧Vfgは、式（１）のように表現され
る。

【０００７】

【数１】

【０００８】電圧VfgがＦ−Ｎトンネルリング(Fowler-N
ordheim tunneling)が発生される臨界値以上にブスティ
ングされる場合、ゲート酸化膜を通してチャンネル領域
でフローティングゲートに電子がトンネルリングしてフ
ローティングゲートに蓄積され、その結果メモリセルの
スレショルド電圧(threshold voltage)が増加される。
即ち、選択されたメモリセルがプログラムされることに
なる。この時、ワードラインに印加された電圧Vpgm対フ
ローティングゲートにかかる電圧Vfgの比を通常的にプ
ログラム時のカップリング比(coupling ratio)(以下、v
c)と称する。従って、ブースタプレートのないメモリセ
ルのカップリング比(vc)は｛Cb/(Cb+Cd+2Cf)｝になる。

【０００９】一方、図１（Ｂ）に図示されたように、ブ
ースタプレ−トを持つメモリセルの場合、ブースタプレ
ートがフローティングゲートを覆っているため、図１
（Ａ）のメモリセルと異なり、ワードラインによるカッ
プリング以外にもブースタプレートによるカップリング
キャパシターCa, Cc,そしてCpが存在する。これを数学
式で表現する場合、ブースタプレートとワードラインに
一定電圧が印加されると、先ワードラインによるフロー
ティングゲートのカップリング比(vw)は｛Cb/(Cb+2Cc+C
d+2Cf)｝であり、ブースタプレートによるフローティン
グゲートのカップリング比（vp）は｛2Cc/(Cb+2Cc+Cd+2
Cf)｝である。従って、ワードラインとブースタプレー
トに同じ電圧を印加する場合ブースタプレートを持つメ
モリセルのプログラム時カップリング比（vc(p)）は、
式（２）のように表現される。

【００１０】

【数２】

【００１１】式（１）と式（２）から分かるように、ブ
ースタプレートを持つメモリセルのカップリング比は、
ブースタプレートのない場合より大きい。言い換えれ
ば、プレートセル構造の場合、ワードラインに印加され
たプログラム電圧Vpgmのレベルをプレートのない場合よ
り低くしても、同一のプログラム効果を得ることができ
る。又、既存のページユニットにプログラムするナンド
型フラッシュメモリで、プログラム動作時同一ページ内
の非選択メモリセルがプログラムされるのを防止するた
めプログラム禁止動作(program inhibit operation)が
遂行される。そのうち、代表的なものが自己昇圧（セル
フブースティング(self-boosting)）原理を利用したも
のである。

【００１２】一方、プレートセル構造で選択されたメモ
リセルに連結されたワードラインのセルフブスティング
動作が遂行される時、ブースタプレートは、図１（Ｂ）
のキャパシターCpを通してチャンネル電圧を上昇させる
役割も実行するため、ナンド型フラッシュメモリ装置の
プログラム禁止特性が勝る。即ち、ブースタプレートの
ないメモリセルの場合、プログラム禁止されたストリン
グのチャンネル電圧を上昇させる役割はワードラインに
よってだけ実行される反面、プレートセル構造の場合、
ブースタプレートとソース／ドレーン間に生成されるキ
ャパシターCpを通してブースタプレートに印加される電
圧がプログラム禁止されたメモリセルのチャンネル電圧
をプレートのないそれよりもっと高く上昇させるため、
結果的にフローティングゲートとチャンネル間にかかる
電圧は減少される。従って、プログラム禁止状態が充分
に維持されるため消去状態のメモリセルがソフトプログ
ラムされるプログラムディスターバンス現象を減らすこ
とができる。

【００１３】図３は従来技術によるプログラム動作時
に、伝達トランジスターを制御するための電圧と選択さ
れたワードラインと非選択されたワードラインの電圧レ
ベルを示す波形図である。

【００１４】図３を参照すると、記号Vpassは非選択さ
れたワードラインに印加される電圧を表し、記号Vpgmは
選択されたワードラインとブースタプレートに印加され
る電圧を表し、記号Vpgm-wlは図４に図示されたスイッ
チ回路の伝達トランジスターを制御するための電圧を表
す。

【００１５】プログラム動作時選択されたワードライン
及びブースタプレートに印加される電圧Vpgmが関連する
伝達トランジスターを通して充分に伝達されるので、伝
達トランジスターのゲートに印加される電圧Vpgm-wlは
少なくとも電圧Vpgmと関連する伝達トランジスターの各
スレショルド電圧Vthを加えた電圧Vpgm+Vthと同じか、
それよりも高める必要がある。

【００１６】従来技術によって、選択する一つ又はその
以上のメモリセルをプログラムするため図３のタイミン
グ図によってプログラム時の電圧を印加する場合、次の
ような問題点が発生していた。

【００１７】第１に、プログラム電圧を低めるためのブ
ースタプレートを使用することによってプログラム動作
時キャパシターンス値が大きいブースタプレートを充／
放電するに要する時間が長くなるだけではなく、消耗す
る電流の量もなお増加する。即ち、ブースタプレートは
構造上、一つのワードラインの割に２０倍程度の容量成
分を持っているため、ブースタプレートをプログラム電
圧レベルまで充分に充電させるためには時間を要し、消
耗される電流量も増加する。これに加えて、ブースタプ
レートに対した充電が成る間に発生される高いピーク電
流によってチップの誤動作を誘発する場合がある。

【００１８】第２に、ブースタプレートは、隣接した多
数のセルストリングを完全に覆っているため、ブースタ
プレートに高電圧が印加される場合、セルストリングの
間の漏洩（リーク）電流によって、チップの誤動作が誘
発される。又、ブースタプレートに反復的に印加される
高電圧によってブースタプレートとフローティングゲー
ト間に誘電体の信頼性に問題点が生じる場合には、プロ
グラム動作が遂行できない場合もあるし、プログラムさ
れたセルが反対に弱消去(soft-erase)されるといった、
深刻な現象が発生する場合もある。一方、このような問
題点を減少させるためブースタプレートに印加される電
圧を低めると、選択ワードラインに印加されるプログラ
ム電圧を増加しなければならないので、結果的にブース
タプレートを使用する効果が減少してしまうことになっ
ていた。

【００１９】

【発明が解決しようとする課題】従って、本発明の目的
はプログラム動作時ブースタプレートに印加される電圧
を低めるためのプレートセル構造を持つ電気的に消去及
びプログラムできるナンド型フラッシュメモリ装置を提
供するのである。

【００２０】本発明の他の目的はプレートセル構造を持
つ低電力ナンド型フラッシュメモリ装置を提供するので
ある。

【００２１】

【課題を解決するための手段】上述のような目的を達成
するための本発明の１特徴によると、ソース、ドレー
ン、フローティングゲート、そしてコントロールゲート
を持つ電気的に消去及びプログラムできるメモリセル
と、メモリセルを覆う導電層を具備したセルアレーと；
メモリセル中アドレシングされるもののコントロールゲ
ートに第１電圧を供給する手段と；アドレシングされた
メモリセルのコントロールゲートが第１電圧に充分に充
電された後、導電層に第２電圧を供給する手段及び；導
電層に上記第２電圧が印加される時、コントロールゲー
トに第１電圧が印加されるのを遮断してコントロールゲ
ートの電圧が第２電圧によって乗圧させるための手段を
含む。

【００２２】この実施例において、第１電圧はアドレシ
ングされたメモリセルのプログラム時印加される電圧レ
ベルである。

【００２３】この実施例において、第２電圧は第１電圧
と同一のレベルである。本発明の他の特徴によると、ソ
ース、ドレーン、フローテフィングゲート、そしてコン
トロールゲートを持つ電気的に消去及びプログラムでき
るメモリセルと、メモリセルを覆う導電層を具備したセ
ルアレーと；メモリセル中アドレシングされるそのもの
のコントロールゲートに第１電圧を供給する手段と；第
１電圧がアドレシングされたセルのコントロールゲート
に充分に充電された後、コントロールゲートをフローテ
ィングさせるための手段及び；第１電圧がアドレシング
されたセルのコントロールゲートに充分に充電された
後、導電層に第２電圧を供給する手段を含む。

【００２４】この実施例において第１電圧はアドレシン
グされたメモリセルのプログラム時印加される電圧レベ
ルである。

【００２５】本発明の他の特徴によると、ソース、ドレ
ーン、フローテフィングゲート、そしてコントロールゲ
ートを持つ電気的に消去及びプログラムできるメモリセ
ルと、メモリセルを覆う導電層を具備したセルアレー
と；外部からのアドレス信号に応答して制御信号を発生
する手段と；プログラム動作の間にメモリセル中、アド
レス信号によってアドレシングされるもののコントロー
ルゲートに供給するための第１電圧を発生する手段と；
制御信号に応答して第１電圧をアドレシングされたセル
のコントロールゲートに伝達するための手段及び；第１
電圧がアドレシングされたセルのコントロールゲートに
充分に充電された後、導電層に第２電圧を印加する手段
を含む。

【００２６】この実施例において、第１電圧はアドレシ
ングされたメモリセルのプログラム時印加される電圧レ
ベルである。

【００２７】この実施例において、第２電圧は第１電圧
と同一レベルである。

【００２８】この実施例において、制御信号の電圧レベ
ルは第１電圧と同一レベルである。

【００２９】この実施例において、制御信号の電圧レベ
ルは第１電圧より高いレベルである。

【００３０】この実施例において、制御信号の電圧レベ
ルはアドレシングされたセルのコントロールゲートは第
１電圧に充分に充電されるまで第１電圧より高いし、そ
れから第１電圧より低い。

【００３１】本発明の他の特徴によると、電気的に消去
及びプログラムできる不揮発性半導体メモリ装置におい
て、複数の行ラインと；複数の列ラインと；ソース、ド
レーン、フローティングゲート、そしてコントロールゲ
ートを持つ電気的に消去及びプログラムできるメモリセ
ルとメモリセルを覆う導電層を具備した少なくとも２つ
のアレーブロックと；アドレス信号に応答して制御信号
を発生する手段と；１つ又はその以上のメモリセルをプ
ログラムするためのプログラムサイクル間に第１駆動信
号と第２駆動信号を発生しているが、第１駆動信号各々
はアドレス信号によってアドレシングされたメモリブロ
ック中、一つのメモリブロック内のメモリセルに関連さ
れた行ラインを駆動し、第２駆動信号は選択されたブロ
ック内の導電層に関連された行ラインを駆動する手段及
び；制御信号に応答して選択されたメモリブロックに関
連された行ラインとして第１及び第２駆動信号を伝達す
るための手段を含んでいるが、第２駆動信号は第１駆動
信号が生成され、所定時間が経過した後、発生されるの
を特徴とする。

【００３２】この実施例において、制御信号の電圧レベ
ルはメモリセルに関連された行ライン中、アドレス信号
によって選択された行ラインのための駆動信号の電圧レ
ベルより高いのを特徴とする。

【００３３】この実施例において、制御信号の電圧レベ
ルはメモリセルに関連された行ライン中、アドレス信号
によって選択された行ラインのための駆動信号の電圧レ
ベルより高いのを特徴とする。

【００３４】この実施例において、制御信号の電圧レベ
ルは選択された行ラインが該当する駆動信号の電圧レベ
ルに充分に充電されるまでメモリセルに関連された行ラ
イン中、アドレス信号によって選択された行ラインのた
めの駆動信号の電圧レベルより高いし、それから選択さ
れた行ラインのための駆動信号の電圧レベルより低める
のを特徴とする。

【００３５】本発明の他の特徴によると、電気的に消去
及びプログラムできる不揮発性半導体メモリ装置におい
て、複数の行ラインと；複数の列ラインと；ソース、フ
ローティングゲートそしてコントロールゲートを持つ電
気的に消去及びプログラムできるメモリセルと、メモリ
セルを覆う導電層を具備した少なくとも２つのアレーブ
ロックと；アドレス信号に応答して第１制御信号と第２
制御信号を発生するための手段と；１つ又はその以上の
メモリセルをプログラムするためのプログラムするため
のプログラムサイクル間に第１駆動信号と第２駆動信号
を発生するが、第１駆動信号各々はアドレス信号によっ
て選択されたメモリブロック中、１つのメモリブロック
内のメモリセルに関連された行ラインを駆動し、第２駆
動信号は選択されたブロック内の導電層に関連された行
ラインを駆動する手段と；第１制御信号に応答して選択
されたメモリブロック内のメモリセルに関連された行ラ
インに第１駆動信号を伝達するための手段及び；第２制
御信号に応答して選択されたメモリブロック内の導電層
に関連された行ラインに第２駆動信号を伝達するための
手段を含んでいるが、第２駆動信号が生成され所定時間
が経過した後、発生されるのを特徴とする。

【００３６】この実施例において、制御手段は第１制御
が生成され所定時間が経過した後、第２制御信号を発生
するのを特徴とする。

【００３７】この実施例において、制御手段は第２制御
が発生される前に第１制御信号の発生を中止するのを特
徴とする。

【００３８】この実施例において、第１制御信号の電圧
レベルはメモリセルに関連された行ライン中、アドレス
信号によって選択された行ラインのため駆動信号の電圧
レベルより高いし、それから所定時間が経過した後、０
ボルトに設定されるのを特徴とする。

【００３９】この実施例において、第２制御信号の電圧
レベルは選択されたメモリブロックに該当する導電層に
関連された行ラインのための駆動信号が印加される時メ
モリセルに関連された行ライン中、アドレス信号によっ
て選択された行ラインのための駆動信号の電圧レベルよ
り高めるのを特徴とする。

【００４０】本発明は他の特徴によると、複数のワード
ラインと；ソース、ドレーン、フローティングゲート、
そしてコントロールゲートを持つ電気的に消去及びプロ
グラムできるメモリセルと、メモリセルを覆う導電層を
具備したメモリセルアレーと；プログラム動作の間にセ
ルアレーのワードライン及びブースタプレートに各々該
当するプログラム電圧及びパス電圧を伝達するための伝
達トランジスターと；伝達トランジスターを活性化させ
るため、アドレス信号に応答してプログラム電圧と同一
したり、それより高い電圧を発生するブロックデコーダ
を含む電気的に消去及びプログラムできる不揮発性半導
体メモリ装置のプログラム方法において、伝達トランジ
スターにブロックデコーダからの電圧を印加する第１段
階と；ワードライン中アドレス信号によって選択された
ワードラインにプログラム電圧を供給し、他のワードラ
インにパス電圧を供給する第２段階及び；ブースタプレ
ートにプログラム電圧する第３段階を含むのを特徴とす
る。

【００４１】本発明の他の特徴によると、複数のワード
ラインと；ソース、ドレーン、フローティングゲート、
そしてコントロールゲートを持つ電気的に消去及びプロ
グラムできるメモリセルと、メモリセルを覆うブースタ
プレートを具備したメモリセルアレーと；プログラム動
作の間にセルアレーのワードラインに各々該当するプロ
グラム電圧及びパス電圧を伝達するための第１伝達トラ
ンジスターと；プログラム動作の間にセルアレーのブー
スタプレートにプログラム電圧と同一の電圧レベルのブ
ースタプレート電圧を伝達するための第２伝達トランジ
スターと；第１伝達トランジスターを活性化させるため
アドレス信号に応答してプログラム電圧より高い第１ゲ
ート電圧を発生し、ゲート電圧が発生され、所定時間が
経過した後、第２トランジスターを活性化させるため第
１ゲート電圧と同一のレベルの第２ゲート電圧を発生す
るが、第２ゲート電圧が発生される前に第１ゲート電圧
が接地電位に遷移させるブロックデコーダを含む電気的
に消去及びプログラムできる不揮発性半導体メモリ装置
のプログラム方法において、第１伝達トランジスターに
第１ゲート電圧を印加する第１段階と；ワードライン中
アドレス信号によって選択されるワードラインにプログ
ラム電圧を供給し、他のワードラインにパス電圧を供給
する第２段階と；第２伝達トランジスターに第２ゲート
電圧を印加する第３段階及び；ブースタプレートにプロ
グラム電圧を供給する第４段階を含むのを特徴とする。

【００４２】本発明の他の特徴によると、複数のワード
ラインと；ソース、ドレーン、フローティングゲート、
そしてコントロールゲートを持つ電気的に消去及びプロ
グラムできるメモリセルと、メモリセルを覆うブースタ
プレートを具備したメモリセルアレーと；プログラム動
作の間にセルアレーのワードライン及びブースタプレー
トに各々該当するプログラム電圧及びパス電圧を伝達す
るための伝達トランジスターと；伝達トランジスターを
活性化させるため、アドレス信号に応答してプログラム
電圧と同一したりそれより高い電圧を発生するブロック
デコーダを含む電気的に消去及びプログラムできる不揮
発性半導体メモリ装置のプログラム方法において、アド
レス信号によってデコーディングされるメモリセルに関
連されたワードラインにプログラム電圧を供給する段階
と；プログラム電圧がワードラインに充分に充電された
後、ブースタプレートにプログラム電圧を印加して、コ
ントロールゲートにプログラム電圧が印加されるのを防
止し、コントロールゲートの電圧が印加されるようにす
る段階を含むのを特徴とする。

【００４３】本発明の他の特徴によると、複数のワード
ラインと；ソース、ドレー、フローティングゲートそし
てコントロールゲートを持つ電気的に消去及びプログラ
ムできるメモリセルと、メモリセルを覆うブースタプレ
ートを具備したメモリセルアレーと；プログラム動作の
間にセルアレーのワードラインに各々該当するプログラ
ム電圧及びパス電圧を伝達するための第１伝達トランジ
スターと；プログラム動作の間にセルアレーのブースタ
プレートにプログラム電圧と同一の電圧レベルのブース
タプレート電圧を伝達するための第２伝達トランジスタ
ーと；第１及び第２伝達トランジスターを活性化させる
ためのブロックデコーダを含む電気的に消去及びプログ
ラムできる不揮発性半導体メモリ装置のプログラム方法
において、アドレス信号によってデコーディングされる
メモリセルに関連されたワードラインにプログラム電圧
を供給する段階と；プログラム電圧がワードラインに充
分に充電された後、ワードラインをフローティングさせ
る段階及び；ブースタプレートにプログラム電圧を印加
する段階を含むのを特徴とする。

【００４４】このような装置及び方法によって、ワード
ライン電圧とブースタプレート電圧が印加される時点を
異にするように制御するによって、ブースタプレートと
ワードライン間のキャパシターを通してワードライン電
圧をセルフブスティングさせることができる。

【００４５】

【発明の実施の形態】以下、本発明を実施例をもって詳
細に説明する。

【００４６】

【実施例】

（第１実施例）図４は本発明の好ましい実施例によるプ
レートセルを持つナンド型フラッシュメモリ装置の一部
分を示すブロック図である。

【００４７】一般的に、半導体メモリ装置は、メモリセ
ルのアレー領域とアレー領域の行及び列を選択するため
の周辺回路を具備するようになる。もし、アレー領域が
複数のアレーブロックに分離される場合、それによって
該当する周辺回路なおそれに各々該当されるように分離
されることはこの分野の通常的な知識を持っている者に
自名である。以下に説明するようなアレー領域は、複数
のアレーブロック中１つのアレーブロック及びこれに関
連された周辺回路だけを図示したものである。

【００４８】図４に図示されたように、プレートセル構
造を持つナンド型フラッシュメモリ装置はアレーブロッ
ク(an array block)100、ブロックデコーダー(a block
decoder)110、セクションデコーダー(a section decode
r)120、スイッチ回路(a switch circuit)130、ページバ
ッファ(a page buffer)140、そしてポンプ回路(pumpcir
cuits)150及び160を含む。

【００４９】行ライン方向にストリング選択ライン(sti
ring selection line)SSL、複数のワードラインWLO~WL1
5、そしてグラウンド(ground selection line)GSLと列
方向にビットラインBLO~BLnは交差するように配列され
ている。アレーブロック100は、ビットラインBLO~BLnに
各々対応する複数のストリング(string-n)を具備し、ス
トリング(string-n）各々はドレーンが該当するビット
ラインを通してページバッファ140に接続されたストリ
ング選択トランジスター(string selection transisto
r)SSTとソースが接地されたグラウンド選択トランジス
ター(ground selsction transistor)GST間に直列に接続
された複数のメモリセルトランジスターMO~M15を含む。
メモリセルトランジスターMi（ここでｉ＝０〜１５）は
フローティングゲートとコントロールゲートを具備した
nチャンネルMOSトランジスターになされ、トランジスタ
ーMO~M15の各コントロールゲートが対応するワードライ
ンWLO~WL15に接続されている。

【００５０】続いて、ストリング選択トランジスターSS
Tのゲートはストリング選択ラインSSLに接続され、グラ
ウンド選択トランジスターGSTのゲートはグラウンド選
択ラインGSLに接続される。そして、ブースタプレート1
02はストリング(string)になされたアレーブロック100
を覆う完全に覆うように、図２に図示されたように、ワ
ードラインWLO~WL15上に形成されている。ワードライン
WLO~WL15、ストリング及びグラウンド選択ラインSSL及
びGSL、そしてブースタプレート102はブロックデコーダ
110によって制御されるスイッチ回路130を通してセクシ
ョンデコーダ120に連結される。スイチング回路130は複
数のNMOSトランジスターTj（ここで、ｊ＝０〜１８を含
み、トランジスターTjはブースタプレート102、ワード
ラインWLO~WL15、そして選択ラインSSL及びGSLとセクシ
ョンデコーダ120に接続された選択ラインSbp, SO~S15,
Sssl及びSgsl間に各々形成される電流通路とブロックデ
コーダ110に接続されるゲートを持つ。

【００５１】図５は、発明によるワードラインセルフブ
スティング動作を説明するためのブースタプレートを持
つメモリセル及びこれに関連された伝達トランジスター
を示す回路図である。

【００５２】本発明によるプログラム動作時において、
従来と違う点は伝達トランジスターのゲートに印加され
る電圧が選択されたワードラインに供給される電圧と同
一となったり、それより高いというのとブースタプレー
トと選択されたワードラインの電圧供給時点(point of
voltage supply)が異なった仕方で制御されるのであ
る。その結果、ブースタプレートに供給される電圧が従
来よりも低く、かつ従来と同一プログラム効果を得るこ
とができることになる。

【００５３】図５を参照すると、記号Vbpはブースタプ
レートに印加される電圧を示し、記号Vwlは選択された
ワードラインWL1及び伝達トランジスターT0及びT1のゲ
ートに印加される電圧を示す。まず、選択されたワード
ラインWL1に関連された伝達トランジスターT1のドレー
ンに電圧Vwlが印加され、伝達トランジスターT0及びT1
のゲートにワードラインに印加される電圧と同一電圧Vw
lが印加される。そして一定時間が経過した後、選択さ
れたワードラインWL1は電圧Vwl-Vthのレベルまで充分に
充電される。ここで、記号Vthは伝達トランジスターT1
のスレショルド電圧(threshold voltage)を示す。

【００５４】その次、選択されたワードラインWL1に電
圧Vwlが印加され、一定時間（例えば、２μＳ）が経過
した時点から、電圧Vbpがブースタプレートに印加さ
れ、ブースタプレートは電圧Vbpによって充電される。
この時、図５に図示されたように、ブースタプレートと
ワードラインWL1間のキャパシターCaを通してワードラ
インの電圧は初期に充電された電圧Vwl-Vth以上に印加
される。電圧Vw1'がワードラインに印加された電圧Vw1
より高めると、伝達トランジスターT1のドレーンとソー
スが変わる。その結果、伝達トランジスターT1のゲート
とソース間の電圧差Vgsはそのもののスレショルド電圧V
thより小さくなるため、トランジスターT1はターンオフ
される。従って、電圧Vw1'は乗圧されたレベルに維持さ
れる。

【００５５】上述の一連の電圧供給段階を通してフロー
ティングゲートに誘導される電圧Vfgは前者の過程で、
ワードラインに充電された電圧Vw1'によって、フローテ
ィングゲートに誘導される電圧Vfg1と後者の過程でプレ
ートに印加される電圧Vbpによってフローティングゲー
トに誘導される電圧Vfg2に分かれ、電圧Vfg1及びVfg2は
下記した式（３）のように表現される。

【００５６】

【数３】

【００５７】従って、最終的にプログラム動作時フロー
ティングゲートに誘導される電圧は式（４）のように表
現される。

【００５８】

【数４】

【００５９】上述のような電圧供給段階によってプログ
ラムが遂行される時、ブースタプレートとワドラインに
同一電圧が印加される場合、プレートセルのカップリン
グ比vc'(plate)は、式（５）のように表現される。

【００６０】

【数５】

【００６１】上述の式（１）に表現された従来のカップ
リング比vcと式（５）に表現された本発明によるカップ
リング比vc'をよく見ると、本発明によるカップリング
比vc'が従来のそのものと割に大きいというのが分か
る。典型的なブースタプレートのキャパシターンス値を
計算する場合、本発明によるカップリング比は1.08で、
従来カップリング比vcは0.67である。これを他の側面で
解説する場合は次のようになる。

【００６２】アレーブロックの選択されるメモリセルを
プログラムする場合、選択されたメモリセルに該当する
ワードラインに印加される電圧が従来と同一の電圧に印
加されるようにするため、本発明によってブースタプレ
ートに印加される電圧は、従来のプレート電圧より低
い。言い換えれば、本発明のカップリング比は従来のカ
ップリング比より大きいのでブースタプレートに印加さ
れる電圧が従来の電圧より低くてもフローティングゲー
トに誘導される電圧は従来と同一の電圧となる。従っ
て、低いプレート電圧がブースタプレートに印加されて
も従来と同一のプログラム効果を得ることができる。例
えば、ワードライン電圧とプレート電圧が同一の電圧に
印加されても、従来のプレート電圧が１６ボルトに印加
される場合と同一のプログラム効果を得ることができ
る。図６は従来技術によってワードラインとプレートに
各々１６ボルト、１８ボルト、そして２０ボルトを印加
する時と同一のプログラム効果を得ることができる本発
明でのワードライン及びプレート電圧を示すグラフであ
る。図６に図示されたように、従来技術によるプログラ
ム動作時に、ワードラインとプレート電圧を１６ボルト
に印加する場合同一のプログラム効果を得るための本発
明のワードラインとプレート電圧Aは１０ボルトである
のが分かる。

【００６３】図７は本発明の第１実施例によるブロック
デコーダの詳細回路を示す回路図である。

【００６４】図７を参照すると、第１実施例にブロック
デコーダ110は説明されたようにセルアレー領域が少な
くとも２つ以上のアレーブロックに分けられる場合、ア
ドレスの組合によって選択された１つで、そして選択さ
れたブロックデコーダは選択されたアレーブロックに関
連された伝達トランジスターを制御するための電圧Vxを
発生する。記号nPGMsはプログラム動作を知らせる信号
として活性化される状態がローレベルの信号であり、記
号Opsは一定周期を持つ発振信号であり、記号nBiはアド
レスの組合によって選択されたブロックであるのを知ら
せる信号として活性化される状態はローレベルである。
ブロックデコーダ110はインバータ２、ナンドゲート4、
ディプレシュン (depletion)MOSトランジスター6及び
8、そしてスイッチポンプ回路111を含む。

【００６５】ナンドゲート4は１入力ユニットでインバ
ータ2を通してブロック選択信号nBiが印加され、他入力
段差で発振信号Opsが印加される。ブロック選択信号nBi
がローレベルに活性化され、発振信号Opsが一定周期に
発振する時、ナンドゲート４は発振信号によって反転さ
れた発振信号(inverted oscillation signal)を出力す
る。スイッチポンプ回路111はナンドゲート4の出力によ
って図示していない高電圧ポンプ回路からの電圧Vpgmを
順次的にポンピングしてブロックデコーダ110の出力ユ
ニット1に電圧Vpgmを供給する。

【００６６】回路111はMOSキャパシター10、NMOSトラン
ジスター12及び14、そしてディプレシュンMOSトランジ
スター16を含む。MOSキャパシター 10はソースとドレー
ンがナンドゲート4の出力段差にそれぞれ接続されてい
るし、NMOSトランジスター12はそのもののゲートとドレ
ーンがMOS キャパシター10のゲートに接続され、そのも
ののソースが出力ユニット1に接続されている。そし
て、MOSトランジスター16とNMOSトランジスター14は出
力ユニット1に各々接続されるゲートと電圧Vpgmが印加
される入力ユニット3とNMOSトランジスター12のゲート
間に直列に形成される電流通路を持つ。

【００６７】ナンドゲート4からハイレベルの反転され
たパルス信号がMOSキャパシター10に印加されると、キ
ャパシター10のポンピングによってNMOSトランジスター
12のゲート及びドレーン電圧がキャパシター10によって
ポンピングされた電圧にチャージされ、その結果トラン
ジスター12は活性化される。続いて、キャパシター10に
よって活性化されたトランジスター12のドレーンにチャ
ージされた電圧はそのもののチャンネルを通して出力ユ
ニット1に伝達される。そして、出力ユニット1に供給さ
れた電圧によってNMOSトランジスター14がターンオフさ
れるので、電圧Vpgm中出力ユニットの電圧に該当する電
圧がNMOSトランジスターゲートに伝達される。再び、ナ
ンドゲート4からハイレベルの反転されたパルス信号がM
OSキャパシター10に印加されると、キャパシター10のポ
ンピング動作によって又トランジスター12のゲート及び
ドレーンの電圧が上昇する。この時、トランジスターの
ゲート及びドレーンの電圧はキャパシターによる電圧が
以前ポンピング動作による電圧に加えられた電圧レベル
である。続いて、説明のようなポンピング動作が反復さ
れるによって出力ユニット1が電圧Vpgmのレベルにポン
ピングされる。ここで、トランジスターを通して伝達さ
れる電圧がそのもののスレショルド電圧ほど降圧される
のは、この分野の通常的な知識を持っている者に自明で
あろう。

【００６８】MOSトランジスター6及び8はインバータ2と
ブロックデコーダ110の出力ユニット1間に電流通路が直
列に形成され、信号nPGMsと電源電圧VDDが各々印加され
るゲートを持つ。信号nPGMsが印加されるトランジスタ
ー6はプログラム動作の間即ち、信号nPGMsがローレベル
に活性化される時ターンオフされる。そして、トランジ
スター6は信号nPGMsがハイレベルに非活性化される時タ
ーンオフされ、その結果電圧Vpgmにチャージされた出力
ユニット1を放電する。トランジスター中電流通路に記
載された記号Nはそのもののスレショルド電圧が約0.1ボ
ルト程度のトランジスターであるのを示す記号である。

【００６９】図８は図４のセクションを示す回路図であ
る。図８に図示されたセクションデコーダは図４の複数
のワードライン中１つのワードラインに該当するセクシ
ョンデコーダだけを図示した。余りワードラインのその
ものは図８のそのものと同一の構成を持つ。

【００７０】図８を参照すると、記号nTiはアドレスデ
コーディングによって発生された信号としてワードライ
ン中の１つが選択された時ローレベルに活性化される。
記号nREADsは特出動作を知らせる信号として特出動作の
間ローレベルに活性化される信号で、そしてプログラム
動作の間ハイレベルに非活性化される。記号nPGMs及びO
psは図７のそのものと同一の信号である。

【００７１】再び図８を参照すると、セクションデコー
ダ120はアドレスデコーディングによって発生した信号n
Tiによって選択され、プログラム動作の間選択されたワ
ードラインに電圧Vpgmを供給するための第１駆動回路12
2と、非選択されたワードラインに電圧Vpassを供給する
ための第２駆動回路124と、プログラム動作が完了され
た後選択されたワードラインにチャージされた電圧Vpgm
と非選択されたワードラインにチャージされた電圧Vpas
sを放電させるための放電回路126を含む。これに加え
て、セクションデコーダ120は本発明によるプログラム
動作とは関連されていない特出動作時に必要な回路128
を含んでいるが、ここではそれに関する説明は省略す
る。

【００７２】第１駆動回路122はノアゲート25、ナンド
ゲート28及38、MOSキャパシター40、ディプレシュンMOS
トランジスター42、そしてスイッチポンプ回路121を含
む。ノアゲート122は１入力ユニットで信号nPGMsが印加
され、他入力ユニットで信号nTiが印加され、プログラ
ム動作時ゲート25の出力はハイレベルである。ナンドゲ
ート28はゲート26の出力ユニットに接続される１入力ユ
ニットと発振信号Opsが印加される他入力ユニットを持
ち、出力ユニットがスイッチポンプ回路121に接続され
ている。ゲート25の出力がハイレベルの場合には、ナン
ドゲート28は反転された発振信号を出力し、その結果ス
イッチポンプ回路121が活性化される。反面、ゲート25
の出力がローレベルの時、ナンドゲート２８は発振信号
Ｏｐｓが発振しても、ハイレベルに維持されるためスイ
ッチポンプ回路121が非活性化される。

【００７３】スイッチポンプ回路121は、図７のそのも
のと同一の機能を遂行するためのものとして、プログラ
ム動作時選択されたワードラインに電圧Vpgmを供給する
ためのものである。スイッチポンプ回路121は、MOSキャ
パシターと３つのNMOSトランジスター32、 34そして36
を含む。MOSキャパシター 30は、ソース及びドレーンが
ナンドゲート28の出力ユニットに共通に接続され、NMOS
トランジスター32は、ゲートとドレーンがキャパシター
30のゲートに共通に接続され、ソースが接続点31に連結
されている。NMOSトランジスター34は、電圧Vpgmが印加
される入力ユニット33とMOSトランジスター32のゲート
間に電流通路を形成し、そのゲートが接続点31に連結さ
れている。そして、NMOSトランジスター36は、入力ユニ
ット33と行ライン選択ラインSi間に電流通路が形成さ
れ、そのゲートが接続点31に連結されている。ナンドゲ
ート28から周期的に発振する発振信号が印加されると、
図７で説明されたように、MOSキャパシター 30のポンピ
ング動作によってNMOSトランジスター32及び34を通して
接続点31の電圧は電圧Vpgmが選択された行ラインSiに供
給されることがてきる電圧レベルにポンピングされ、ト
ランジスター36を通して電圧Vpgmが供給される。詳細な
動作は図７のスイッチポンプ回路と類似するためここで
そのものに関する説明は省略する。

【００７４】ナンドゲート38は、パルス信号Opsが印加
される１入力ユニットとノアゲート25の出力ユニットに
接続される他入力ユニットを持つ。MOSキャパシター 40
のソースとドレーンがナンドゲート38の出力ユニットに
共通に接続され、そのゲートは、接続点31に接続されて
いる。ナンドゲート38及びMOSキャパシター 40は、スイ
ッチポンプ回路121と共に接続点31のレベルをより早く
電圧Vpgmのレベルにポンピングするためのものである。
そして、ディプレシュンMOSトランジスター42は、ノア
ゲート26の出力ユニットと接続点31間に電流通路が形成
され、そのゲートには、信号nTiが印加される。

【００７５】非選択のワードラインに電圧Vpassを供給
するための第２駆動回路124は、第１駆動回路122と同一
の構成を持つ。従って、説明の重複を避けるためそのも
のに関する説明はここで省略する。ただ、ナンドゲート
38及びMOSキャパシター 40は、第１駆動回路122にだけ
提供されている。選択されるワードラインに該当する行
選択ラインが接続されたセクションデコーダ120内の第
１及び第２駆動回路122及び124は、プログラム動作時１
つだけ動作されるように第１駆動回路122にレベルの信
号nTiが印加され、第２駆動回路124にハイレベルの信号
nTibが印加される。このため、プログラム動作時ローレ
ベルの信号nTiが印加される第１駆動回路122だけ動作す
るように選択されたワードラインにプログラム電圧Vpgm
を供給するようにされる。また、非選択されたワードラ
インに該当するセクションデコーダ内の第１及び第２駆
動回路122及び124中第２駆動回路124だけが動作するよ
うに、パス電圧Vpassが供給される。

【００７６】放電回路126は、１入力ユニットに信号nPG
Msが印加され、他入力ユニットに信号nREADsが印加され
るナンドゲート64と、ナンドゲート64の出力ユニットに
接続されたインバータ66と、行選択ラインSiと接地間に
電流通路が直列に形成され、ゲートが電源電圧ユニット
とインバータ66の出力ユニットに各々接続されるディプ
レションMOSトランジスター60と、NMOSトランジスター6
2とを含む。

【００７７】図９は第１実施例によるセクションデコー
ダ内のブースタプレート駆動回路を示す回路図である。

【００７８】図９を参照すると、本発明によるブースタ
プレート駆動回路170は、遅延部68と、プレート電圧駆
動部132と、放電部134とを含む。ここで、プレート電圧
駆動部132は、図８の第１駆動回路122と同一の構成を持
つ。従って、説明の重複を避けるためそれに関する詳細
な説明は省略する。遅延部68は、プログラムを知らせる
信号nPGMsを一定時間遅延させる出力を与えるためのも
のであり、この遅延時間は好ましい実施例では約２μＳ
に設定されている。プログラム動作が始まると、信号nP
GMsはローレベルに活性化される。しかし、遅延部68に
よってプレート電圧駆動部132のノアゲート70の出力は
ローレベルである。たとえ発振信号Opsが一定の周期に
発振してもプレート電圧駆動部132は２μＳ間ポンピン
グ動作を実行しない。従って、プログラム動作が始まっ
て、２μＳの時間が経過した後遅延部132が活性化さ
れ、説明のようなポンピング動作を通して図４のブース
タプレート102に電圧Vpgmを供給する。そして、プログ
ラム動作が完了した後、放電回路134内のナンドゲート8
8の出力は、ハイレベルへと駆動されるのでプレート選
択ラインSbpと接地間に電流通路を形成するNMOSトラン
ジスター90がターンオフされて、プレート選択ラインSb
pにチャージされた電圧を放電する。

【００７９】図１０は、本発明の第１実施例によるプロ
グラム動作時に選択されたワードラインと、非選択され
たワードラインと、ブースタプレートとに、各々印加さ
れる電圧レベルを示すタイミング図である。本発明の第
１実施例によるプログラム動作は図４又は図１０を参照
して以下説明される。

【００８０】図１０を参照すると、プログラムレベル設
定区間Aで入力されるアドレスの組合によって選択され
た図８のセクションデコーダ120は、選択されたワード
ラインに電圧Vpgmを印加し非選択されたワードラインに
該当するセクションデコーダを通してそのものに電圧Vp
assを印加する。その次、一定時間（本発明の好ましい
実施例の場合２μＳ）が経過した後、図９のプレート駆
動回路170は選択されたワードラインに印加された電圧V
pgmと同一のレベルの電圧をブースタプレート102に印加
する。最後にプログラム設定区間で設定された電圧を利
用して、選択されたメモリセルのプログラム動作がプロ
グラム区間Bで遂行される。より詳細に本発明によるプ
ログラム動作を説明すると次のように説明される。

【００８１】まず、プログラム動作が始まると、プログ
ラムを知らせる信号nPGMsがローレベルに活性化され、
入力されるアドレスの組合によってデコーディングされ
たローレベルの信号nTiが発生される。これと同時にプ
ログラム動作時必要な電圧Vpgm及びVpassが図４のチャ
ージポンプ回路150及び160から各々発生され、信号nTi
によって選択された行選択ライン（例えば、S0）には図
８のセクションデコーダ120によって電圧Vpgmが供給さ
れ、他の行選択ラインS1~S15には電圧Vpassが各々供給
される。

【００８２】そして、図７のブロックデコーダ110は、
入力されるアドレスによってデコーディングされた選択
ブロックであるのを知らせるローレベルの信号nBiと、
レベルの信号nPGMsと、発振信号Opsに応答して、スイッ
チ回路131内の伝達トランジスターTjのゲートに、選択
されたワードラインに供給された電圧と同一の電圧Vpgm
を供給する。従って、ワードラインWL0~WL15とストリン
グ及びグラウンド選択ラインSSL及びGSLブースタプレー
ト102は、ブロックデコーダ110によってターンオフされ
た伝達トランジスターTjを通して該当する行選択ライン
Sss1, S0~S15及びSgs1プレートラインSbpに各々接続さ
れる。続いて、セクションデコーダ120から供給された
電圧Vpgmが伝達トランジスターT2を通して選択されたワ
ードラインWL0に伝達されるため、選択されたワードラ
インは電圧Vpgm-Vthへと充電される。

【００８３】一定時間が経過した後図９のプレート駆動
回路170を通してブースタプレート102に電圧Vpgmが印加
されると、選択されたワードラインWL0の電圧は、ブー
スタプレート102とワードラインWLO間のキャパシターCa
のカップリング比によって自動的に昇圧（セルフブステ
ィング）される。従って、図１０に図示されるように、
選択されたワードラインは、初期にチャージされた電圧
Vpgm-Vthより高い電圧に自動的に昇圧され、選択された
メモリセルは、式（４）によって導かれるフローティン
グゲートの電圧Vfgによってチャンネルからフローティ
ングゲートに電荷がトンネルリングされる。このため、
選択されたメモリセルのスレシュルド電圧が高められ
る。即ち、選択されたメモリセルはプログラムされるこ
とになるのである。

【００８４】（第２実施例）本発明の第２実施例による
プレートセルを持つフラッシュメモリ装置は、第１実施
例と同一の方法によってプログラムが遂行される。た
だ、選択されたワードラインの自己昇圧効果を高めるた
め、スイッチング回路130を制御するためのブロックデ
コーダ110の出力電圧レベルを段階的に制御するように
している。即ち、セクションデコーダ120から選択され
たワードラインに電圧Vpgmが充分に伝達されるようにす
るため、電圧Vpgmが選択されたワードラインに印加され
る間ブロックデコーダ110は電圧Vpgmより高い電圧Vpgm+
Vaを出力し、一定時間が経過した後ブロックデコーダ11
0はプレートに印加される電圧より高く、選択されたワ
ードラインに印加される電圧より低いレベルの電圧Vbを
出力する。電圧Vbは０ボルトより大きく、また１１ボル
ト（Ｖ）よりは低いレベルである。これを実現するため
のブロックデコーダ110の回路図が図１１に図示されて
いる。そして、本発明の第２実施例によるセクションデ
コーダ120及びプレート駆動回路170は、第１実施例によ
る図８及び図９ののものと同一である。従って、説明の
重複を避けるためその説明については省略する。

【００８５】図１１を参照すると、第２実施例によるブ
ロックデコーダ110は、プログラム動作が始まると電圧V
pgmより高い電圧Vpgm+Vaへと伝達トランジスターTjを制
御し、一定時間が経過した後電圧Vpgm+Vbより低い電圧V
bに伝達トランジスターTjを制御する。電圧Vbは０ボル
トより大きく、電圧Vpgm（例えば、11ボルト）より低い
電圧とされていて、好ましい第２実施例の場合では７ボ
ルトであるものとして説明する。

【００８６】図１１に図示されたように、第１駆動部11
3は、プログラムを知らせる信号nPGMsと、アドレスのデ
コーディングによって選択されたブロックであるのを知
らせる信号nBiと、発振信号Opsとに応答して図７のブロ
ックデコーダ110と同一の動作によるポンピングよっ
て、その出力Vxを電圧Vpgm+Vbへと駆動する。第１駆動
部113は図７のブロックデコーダ110と同一の構成を持
つ。従って、説明の重複を避けるため第１駆動部113に
関する説明はここでは省略する。そして、図７に図示さ
れた構成要素と同一の機能を持つ構成要素に対しては、
同一の参照番号を付している。

【００８７】第２駆動部115は、信号nPGMsに応答して一
定時間が経過した後、入力電圧Vxを電圧Vbに駆動するた
め、遅延部20、インバータ22、そしてトランジスター24
を含む。遅延部20は、プログラムを知らせる信号nPGMs
を一定時間遅延させるためのものであり、第１駆動部11
3のナンドゲート18の１入力ユニットに遅延部20の出力n
PGMs-Dが印加されるため、信号がローレベルに活性化さ
れてもナンドゲート18の入力レベルは一定時間間ハイレ
ベルに維持される。これによって、一定時間間発振信号
Opsによって図７のものと同一のポンピング動作が遂行
され、その結果出力電圧Vxは電圧Vpgm+Vaに駆動され
る。その後は、遅延部20から出力される信号nPGMs-Dが
ローレベルになるため、第１駆動部113は非活性化さ
れ、インバータ22を通してハイレベルnPGMs-Dの信号が
印加されるトランジスター24、はターンオフされる。従
って、トランジスター24を通してブロックデコーダ110
の出力Vxは電圧Vbに駆動される。

【００８８】図１２は第２実施例によるプログラム動作
時に、ワードラインと、ブースタプレートと、伝達トラ
ンジスターとに印加される電圧レベルを示すタイミング
である。

【００８９】図１２に図示されたように、伝達トランジ
スターのゲートTjに印加される電圧Vxは、初期に１３ボ
ルトに印加され、選択されたワードラインに対応する行
選択ラインに電圧(Vpgm=11)が供給され、そして非選択
されたワードラインに電圧（Vpgm=5ボルト）が供給され
る。その結果、対応する伝達トランジスターTjを通して
選択されたワードラインは電圧Vpgmがチャージされ、非
選択されたワードラインは電圧Vpassが印加される。こ
のような状態で一定時間（２μS）が経過された後電圧V
xは０ボルトより大きいがプログラム電圧（11ボルト）
より低い電圧（Vb=7ボルト）に設定される。選択された
ワードラインには、１１ボルトに印加されて非選択され
たワードラインには、５ボルトが印加された状態で伝達
トランジスターのゲート電圧が７ボルトに設定されるた
め、選択されたワードラインに該当する伝達トランジス
ターTjのソースとドレーンが変わり、その結果ターンオ
フされる。即ち、選択されたワードラインはフローティ
ングされる。以後、図９のプレート駆動回路170からの
電圧Vpgmが対応する伝達トランジスター（例えば、T0）
を通してブースタプレート102に供給されるにことよっ
て第１実施例で説明したようにブースタプレート102と
選択されたワードライン（例えば、WL0）間のキャパシ
ターCaのカップリングによってワードライン電圧が１７
ボルトに自己昇圧される。これによって、選択されたメ
モリセルのフローティングゲートに誘導される電圧Vfg
は、上述の式（４）によってＦ−Ｎトンネルリングが発
生できるレベルに設定されてプログラムが遂行される。

【００９０】（第３実施例）図１３は、本発明の第３実
施例によるプレートセル構造を備えたフラッシュメモリ
装置を示すブロック図である。図１３に図示されたアレ
ー領域１００、セクションデコーダ120、そして、ペー
ジバッファ140は、図４のものと同一であるから、説明
の重複を避けるため、図１３では説明を省略する。

【００９１】再び図１３を参照すると、スイッチング回
路130は、電圧Vxによって制御される伝達トランジスタ
ーT1'~T18'と電圧Vpによって制御される伝達トランジス
ターT0'を含む。電圧Vp及びVxは、ブロックデコーダ110
の出力である。伝達トランジスターT1'~T18'は、ストリ
ング選択ラインSSL、ワードラインWL0~WL15、そしてグ
ラウンド選択ラインGSLを対応する行選択ラインSssl、S
0~S15、そしてSgslと接続させるためのものであり、伝
達トランジスターT0'はブースタプレート102とプレート
ラインSbpとを接続させるためのものである。

【００９２】プログラム動作が始まる時には、ブロック
デコーダ110は電圧Vx=Vpgm=Va（例えば、13ボルト）を
伝達トランジスターT1'~T18'のゲートに印加する。従っ
て、トランジスターT1'~T18'が活性化されることによっ
て選択されたワードラインにセクションデコーダ120か
ら電圧Vpgmが印加され、他のワードラインに電圧Vpass
が印加される。一定時間(２μS)が経過した後、ブロッ
クデコーダ110によって電圧Vxは０ボルトに再設定さ
れ、これに制御される伝達トランジスターT1'~T18'は全
部ターンオフされることによってすべてのラインはフロ
ーティングされる。その次に、選択されたワードライン
に印加された電圧と同一の電圧Vpgmが、プレートライン
Sbpに印加された時点で、伝達トランジスターT0'のゲー
トに印加される電圧Vpはブロックデコーダ110によって
電圧Vxと同一の電圧（13ボルト）とされる。

【００９３】図１４は、第３実施例によるブロックデコ
ーダの駆動回路を示す回路図である。第３実施例による
図１４の回路180は、第２実施例による図１１のものと
同一の構成を持つ。従って、説明の重複をさけるため、
図１４Ａのそのものに関する説明はここでは省略する。
ただ、トランジスター24のドレーンが接地されているの
で、遅延部20による遅延時間以後、電圧Vxは０ボルトに
設定されるのが図１１のものと違う点である。図１１の
構成要素と同一の機能を持つ構成要素に対して同一の参
照番号を付している。図１５は、第３実施例によるブー
スタプレートに関連する伝達トランジスターT0'を制御
するための回路である。図１５を参照すると、電圧Vpを
発生する回路190は、プログラム動作が始まる時電圧Vpg
mを０ボルトとして出力し、一定時間が経過した後電圧V
pgmより高い電圧Vpgm+Vaを出力する。デコーダー180
は、インバータ96及びNMOSトランジスター98になされ、
図１３の伝達トランジスターT0'のゲートを接地させる
ための第１駆動部182とインバータ2及び94、遅延部92、
ナンドゲート95、ディプレションMOSトランジスター6及
び8、 そしてスイッチポンプ回路184になされ伝達トラ
ンジスターT0'のゲートに電圧Vpgmより高い電圧Vpgm+Va
を供給するための第２駆動部186を含む。図１４の構成
要素と同一の機能を持つ第２駆動部184の構成要素に対
して同一の参照番号を付している。

【００９４】NMOSトランジスター98は、出力ユニット91
と接地間に形成される伝流通路をインバータ96を通して
プログラムを知らせる信号nPGMsが印加されるゲートを
持つ。信号nPGMsがローレベルに活性化されると、トラ
ンジスター98がターンオフされるため電圧Vpの出力のた
めの出力ユニット91は、接地される。ナンドゲート95
は、１入力ユニットにインバータ2を通してアドレスの
ディッコーディングによって選択されたブロックである
のを知らせる信号nBiが印加され、他の入力ユニットに
発振信号Opsが印加され、又他の入力ユニットには、遅
延部92とインバータ94とを通して信号nPGMsが印加され
る。プログラム動作が始まるとアドレスの組合による信
号nBiと信号nPGMsはローレベルへと活性化される。

【００９５】従って、プログラムの開始以前に設定され
たローレベルの信号nPGMsがナンドゲート95の１入力ユ
ニットに印加されるので、ナンドゲート95に発振信号Op
sが印加されて、プログラム動作が始まってもその出力
は一定時間間ハイレベルに維持される。これによって、
スイッチングポンプ回路184は非活性化される。一定時
間が経過した後遅延部92及びインバータ94を通してナン
ドゲート95の入力ユニットがローレベルからハイレベル
に駆動されることによってナンドゲート95は反転された
発振信号を出力し、その結果スイッチポンプ回路184は
活性化され、そして、ポンピング動作を実行して、電圧
Vpgmより高い電圧Vpgm+Vaを出力ユニット91にポンピン
グする。ここで、スイッチポンピング回路184及びディ
プレショントランジスター6及び8は、図７のそのものと
同一の構成を持ち、同一の方法によってポンピング動作
が実行されるので、図１５に関する説明は省略する。

【００９６】図１６は、本発明の第３実施例によるプロ
グラム動作時ワードラインと、ブースタプレートと、伝
達トランジスターとに印加される電圧レベルを示すタイ
ミング図である。第３実施例によるプログラム動作は参
照図面図１３、図１４、そして図１５によって以下に説
明される。

【００９７】まず、プログラム動作が始まるとプログラ
ムを知らせる信号nPGMsがローレベルに活性化され、入
力されるアドレスの組合によってデコーディングされた
ローレベルの信号nTiが発生する。これと同時にプログ
ラム動作時必要な電圧が図４のチャージポンプ回路150
及び160から各々発生され、信号nTiによって選択された
行選択ラインは図８のセクションデコーダー120によっ
て電圧Vpgmが供給され、非選択された行ラインには、電
圧Vpassが供給される。

【００９８】そして、図１４のブロックデコーダー110
の駆動回路180は、入力されるアドレスによってデコー
ディングされた選択ブロックであるのを知らせるローレ
ベルの信号nBiと、ローレベルの信号sPGMnと、発振信号
Opsとに応答して、図１３のスイッチ回路130内の伝達ト
ランジスターT1'~T18'のゲートに、選択されたワードラ
インに供給された電圧Vpgmよりも高い電圧Vpgm+Va（好
ましい実施例で13ボルト）を供給する。従って、ストリ
ング選択ラインSSL、ワードラインWL0~WL15、そしてグ
ラウンド選択ラインGSLはブロックデコーダー110によっ
てターンオフされた伝達トランジスターT1'~T18'を通し
て該当する行選択ラインSssl、S0~S15そしてSgslに各々
接続される。従って、選択されたワードラインWL0は、
電圧Vpgmが印加され、他のワードラインWL1~WL15は電圧
Vpassが印加される。この時、一定時間(2μS)が経過し
た後伝達トランジスターT1'~T18'のゲートに印加される
電圧Vxが０ボルトに低下することでワードラインはフロ
ーティングとされる。

【００９９】その次に、ブースタプレートに該当する電
圧、即ち、電圧Vpassが印加される時、図１５の駆動回
路190から電圧Vpgmよりも高い電圧Vpgm+Vaがプレートラ
インSbpに関連した伝達トランジスターT0'のゲートに印
加される場合には、図９のプレート駆動回路170からの
電圧Vpassが伝達トランジスターT0'を通してブースタプ
レート102に印加される。これによって、選択されたワ
ードラインWL0はブースタプレート102と選択ワードライ
ンWL0間のキャパシターCaのカップリング比によって１
７ボルトの電圧レベルに自己昇圧される。このため、選
択されたワードラインWL0は初期にチャージされた電圧V
pgmより高い電圧（例えば、17ボルト）にブスティング
されることによって、選択されたメモリセルは式（４）
によって誘導されるフローティングゲートの電圧Vfgに
よってチャンネルからフローティングゲートに電荷がト
ンネルリングされる。従って、選択されたメモリセルが
プログラムされることになる。

【０１００】加えて、電圧Vxによって制御される伝達ト
ランジスターT1'~T18'にワードラインに該当する電圧が
供給され、一定時間が経過した後ターンオフされるた
め、ブースタプレート102と非選択されたワードライン
間のキャパシターによる自己昇圧よりに非選択されたワ
ードラインも初期にチャージされた電圧（5ボルト）よ
りも高い電圧（12ボルト）にブスティングされる。この
ように、非選択されたワードラインをフローティング状
態に維持して、それを高い電圧にブスティングさせるこ
とによって従来の場合では、プログラム動作の間に非選
択されたワードラインに電圧Vpassを印加する際に消耗
される電力を減らすことができる。

【０１０１】本発明の第１，第２、第３実施例を用いて
次のような効果を得ることができる。従来の場合プログ
ラム電圧を減らすためのブースタプレートを使用するに
よってプログラム動作時キャパシターンス値が大きいブ
ースタプレートを充／放電するに所要される時間が長く
なり、また消耗する電流の量が増加した。しかし、本発
明による第１又は第３実施例と共に先、選択されたワー
ドラインに電圧Vpgmを印加し一定時間が経過した後プレ
ート電圧を供給するによって、ブースタプレートとワー
ドライン間のキャパシターを通してワードライン電圧を
プログラム時、要求される電圧レベルに自己昇圧させる
ことができる。こういうわけで、ブースタプレートに印
加される電圧を低めることができ、その結果ブースタプ
レートに印加される電圧の高い場合に発生された従来の
問題点が解決できる。

【０１０２】又、第３実施例に場合、プレート用伝達ト
ランジスターとストリング用伝達トランジスター分離制
御されるようにスイッチ回路130を提供した。そして、
選択されたワードラインと非選択されたワードラインに
各々電圧Vpgmと電圧Vpassを印加し一定時間が経過した
後、ストリング用伝達トランジスターをターンオフさせ
てワードラインをさせる。以後、プレート電圧を印加す
る時、プレート用伝達トランジスターを制御するための
駆動回路190から発生された高い電圧（例えば、13ボル
ト）をブステフィングプレート102に印加する。これに
よって、第１及び第２実施例と同じようにワードライン
電圧がプログラム時要求される電圧レベルに自己昇圧さ
れると共に非選択されたワードラインがより高い電圧に
ブスティングされる。こういうわけで、従来の場合非選
択されたワードラインに電圧Vpassを供給するによって
消耗された電力を減らすことができる。

【０１０３】

【発明の効果】プログラム動作時プレートに印加される
電圧レベルを低めるため、ワードライン電圧とプレート
電圧を印加する時点を別に制御することによって達成で
き、その結果従来問題点を解決するのと同時にプログラ
ム時に消耗される電力を減らすことができる。

【図面の簡単な説明】

【図１】（Ａ）は、通常的なナンド型フラッシュメモリ
セルの等価回路図であり、（Ｂ）は、プレート構造を持
つナンド型フラッシュメモリセルの等価回路図。

【図２】プレート構造を持つナンド型フラッシュメモリ
セルの模型を示す斜視図。

【図３】従来技術によるプログラム動作時印加される電
圧のレベルを示す波形図。

【図４】本発明の好ましい第１実施例によるナンド型フ
ラッシュメモリ装置の一部分を示すブロック図。

【図５】本発明によるワードラインブスディング動作を
説明するためのブースタプレートを持つメモリセルとこ
れに関連した伝達トランジスターとカップリングキャパ
シターを示す回路図。

【図６】従来及び本発明によるプレート電圧とワードラ
イン電圧のレベルを比較するための図表。

【図７】本発明の第１実施例によるブロックデコーダー
の詳細回路を示す回路図。

【図８】図４のセクションデコーダーを示す回路図。

【図９】第１実施例によるブースタプレート駆動回路を
示す回路図。

【図１０】本発明の第１実施例によるプログラム動作時
選択されたワードラインと非選択されたワードラインと
ブースタプレートに各々印加される電圧レベルを示すタ
イミング図。

【図１１】第２実施例によるブロックデコーダーを示す
回路図。

【図１２】第２実施例によるプログラム動作時ワードラ
インとブースタプレートと伝達トランジスターに印加さ
れる電圧レベルを示すタイミング図。

【図１３】本発明の第３実施例によるプレートセル構造
を持つフラッシュメモリ装置の一部分を示すブロック
図。

【図１４】第３実施例によるブロックデコーダーの駆動
回路を示す回路図。

【図１５】第３実施例によるブロックデコーダーの駆動
回路を示す回路図。

【図１６】本発明の第３実施例によるプログラム動作時
ワードラインとブースタプレートと伝達トランジスター
に印加される電圧レベルを示すタイミング図、

【符号の説明】

１００…アレーブロック １１０…ブロックデコーダー １２０…セクションデコーダー １３０…スイッチ回路 １４０…ページバッファ １５０、１６０…スイッチポンプ回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジュング，タエ−スング 大韓民国，ソウル，セオチョ−ク，ヤンジ ャエ−ドング，19，チュンクワン アート ヴィラ，エイ−202

Claims (24)

【特許請求の範囲】
1. 【請求項１】 ソース、ドレーン、フローティングゲー
   ト、そしてコントロールゲートを持つ電気的に消去及び
   プログラムできるメモリセルと、前記メモリセルを覆う
   導電層とを具備したセルアレーと；前記メモリセル中の
   アドレシングされる前記コントロールゲートに第１電圧
   を供給する手段と；前記アドレシングされたメモリセル
   の前記コントロールゲートが前記第１電圧に充分に充電
   された後、前記導電層に第２電圧を供給する手段及び；
   前記導電層に前記第２電圧が印加される場合には、前記
   コントロールゲートに前記第１電圧が印加されるのを遮
   断して前記コントロールゲートの電圧として前記第２電
   圧を乗圧させるための手段を含む電気的に消去及びプロ
   グラムできるフラッシュメモリ装置。
2. 【請求項２】 前記第１電圧は、前記アドレシングされ
   たメモリセルのプログラム時に印加される電圧レベルで
   ある電気的に消去及びプログラムできる請求項１に記載
   のフラッシュメモリ装置。
3. 【請求項３】 前記第２電圧は、前記第１電圧と同一レ
   ベルである電気的に消去及びプログラムできる請求項２
   に記載のフラッシュメモリ装置。
4. 【請求項４】 ソース、ドレーン、フローティングゲー
   ト、そしてコントロールゲートを持つ電気的に消去及び
   プログラムできるメモリセルと、前記メモリセルを覆う
   導電層を具備したセルアレーと；前記メモリセル中のア
   ドレシングされるコントロールゲートに第１電圧を供給
   する手段と；前記第１電圧が前記アドレシングされたセ
   ルのコントロールゲートに充分に充電された後、前記コ
   ントロールゲートをフローティングさせるための手段
   と；前記第１電圧が前記アドレシングされたセルのコン
   トロールゲートに充分に充電された後、前記導電層に第
   ２電圧を供給する手段を含む電気的に消去及びプログラ
   ムできるフラッシュメモリ装置。
5. 【請求項５】 前記第１電圧は、前記アドレシングされ
   たメモリセルのプログラム時に印加される電圧レベルの
   電気的に消去及びプログラムできる請求項４に記載のフ
   ラッシュメモリ装置。
6. 【請求項６】 ソース、ドレーン、フローティングゲー
   ト、そしてコトロールゲートを持つ電気的に消去及びプ
   ログラムできるメモリセルと、前記メモリセルを覆う導
   電層を具備したセルアレーと；外部からのアドレス信号
   に応答して制御信号を発生する手段と；プログラム動作
   の間に前記メモリセル中の前記アドレス信号によってア
   ドレシングされるコトロールゲートに供給するための第
   １電圧を発生する手段と；前記制御信号に応答して前記
   第１電圧を前記アドレシングされたセルのコントロール
   ゲートに伝達するための手段と；前記第１電圧が前記ア
   ドレシングされたセルのコントロールゲートが充分に充
   電された後、前記導電層に第２電圧を印加する手段を含
   む電気的に消去及びプログラムできるフラッシュメモリ
   装置。
7. 【請求項７】 前記第１電圧は、前記アドレシングされ
   たメモリセルのプログラム時に印加される電圧レベルの
   電気的に消去及びプログラムできる請求項６に記載のフ
   ラッシュメモリ装置。
8. 【請求項８】 前記第２電圧は、前記第１電圧と同一の
   レベルとされている電気的に消去及びプログラムできる
   請求項７に記載のフラッシュメモリ装置。
9. 【請求項９】 前記制御信号の電圧レベルは、前記第１
   電圧と同一のレベルとされている電気的に消去及びプロ
   グラムできる請求項６に記載のフラッシュメモリ装置。
10. 【請求項１０】 前記制御信号の電圧レベルは、前記第
    １電圧より高いレベルとされている電気的に消去及びプ
    ログラムできる請求項６に記載のフラッシュメモリ装
    置。
11. 【請求項１１】 前記制御信号の電圧レベルは、前記ア
    ドレシングされたセルのコントロールゲートが前記第１
    電圧に充分に充電されるまで前記第１電圧より高くさ
    れ、その後に前記第１電圧より低くされる電気的に消去
    及びプログラムできる請求項６に記載のフラッシュメモ
    リ装置。
12. 【請求項１２】 電気的に消去及びプログラムできる不
    揮発性半導体メモリ装置において、 複数の行ラインと；複数の列ラインと；ソース、ドレー
    ン、フローティングゲート、そしてコトロールゲートを
    持つ電気的に消去及びプログラムできるメモリセルと、
    前記メモリセルを覆う導電層を具備した少なくとも２つ
    のアレーブロックと；アドレス信号に応答して制御信号
    を発生する手段と；１つ又はその以上のメモリセルをプ
    ログラムするためのプログラムサイクル間に第１駆動信
    号と第２駆動信号を発生するが、前記第１駆動信号各々
    は、前記アドレス信号によりアドレシングされた前記メ
    モリブロック中１つのメモリブロック内の前記メモリセ
    ルに関連した行ラインを駆動し、前記第２駆動信号は、
    前記選択されたブロック内の前記導電層に関連した行ラ
    インを駆動する手段と；前記制御信号に応答し、前記選
    択されたメモリブロックに関連した前記行ラインに前記
    第１及び第２駆動信号を伝達するための手段とを有して
    いて、 前記第２駆動信号は、前記１駆動信号が生成され所定時
    間が経過した後発生されることを特徴とする不揮発性半
    導体メモリ装置。
13. 【請求項１３】 前記制御信号の電圧レベルは、前記メ
    モリセルに関連した行ライン中、前記アドレス信号によ
    って選択された行ラインのための駆動信号の電圧レベル
    と同一とされていることを特徴とする請求項１２に記載
    の不揮発性半導体メモリ装置。
14. 【請求項１４】 前記制御信号の電圧レベルは、前記メ
    モリセルに関連された行ライン中前記アドレス信号によ
    って選択された行ラインのための駆動信号の電圧レベル
    より高いことを特徴とする請求項１２に記載の不半導体
    メモリ装置。
15. 【請求項１５】 前記制御信号の電圧レベルは、前記選
    択された行ラインが該当する駆動信号の電圧レベルに充
    分に充電されるまで前記メモリセルに関連された行ライ
    ン中の前記アドレス信号によって選択された行ラインの
    ための駆動信号の電圧レベルより高くされ、その後に前
    記選択された行ラインのための駆動信号の電圧レベルよ
    りも低められるのを特徴とする請求項１２に記載の不揮
    発性半導体メモリ装置。
16. 【請求項１６】 電気的に消去及びプログラムできる不
    揮発性半導体メモリ装置において、 複数の行ラインと；複数の列ラインと；ソース、ドレー
    ン、フローティングゲート、そしてコントロールゲート
    を持つ電気的に消去及びプログラムできるメモリセル
    と、前記メモリセルを覆う導電層を具備した少なくとも
    ２つのアレーブロックと；アドレス信号に応答して第１
    制御信号と第２制御信号を発生するための手段と；１つ
    又はその以上のメモリセルをプログラムするためのプロ
    グラムサイクル間に第１駆動信号と第２駆動信号を発生
    するが、前記第１駆動信号各々前記アドレス信号によっ
    て選択された前記メモリブロック中１つのメモリブロッ
    ク内のメモリセルに関連された行ラインを駆動し、前記
    第２駆動信号は前記選択されたブロック内の前記導電層
    に関連された行ラインを駆動する手段と；前記第１制御
    信号に応答して前記選択されたメモリブロック内の前記
    メモリセルに関連された前記行ラインに前記第１駆動信
    号を伝達するための手段と；前記第２制御信号に応答し
    て前記選択されたメモリブロック内の前記導電層に関連
    された行ラインに前記第２駆動信号を伝達するための手
    段を含むが、前記第２駆動信号は前記第１駆動信号が生
    成され所定時間が経過した後、発生されることを特徴と
    する不揮発性半導体メモリ装置。
17. 【請求項１７】 前記制御手段は、前記第１制御信号が
    生成され所定時間が経過した後、前記第２制御信号を発
    生することを特徴とする請求項１６に記載の不揮発性半
    導体メモリ装置。
18. 【請求項１８】 前記制御手段は、前記第２制御信号が
    発生される前に前記第１制御信号の発生を中止すること
    を特徴とする請求項１６に記載の不揮発性半導体メモリ
    装置。
19. 【請求項１９】 前記第１制御信号の電圧レベルは、前
    記メモリセルに関連された行ライン中の前記アドレス信
    号によって選択された行ラインのための駆動信号の電圧
    レベルより高くされ、その後所定時間が経過した後、０
    ボルトに設定されることを特徴とする請求項１６に記載
    の不揮発性半導体メモリ装置。
20. 【請求項２０】 前記第２制御信号の電圧レベルは、前
    記選択されたメモリブロックに該当する導電層に関連さ
    れた行ラインのための駆動信号が印加される場合には、
    前記メモリセルに関連された行ライン中の前記アドレス
    信号によって選択された行ラインのための駆動信号の電
    圧レベルより高くされることを特徴とする請求項１６に
    記載の不揮発性半導体メモリ装置。
21. 【請求項２１】 複数のワードラインと；ソース、ドレ
    ーン、フローティングゲート、そしてコントロールゲー
    トを持つ電気的に消去及びプログラムできるメモリセル
    と、前記メモリセルを覆う導電層を具備したメモリセル
    アレーと；プログラム動作の間に前記セルアレーのワー
    ドライン及びブースタプレートに各々該当するプログラ
    ム電圧及びパス電圧を伝達するための伝達トランジスタ
    ーと；前記伝達トランジスターを活性化させるため、ア
    ドレス信号に応答して前記プログラム電圧と同一とした
    り、それよりも高い電圧を発生するブロックデコーダを
    含む電気的に消去及びプログラムできる不揮発性半導体
    メモリ装置のプログラム方法において、 前記伝達トランジスターに前記ブロックデコーダからの
    前記電圧を印加する第１段階と；前記ワードライン中、
    前記アドレス信号によって選択されたワードラインに前
    記プログラム電圧を供給し、他のワードラインに前記パ
    ス電圧を供給する第２段階と；前記ブースタプレートに
    前記プログラム電圧を供給する第３段階とを含むことを
    特徴とする不揮発性半導体メモリ装置のプログラム方
    法。
22. 【請求項２２】 複数のワードラインと；ソース、ドレ
    ーン、フローティングゲート、そしてコントロールゲー
    トを持つ電気的に消去及びプログラムできるメモリセル
    と、前記メモリセルを覆うブースタプレートを具備した
    メモリセルアレーと；プログラム動作の間、前記セルア
    レーのワードラインに各々該当するプログラム電圧及び
    パス電圧を伝達するための第１伝達トランジスターと；
    プログラム動作の間に前記セルアレーのブースタプレー
    トに前記プログラム電圧と同一の電圧レベルのブースタ
    プレート電圧を伝達するための第２伝達トランジスター
    と；前記第１伝達トランジスターを活性化させるためア
    ドレス信号に応答して前記プログラム電圧より高い第１
    ゲート電圧を発生し、前記ゲート電圧が発生され所定時
    間が経過した後、前記第２伝達トランジスターを活性化
    させるため前記第１ゲート電圧と同一のレベルの第２ゲ
    ート電圧を発生させるが、前記第２ゲート電圧が発生さ
    れる前に前記第１ゲート電圧が接地電位に遷移させるブ
    ロックデコーダを含む電気的に消去及びプログラムでき
    る不揮発性半導体メモリ装置のプログラム方法におい
    て、 前記第１伝達トランジスターに前記第１ゲート電圧を印
    加する第１段階と；前記ワードライン中、前記アドレス
    信号によって選択されるワードラインに前記プログラム
    電圧を供給し、他のワードラインに前記パス電圧を供給
    する第２段階と；前記第２伝達トランジスターに前記第
    ２ゲート電圧を印加する第３段階と；前記ブースタプレ
    ートに前記プログラム電圧を供給する第４段階とを含む
    のを特徴とする不揮発性半導体メモリ装置のプログラム
    方法。
23. 【請求項２３】 複数のワードラインと；ソース、ドレ
    ーン、フローティグゲート、そしてコントロールゲート
    を持つ電気的に消去及びプログラムできるメモリセル
    と、前記メモリセルを覆うブースタプレートを具備した
    メモリセルアレーと；プログラム動作の間に前記セルア
    レーのワードライン及びブースタプレートに各々該当す
    るプログラム電圧及びパス電圧を伝達するための伝達ト
    ランジスターと；前記伝達トランジスターを活性化させ
    るため、アドレス信号に応答して前記プログラム電圧と
    同一としたり、それよりも高い電圧を発生するブロック
    デコーダを含む電気的に消去及びプログラムできる不揮
    発性半導体メモリ装置のプログラム方法において、 前記アドレス信号によってデコーディングされるメモリ
    セルに関連されたワードラインに前記プログラム電圧を
    供給する段階と；前記プログラム電圧が前記ワードライ
    ンに充分に充電された後、前記ブースタプレートに前記
    プログラム電圧を印加して、前記コントロールゲートに
    前記プログラム電圧が印加されるのを防止して、前記コ
    ントロールゲートの電圧を乗圧するようにする段階を含
    むことを特徴とする不揮発性半導体メモリ装置のプログ
    ラム方法。
24. 【請求項２４】 複数のワードラインと；ソース、ドレ
    ーンフローティングゲート、そしてコントロールゲート
    を持つ電気的に消去及びプログラムできるメモリセル
    と、前記メモリセルを覆うブースタプレートを具備した
    メモリセルアレーと；プログラム動作の間に前記セルア
    レーのワードラインに各々該当するプログラム電圧及び
    パス電圧を伝達するための第１伝達トランジスターと；
    プログラム動作の間に前記セルアレーのブースタプレー
    トに前記プログラム電圧と同一の電圧レベルのブースタ
    プレート電圧を伝達するための第２伝達トランジスター
    と；前記第１及び第２伝達トランジスターを活性化させ
    るためのブロックデコーダを含む電気的に消去及びプロ
    グラムできる不揮発性メモリ装置のプログラム方法にお
    いて、 前記アドレス信号によってデコーディングされるメモリ
    セルに関連されたワードラインにプログラム電圧を供給
    する段階と；前記プログラム電圧が前記ワードラインに
    充分に充電された後、前記ワードラインをフローティン
    グさせる段階と；前記ブースタプレートに前記プログラ
    ム電圧を印加する段階を含むのを特徴とする不揮発性半
    導体メモリ装置のプログラム方法。