JPH10334692A - 集積回路メモリのための、冗長ヒューズを備えたマトリクス装置 - Google Patents

集積回路メモリのための、冗長ヒューズを備えたマトリクス装置

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JPH10334692A
JPH10334692A JP10161912A JP16191298A JPH10334692A JP H10334692 A JPH10334692 A JP H10334692A JP 10161912 A JP10161912 A JP 10161912A JP 16191298 A JP16191298 A JP 16191298A JP H10334692 A JPH10334692 A JP H10334692A
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JP10161912A
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Olivier Louis
ルイ オリヴィエ
Jean-Marie B Gaultier
ゴルティエ ジャン−マリー，ベルナール
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STMicroelectronics SA
Original Assignee
STMicroelectronics SA
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/781—Masking faults in memories by using spares or by reconfiguring using programmable devices combined in a redundant decoder

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  • Read Only Memory (AREA)
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Abstract

(57)【要約】 【目的】 集積回路メモリのための、冗長ヒューズを備
えたマトリクス装置 【構成】 メモリセルが行と列とに組織化された集積回
路メモリが、メモリセルの欠陥行または列のアドレスを
記憶しており、欠陥行または列のアドレスが検出された
とき交換用冗長素子を選択するための複数の冗長ヒュー
ズＣ00〜ＣＩMNを備えている。各欠陥行または列のアド
レスコードが１つの冗長ヒューズ列に記録され、この列
の各行は、アドレスコードの１ビットにつき２つのセル
Ｃ00とＣＩ 00、・・・、ＣMN〜ＣＩMNを有しており、各
セルが対応するビットそのものまたはその補数に対して
応答する。集積回路の読み出し中には、あらかじめ記録
されたアドレスコードに対応する列のみが電流の流れと
いう特徴を持たず、その付属する冗長要素が選択され
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、電気的に消去可能でプ
ログラム可能な不揮発性の集積回路メモリに関するもの
であり、詳細にのべるならば、そのようなメモリにおけ
る「フラッシュＥＥＰＲＯＭ」型メモリのための冗長ヒ
ューズのマトリクス配列に関するものである。
【０００２】
【従来の技術】このようなメモリは、或る容量、例えば
フラッシュＥＥＰＲＯＭの場合16メガビットのものが商
品化されている。集積回路の製造に用いられる方法では
欠陥が生じることが非常に多く、特にメモリセルに影響
を与える欠陥が多い。従って、あまりに多数の不合格品
がでるのを防ぐために、これらの集積回路メモリの製造
者は、必要があれば欠陥セルと置換するように構成され
た一定数の冗長セルを設けている。一般にこれらのメモ
リは、メモリセルの行と列より成るマトリクスの形に組
織化されている。従って、各メモリセルは、各行に関連
したワードラインと各列に関連したビットラインによっ
て選択される。実際には、簡略化のために、欠陥メモリ
セルの置き換えは、この欠陥セルを含む行全体または列
全体を置き換えることによって行われる。交換されなけ
ればならないメモリ要素（行または列のメモリ要素）は
検出された欠陥の種類に関係する。
【０００３】これらの冗長要素は、各集積回路の製造後
に実施されるテストに続いて動作状態におかれる。この
ためには、プログラム可能な構成変更手段が集積回路に
用意されており、テストによって欠陥要素が明らかにな
った場合に、この欠陥要素を、複数の冗長要素の中から
選択された置換要素で自動的に置換するようになされて
いる。この置換は外からは見えず、メモリの性能特性に
全く影響を与えないものでなければならない。実際には
構成変更手段には、メモリ内に存在する現在のアドレス
が欠陥要素のアドレスに対応していることを確認するた
めの回路が内蔵されており、対応している場合には、こ
れらの手段が、欠陥要素と置換する冗長要素を選択す
る。
【０００４】この自動的な置換は通常、欠陥要素のアド
レスを含むように構成された不揮発性のプログラム可能
なレジスタによってなされる。行と列とに組織化された
メモリの場合には、このアドレスは、行アドレスまたは
列アドレスのいずれかとなろう。これらプログラム可能
なレジスタを作成するには、広い意味での「ヒューズ」
として知られている要素が使用される。つまり、ヒュー
ズは、２つの状態（インタクトな状態（すなわち、プロ
グラムされていない状態）またはプログラムされた状
態）を有する２進情報要素を規定する。記録されるべき
各欠陥アドレスごとに、数個一組のヒューズが使用さ
れ、その一組のヒューズの数はアドレスを規定するため
に使用されるビット数に等しい。ｐビットのアドレスの
場合には、ｐ個一組のヒューズが使用される。一組のヒ
ューズのうちのそれぞれのヒューズの状態（インタクト
な状態またはプログラムされた状態）によってｐビット
のアドレスが規定される。Ｎ個の冗長列または冗長行が
ある場合、つまりＮ個の欠陥行または欠陥列を置換行ま
たは置換列によって置換する必要がある場合には、Ｎ組
のヒューズが必要である。
【０００５】さらに、ヒューズの各組ごとに、対応する
組が使用されているか否かを表示するための、確認ヒュ
ーズと称するヒューズが接続されている。置換要素が欠
陥要素と置換する必要がある場合には、この欠陥要素の
アドレスが一組のヒューズに記憶され、この組に接続さ
れた確認ヒューズが溶断すなわちとばされて、この組の
ヒューズが実際に置換操作を規定するために使用されて
いることを示す。ヒューズは、物理的なヒューズ（とば
された時に閉回路に変換される開回路の要素、またはそ
の逆の要素）であってもよい。あるいは、より一般的に
は、ヒューズは、プログラムされるとその後は消去不可
能となるトランジスタのような不揮発性メモリ要素であ
ってもよい。
【０００６】トランジスタのプログラムされていない状
態すなわちインタクトな状態は、ヒューズの初期状態に
相当する。このトランジスタのプログラムされた状態
は、ヒューズがとばされた状態に相当する。現在に至る
まで、各冗長要素には、レジスタと、このレジスタに記
憶されている値と現在のアドレスとを入力として受ける
比較器とが付属していた。テスト作業が終了すると、レ
ジスタは、欠陥要素のアドレスを表す値にプログラムさ
れる。従って、動作時、現在のアドレスがレジスタのう
ちの１つに含まれる値と一致する場合には、その付属す
る比較器が、付属する冗長要素の自動選択を可能にする
信号を出す。同時に、欠陥要素の選択は禁止される。
【０００７】従って、この方法は、冗長要素と同じ数の
プログラム可能なレジスタを必要とし、各レジスタに
は、アドレスコードのビット数だけ、プログラミング回
路および読み出し回路を付属されなければならない。つ
まり、各ヒューズごと、１つのプログラミング回路と１
つの読み出し回路が必要となる。これは、集積回路にお
いて無視できない大きさの空間を占めることになる。さ
らに、この方法では、検出された欠陥要素の数と同じ数
のレジスタをプログラムしなければならない。しかしな
がら、不揮発性のプログラム可能なレジスタは製造およ
びプログラムが困難であることから、不揮発性のプログ
ラム可能なレジスタが存在することは、信頼性の面で問
題が生じる。これらのプログラム可能なレジスタに加え
て、それぞれ一組のヒューズに付属するプログラミング
回路および読み出し回路が、集積回路においてさらに場
所を取る。
【０００８】
【発明が解決しようとする課題】従って、本発明の目的
は、冗長要素へのアクセスを実現する回路が占める空間
を小さくすることができ、且つ、システムの信頼性を高
めることができる、冗長ヒューズを有するマトリクス装
置を提案することである。
【０００９】
【課題を解決するための手段】本発明によれば、メモリ
セルが行と列とに組織化され且つ複数の冗長要素を有す
るメモリ中に、複数の冗長ヒューズを有する装置が配置
される。ここで「要素」とは、１つ以上の欠陥セルを含
むメモリセルの要素と置換するように構成されている冗
長ヒューズの行または列のいずれかである。冗長ヒュー
ズは、欠陥要素のアドレスを記憶しており、この欠陥要
素のアドレスが認識された時に欠陥要素と置換する冗長
要素を選択するように構成されている。装置は、各冗長
要素ごとに、対で一組になされたメモリセルの列を内蔵
しており、一対のメモリセルのうちの各メモリセルは、
アドレスコードの内の１ビットに直接応答するか、その
１ビットの補数に応答する。
【００１０】装置はさらに、プログラミング回路と読み
出し回路とを内蔵し、このプログラミング回路が、上記
冗長列に、アドレスコードに相当するメモリセル列が欠
陥要素を含んでいることを示す指示を出力し、読み出し
回路が、上記の冗長ヒューズの列内に電流が流れている
か否かを検出して、冗長列内に列電流が検出されない場
合に、上記欠陥列に関係する冗長要素を選択するための
信号を出力する。以下、添付図に示された特定の実施例
を説明することによって、本発明のその他の目的、特徴
および利点が明らかとなろう。
【００１１】
【実施例】本発明による冗長ヒューズにマトリクス装置
を組み込んだ集積回路メモリは、標準的な方法で、行デ
コーダと列デコーダによってアドレスされるセルの行と
列のマトリクスを有していてもよい。行デコーダは、行
アドレスを受けた時に所定の行を指定するために使用さ
れる。列デコーダは、列アドレスを受けて、その列アド
レスに従ってマルチプレクサを作動させ、選択されたラ
インの所定のワードを指定させる。その後、マルチプレ
クサがこのワードに相当する列を選択して、これらの列
を入／出力端子に接続する。入／出力端子は、読み出し
モードまたは書き込みモードで、メモリに記憶されたま
たは記憶させるデータワードを転送するために使用され
る。このような構成は、唯一可能なものというわけでは
ないが、最も一般的に用いられる形態であって、本発明
を具体的に説明するための基礎として説明するものであ
る。
【００１２】メモリの集積回路はさらに、一組の冗長回
路を有する。説明を簡単にするために、単なる例とし
て、使用される冗長要素が、欠陥列と置換するように構
成された修復列であると仮定しよう。しかしながら、欠
陥行を置換するための修復行があってもよい。各修復列
には、それぞれ経路指定装置が具備されている。この経
路指定装置は以下ような機能を有する。メモリ内の欠陥
列のアドレスを記憶し、メモリの入力に印加された列ア
ドレスを受け、アドレスを比較して、受けた列アドレス
が記録されたアドレスに対応しない場合には非動作状態
を保ち、さらに受けた列アドレスが欠陥列に対応する場
合には、入／出力端子に、欠陥列の代わりに修復列を接
続させる。
【００１３】図を参照すると、本発明によれば、冗長ヒ
ューズを備えたマトリクス装置は、修復列の数が（Ｍ＋
１）の場合、（Ｍ＋１）個の列あるいは組ＥＬＦ0〜Ｅ
ＬＦMのヒューズを備えている。それぞれの組は、アド
レスコードのビットＡ0〜Ａnの数と同数のヒューズ対を
有し、列ＥＬＦ0には（ｎ＋１）個のヒューズ対ＣＰ00
〜ＣＰ0nが、列ＥＦＦMには（ｎ＋１）個のヒューズ対
ＣＰM0〜ＣＰMnが設けられている。各ヒューズ対は、例
えばヒューズ対ＣＰ00は、第１のフローティングゲート
トランジスタＣ00と第２のフローティングゲートトラン
ジスタＣＩ00で構成されており、第１のフローティング
ゲートトランジスタＣ00のゲートは、電圧増幅器ＡＦＴ
0を介してアドレスコードのビットＡ0に相当する信号を
受け、第２のフローティングゲートトランジスタＣＩ
00のゲートは、インバータ回路ＩＮＶ 0を介してアドレ
スコードの同じビットＡ0を受ける。
【００１４】言い換えれば、ＣＩ00のゲートはＡ0の補
数である信号を受ける。各電圧増幅器ＡＥＴ0〜ＡＥＴn
と各インバータ回路ＩＮＶ0〜ＩＮＶnは電圧ジェネレー
タＵ GRに接続されている。この電圧ジェネレータは、２
つの電圧、つまり、プログラミング電圧ＵGR1＝12ボル
トと、読み出し電圧ＵGR2＝５とを出力する。アドレス
コードの各ビットＡ0〜Ａnは、１列に配列されたヒュー
ズ対のそれぞれのトランジスタ対のゲートに印加され
る。各トランジスタのソースは第１の電源回路12に接続
され、各トランジスタのドレインはプログラミング回路
を介して第２の電源回路11に接続されている。つまり、
各列はそれぞれ、１つのプログラミング回路ＰＲ0〜Ｐ
ＲMおよび１つの読み出し回路Ｌ0〜ＬMに接続されてい
る。各プログラミング回路はそれぞれ、そのトランジス
タ対のそれぞれのトランジスタに記録されるべき情報を
示すプログラミング信号Ｐ0〜ＰMによって制御される。
各読み出し回路はそれぞれ、欠陥列の代わりに修復列を
選択するために列デコーダに供給される信号ＥＬＲ0〜
ＥＬＲMを出力する。
【００１５】従って、本発明では、ヒューズ列ＥＬＦ0
〜ＥＬＦMの各列ごとにただ１つのプログラミング回路
とだた１つの読み出し回路しかない。さらに、各ヒュー
ズ列ごとに確認ヒューズは存在せず、ヒューズをプログ
ラミングおよび読み出しするための回路も存在しない。
その結果、トランジスタの数が少なくてすみ、従ってス
ペースの節約となる。しかしながら、本発明の装置は、
ヒューズ１個につき２個のトランジスタを有し、アドレ
スの１ビットにつき１つのインバータを有することに注
意されたい。しかしながら、これらの要素は、ヒューズ
１つにつき１個のプログラミング回路と１個の読み出し
回路を設ける場合ほどには場所をとらない。
【００１６】以下、欠陥列のアドレスにおいてＡ0＝１
およびＡn＝０であり、置換列が最終列Ｍに相当すると
仮定して、図に示した素子の動作を説明する。第１の動
作は、それぞれの列に、信号ＰM＝１（一方、Ｐ0＝０）
を印加して、列ＥＬＦM のプログラミングまたは記録で
ある。これによって、列ＢＬM にはＵ BL＝６ボルトが印
加され、一方、列ＢＬ0はフローティングのままであ
る。さらに、Ａ0＝１であるため、トランジスタＣ00〜
ＣM0のゲートに電位ＵGR1＝12ボルトが印加されて、ト
ランジスタＣM0がオンになる。これは、Ａ0＝１の値に
対応する。インバータＩＮＶ0と電圧ＵGR1＝12ボルトに
よって、トランジスタＣＩ00〜ＣＩMOのゲートには０ボ
ルトの電位が印加されて、トランジスタＣＩMOがオフの
ままとなる。
【００１７】Ａn ＝０であるために、トランジスタＣ0n
〜ＣMnのゲートには０ボルトの電位が印加され、トラン
ジスタＣMnがオフのままとなる。インバータＩＮＶnに
よって、トランジスタＣＩ0n〜ＣＩMnのゲートにはＵ
GR1＝12ボルトの電位が印加され、トランジスタＣＩMn
がオンになり、値Ａn＝０を記録する。一組のヒューズ
がビットＡ0＝１およびＡn＝０のメモリ読み出しコード
によってアドレスされるならば、ＵGR2＝５ボルトと仮
定して、セル対ＣＰ00〜ＣＰ0nとＣＰM0〜ＣＰMnは以下
のような挙動を示す。メモリが読み出されている時、ト
ランジスタＣ00〜ＣM0のゲートにＵGR1＝５ボルトの電
位が印加され、プログラムされたトランジスタＣM0がオ
フとなる。インバータＩＮＶ0によって、ＵGR2＝５ボル
トの電位が、全てのトランジスタＣＩ00〜ＣＩM0に印加
され、トランジスタＣＩM0がオフとなる。
【００１８】さらに、トランジスタＣ0n〜ＣMnの全ての
ゲートに電位０ボルトが印加されて、トランジスタＣMn
がオフとなる。メモリが読み出されている時、電位Ｕ
GR1＝５ボルトが、トランジスタＣＩ0n〜ＣＩMnの全て
のゲートに印加されて、プログラムされたトランジスタ
ＣＩMnがオフとなる。その結果、（ビットが０か１かど
うかに関係なく）欠陥列のコードを記録した列ＥＬＦM
の全てのトランジスタが、読み出しモードでアドレスコ
ードがそれらに印加された時にオフのままとなり、従っ
て、導体ＢＬM中に電流は流れない。従って、読み出し
回路ＬMは電流を検出せず、信号ＥＬＲMを出し、この信
号がＭ番目の置換列を活性化する。
【００１９】その他全ての列においては、アドレスコー
ドのビットのうち少なくとも１つが列ＥＬＦMに記録さ
れたものと異なっており、１つ以上のトランジスタがオ
ンとなり、その電流が、これと接続された読み出し回路
によって検出される。対応する置換列は選択されない。
メモリ内に欠陥要素が存在しない場合には、冗長装置の
セルはプログラムされず、読み出し中に電流が検出され
る。その結果、置換は行われない。図を参照すると、行
が、アドレスされる単位に２つずつグループ化されてい
ること以外は、ヒューズの組は全て、標準型のメモリと
同様に行と列とに組織化されたメモリセルの形態をとる
ことがわかる。
【００２０】標準的なメモリと同様、各列導体ＢＬ0〜
ＢＬMがそれぞれプログラミング回路ＰＲ0〜ＰＲMおよ
び読み出し回路Ｌ0〜ＬMに接続されており、これらの回
路は標準的なメモリで使用されるものと同一であること
に注意されたい。本発明の装置を作成するには、本発明
の装置がそれ用に設計されたメモリセル、及びそれに関
連する回路、例えばプログラミングおよび読み出し回路
を使用することができる。以上本発明の１つの具体例を
特定して説明したが、当業者には各種の変更および改良
が容易に可能であろう。そのような変更および改良も本
開示の一部を構成するものとし、本発明の範囲に含まれ
るものとする。従って上記の記載は単なる実施例であっ
てなんら本発明を限定するものではない。本発明は以下
の請求項およびその同等物の定義によってのみ制限され
る。
【図面の簡単な説明】
【図１】 本発明による冗長回路の概略構成図である。
【符号の説明】
11、12 電源回路 Ａ0〜Ａn アドレスコードの各ビット ＡＥＴ0〜ＡＥＴn 電圧増幅器 ＢＬ0〜ＢＬM 列 Ｃ00〜ＣM0、Ｃ0n〜ＣMn、ＣＩ00〜ＣＩM0、ＣＩ0n〜Ｃ
ＩMn フローティングゲートトランジスタ ＣＰ00〜ＣＰ0n、ＣＰM0〜ＣＰMn ヒューズ対 ＥＬＦ0〜ＥＬＦM ヒューズの組 ＥＬＲ0〜ＥＬＲM 信号 ＩＮＶ0〜ＩＮＶn インバータ回路 Ｌ0〜ＬM 読み出し回路 Ｐ0〜ＰM プログラミング信号 ＰＲ0〜ＰＲM プログラミング回路 ＵBL 信号 ＵGR 電圧ジェネレータ ＵGR1 プログラミング電圧 ＵGR2 読み出し電圧
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジャン−マリー，ベルナール ゴルティエ フランス国 13790 ルセ ロティスマン ラ ピネード １

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 メモリセルが行と列とに組織化され且つ
    複数の冗長要素を有する集積回路メモリのための、複数
    の冗長要素を有する装置であって、ここで「要素」と
    は、１つ以上の欠陥セルを含むメモリセルの要素と置換
    するように構成されているメモリセルの行または列のい
    ずれかであり、当該装置は、欠陥要素のアドレスを記憶
    しており、この欠陥要素と置換する冗長要素を選択する
    ように構成されており、当該装置は、各冗長要素ごと
    に、 二個一組になされたメモリセルの列を有し、一対のメモ
    リセルの各メモリセルは、アドレスコードの１ビットに
    直接応答するか、このアドレスコードの１ビットの補数
    に応答し、 プログラミング回路が、上記メモリセル列に、このアド
    レスコードに相当するメモリセルの列が欠陥要素を有す
    ることを示す信号を出力し、 読み出し回路が、上記メモリセル列の電流の有無を検出
    し、上記欠陥列内に電流が検出されない場合に、上記メ
    モリセル列に接続された冗長要素を選択するための信号
    を出力することを特徴とする装置。
  2. 【請求項２】 上記メモリセル列が、アドレスコードに
    よってアドレスされる行と列のマトリクスに組織化され
    ていることを特徴とする請求項１に記載の装置。
  3. 【請求項３】 各メモリセルがフローティングゲート電
    界効果トランジスタによって構成され、当該フローティ
    ングゲート電界効果トランジスタのドレインが対応する
    列に接続されており、ゲートが入力端子に接続されてア
    ドレスコードを受けるようになされており、さらにソー
    スが電源端子に接続されていることを特徴とする請求項
    １または２に記載の装置。
  4. 【請求項４】 行と列に配置された複数のメモリセルを
    有し、メモリセルの各行がアドレスコードのそれぞれの
    ビットに応答する一対のメモリセルを有しており、 さらに複数の冗長要素を備え、各冗長要素は、欠陥要素
    を置換するためのメモリセルの行および列のうちの１つ
    であり、 更に、欠陥要素のアドレスコードで冗長列をプログラム
    する手段と、 冗長列中の電流の有無を検出して、冗長列中に電流が検
    出されない場合に冗長上記要素を選択するための選択信
    号を出力する手段とを有することを特徴とする集積回路
    メモリ。
  5. 【請求項５】 メモリセルの１つの行または１つの列で
    ある欠陥要素を検出しし、冗長要素で欠陥要素を置換す
    るための集積回路メモリであって、 行と列に配列された複数のメモリセルを有し、メモリセ
    ルの各行がアドレスコードの対応する１ビットに応答す
    る一対の電界効果トランジスタからなり、 更に、 各々メモリセルの１つの行または１つの列である複数の
    冗長要素と、 各々メモリセルの１つの列に接続されており、メモリセ
    ルの冗長列をメモリセルの欠陥列のアドレスでプログラ
    ミングする複数のプログラミング回路と、 冗長列内の電流の有無を検出してこの冗長列内に電流が
    存在するか否かを示す信号を出力する回路とを有するこ
    とを特徴とする集積回路メモリ。
  6. 【請求項６】 さらに、メモリセル対のそれぞれの電界
    効果トランジスタのソースに接続された第１の電源回路
    を有することを特徴とする請求項５に記載の集積回路メ
    モリ。
  7. 【請求項７】 さらに、メモリセルの１つの列ごとに、
    各プログラミング回路を介して各電界効果トランジスタ
    のドレインに接続された第２の電源回路を有することを
    特徴とする請求項６に記載の集積回路メモリ。
  8. 【請求項８】 さらに、出力が電界効果トランジスタ対
    のうちの１つの電界効果トランジスタのゲートに接続さ
    れて、入力がそれぞれのアドレスコードビットに接続さ
    れたインバータを有することを特徴とする請求項５に記
    載の集積回路メモリ。
  9. 【請求項９】 集積回路メモリの欠陥要素を冗長要素で
    置換する方法であって、上記欠陥要素と上記冗長要素が
    メモリセルの１つの行または１つの列で構成されてお
    り、 メモリセルの１つの行または１つの列内の欠陥セルを検
    出し、 メモリセルの冗長列を欠陥要素のアドレスコードでプロ
    グラミングし、 読み出されるべきメモリ要素のアドレスを受け、 読み出されるべきメモリのアドレスが欠陥要素のアドレ
    スと同一であれば、冗長列の全てのメモリセルをバイア
    スオフし、 冗長列内に電流が流れないことを検出し、 冗長要素中に電流が検出されない場合には、欠陥要素を
    冗長要素で置換するための選択信号を出力するという段
    階を有することを特徴とする方法。
  10. 【請求項１０】 さらに、読み出されるべきメモリのア
    ドレスが欠陥要素のアドレスと同一でない場合には、非
    動作状態を保つことを特徴とする請求項９に記載の欠陥
    要素の置換方法。
  11. 【請求項１１】 さらに、冗長要素が欠陥要素を置換し
    ようとする場合に、冗長列をメモリのそれぞれのコンタ
    クトと接続させることを特徴とする請求項９に記載の欠
    陥要素の置換方法。
  12. 【請求項１２】 メモリセルの冗長列をアドレスでプロ
    グラミングする段階が、さらに、冗長列の各行ごとに、
    電界効果トランジスタ対のうちの第１の電界効果トラン
    ジスタをバイアスオンして第２の電界効果トランジスタ
    をバイアスオフすることを特徴とする請求項９に記載の
    欠陥要素の置換方法。
  13. 【請求項１３】 冗長列の全てのメモリセルをバイアス
    オフする段階が、さらに、冗長列の各行ごとに、電界効
    果トランジスタ対のうちの第１の電界効果トランジスタ
    をバイアスオフして第２の電界効果トランジスタをバイ
    アスオフする段階を含むことを特徴とする請求項９に記
    載の欠陥要素の置換方法。
  14. 【請求項１４】 さらに、集積回路メモリ中に欠陥要素
    が存在しない場合に、メモリセルの冗長列を欠陥要素の
    アドレスコードでプログラミングしないことを特徴とす
    る請求項９に記載の欠陥要素の置換方法。
  15. 【請求項１５】 さらに、集積回路メモリ中に欠陥要素
    が存在しない場合に、、冗長列の全てのメモリセルをバ
    イアスオフしないことを特徴とする請求項14に記載の欠
    陥要素の置換方法。
JP10161912A 1994-03-31 1998-06-10 集積回路メモリのための、冗長ヒューズを備えたマトリクス装置 Pending JPH10334692A (ja)

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FR9403845 1994-03-31
FR9403845A FR2718274B1 (fr) 1994-03-31 1994-03-31 Dispositif matriciel de fusibles de redondance pour mémoire intégrée.

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