JPH10335205A - 半導体集積回路のパターン設計方法 - Google Patents
半導体集積回路のパターン設計方法Info
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- JPH10335205A JPH10335205A JP13998897A JP13998897A JPH10335205A JP H10335205 A JPH10335205 A JP H10335205A JP 13998897 A JP13998897 A JP 13998897A JP 13998897 A JP13998897 A JP 13998897A JP H10335205 A JPH10335205 A JP H10335205A
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- 238000000034 method Methods 0.000 title claims abstract description 21
- 239000004065 semiconductor Substances 0.000 title claims description 19
- 238000013461 design Methods 0.000 title claims description 7
- 239000008188 pellet Substances 0.000 claims abstract description 18
- 238000004519 manufacturing process Methods 0.000 claims description 5
- 238000001459 lithography Methods 0.000 claims description 3
- 238000012545 processing Methods 0.000 abstract description 11
- 238000012795 verification Methods 0.000 abstract description 8
- 210000004027 cell Anatomy 0.000 description 13
- 238000010586 diagram Methods 0.000 description 11
- 230000000694 effects Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 210000003850 cellular structure Anatomy 0.000 description 1
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Landscapes
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】
【課題】回路データから描画データに変換する為の処理
時間が増大する。 【解決手段】ダイシングマーク４の内部に目合わせパタ
ーンの少なくとも１つ、例えばノギスパターン３を配置
する。
時間が増大する。 【解決手段】ダイシングマーク４の内部に目合わせパタ
ーンの少なくとも１つ、例えばノギスパターン３を配置
する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路のパ
ターン設計方法に関し、特に回路素子形成時の位置決め
用の目合せパターンとウェハー裁断用の目合わせに用い
るダイシングパターンの設計方法に関する。
ターン設計方法に関し、特に回路素子形成時の位置決め
用の目合せパターンとウェハー裁断用の目合わせに用い
るダイシングパターンの設計方法に関する。
【０００２】
【従来の技術】従来のこの種のパターン設計方法につい
て図面を参照して説明する。図６は従来のこの種パター
ン設計方法を説明するためのパターン図である。
て図面を参照して説明する。図６は従来のこの種パター
ン設計方法を説明するためのパターン図である。
【０００３】図６において１はステッパー式露光装置に
おける露光装置とウェハーの位置を合わせるための目合
わせパターン（以下ウェハーアライメントマークと言
う）、２はレイアウトパターンを描画したレチクルとウ
ェハーの位置を合わせるためのパターン（以下レーザー
ステッパーアライメントマークと言う）、３は各製造工
程において前工程で形成したパターンとの位置にずれが
無いかを確認するためのパターン（以下ノギスパターン
と言う）、４はウェハーをペレットに裁断する際ウェハ
ーと裁断装置の位置合わせのために使用する目合わせパ
ターン（以下これをダイシングマークと言う）である。
これらのパターンはウェハーをペレットに分割するため
ペレット領域５の周囲に配置される基準線（スクライブ
線）１０上に配置されてきた。これらの目合わせパター
ンは各ウェハー製造プロセス毎に、必要な数及び配置す
る位置、間隔が決定されている。
おける露光装置とウェハーの位置を合わせるための目合
わせパターン（以下ウェハーアライメントマークと言
う）、２はレイアウトパターンを描画したレチクルとウ
ェハーの位置を合わせるためのパターン（以下レーザー
ステッパーアライメントマークと言う）、３は各製造工
程において前工程で形成したパターンとの位置にずれが
無いかを確認するためのパターン（以下ノギスパターン
と言う）、４はウェハーをペレットに裁断する際ウェハ
ーと裁断装置の位置合わせのために使用する目合わせパ
ターン（以下これをダイシングマークと言う）である。
これらのパターンはウェハーをペレットに分割するため
ペレット領域５の周囲に配置される基準線（スクライブ
線）１０上に配置されてきた。これらの目合わせパター
ンは各ウェハー製造プロセス毎に、必要な数及び配置す
る位置、間隔が決定されている。
【０００４】しかし、製造技術の向上によりペレットの
縮小化が進み、前記の目合わせパターンは１つのペレッ
ト領域５の周囲に１組配置するための空間が取れなくな
ってきたため、スクライブ線１０で囲まれた１つのペレ
ット領域５を１セルとし、スクライブ線を重ねるように
配置した複数のセルを仮想的に１ペレット領域と見なし
（以下これをセル構成と言う）、その周囲に１組の目合
わせパターンを配置するようになってきた。
縮小化が進み、前記の目合わせパターンは１つのペレッ
ト領域５の周囲に１組配置するための空間が取れなくな
ってきたため、スクライブ線１０で囲まれた１つのペレ
ット領域５を１セルとし、スクライブ線を重ねるように
配置した複数のセルを仮想的に１ペレット領域と見なし
（以下これをセル構成と言う）、その周囲に１組の目合
わせパターンを配置するようになってきた。
【０００５】そのため露光時使用するレチクルにパター
ンを描画する描画装置において、セル構成後の回路デー
タが増大し、回路データから描画データに変換するため
の処理（以下これをＥＢ処理と言う）の処理時間が増大
するという問題が発生してきた。また、描画データが元
の回路データと等しいという検証を行うための検証時間
も増大してきた。
ンを描画する描画装置において、セル構成後の回路デー
タが増大し、回路データから描画データに変換するため
の処理（以下これをＥＢ処理と言う）の処理時間が増大
するという問題が発生してきた。また、描画データが元
の回路データと等しいという検証を行うための検証時間
も増大してきた。
【０００６】
【発明が解決しようとする課題】第１の問題点は、ＥＢ
処理の時間が増大するということである。その理由は、
パターンデータにおいてセル構成数が増えたことによる
データ量の増加のためである。
処理の時間が増大するということである。その理由は、
パターンデータにおいてセル構成数が増えたことによる
データ量の増加のためである。
【０００７】第２の問題点は、ＥＢ処理の結果出力され
る描画データの検証時間が増大するということである。
その理由は、第１の問題点と同様にデータ量が増大する
ためである。描画データの検証は各工程の形状を画面等
に表示させて目視により行う為、データ量が倍になれば
作業時間も倍になり、工数が増大する。
る描画データの検証時間が増大するということである。
その理由は、第１の問題点と同様にデータ量が増大する
ためである。描画データの検証は各工程の形状を画面等
に表示させて目視により行う為、データ量が倍になれば
作業時間も倍になり、工数が増大する。
【０００８】本発明の目的は、ＥＢ処理とその検証工程
の時間を低減することのできる半導体集積回路のパター
ン設計方法を提供することにある。
の時間を低減することのできる半導体集積回路のパター
ン設計方法を提供することにある。
【０００９】
【課題を解決するための手段】本発明の半導体集積回路
のパターン設計方法は、半導体ウェハー上にリソグラフ
ィ技術により回路素子を形成するための素子パターン
と、スクライブ線上に設けられ露光時に半導体ウェハー
と露光装置等との位置を決定するための複数の目合せパ
ターン及び回路素子形成後ウェハーをペレットに裁断す
る際の目合せに用いるダイシングパターンとを含む半導
体集積回路のパターンの設計方法において、前記ダイシ
ングパターンの内部に前記複数の目合せパターンの少な
くとも一つを設けることを特徴とするものである。
のパターン設計方法は、半導体ウェハー上にリソグラフ
ィ技術により回路素子を形成するための素子パターン
と、スクライブ線上に設けられ露光時に半導体ウェハー
と露光装置等との位置を決定するための複数の目合せパ
ターン及び回路素子形成後ウェハーをペレットに裁断す
る際の目合せに用いるダイシングパターンとを含む半導
体集積回路のパターンの設計方法において、前記ダイシ
ングパターンの内部に前記複数の目合せパターンの少な
くとも一つを設けることを特徴とするものである。
【００１０】本発明は、２つの目的の異なる目合わせパ
ターンを一体化して兼用する。この為、目合わせパター
ンを配置する領域が減り、領域確保のためにセル構成数
を増やす必要が無い。セル構成数が少なくなれば全体の
データ量が削減され、全体のデータを対象とするＥＢ処
理及びその検証時間も大幅に削減される。
ターンを一体化して兼用する。この為、目合わせパター
ンを配置する領域が減り、領域確保のためにセル構成数
を増やす必要が無い。セル構成数が少なくなれば全体の
データ量が削減され、全体のデータを対象とするＥＢ処
理及びその検証時間も大幅に削減される。
【００１１】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。図１及び図２は本発明の第１の実施の形態
を説明する為のパターン図及びノギスパターンと一体化
したダイシングマークを示す図である。
て説明する。図１及び図２は本発明の第１の実施の形態
を説明する為のパターン図及びノギスパターンと一体化
したダイシングマークを示す図である。
【００１２】図１を参照すると第１の実施の形態におけ
る半導体集積回路のパターンは、半導体ウェハー上にリ
ソグラフィ技術により回路素子を形成するための素子パ
ターンが形成されたペレット領域５と、このペレット領
域５の周囲のスクライブ線１０の上に設けられ露光時に
半導体ウェハーと露光装置等との位置を決定するための
ウェハーアライメントマーク１，レーザステッパーアラ
イメントマーク２，ノギスパターン３からなる目合わせ
パターン及び回路素子形成後ウェハーをペレットに裁断
する際の目合わせに用いるダイシングマーク４とを含ん
でいるが、特にスクライブ線１０の右側及び下側のダイ
シングマーク４内にノギスパターン３を設けたパターン
６Ａを配置した構成としてある。単独のダイシングマー
ク４をすべて一体化パターン６Ａとしてもよい。
る半導体集積回路のパターンは、半導体ウェハー上にリ
ソグラフィ技術により回路素子を形成するための素子パ
ターンが形成されたペレット領域５と、このペレット領
域５の周囲のスクライブ線１０の上に設けられ露光時に
半導体ウェハーと露光装置等との位置を決定するための
ウェハーアライメントマーク１，レーザステッパーアラ
イメントマーク２，ノギスパターン３からなる目合わせ
パターン及び回路素子形成後ウェハーをペレットに裁断
する際の目合わせに用いるダイシングマーク４とを含ん
でいるが、特にスクライブ線１０の右側及び下側のダイ
シングマーク４内にノギスパターン３を設けたパターン
６Ａを配置した構成としてある。単独のダイシングマー
ク４をすべて一体化パターン６Ａとしてもよい。
【００１３】すなわち図１においては、ペレット領域５
がＸ方向に２つ、Ｙ方向に２つ配列されたセル構成にな
っていて、スクライブ線１０の各交点と角にダイシング
マーク４を、スクライブ線１０の中心部に他の目合わせ
パターンを配置してある。目合わせパターンのうちノギ
スパターン３をダイシングマーク４と一体化してデータ
全体のＸ軸とＹ軸に配置する。これはノギスパターン３
が、レチクルの中心線上に配置されることが望ましく、
そのレチクルはパターンデータを繰り返し描写して形成
されるため、パターンデータのＸ軸とＹ軸の交点付近に
置くことが多くなり、同じくＸ軸とＹ軸の交点に置くダ
イシングマークともっとも共有化しやすいためである。
目合わせパターンを１ペレット領域を囲むスクライブ線
上に十分に配置できる場合はセル構成の必要は無いが、
小ペレット領域の場合は多少なりともセル構成しなけれ
ば間に合わないことが多いので、ここでもセル構成した
例を挙げてある。
がＸ方向に２つ、Ｙ方向に２つ配列されたセル構成にな
っていて、スクライブ線１０の各交点と角にダイシング
マーク４を、スクライブ線１０の中心部に他の目合わせ
パターンを配置してある。目合わせパターンのうちノギ
スパターン３をダイシングマーク４と一体化してデータ
全体のＸ軸とＹ軸に配置する。これはノギスパターン３
が、レチクルの中心線上に配置されることが望ましく、
そのレチクルはパターンデータを繰り返し描写して形成
されるため、パターンデータのＸ軸とＹ軸の交点付近に
置くことが多くなり、同じくＸ軸とＹ軸の交点に置くダ
イシングマークともっとも共有化しやすいためである。
目合わせパターンを１ペレット領域を囲むスクライブ線
上に十分に配置できる場合はセル構成の必要は無いが、
小ペレット領域の場合は多少なりともセル構成しなけれ
ば間に合わないことが多いので、ここでもセル構成した
例を挙げてある。
【００１４】図２に示したノギスパターンと一体化した
ダイシングマーク６Ａを作成するには、ダイシングマー
ク４のノギスパターン３と重なる部分を中抜きにしてそ
こにノギスパターンを置く。通常ノギスパターン３はダ
イシングマーク４に対して小さいパターンですむので、
ウェハー製造プロセス毎に定められた間隔を保てるなら
ば、１つのダイシングマーク内に２から３個のノギスパ
ターンを置くことが可能である。このダイシングマーク
４はペレット裁断に必要な本来の外形を保っているので
目合わせとしての精度は変わらない。又、一体化された
ノギスパターン３も、ダイシングマーク４を中抜きにし
てあるので露光時に必要な形状が確保され、精度は変わ
らない。
ダイシングマーク６Ａを作成するには、ダイシングマー
ク４のノギスパターン３と重なる部分を中抜きにしてそ
こにノギスパターンを置く。通常ノギスパターン３はダ
イシングマーク４に対して小さいパターンですむので、
ウェハー製造プロセス毎に定められた間隔を保てるなら
ば、１つのダイシングマーク内に２から３個のノギスパ
ターンを置くことが可能である。このダイシングマーク
４はペレット裁断に必要な本来の外形を保っているので
目合わせとしての精度は変わらない。又、一体化された
ノギスパターン３も、ダイシングマーク４を中抜きにし
てあるので露光時に必要な形状が確保され、精度は変わ
らない。
【００１５】尚、図１のセル構成はパターンデータの面
付けであって、実際のレチクル上ではこれを更に繰り返
し描画してレチクル全体にパターンを形成するため、パ
ターンデータの面付けが減っても１枚のウェハーに対す
る露光回数は減ることはない。
付けであって、実際のレチクル上ではこれを更に繰り返
し描画してレチクル全体にパターンを形成するため、パ
ターンデータの面付けが減っても１枚のウェハーに対す
る露光回数は減ることはない。
【００１６】図３及び図４は、本発明の第２及び第３の
実施の形態を説明する為のパターン図であり、図３はダ
イシングマーク４とウェハーアライメントマーク１とを
一体化したパターン６Ｂを、又図４はダイシングマーク
４とレーザーステッパーアライメントマーク２を一体化
したパターン６Ｃをそれぞれ示す。ノギスパターンの無
い所では、ダイシングマークと他の目合わせパターンを
一体化させて使用すると、目合わせパターンを配置する
領域が一層削除されてデータ量も少なくなる。
実施の形態を説明する為のパターン図であり、図３はダ
イシングマーク４とウェハーアライメントマーク１とを
一体化したパターン６Ｂを、又図４はダイシングマーク
４とレーザーステッパーアライメントマーク２を一体化
したパターン６Ｃをそれぞれ示す。ノギスパターンの無
い所では、ダイシングマークと他の目合わせパターンを
一体化させて使用すると、目合わせパターンを配置する
領域が一層削除されてデータ量も少なくなる。
【００１７】図５は、本発明の第４の実施の形態を説明
する為のパターン図であり、ダイシングマーク４内にウ
ェハーアライメントマーク１とレーザステッパーアライ
メントマーク２を配置したパターン６Ｄを示す。
する為のパターン図であり、ダイシングマーク４内にウ
ェハーアライメントマーク１とレーザステッパーアライ
メントマーク２を配置したパターン６Ｄを示す。
【００１８】このようにダイシングマーク内に２種類の
目合わせマークを配置することにより、更に目合わせパ
ターンを配置する領域が削減され、データ量も少なくな
る。
目合わせマークを配置することにより、更に目合わせパ
ターンを配置する領域が削減され、データ量も少なくな
る。
【００１９】尚、図５においてはウェハーアライメント
マーク１とレーザステッパーアライメントマーク２をダ
イシングマーク４内に配置した場合にてついて説明した
が、ノギスパターン３を含めてもよいことは勿論であ
る。
マーク１とレーザステッパーアライメントマーク２をダ
イシングマーク４内に配置した場合にてついて説明した
が、ノギスパターン３を含めてもよいことは勿論であ
る。
【００２０】
【発明の効果】第１の効果は、ＥＢ処理時間が短縮され
ることである。これによりパターン設計期間が短縮され
る。その理由は、一体化した目合わせパターンを使用す
ることによってパターンデータのセル構成数が減り、全
体のデータ量が削減されるためである。
ることである。これによりパターン設計期間が短縮され
る。その理由は、一体化した目合わせパターンを使用す
ることによってパターンデータのセル構成数が減り、全
体のデータ量が削減されるためである。
【００２１】第２の効果は、ＥＢ処理後の描画データの
検証作業が軽減されることである。その理由は、第１の
効果と同様にデータ量が削減されるためである。
検証作業が軽減されることである。その理由は、第１の
効果と同様にデータ量が削減されるためである。
【図１】本発明の第１の実施の形態を説明する為のパタ
ーン図。
ーン図。
【図２】第１の実施の形態におけるノギスパターンと一
体化したダイシングマークを示す図。
体化したダイシングマークを示す図。
【図３】第２の実施の形態におけるウェハーアライメン
トマークと一体化したダイシングマークを示す図。
トマークと一体化したダイシングマークを示す図。
【図４】第３の実施の形態におけるレーザステッパーア
ライメントマークと一体化したダイシングマークを示す
図。
ライメントマークと一体化したダイシングマークを示す
図。
【図５】第４の実施の形態におけるウェハーアライメン
トマークとレーザステッパーアアライメントマークと一
体化したダイシングマークを示す図。
トマークとレーザステッパーアアライメントマークと一
体化したダイシングマークを示す図。
【図６】従来技術を説明する為のパターン図。
【符号の説明】 １ ウェハーアライメントマーク ２ レーザステッパーアライメントマーク ３ ノギスパターン ４ ダイシングマーク ５ ペレット領域 ６Ａ ノギスパターンと一体化したダイシングマーク １０ スクライブ線
Claims (5)
- 【請求項１】 半導体ウェハー上にリソグラフィ技術に
より回路素子を形成するための素子パターンと、スクラ
イブ線上に設けられ露光時に半導体ウェハーと露光装置
等との位置を決定するための複数の目合せパターン及び
回路素子形成後ウェハーをペレットに裁断する際の目合
せに用いるダイシングパターンとを含む半導体集積回路
のパターンの設計方法において、前記ダイシングパター
ンの内部に前記複数の目合せパターンの少なくとも一つ
を設けることを特徴とする半導体集積回路のパターン設
計方法。 - 【請求項２】 複数の目合せパターンは、露光装置とウ
ェハーの位置を合わせるためのウェハーアライメントマ
ークとレチクルとウェハーの位置を合わせるためのレー
ザーステッパーアライメントマークと各製造工程におい
て前工程のパターンとの位置ずれを確認するためのノギ
スパターンである請求項１記載の半導体集積回路のパタ
ーン設計方法。 - 【請求項３】 ウェハーアライメントマークとレーザー
ステッパーアライメントマークとをダイシングパターン
の内部に設ける請求項１記載の半導体集積回路のパター
ン設計方法。 - 【請求項４】 ウェハーアライメントマークとノギスパ
ターンとをダイシングパターンの内部に設ける請求項１
記載の半導体集積回路のパターン設計方法。 - 【請求項５】 レーザーステッパーアライメントマーク
とノギスパターンとをダイシングパターンの内部に設け
る請求項１記載の半導体集積回路のパターン設計方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13998897A JPH10335205A (ja) | 1997-05-29 | 1997-05-29 | 半導体集積回路のパターン設計方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13998897A JPH10335205A (ja) | 1997-05-29 | 1997-05-29 | 半導体集積回路のパターン設計方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10335205A true JPH10335205A (ja) | 1998-12-18 |
Family
ID=15258332
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13998897A Pending JPH10335205A (ja) | 1997-05-29 | 1997-05-29 | 半導体集積回路のパターン設計方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10335205A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100654048B1 (ko) | 2005-12-29 | 2006-12-05 | 동부일렉트로닉스 주식회사 | 더미 산화막 블록을 구비한 다이 구분 마크 |
| GB2481189A (en) * | 2010-06-04 | 2011-12-21 | Plastic Logic Ltd | Display manufacture |
| US8404496B2 (en) | 1999-11-11 | 2013-03-26 | Fujitsu Semiconductor Limited | Method of testing a semiconductor device and suctioning a semiconductor device in the wafer state |
| US9054011B2 (en) | 2012-11-27 | 2015-06-09 | Renesas Electronics Corporation | Mask and method for manufacturing the same, and semiconductor device |
-
1997
- 1997-05-29 JP JP13998897A patent/JPH10335205A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8404496B2 (en) | 1999-11-11 | 2013-03-26 | Fujitsu Semiconductor Limited | Method of testing a semiconductor device and suctioning a semiconductor device in the wafer state |
| US8759119B2 (en) | 1999-11-11 | 2014-06-24 | Fujitsu Semiconductor Limited | Method of testing a semiconductor device and suctioning a semiconductor device in the wafer state |
| KR100654048B1 (ko) | 2005-12-29 | 2006-12-05 | 동부일렉트로닉스 주식회사 | 더미 산화막 블록을 구비한 다이 구분 마크 |
| GB2481189A (en) * | 2010-06-04 | 2011-12-21 | Plastic Logic Ltd | Display manufacture |
| GB2481189B (en) * | 2010-06-04 | 2014-11-26 | Plastic Logic Ltd | Edge Detection in Reduced Substrates |
| US9054011B2 (en) | 2012-11-27 | 2015-06-09 | Renesas Electronics Corporation | Mask and method for manufacturing the same, and semiconductor device |
| US9524915B2 (en) | 2012-11-27 | 2016-12-20 | Renesas Electronics Corporation | Semiconductor device |
| US9825084B2 (en) | 2012-11-27 | 2017-11-21 | Renesas Electronics Corporation | Semiconductor device |
| US10199425B2 (en) | 2012-11-27 | 2019-02-05 | Renesas Electronics Corporation | Semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000201 |