JPH10335657A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH10335657A JPH10335657A JP9146478A JP14647897A JPH10335657A JP H10335657 A JPH10335657 A JP H10335657A JP 9146478 A JP9146478 A JP 9146478A JP 14647897 A JP14647897 A JP 14647897A JP H10335657 A JPH10335657 A JP H10335657A
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- semiconductor device
- plasma
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- H10P95/90—Thermal treatments, e.g. annealing or sintering
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
- H10P14/69—Inorganic materials
- H10P14/6902—Inorganic materials composed of carbon, e.g. alpha-C, diamond or hydrogen doped carbon
-
- H—ELECTRICITY
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- H10P14/69—Inorganic materials
- H10P14/692—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses
- H10P14/6921—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses containing silicon
- H10P14/69215—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses containing silicon the material being a silicon oxide, e.g. SiO2
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/031—Manufacture or treatment of conductive parts of the interconnections
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/071—Manufacture or treatment of dielectric parts thereof
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 本発明は、ＭＯＳＦＥＴ等の半導体装置にお
いて、金属配線層下部にチタン膜、あるいは窒化チタン
膜のような水素を吸収する物質が用いられ、絶縁膜の直
上に大面積で存在する場合でも、十分にプラズマダメー
ジを除去し、ＭＯＳＦＥＴの特性および信頼性を向上す
る半導体装置の製造方法を提供すること、および従来よ
り低いアニール温度を用いても十分にプラズマダメージ
を除去しうる半導体装置の製造方法を提供することを目
的とする。 【解決手段】 製造工程中に少なくとも１回のプラズマ
を用いる工程を有する製造工程により、ゲート絶縁膜３
０、電極１４、１５、１６、金属配線３１、３２および
層間絶縁膜３、１３を形成した半導体基板１を、加圧水
素雰囲気中で加熱することを特徴とする。
いて、金属配線層下部にチタン膜、あるいは窒化チタン
膜のような水素を吸収する物質が用いられ、絶縁膜の直
上に大面積で存在する場合でも、十分にプラズマダメー
ジを除去し、ＭＯＳＦＥＴの特性および信頼性を向上す
る半導体装置の製造方法を提供すること、および従来よ
り低いアニール温度を用いても十分にプラズマダメージ
を除去しうる半導体装置の製造方法を提供することを目
的とする。 【解決手段】 製造工程中に少なくとも１回のプラズマ
を用いる工程を有する製造工程により、ゲート絶縁膜３
０、電極１４、１５、１６、金属配線３１、３２および
層間絶縁膜３、１３を形成した半導体基板１を、加圧水
素雰囲気中で加熱することを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳＦＥＴ（メ
タル−オキサイド−シリコン電界効果型トランジスタ）
等の製造方法に関し、特にプラズマ工程により受けるダ
メージをアニールにより低減する方法に関する。
タル−オキサイド−シリコン電界効果型トランジスタ）
等の製造方法に関し、特にプラズマ工程により受けるダ
メージをアニールにより低減する方法に関する。
【０００２】
【従来の技術】従来より微細ＭＯＳ・ＬＳＩ製造プロセ
スにおいて金属配線材料をパターニングする工程では、
垂直加工性に優れることから反応性イオンエッチングが
通常用いられている。また、配線層間の絶縁膜の成膜に
は、埋め込み性に優れることから高密度プラズマ酸化膜
が用いられている。しかし、反応性イオンエッチング工
程またはプラズマ酸化膜の成膜工程中に、半導体基板は
プラズマ雰囲気に曝されることになる。このとき、ゲー
ト電極に接続された配線がプラズマに対する一種のアン
テナとして作用してＭＯＳＦＥＴに電荷が蓄積され、ゲ
ート絶縁膜が劣化したり、ゲート絶縁膜の界面準位が増
加する現象（以下、プラズマダメージという。）が起き
る。そこで、ゲート絶縁膜に加えられたダメージを緩和
させるために、従来より、この配線層の形成後、半導体
装置の最終製造工程において、水素ガス雰囲気中で半導
体基板を加熱する水素アニール処理が行われている。
スにおいて金属配線材料をパターニングする工程では、
垂直加工性に優れることから反応性イオンエッチングが
通常用いられている。また、配線層間の絶縁膜の成膜に
は、埋め込み性に優れることから高密度プラズマ酸化膜
が用いられている。しかし、反応性イオンエッチング工
程またはプラズマ酸化膜の成膜工程中に、半導体基板は
プラズマ雰囲気に曝されることになる。このとき、ゲー
ト電極に接続された配線がプラズマに対する一種のアン
テナとして作用してＭＯＳＦＥＴに電荷が蓄積され、ゲ
ート絶縁膜が劣化したり、ゲート絶縁膜の界面準位が増
加する現象（以下、プラズマダメージという。）が起き
る。そこで、ゲート絶縁膜に加えられたダメージを緩和
させるために、従来より、この配線層の形成後、半導体
装置の最終製造工程において、水素ガス雰囲気中で半導
体基板を加熱する水素アニール処理が行われている。
【０００３】しかしながら、通常配線層の下層や上層に
用いられるチタン等のバリア層は、水素を吸収する性質
を有するので、バリア層がＭＯＳＦＥＴを覆うように存
在する場合、水素アニールによりプラズマダメージが除
去される効果が十分に得られないという問題が生じる。
例えば、Ｓ・Ｈｉｒａｄｅ等は１９９５年のＶＭＩＣ
（ｐｒｏｃｅｅｄｉｎｇ Ｐ３７６）において、ＭＯＳ
ＦＥＴのゲート電極の直上に大面積の配線材が存在する
場合、配線材下部にバリアメタルとして存在するチタン
膜が水素を吸収し、十分なプラズマダメージの除去が行
えないことを報告している。
用いられるチタン等のバリア層は、水素を吸収する性質
を有するので、バリア層がＭＯＳＦＥＴを覆うように存
在する場合、水素アニールによりプラズマダメージが除
去される効果が十分に得られないという問題が生じる。
例えば、Ｓ・Ｈｉｒａｄｅ等は１９９５年のＶＭＩＣ
（ｐｒｏｃｅｅｄｉｎｇ Ｐ３７６）において、ＭＯＳ
ＦＥＴのゲート電極の直上に大面積の配線材が存在する
場合、配線材下部にバリアメタルとして存在するチタン
膜が水素を吸収し、十分なプラズマダメージの除去が行
えないことを報告している。
【０００４】例えば通常の半導体装置が具備する入出力
バッファー回路では、電源供給ラインには他の部分より
線幅の広い配線が通常用いられる。この場合、従来の方
法ではその電源ラインの直下に存在するＭＯＳＦＥＴの
ゲート絶縁膜近傍まで水素が拡散しないことがあり、プ
ラズマダメージの除去が不十分になり、所望の特性を有
するＭＯＳＦＥＴを得ることができなくなる。
バッファー回路では、電源供給ラインには他の部分より
線幅の広い配線が通常用いられる。この場合、従来の方
法ではその電源ラインの直下に存在するＭＯＳＦＥＴの
ゲート絶縁膜近傍まで水素が拡散しないことがあり、プ
ラズマダメージの除去が不十分になり、所望の特性を有
するＭＯＳＦＥＴを得ることができなくなる。
【０００５】また近年になり配線間容量を低減させて回
路遅延時間を抑えることを目的として、層間絶縁膜に低
誘電率膜を適用することが試みられている。しかし、こ
の低誘電率膜は、一般に有機分子より合成される膜であ
るために耐熱性が悪く、従来の４００〜５００℃の処理
温度で水素アニール処理を行うことが不可能である。例
えばフッ化アモルファスカーボンを層間絶縁膜に適用し
た場合、３００℃以上に加熱するとアモルファスカーボ
ン膜が分解してフッ化カーボン系のガスに気化すること
がＥｎｄｏ等によって報告されている（Ａｐｐｌ・Ｐｈ
ｙｓ・Ｌｅｔｔ・６８（２０），１３Ｍａｙ１９９
６）。従って、このような耐熱性の悪い層間絶縁膜を用
いる場合には、従来より低温でありながら十分にプラズ
マダメージを除去する方法が求められていた。
路遅延時間を抑えることを目的として、層間絶縁膜に低
誘電率膜を適用することが試みられている。しかし、こ
の低誘電率膜は、一般に有機分子より合成される膜であ
るために耐熱性が悪く、従来の４００〜５００℃の処理
温度で水素アニール処理を行うことが不可能である。例
えばフッ化アモルファスカーボンを層間絶縁膜に適用し
た場合、３００℃以上に加熱するとアモルファスカーボ
ン膜が分解してフッ化カーボン系のガスに気化すること
がＥｎｄｏ等によって報告されている（Ａｐｐｌ・Ｐｈ
ｙｓ・Ｌｅｔｔ・６８（２０），１３Ｍａｙ１９９
６）。従って、このような耐熱性の悪い層間絶縁膜を用
いる場合には、従来より低温でありながら十分にプラズ
マダメージを除去する方法が求められていた。
【０００６】特開昭５７−１１８６３５号公報には、従
来の水素ガスの代わりにプラズマ発生装置より発生させ
た水素イオンを用いてアニールする方法が記載されてい
る。この公報によれば、基板温度を比較的低い温度に設
定しても水素アニール効果が現れるとしている。しかし
ながら、この方法では、高周波電力により発生させた水
素イオンを用いることから、この工程で新たにプラズマ
ダメージを発生させる場合があり、その結果十分なダメ
ージ除去が行えない問題があった。
来の水素ガスの代わりにプラズマ発生装置より発生させ
た水素イオンを用いてアニールする方法が記載されてい
る。この公報によれば、基板温度を比較的低い温度に設
定しても水素アニール効果が現れるとしている。しかし
ながら、この方法では、高周波電力により発生させた水
素イオンを用いることから、この工程で新たにプラズマ
ダメージを発生させる場合があり、その結果十分なダメ
ージ除去が行えない問題があった。
【０００７】一方、特開平２−１７７５４２号公報に
は、シリコンウェハを水素雰囲気中加圧下でアニールす
ることにより、シリコンウェハ表面に形成される酸化膜
の耐圧特性を向上させる方法が記載されている。しかし
ながら、この方法は酸化膜形成時の熱誘起結晶欠陥を減
少させることを目的として、酸化膜形成前に加圧水素ア
ニールを行うものである。従って、ゲート酸化膜を形成
し、層間絶縁膜や配線まで形成した後にプラズマダメー
ジを減少させる方法は、依然としてまったく知られてい
なかったのである。
は、シリコンウェハを水素雰囲気中加圧下でアニールす
ることにより、シリコンウェハ表面に形成される酸化膜
の耐圧特性を向上させる方法が記載されている。しかし
ながら、この方法は酸化膜形成時の熱誘起結晶欠陥を減
少させることを目的として、酸化膜形成前に加圧水素ア
ニールを行うものである。従って、ゲート酸化膜を形成
し、層間絶縁膜や配線まで形成した後にプラズマダメー
ジを減少させる方法は、依然としてまったく知られてい
なかったのである。
【０００８】
【発明が解決しようとする課題】本発明は、上記の問題
点に鑑みてなされたものであり、ＭＯＳＦＥＴ等の半導
体装置において、金属配線層下部に、チタン膜あるいは
窒化チタン膜のような水素を吸収する物質でバリア層が
設けられ、それが絶縁膜の直上に大面積で存在する場合
でも、十分にプラズマダメージを除去し、ＭＯＳＦＥＴ
の特性および信頼性を向上する半導体装置の製造方法を
提供することを目的とする。
点に鑑みてなされたものであり、ＭＯＳＦＥＴ等の半導
体装置において、金属配線層下部に、チタン膜あるいは
窒化チタン膜のような水素を吸収する物質でバリア層が
設けられ、それが絶縁膜の直上に大面積で存在する場合
でも、十分にプラズマダメージを除去し、ＭＯＳＦＥＴ
の特性および信頼性を向上する半導体装置の製造方法を
提供することを目的とする。
【０００９】また、本発明は、従来より低いアニール温
度を用いても十分にプラズマダメージを除去しうる半導
体装置の製造方法を提供することを目的とする。
度を用いても十分にプラズマダメージを除去しうる半導
体装置の製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明は、製造工程中に
少なくとも１回のプラズマを用いる工程を有する製造工
程により、ゲート絶縁膜、電極、金属配線および層間絶
縁膜を形成した半導体基板を、加圧水素雰囲気中で加熱
することを特徴とする半導体装置の製造方法に関する。
少なくとも１回のプラズマを用いる工程を有する製造工
程により、ゲート絶縁膜、電極、金属配線および層間絶
縁膜を形成した半導体基板を、加圧水素雰囲気中で加熱
することを特徴とする半導体装置の製造方法に関する。
【００１１】
【発明の実施の形態】本発明では、半導体基板表面に、
ゲート絶縁膜、電極、金属配線および層間絶縁膜を形成
した後に、これらの工程中に受けたプラズマダメージを
除去するために加圧水素雰囲気中で水素アニールを行う
ものである。従って、加圧水素雰囲気中で加熱する工程
は、なるべく半導体製造の最終工程に近い工程で行うの
が好ましい。また、その半導体基板上には、ゲート絶縁
膜、電極、金属配線および層間絶縁膜の他に必要に応じ
てその他の層が形成されていてもよい。
ゲート絶縁膜、電極、金属配線および層間絶縁膜を形成
した後に、これらの工程中に受けたプラズマダメージを
除去するために加圧水素雰囲気中で水素アニールを行う
ものである。従って、加圧水素雰囲気中で加熱する工程
は、なるべく半導体製造の最終工程に近い工程で行うの
が好ましい。また、その半導体基板上には、ゲート絶縁
膜、電極、金属配線および層間絶縁膜の他に必要に応じ
てその他の層が形成されていてもよい。
【００１２】本発明では、水素アニールを加圧水素雰囲
気、好ましくは０．５ＭＰａ以上の加圧水素雰囲気で行
うことにより、従来より多量の水素を層間絶縁膜中およ
び半導体基板に供給する。この結果、線幅が広く、下層
および／または上層にチタン等の水素吸収性の材料を有
する配線の直下にＭＯＳＦＥＴが存在する場合において
もプラズマダメージを除去することができる。但し、あ
まりに水素分圧を上げると爆発等の危険性があるので、
通常は例えば５ＭＰａ程度以下で行うことが好ましい。
水素ガスは適当な不活性ガスで希釈されていてもよい。
気、好ましくは０．５ＭＰａ以上の加圧水素雰囲気で行
うことにより、従来より多量の水素を層間絶縁膜中およ
び半導体基板に供給する。この結果、線幅が広く、下層
および／または上層にチタン等の水素吸収性の材料を有
する配線の直下にＭＯＳＦＥＴが存在する場合において
もプラズマダメージを除去することができる。但し、あ
まりに水素分圧を上げると爆発等の危険性があるので、
通常は例えば５ＭＰａ程度以下で行うことが好ましい。
水素ガスは適当な不活性ガスで希釈されていてもよい。
【００１３】金属配線は、必要に応じてその下層および
／または上層に高融点金属または高融点金属の窒化物か
らなる膜を設けてもよい。このような材料は、通常水素
吸収性であるが、本発明はこのような材料を金属配線の
下層および／または上層に設けた場合に特に大きな効果
を発揮しうるものである。高融点金属または高融点金属
の窒化物としては、チタンおよび窒化チタン等を挙げる
ことができる。
／または上層に高融点金属または高融点金属の窒化物か
らなる膜を設けてもよい。このような材料は、通常水素
吸収性であるが、本発明はこのような材料を金属配線の
下層および／または上層に設けた場合に特に大きな効果
を発揮しうるものである。高融点金属または高融点金属
の窒化物としては、チタンおよび窒化チタン等を挙げる
ことができる。
【００１４】また、通常水素アニールの処理温度を低温
化すると、層間膜中の水素の拡散係数が低下し、ゲート
絶縁膜近傍まで水素を拡散しにくくなる。しかし本発明
においては、層間膜表面近傍の水素分圧を上げるので、
低温化しても拡散速度を高くすることで、水素を十分に
拡散させることができる。従って、処理温度を低温化し
てもプラズマダメージの除去ができる。
化すると、層間膜中の水素の拡散係数が低下し、ゲート
絶縁膜近傍まで水素を拡散しにくくなる。しかし本発明
においては、層間膜表面近傍の水素分圧を上げるので、
低温化しても拡散速度を高くすることで、水素を十分に
拡散させることができる。従って、処理温度を低温化し
てもプラズマダメージの除去ができる。
【００１５】また本発明ではプラズマが存在しない雰囲
気で水素アニール処理を行うので新たなダメージを加え
ることなく、十分なプラズマダメージ除去効果が得られ
る。
気で水素アニール処理を行うので新たなダメージを加え
ることなく、十分なプラズマダメージ除去効果が得られ
る。
【００１６】
［実施例１］次に本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１７】図１〜図４は本実施例の半導体装置の製造
方法を説明する図である。本実施例では第２層目の金属
配線１１が入出力バッファー回路への電源供給用に用い
られており、通常の線幅より広く、かつＭＯＳＦＥＴを
覆うように配置されている。図１がその平面図であり、
図２は、図１中のＡ−Ｂ間の断面図を示したものであ
る。
方法を説明する図である。本実施例では第２層目の金属
配線１１が入出力バッファー回路への電源供給用に用い
られており、通常の線幅より広く、かつＭＯＳＦＥＴを
覆うように配置されている。図１がその平面図であり、
図２は、図１中のＡ−Ｂ間の断面図を示したものであ
る。
【００１８】図２に示すように、シリコン基板１上に素
子分離膜２、ソース電極１４、ドレイン電極１５、ゲー
ト絶縁膜３０およびゲート電極１６が設けられており、
さらにその上を、プラズマＣＶＤ法により成膜された７
００ｎｍ厚のプラズマ酸化シリコン膜３が層間絶縁膜と
して形成されている。
子分離膜２、ソース電極１４、ドレイン電極１５、ゲー
ト絶縁膜３０およびゲート電極１６が設けられており、
さらにその上を、プラズマＣＶＤ法により成膜された７
００ｎｍ厚のプラズマ酸化シリコン膜３が層間絶縁膜と
して形成されている。
【００１９】このプラズマシリコン酸化膜３は所定位置
にソース電極１４およびドレイン電極１５に達する開孔
が設けられており、この開孔を通してソース電極１４お
よびドレイン電極１５とコンタクトをとるタングステン
プラグ４が設けられ、このタングステンプラグに第１層
金属配線３１が接続されている。第１層金属配線はチタ
ン膜５／窒化チタン膜６／アルミ・銅合金膜７／窒化チ
タン膜８の積層膜で構成されており、それぞれの膜厚は
６０ｎｍ／１００ｎｍ／５００ｎｍ／１００ｎｍであ
る。尚、ソース電極１４およびドレイン電極１５とのコ
ンタクト面は、シリサイド化しチタンシリサイド膜１７
が形成されている。
にソース電極１４およびドレイン電極１５に達する開孔
が設けられており、この開孔を通してソース電極１４お
よびドレイン電極１５とコンタクトをとるタングステン
プラグ４が設けられ、このタングステンプラグに第１層
金属配線３１が接続されている。第１層金属配線はチタ
ン膜５／窒化チタン膜６／アルミ・銅合金膜７／窒化チ
タン膜８の積層膜で構成されており、それぞれの膜厚は
６０ｎｍ／１００ｎｍ／５００ｎｍ／１００ｎｍであ
る。尚、ソース電極１４およびドレイン電極１５とのコ
ンタクト面は、シリサイド化しチタンシリサイド膜１７
が形成されている。
【００２０】この第１層金属配線の上を覆ってプラズマ
ＣＶＤ法により成膜された５００ｎｍ厚のプラズマ酸化
シリコン膜１３が層間絶縁膜として形成され、その上に
第２層金属配線３２が設けられている。第２層金属配線
も同様に、チタン膜９／窒化チタン膜１０／アルミ・銅
合金膜１１／窒化チタン膜１２の積層膜で構成されてお
り、それぞれの膜厚は６０ｎｍ／１００ｎｍ／５００ｎ
ｍ／１００ｎｍである。第２層金属配線３２の線幅は１
０μｍと広く、図１に示すように、ＭＯＳＦＥＴを大き
く覆っている。
ＣＶＤ法により成膜された５００ｎｍ厚のプラズマ酸化
シリコン膜１３が層間絶縁膜として形成され、その上に
第２層金属配線３２が設けられている。第２層金属配線
も同様に、チタン膜９／窒化チタン膜１０／アルミ・銅
合金膜１１／窒化チタン膜１２の積層膜で構成されてお
り、それぞれの膜厚は６０ｎｍ／１００ｎｍ／５００ｎ
ｍ／１００ｎｍである。第２層金属配線３２の線幅は１
０μｍと広く、図１に示すように、ＭＯＳＦＥＴを大き
く覆っている。
【００２１】このように形成された基板をアニールする
には次のように行う。
には次のように行う。
【００２２】図２の第２層金属配線までが形成された基
板上に、図３に示すように膜厚４００ｎｍのプラズマ酸
化シリコン膜１８を成膜し、引き続き１ＭＰａの加圧水
素ガス雰囲気中に導入し、４００℃で２０分間加熱して
アニールした。
板上に、図３に示すように膜厚４００ｎｍのプラズマ酸
化シリコン膜１８を成膜し、引き続き１ＭＰａの加圧水
素ガス雰囲気中に導入し、４００℃で２０分間加熱して
アニールした。
【００２３】次に図４に示すように膜厚３００ｎｍのプ
ラズマ窒化酸化シリコン膜１９を成膜する。プラズマ窒
化酸化シリコン膜１９を成膜する工程において配線層は
全て絶縁膜で覆われており、ＭＯＳＦＥＴは成膜雰囲気
に存在するプラズマによるダメージを受けない。
ラズマ窒化酸化シリコン膜１９を成膜する。プラズマ窒
化酸化シリコン膜１９を成膜する工程において配線層は
全て絶縁膜で覆われており、ＭＯＳＦＥＴは成膜雰囲気
に存在するプラズマによるダメージを受けない。
【００２４】この工程の後、カバー膜の成膜およびボン
ディングパッドの開口、組み立てを行うことにより所望
の半導体装置を得た。
ディングパッドの開口、組み立てを行うことにより所望
の半導体装置を得た。
【００２５】この実施例では、第２層金属配線の線幅が
広くしかも金属配線の下層にチタンおよび窒化チタンの
層が設けられているため、従来の水素アニールでは、層
間絶縁膜形成時に発生したプラズマダメージを十分に除
去することができなかったが、本実施例では、多量の水
素を層間膜中に拡散させることができプラズマダメージ
を除去することができた。
広くしかも金属配線の下層にチタンおよび窒化チタンの
層が設けられているため、従来の水素アニールでは、層
間絶縁膜形成時に発生したプラズマダメージを十分に除
去することができなかったが、本実施例では、多量の水
素を層間膜中に拡散させることができプラズマダメージ
を除去することができた。
【００２６】［実施例２］この実施例では、まず図５
（ａ）に示すようにシリコン基板１上に素子分離膜２、
ソース電極１４、ドレイン電極１５、ゲート絶縁膜３０
およびゲート電極１６を形成し、次に層間絶縁膜として
プラズマ酸化シリコン膜３を成膜し、引き続きリソグラ
フイーおよびエッチング技術を用いてコンタクトホール
を開孔した。次に、図５（ｂ）に示すようにチタンおよ
び窒化チタンをスパッタした後、タングステンプラグ４
をコンタクトホール開孔に埋め込み、続いて金属配線材
をスパッタし、フォトリソグラフイーおよびエッチング
技術を用いたパターニングにより第１層金属配線３１を
形成した。第１層金属配線は実施例１と同じ４層構造よ
りなるが図示は省略した。
（ａ）に示すようにシリコン基板１上に素子分離膜２、
ソース電極１４、ドレイン電極１５、ゲート絶縁膜３０
およびゲート電極１６を形成し、次に層間絶縁膜として
プラズマ酸化シリコン膜３を成膜し、引き続きリソグラ
フイーおよびエッチング技術を用いてコンタクトホール
を開孔した。次に、図５（ｂ）に示すようにチタンおよ
び窒化チタンをスパッタした後、タングステンプラグ４
をコンタクトホール開孔に埋め込み、続いて金属配線材
をスパッタし、フォトリソグラフイーおよびエッチング
技術を用いたパターニングにより第１層金属配線３１を
形成した。第１層金属配線は実施例１と同じ４層構造よ
りなるが図示は省略した。
【００２７】次に、図５（ｃ）に示すようにＣＶＤ法に
より酸化シリコン膜３５を堆積し、次にプラズマＣＶＤ
法によりフッ化アモルファスカーボン膜３６を堆積し
た。その上に、再度ＣＶＤ法により酸化シリコン膜３７
を堆積した後、化学機械研磨（ＣＭＰ）により酸化シリ
コン膜を研磨し表面を平坦化した。
より酸化シリコン膜３５を堆積し、次にプラズマＣＶＤ
法によりフッ化アモルファスカーボン膜３６を堆積し
た。その上に、再度ＣＶＤ法により酸化シリコン膜３７
を堆積した後、化学機械研磨（ＣＭＰ）により酸化シリ
コン膜を研磨し表面を平坦化した。
【００２８】次に図６（ａ）に示すように酸化シリコン
膜３５、フッ化アモルファスカーボン膜３６および酸化
シリコン膜３７からなる層間絶縁膜に、第１および第２
層金属配線を接続するスルーホールの開孔を行い、第１
層金属配線の形成と同様にして、タングステンプラグ２
０と第２層金属配線３２を形成した。第２層金属配線も
実施例１と同じ４層構造よりなるが図示は省略した。
膜３５、フッ化アモルファスカーボン膜３６および酸化
シリコン膜３７からなる層間絶縁膜に、第１および第２
層金属配線を接続するスルーホールの開孔を行い、第１
層金属配線の形成と同様にして、タングステンプラグ２
０と第２層金属配線３２を形成した。第２層金属配線も
実施例１と同じ４層構造よりなるが図示は省略した。
【００２９】次に、図６（ｂ）に示すように膜厚４００
ｎｍのプラズマ酸化シリコン膜２１を成膜し、この半導
体基板を２ＭＰａの加圧水素ガス雰囲気中に導入し、３
００℃で２０分間アニール処理を行った。引き続きプラ
ズマ窒化酸化シリコン膜およびポリイミド膜を成膜し、
続いてボンディングパッドの開孔を行い、更に組み立て
を行うことで所望の半導体装置を得た。
ｎｍのプラズマ酸化シリコン膜２１を成膜し、この半導
体基板を２ＭＰａの加圧水素ガス雰囲気中に導入し、３
００℃で２０分間アニール処理を行った。引き続きプラ
ズマ窒化酸化シリコン膜およびポリイミド膜を成膜し、
続いてボンディングパッドの開孔を行い、更に組み立て
を行うことで所望の半導体装置を得た。
【００３０】この場合も第１の実施例と同様に、プラズ
マ窒化酸化シリコン膜を成膜する工程において金属配線
層はすべての部分で絶縁膜に覆われており、ＭＯＳＦＥ
Ｔは成膜雰囲気に存在するプラズマによるダメージを受
けない。
マ窒化酸化シリコン膜を成膜する工程において金属配線
層はすべての部分で絶縁膜に覆われており、ＭＯＳＦＥ
Ｔは成膜雰囲気に存在するプラズマによるダメージを受
けない。
【００３１】このようにこの実施例では、配線間の容量
低減を目的として層間絶縁膜に低誘電率膜であるフッ化
アモルファスカーボン膜を用いたが、従来より低い温度
で水素アニールができたため、フッ化アモルファスカー
ボン膜を損傷することなく、十分にプラズマダメージを
低減することができた。
低減を目的として層間絶縁膜に低誘電率膜であるフッ化
アモルファスカーボン膜を用いたが、従来より低い温度
で水素アニールができたため、フッ化アモルファスカー
ボン膜を損傷することなく、十分にプラズマダメージを
低減することができた。
【００３２】
【発明の効果】本発明によれば、ＭＯＳＦＥＴ等の半導
体装置において、金属配線層上部および／または下部に
バリア層としてチタン膜、あるいは窒化チタン膜のよう
な水素を吸収する物質が用いられ、絶縁膜の直上に大面
積で存在する場合でも、十分にプラズマダメージを除去
し、ＭＯＳＦＥＴの特性および信頼性が向上した半導体
装置を製造することができる。
体装置において、金属配線層上部および／または下部に
バリア層としてチタン膜、あるいは窒化チタン膜のよう
な水素を吸収する物質が用いられ、絶縁膜の直上に大面
積で存在する場合でも、十分にプラズマダメージを除去
し、ＭＯＳＦＥＴの特性および信頼性が向上した半導体
装置を製造することができる。
【００３３】また、本発明によれば、従来より低いアニ
ール温度を用いても十分にプラズマダメージを除去した
半導体装置を製造することができる。
ール温度を用いても十分にプラズマダメージを除去した
半導体装置を製造することができる。
【図１】加圧水素雰囲気でアニールを行う半導体基板の
構造を示す平面図である。
構造を示す平面図である。
【図２】図１のＡ−Ｂ間の断面図である。
【図３】加圧水素雰囲気でアニールを行う半導体基板を
示す図である。
示す図である。
【図４】加圧水素雰囲気でアニール工程に続く半導体装
置の製造工程を示す図である。
置の製造工程を示す図である。
【図５】実施例２示した製造工程を示す図である。
【図６】図５に引き続き実施例２示した製造工程を示す
図である。
図である。
１ シリコン基板 ２ 素子分離膜 ３ プラズマ酸化シリコン膜 ４ タングステンプラグ ５ チタン膜 ６ 窒化チタン膜 ７ アルミ・銅合金膜 ８ 窒化チタン膜 ９ チタン膜 １０ 窒化チタン膜 １１ アルミ・銅合金膜 １２ 窒化チタン膜 １３ プラズマ酸化シリコン膜 １４ ソース電極 １５ ドレイン電極 １６ ゲート電極 １７ チタンシリサイド膜 １８ プラズマ酸化シリコン膜 １９ プラズマ窒化酸化シリコン膜 ２０ タングステンプラグ ２１ プラズマ酸化シリコン膜 ３０ ゲート絶縁膜 ３１ 第１層金属配線 ３２ 第２層金属配線 ３５ 酸化シリコン膜 ３６ フッ化アモルファスカーボン膜 ３７ 酸化シリコン膜
Claims (6)
- 【請求項１】 製造工程中に少なくとも１回のプラズマ
を用いる工程を有する製造工程により、ゲート絶縁膜、
電極、金属配線および層間絶縁膜を形成した半導体基板
を、加圧水素雰囲気中で加熱することを特徴とする半導
体装置の製造方法。 - 【請求項２】 前記金属配線は、下層および／または上
層に高融点金属または高融点金属の窒化物からなる層を
有する積層構造であることを特徴とする請求項１記載の
半導体装置の製造方法。 - 【請求項３】 前記層間絶縁膜の少なくとも１つは、プ
ラズマシリコン酸化膜であることを特徴とする請求項１
または２に記載の半導体装置の製造方法。 - 【請求項４】 前記層間絶縁膜の少なくとも１つは、フ
ッ化アモルファスカーボン層を含む層間絶縁膜である請
求項１または２に記載の半導体装置の製造方法。 - 【請求項５】 前記加圧水素雰囲気の温度は、３００〜
４００℃であることを特徴とする請求項４記載の半導体
装置の製造方法。 - 【請求項６】 前記加圧水素雰囲気の水素分圧は０．５
ＭＰａ以上であることを特徴とする請求項１〜５のいず
れかに記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9146478A JP2976931B2 (ja) | 1997-06-04 | 1997-06-04 | 半導体装置の製造方法 |
| KR1019980020614A KR19990006655A (ko) | 1997-06-04 | 1998-06-03 | 반도체 장치를 제조하는 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9146478A JP2976931B2 (ja) | 1997-06-04 | 1997-06-04 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10335657A true JPH10335657A (ja) | 1998-12-18 |
| JP2976931B2 JP2976931B2 (ja) | 1999-11-10 |
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ID=15408558
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9146478A Expired - Fee Related JP2976931B2 (ja) | 1997-06-04 | 1997-06-04 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
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| KR (1) | KR19990006655A (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110692121A (zh) * | 2017-05-25 | 2020-01-14 | 应用材料公司 | 通过高压处理的钨脱氟 |
| US11018032B2 (en) | 2017-08-18 | 2021-05-25 | Applied Materials, Inc. | High pressure and high temperature anneal chamber |
| US11177128B2 (en) | 2017-09-12 | 2021-11-16 | Applied Materials, Inc. | Apparatus and methods for manufacturing semiconductor structures using protective barrier layer |
| US11227797B2 (en) | 2018-11-16 | 2022-01-18 | Applied Materials, Inc. | Film deposition using enhanced diffusion process |
| US11361978B2 (en) | 2018-07-25 | 2022-06-14 | Applied Materials, Inc. | Gas delivery module |
| US11462417B2 (en) | 2017-08-18 | 2022-10-04 | Applied Materials, Inc. | High pressure and high temperature anneal chamber |
| US11527421B2 (en) | 2017-11-11 | 2022-12-13 | Micromaterials, LLC | Gas delivery system for high pressure processing chamber |
| US11581183B2 (en) | 2018-05-08 | 2023-02-14 | Applied Materials, Inc. | Methods of forming amorphous carbon hard mask layers and hard mask layers formed therefrom |
| US11610773B2 (en) | 2017-11-17 | 2023-03-21 | Applied Materials, Inc. | Condenser system for high pressure processing system |
| US11749555B2 (en) | 2018-12-07 | 2023-09-05 | Applied Materials, Inc. | Semiconductor processing system |
| US11881411B2 (en) | 2018-03-09 | 2024-01-23 | Applied Materials, Inc. | High pressure annealing process for metal containing materials |
| US11901222B2 (en) | 2020-02-17 | 2024-02-13 | Applied Materials, Inc. | Multi-step process for flowable gap-fill film |
| US12198951B2 (en) | 2017-03-10 | 2025-01-14 | Applied Materials, Inc. | High pressure wafer processing systems and related methods |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100885895B1 (ko) * | 2007-07-02 | 2009-02-26 | 삼성전자주식회사 | 반도체 장치의 제조 방법 |
-
1997
- 1997-06-04 JP JP9146478A patent/JP2976931B2/ja not_active Expired - Fee Related
-
1998
- 1998-06-03 KR KR1019980020614A patent/KR19990006655A/ko not_active Ceased
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| JP2023075142A (ja) * | 2017-05-25 | 2023-05-30 | アプライド マテリアルズ インコーポレイテッド | 高圧処理によるタングステンの脱フッ素化 |
| CN110692121A (zh) * | 2017-05-25 | 2020-01-14 | 应用材料公司 | 通过高压处理的钨脱氟 |
| US11705337B2 (en) | 2017-05-25 | 2023-07-18 | Applied Materials, Inc. | Tungsten defluorination by high pressure treatment |
| JP2020521876A (ja) * | 2017-05-25 | 2020-07-27 | アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ | 高圧処理によるタングステンの脱フッ素化 |
| JP2022017278A (ja) * | 2017-05-25 | 2022-01-25 | アプライド マテリアルズ インコーポレイテッド | 高圧処理によるタングステンの脱フッ素化 |
| CN110692121B (zh) * | 2017-05-25 | 2024-03-19 | 应用材料公司 | 通过高压处理的钨脱氟 |
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| Publication number | Publication date |
|---|---|
| JP2976931B2 (ja) | 1999-11-10 |
| KR19990006655A (ko) | 1999-01-25 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |