JPH10336008A - クロック発生回路及び半導体装置 - Google Patents
クロック発生回路及び半導体装置Info
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- JPH10336008A JPH10336008A JP9142441A JP14244197A JPH10336008A JP H10336008 A JPH10336008 A JP H10336008A JP 9142441 A JP9142441 A JP 9142441A JP 14244197 A JP14244197 A JP 14244197A JP H10336008 A JPH10336008 A JP H10336008A
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- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
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Abstract
(57)【要約】
【課題】 １つのクロックから微少量の調整単位でそれ
ぞれ精密に調整したクロックを発生させる場合に、調整
単位は同じで回路規模を低減する。 【解決手段】 受信した受信クロックCLK に基づいて、
複数の対象毎に最適な位相に調整された複数のクロック
FCLKを発生するクロック発生回路であって、受信クロッ
クの遅延量を段階的に調整して粗調整クロックRCLKを出
力する第１ＤＬＬ回路21,41 と、複数の対象毎に設けら
れ、粗調整クロックの遅延量を段階的に調整して複数の
クロックFCLKを出力する複数の第２ＤＬＬ回路22-0,
…，22-n,42とを備え、第１ＤＬＬ回路は、クロックが
最適な位相に対して所定の位相差内、進んでいるか遅れ
ているかを判定して位相調整量を変化させ、各第２ＤＬ
Ｌ回路は、複数のクロックがそれぞれ最適な位相に対し
て進んでいるか遅れているかを判定して位相調整量を変
化させる。
ぞれ精密に調整したクロックを発生させる場合に、調整
単位は同じで回路規模を低減する。 【解決手段】 受信した受信クロックCLK に基づいて、
複数の対象毎に最適な位相に調整された複数のクロック
FCLKを発生するクロック発生回路であって、受信クロッ
クの遅延量を段階的に調整して粗調整クロックRCLKを出
力する第１ＤＬＬ回路21,41 と、複数の対象毎に設けら
れ、粗調整クロックの遅延量を段階的に調整して複数の
クロックFCLKを出力する複数の第２ＤＬＬ回路22-0,
…，22-n,42とを備え、第１ＤＬＬ回路は、クロックが
最適な位相に対して所定の位相差内、進んでいるか遅れ
ているかを判定して位相調整量を変化させ、各第２ＤＬ
Ｌ回路は、複数のクロックがそれぞれ最適な位相に対し
て進んでいるか遅れているかを判定して位相調整量を変
化させる。
Description
【０００１】
【発明の属する技術分野】本発明は、受信した外部クロ
ックから複数の独立に位相調整されたクロックを発生す
るクロック発生回路、及び内部にこのようなクロック発
生回路を有する半導体装置に関し、特に外部クロックの
データ取込みエッジに対する各入力データのばらつき補
正を行う半導体装置に関する。
ックから複数の独立に位相調整されたクロックを発生す
るクロック発生回路、及び内部にこのようなクロック発
生回路を有する半導体装置に関し、特に外部クロックの
データ取込みエッジに対する各入力データのばらつき補
正を行う半導体装置に関する。
【０００２】
【従来の技術】半導体装置を使用したコンピュータ等の
大規模な半導体装置システムでは、システムの各部分が
クロックに同期して動作するように構成されており、デ
ータ信号やアドレス信号などの信号の入出力はクロック
信号に同期して行われる。図１は、このような半導体装
置システムの基本構成とその動作を示す図である。図１
の（１）に示すように、このシステムは、信号を送出す
る駆動側半導体装置１０１と、信号を受ける受信側半導
体装置１０２とで構成される。駆動側半導体装置１０１
からはクロック信号ＣＬＫと共に、クロック信号ＣＬＫ
に同期して出力信号Ｄ０〜Ｄｎが出力され、受信側半導
体装置１０２は受信したクロックＣＬＫに同期して駆動
側半導体装置１０１から送られた信号を入力信号Ｑ０〜
Ｑｎとして取り込む。図１では、受信側半導体装置１０
２が１個であるが、複数の受信側半導体装置１０２が存
在する場合もある。また、半導体装置システムを構成す
る半導体装置は、他の半導体装置との間で信号の送受信
を行うことが多く、そのような場合には動作に応じて駆
動側になったり受信側になる。
大規模な半導体装置システムでは、システムの各部分が
クロックに同期して動作するように構成されており、デ
ータ信号やアドレス信号などの信号の入出力はクロック
信号に同期して行われる。図１は、このような半導体装
置システムの基本構成とその動作を示す図である。図１
の（１）に示すように、このシステムは、信号を送出す
る駆動側半導体装置１０１と、信号を受ける受信側半導
体装置１０２とで構成される。駆動側半導体装置１０１
からはクロック信号ＣＬＫと共に、クロック信号ＣＬＫ
に同期して出力信号Ｄ０〜Ｄｎが出力され、受信側半導
体装置１０２は受信したクロックＣＬＫに同期して駆動
側半導体装置１０１から送られた信号を入力信号Ｑ０〜
Ｑｎとして取り込む。図１では、受信側半導体装置１０
２が１個であるが、複数の受信側半導体装置１０２が存
在する場合もある。また、半導体装置システムを構成す
る半導体装置は、他の半導体装置との間で信号の送受信
を行うことが多く、そのような場合には動作に応じて駆
動側になったり受信側になる。
【０００３】図１の（２）は、（１）の半導体装置シス
テムにおけるクロックＣＬＫと、バス上の信号を示す図
であり、上側に駆動側から出力される時のクロックＣＬ
Ｋと出力信号Ｄ０〜Ｄｎを、下側にこれらの信号を受信
側でクロックＣＬＫと入力信号Ｑ０〜Ｑｎとして取り込
む時の状態を示している。駆動側半導体装置１０１は、
クロックＣＬＫの立ち下がりに同期して出力信号Ｄ０〜
Ｄｎを変化させる。受信側半導体装置１０２は取り込ん
だクロック信号ＣＬＫの立ち上がりに同期して信号Ｄ０
〜Ｄｎを入力信号Ｑ０〜Ｑｎとして取り込む。
テムにおけるクロックＣＬＫと、バス上の信号を示す図
であり、上側に駆動側から出力される時のクロックＣＬ
Ｋと出力信号Ｄ０〜Ｄｎを、下側にこれらの信号を受信
側でクロックＣＬＫと入力信号Ｑ０〜Ｑｎとして取り込
む時の状態を示している。駆動側半導体装置１０１は、
クロックＣＬＫの立ち下がりに同期して出力信号Ｄ０〜
Ｄｎを変化させる。受信側半導体装置１０２は取り込ん
だクロック信号ＣＬＫの立ち上がりに同期して信号Ｄ０
〜Ｄｎを入力信号Ｑ０〜Ｑｎとして取り込む。
【０００４】なお、図１の（２）ではクロックＣＬＫの
立ち下がりに同期して出力信号が変化し、クロックＣＬ
Ｋの立ち上がりに同期して入力信号として取り込まれる
としたが、クロックＣＬＫの立ち下がりや立ち上がりか
らずれた位相で出力信号が変化し、半導体装置内に取り
込む場合もある。以下の例では、説明を簡単にするため
に、入力信号はクロックＣＬＫの立ち下がりに同期して
変化し、クロックＣＬＫの立ち上がりに同期して取り込
まれるものとして説明するが、本発明はこれに限られる
ものではない。
立ち下がりに同期して出力信号が変化し、クロックＣＬ
Ｋの立ち上がりに同期して入力信号として取り込まれる
としたが、クロックＣＬＫの立ち下がりや立ち上がりか
らずれた位相で出力信号が変化し、半導体装置内に取り
込む場合もある。以下の例では、説明を簡単にするため
に、入力信号はクロックＣＬＫの立ち下がりに同期して
変化し、クロックＣＬＫの立ち上がりに同期して取り込
まれるものとして説明するが、本発明はこれに限られる
ものではない。
【０００５】図１の（２）に示すように、駆動側半導体
装置１０１は、出力するクロックＣＬＫの立ち下がりに
同期して出力信号Ｄ０〜Ｄｎを変化させるが、実際には
出力回路の特性の差や出力タイミング信号の位相差など
のために、各出力信号の変化エッジはクロックＣＬＫの
立ち下がりに対して図示のようにばらつく。駆動側半導
体装置１０１から受信側半導体装置１０２への信号配線
は、配線の長さが異なったり、配線に接続される負荷が
異なるため、信号間で駆動側半導体装置１０１から受信
側半導体装置１０２への伝達時間に差が生じる。そのた
め、受信側半導体装置１０２が受信する入力信号の変化
エッジのクロックＣＬＫの立ち下がりエッジに対するば
らつきは、図示のように、更に大きくなる。このばらつ
き期間はすべての入力信号が確定していないため、入力
信号の取込みが行えない不確定期間である。このような
信号間の位相のばらつきをスキューと呼んでいる。スキ
ューは信号配線の長さや負荷などで生じるため、これを
全くゼロにすることはできない。
装置１０１は、出力するクロックＣＬＫの立ち下がりに
同期して出力信号Ｄ０〜Ｄｎを変化させるが、実際には
出力回路の特性の差や出力タイミング信号の位相差など
のために、各出力信号の変化エッジはクロックＣＬＫの
立ち下がりに対して図示のようにばらつく。駆動側半導
体装置１０１から受信側半導体装置１０２への信号配線
は、配線の長さが異なったり、配線に接続される負荷が
異なるため、信号間で駆動側半導体装置１０１から受信
側半導体装置１０２への伝達時間に差が生じる。そのた
め、受信側半導体装置１０２が受信する入力信号の変化
エッジのクロックＣＬＫの立ち下がりエッジに対するば
らつきは、図示のように、更に大きくなる。このばらつ
き期間はすべての入力信号が確定していないため、入力
信号の取込みが行えない不確定期間である。このような
信号間の位相のばらつきをスキューと呼んでいる。スキ
ューは信号配線の長さや負荷などで生じるため、これを
全くゼロにすることはできない。
【０００６】半導体装置がラッチ回路により入力信号を
取り込む場合、ラッチ回路には動作の関係から必然的に
必要なセットアップ時間ｔＳＩとホールド時間ｔＨＩが
あり、クロックＣＬＫの立ち上がりエッジの前後で入力
信号が確定している必要のある時間が定められている。
従って、受信側半導体装置１０２が受信する入力信号に
スキューがあってもクロックＣＬＫの立ち上がりエッジ
の前後では、セットアップ時間ｔＳＩとホールド時間ｔ
ＨＩの間、入力信号が確定している必要がある。クロッ
ク周期から入力信号の不確定期間を差し引いた期間が入
力信号の確定期間である。低速のシステムでは、上記の
ような入力信号の不確定期間はクロック周期に比べて相
対的に小さくあまり問題にならないが、高速のシステム
ではクロック周期が非常に短くなるので、入力信号の不
確定期間がクロック周期に占める割合が相対的に大きく
なり、その分確定期間が減少するので大きな問題にな
る。そのため、スキューが半導体装置の動作速度を規定
するといった事態も生じている。
取り込む場合、ラッチ回路には動作の関係から必然的に
必要なセットアップ時間ｔＳＩとホールド時間ｔＨＩが
あり、クロックＣＬＫの立ち上がりエッジの前後で入力
信号が確定している必要のある時間が定められている。
従って、受信側半導体装置１０２が受信する入力信号に
スキューがあってもクロックＣＬＫの立ち上がりエッジ
の前後では、セットアップ時間ｔＳＩとホールド時間ｔ
ＨＩの間、入力信号が確定している必要がある。クロッ
ク周期から入力信号の不確定期間を差し引いた期間が入
力信号の確定期間である。低速のシステムでは、上記の
ような入力信号の不確定期間はクロック周期に比べて相
対的に小さくあまり問題にならないが、高速のシステム
ではクロック周期が非常に短くなるので、入力信号の不
確定期間がクロック周期に占める割合が相対的に大きく
なり、その分確定期間が減少するので大きな問題にな
る。そのため、スキューが半導体装置の動作速度を規定
するといった事態も生じている。
【０００７】本出願人は、特願平８−３３４２０８号
で、このような問題を解決するための技術を開示してい
る。図２は、特願平８−３３４２０８号に開示された、
入力信号のスキュー対策を行う従来例の構成を示す図で
ある。図２に示すように、各入力信号Ｄ０〜Ｄｎ毎に入
力信号取込みタイミング調整回路１２−０〜１２−ｎを
設ける。各入力信号取込みタイミング調整回路は、入力
バッファ１３と、入力ラッチ回路１４と、ＤＬＬ（dela
y locked loop)回路１５とで構成されている。ＤＬＬ回
路１５は、クロックバッファ１１の出力するクロックを
遅延させ、その遅延量が段階的に変えられるディレイ回
路と、遅延させたクロックが入力バッファ１３から出力
される入力信号を取り込むのに最適な位相であるかを判
定する位相比較回路で構成され、最適な位相になるまで
遅延量を調整する回路である。これにより、ＤＬＬ回路
１５からは入力信号を取り込むのに最適な位相のクロッ
クが出力されるので、このクロックに従って入力ラッチ
１４で入力バッファ１３から出力される入力信号をラッ
チする。図示のように、このような入力信号取込みタイ
ミング調整回路が各入力信号毎に設けられているので、
各入力信号はスキューにかかわらず最適なタイミングで
取り込まれる。
で、このような問題を解決するための技術を開示してい
る。図２は、特願平８−３３４２０８号に開示された、
入力信号のスキュー対策を行う従来例の構成を示す図で
ある。図２に示すように、各入力信号Ｄ０〜Ｄｎ毎に入
力信号取込みタイミング調整回路１２−０〜１２−ｎを
設ける。各入力信号取込みタイミング調整回路は、入力
バッファ１３と、入力ラッチ回路１４と、ＤＬＬ（dela
y locked loop)回路１５とで構成されている。ＤＬＬ回
路１５は、クロックバッファ１１の出力するクロックを
遅延させ、その遅延量が段階的に変えられるディレイ回
路と、遅延させたクロックが入力バッファ１３から出力
される入力信号を取り込むのに最適な位相であるかを判
定する位相比較回路で構成され、最適な位相になるまで
遅延量を調整する回路である。これにより、ＤＬＬ回路
１５からは入力信号を取り込むのに最適な位相のクロッ
クが出力されるので、このクロックに従って入力ラッチ
１４で入力バッファ１３から出力される入力信号をラッ
チする。図示のように、このような入力信号取込みタイ
ミング調整回路が各入力信号毎に設けられているので、
各入力信号はスキューにかかわらず最適なタイミングで
取り込まれる。
【０００８】各入力ラッチ１４の取込みタイミングは独
立に調整されているため、上記のようにして取り込まれ
た各入力信号は位相がずれており、内部で同時に処理す
る場合に問題がある。そこで、再同期ラッチ１６−０〜
１６−ｎを設けて、各入力ラッチ１４から出力される位
相の異なる入力信号の位相を揃える。このような構成に
より、各入力信号を最適なタイミングで取り込むと共
に、位相の揃った入力信号として出力されることにな
る。
立に調整されているため、上記のようにして取り込まれ
た各入力信号は位相がずれており、内部で同時に処理す
る場合に問題がある。そこで、再同期ラッチ１６−０〜
１６−ｎを設けて、各入力ラッチ１４から出力される位
相の異なる入力信号の位相を揃える。このような構成に
より、各入力信号を最適なタイミングで取り込むと共
に、位相の揃った入力信号として出力されることにな
る。
【０００９】
【発明が解決しようとする課題】図２のＤＬＬ回路を構
成するディレイ回路は、１段分の遅延量を生じる多数の
ディレイ要素を直列に接続したディレイラインを有す
る。そのため、１段当りの遅延量を小さくして精密な位
相調整を可能にする場合、想定されるスキュー以上に位
相調整が行える必要があり、非常に段数が大きくなる。
そのため、ディレイ回路の回路規模は大きい。しかも、
このようなディレイ回路を各入力信号毎に設ける必要が
あり、図２に示す入力信号のスキュー対策を行う回路全
体は、非常に大きな回路規模になり、チップ面積に大き
な影響を及ぼし、チップ面積を増大させる一因になる。
成するディレイ回路は、１段分の遅延量を生じる多数の
ディレイ要素を直列に接続したディレイラインを有す
る。そのため、１段当りの遅延量を小さくして精密な位
相調整を可能にする場合、想定されるスキュー以上に位
相調整が行える必要があり、非常に段数が大きくなる。
そのため、ディレイ回路の回路規模は大きい。しかも、
このようなディレイ回路を各入力信号毎に設ける必要が
あり、図２に示す入力信号のスキュー対策を行う回路全
体は、非常に大きな回路規模になり、チップ面積に大き
な影響を及ぼし、チップ面積を増大させる一因になる。
【００１０】本発明は、このような問題を解決するため
のもので、スキュー対策回路の占有面積を小さくするこ
とを目的とする。しかし、本発明はスキュー対策回路に
限らず、ＤＬＬ回路を有する回路であればどのような回
路にも適用可能である。
のもので、スキュー対策回路の占有面積を小さくするこ
とを目的とする。しかし、本発明はスキュー対策回路に
限らず、ＤＬＬ回路を有する回路であればどのような回
路にも適用可能である。
【００１１】
【課題を解決するための手段】図３は、本発明のクロッ
ク発生回路の原理構成図である。図３に示すように、本
発明のクロック発生回路は、ＤＬＬ回路を階層化構造と
し、親階層である第１ＤＬＬ回路２１は共通に使用し、
子階層である第２ＤＬＬ回路２２−０〜２２−ｎは各入
力信号毎に設ける。これにより、第１ＤＬＬ回路２１は
共通に使用できるので、回路規模を低減できる。階層化
しても各入力毎に個々に回路を用意しては面積が大きく
効果がないので、親階層を共通化する必要がある。
ク発生回路の原理構成図である。図３に示すように、本
発明のクロック発生回路は、ＤＬＬ回路を階層化構造と
し、親階層である第１ＤＬＬ回路２１は共通に使用し、
子階層である第２ＤＬＬ回路２２−０〜２２−ｎは各入
力信号毎に設ける。これにより、第１ＤＬＬ回路２１は
共通に使用できるので、回路規模を低減できる。階層化
しても各入力毎に個々に回路を用意しては面積が大きく
効果がないので、親階層を共通化する必要がある。
【００１２】すなわち、本発明のクロック発生回路は、
受信した受信クロックＣＬＫに基づいて、複数の対象毎
に最適な位相に調整された複数のクロックＦＣＬＫ０〜
ＦＣＬＫｎを発生するクロック発生回路であって、受信
クロックＣＬＫを遅延させる遅延量を段階的に調整する
ことにより、受信クロックの位相を調整して粗調整クロ
ックＲＣＬＫを出力する第１ＤＬＬ回路２１と、複数の
対象毎に設けられ、粗調整クロックＲＣＬＫを遅延させ
る遅延量を段階的に調整することにより粗調整クロック
ＲＣＬＫの位相を調整して複数のクロックＦＣＬＫ０〜
ＦＣＬＫｎを出力する複数の第２ＤＬＬ回路２２−０〜
２２−ｎとを備え、第１ＤＬＬ回路２１は、複数のクロ
ックの内の少なくとも１つのクロックが最適な位相に対
して所定の位相差範囲内であるか、所定の位相差範囲内
でない時には進んでいるか遅れているかを判定し、その
判定結果に基づいて位相調整量を変化させ、各第２ＤＬ
Ｌ回路２２−０〜２２−ｎは、複数のクロックＦＣＬＫ
０〜ＦＣＬＫｎがそれぞれ最適な位相に対して進んでい
るか遅れているかを判定し、その判定結果に基づいて位
相調整量を変化させることを特徴とする。
受信した受信クロックＣＬＫに基づいて、複数の対象毎
に最適な位相に調整された複数のクロックＦＣＬＫ０〜
ＦＣＬＫｎを発生するクロック発生回路であって、受信
クロックＣＬＫを遅延させる遅延量を段階的に調整する
ことにより、受信クロックの位相を調整して粗調整クロ
ックＲＣＬＫを出力する第１ＤＬＬ回路２１と、複数の
対象毎に設けられ、粗調整クロックＲＣＬＫを遅延させ
る遅延量を段階的に調整することにより粗調整クロック
ＲＣＬＫの位相を調整して複数のクロックＦＣＬＫ０〜
ＦＣＬＫｎを出力する複数の第２ＤＬＬ回路２２−０〜
２２−ｎとを備え、第１ＤＬＬ回路２１は、複数のクロ
ックの内の少なくとも１つのクロックが最適な位相に対
して所定の位相差範囲内であるか、所定の位相差範囲内
でない時には進んでいるか遅れているかを判定し、その
判定結果に基づいて位相調整量を変化させ、各第２ＤＬ
Ｌ回路２２−０〜２２−ｎは、複数のクロックＦＣＬＫ
０〜ＦＣＬＫｎがそれぞれ最適な位相に対して進んでい
るか遅れているかを判定し、その判定結果に基づいて位
相調整量を変化させることを特徴とする。
【００１３】第１ＤＬＬ回路の１段の遅延量を、第２Ｄ
ＬＬ回路の１段の遅延量より大きくすることが望まし
い。前述のように、ディレイ回路の１段分の遅延量を大
きくすると回路規模は小さくできるが精密な位相調整が
行えないが、このような構成にすることにより、回路規
模を小さくして精密な調整が行える。上記の構成は、ク
ロックＣＬＫと入力信号群の信号経路などの差により、
クロックＣＬＫと入力信号群の間に入力信号間のスキュ
ーより大きなスキューがある場合に適用でき、クロック
ＣＬＫと入力信号群の間のスキューを第１ＤＬＬ回路で
調整し、入力信号間のスキューを第２ＤＬＬ回路で調整
する。
ＬＬ回路の１段の遅延量より大きくすることが望まし
い。前述のように、ディレイ回路の１段分の遅延量を大
きくすると回路規模は小さくできるが精密な位相調整が
行えないが、このような構成にすることにより、回路規
模を小さくして精密な調整が行える。上記の構成は、ク
ロックＣＬＫと入力信号群の信号経路などの差により、
クロックＣＬＫと入力信号群の間に入力信号間のスキュ
ーより大きなスキューがある場合に適用でき、クロック
ＣＬＫと入力信号群の間のスキューを第１ＤＬＬ回路で
調整し、入力信号間のスキューを第２ＤＬＬ回路で調整
する。
【００１４】ディレイ回路を共通化するには、ディレイ
ラインは同一とし、対象毎にディレイラインの各段から
選択的にクロックを取り出せるようにすることもでき
る。この考えを上記の構成に適用して、第１ＤＬＬ回路
２１を遅延量が独立に調整された複数の粗調整クロック
を出力することを可能にし、複数のクロックのすべてが
それぞれ最適な位相に対して所定の位相差範囲内である
か、所定の位相差範囲内でない時には進んでいるか遅れ
ているかを判定し、その判定結果に基づいて、各第２Ｄ
ＬＬ回路毎に遅延量が独立に調整された粗調整クロック
を出力するようにする。これであれば、対象毎の受信ク
ロックに対する調整範囲は、第１ＤＬＬ回路２１と第２
ＤＬＬ回路の調整範囲を加えた範囲であり、しかもこれ
らの調整範囲は対象毎に独立である。従って、対象間の
スキューが第１ＤＬＬ回路２１と第２ＤＬＬ回路の調整
範囲を加えた範囲であれば調整可能である。
ラインは同一とし、対象毎にディレイラインの各段から
選択的にクロックを取り出せるようにすることもでき
る。この考えを上記の構成に適用して、第１ＤＬＬ回路
２１を遅延量が独立に調整された複数の粗調整クロック
を出力することを可能にし、複数のクロックのすべてが
それぞれ最適な位相に対して所定の位相差範囲内である
か、所定の位相差範囲内でない時には進んでいるか遅れ
ているかを判定し、その判定結果に基づいて、各第２Ｄ
ＬＬ回路毎に遅延量が独立に調整された粗調整クロック
を出力するようにする。これであれば、対象毎の受信ク
ロックに対する調整範囲は、第１ＤＬＬ回路２１と第２
ＤＬＬ回路の調整範囲を加えた範囲であり、しかもこれ
らの調整範囲は対象毎に独立である。従って、対象間の
スキューが第１ＤＬＬ回路２１と第２ＤＬＬ回路の調整
範囲を加えた範囲であれば調整可能である。
【００１５】そのためには、第１ＤＬＬ回路を、受信ク
ロックを段階的に遅延させるディレイ回路と、このディ
レイ回路の各段の出力を、各第２ＤＬＬ回路に出力する
かしないかを切り換えるスイッチ列とで構成し、各クロ
ックに対する判定結果の基づいて、前記スイッチ列にお
いて導通させるスイッチを選択する。クロック発生回路
において、第１及び第２ＤＬＬ回路で最適な位相である
かを判定するためには、対象をそのような判定動作を行
うのに適した状態とすることが望ましい。しかし、対象
をそのような状態にしたのでは通常の動作が行えないの
で、第１及び第２ＤＬＬ回路の遅延量を調整するキャリ
ブレーションモードを設け、キャリブレーションモード
終了後には、第１及び第２ＤＬＬ回路は、キャリブレー
ションモード終了時の遅延量を保持できることが望まし
い。そのためには、第１及び第２ＤＬＬ回路は、調整さ
れた遅延量を保持するラッチ機能を有することが望まし
い。
ロックを段階的に遅延させるディレイ回路と、このディ
レイ回路の各段の出力を、各第２ＤＬＬ回路に出力する
かしないかを切り換えるスイッチ列とで構成し、各クロ
ックに対する判定結果の基づいて、前記スイッチ列にお
いて導通させるスイッチを選択する。クロック発生回路
において、第１及び第２ＤＬＬ回路で最適な位相である
かを判定するためには、対象をそのような判定動作を行
うのに適した状態とすることが望ましい。しかし、対象
をそのような状態にしたのでは通常の動作が行えないの
で、第１及び第２ＤＬＬ回路の遅延量を調整するキャリ
ブレーションモードを設け、キャリブレーションモード
終了後には、第１及び第２ＤＬＬ回路は、キャリブレー
ションモード終了時の遅延量を保持できることが望まし
い。そのためには、第１及び第２ＤＬＬ回路は、調整さ
れた遅延量を保持するラッチ機能を有することが望まし
い。
【００１６】更に、外部から入力される受信クロックに
基づいて発生された内部クロックを分配するクロック分
配回路と、クロック分配回路から供給される内部クロッ
クから、複数のローカルクロックを発生するローカルク
ロック発生回路とを備える半導体装置が知られている
が、このローカルクロック発生回路に、本発明のクロッ
ク発生回路を適用することにより、ローカルクロック発
生回路の回路規模を低減できる。特に、本発明は、半導
体装置に入力される入力データを取り込むためのクロッ
ク信号を発生させるローカルクロック発生回路に適用す
ることが望ましい。これは、入力信号間、及びローカル
クロックと入力信号群の間にスキューがあり、それが高
速化の上での問題であったためである。
基づいて発生された内部クロックを分配するクロック分
配回路と、クロック分配回路から供給される内部クロッ
クから、複数のローカルクロックを発生するローカルク
ロック発生回路とを備える半導体装置が知られている
が、このローカルクロック発生回路に、本発明のクロッ
ク発生回路を適用することにより、ローカルクロック発
生回路の回路規模を低減できる。特に、本発明は、半導
体装置に入力される入力データを取り込むためのクロッ
ク信号を発生させるローカルクロック発生回路に適用す
ることが望ましい。これは、入力信号間、及びローカル
クロックと入力信号群の間にスキューがあり、それが高
速化の上での問題であったためである。
【００１７】また、このようにして発生された複数のロ
ーカルクロックに同期して取り込んだ入力信号間にはス
キューがあるため、複数のローカルクロックのエッジに
同期してそれぞれ取り込まれた前記入力データを共通の
再同期クロックで再同期化する再同期回路を設けること
が望ましい。各ローカルクロック発生回路まで内部クロ
ックを分配するクロック分配回路は、分配する内部クロ
ックにスキューが生じないようにすることが望ましく、
分配先までの配線距離と負荷が等しいＨツリー状配線で
構成するクロック分配回路か、内部クロックを往復して
伝達する往復配線と、往復配線に沿って設けられ、往復
する内部クロックを受信して往復する内部クロックの中
間の位相の補正内部クロックを発生するローカルクロッ
クバッファとを備えるクロック分配回路とする。
ーカルクロックに同期して取り込んだ入力信号間にはス
キューがあるため、複数のローカルクロックのエッジに
同期してそれぞれ取り込まれた前記入力データを共通の
再同期クロックで再同期化する再同期回路を設けること
が望ましい。各ローカルクロック発生回路まで内部クロ
ックを分配するクロック分配回路は、分配する内部クロ
ックにスキューが生じないようにすることが望ましく、
分配先までの配線距離と負荷が等しいＨツリー状配線で
構成するクロック分配回路か、内部クロックを往復して
伝達する往復配線と、往復配線に沿って設けられ、往復
する内部クロックを受信して往復する内部クロックの中
間の位相の補正内部クロックを発生するローカルクロッ
クバッファとを備えるクロック分配回路とする。
【００１８】
【発明の実施の形態】以下、本発明をシンクロナス・ダ
イナミック・ランダムアクセス・メモリ（ＳＤＲＡＭ）
の入力信号の取込み部分に適用した実施例を説明する
が、本発明はこれに限られるものではなく、例えば、Ｓ
ＤＲＡＭの出力信号をクロックに同期させて出力する出
力部分など、各信号毎に最適な位相のクロック信号を発
生させるためＤＬＬ回路を使用する装置であればどのよ
うなものにも適用可能である。
イナミック・ランダムアクセス・メモリ（ＳＤＲＡＭ）
の入力信号の取込み部分に適用した実施例を説明する
が、本発明はこれに限られるものではなく、例えば、Ｓ
ＤＲＡＭの出力信号をクロックに同期させて出力する出
力部分など、各信号毎に最適な位相のクロック信号を発
生させるためＤＬＬ回路を使用する装置であればどのよ
うなものにも適用可能である。
【００１９】図４は、本発明の第１実施例のＳＤＲＡＭ
の全体構成を示す図である。図示のように、チップの長
辺に沿ってセルアレイ／センスアンプなどで構成される
メモリコア３０が配置され、中央部にはアドレスバッフ
ァ／デコーダなどで構成される周辺回路部が配置されて
いる。周辺回路部の中央部にはパッド３１から３５が一
列に配置され、その両側に周辺回路が配置される。パッ
ドは、両側に配置されるデータ信号用パッド３１と３４
と、コントロール信号用パッド３２と、アドレス信号用
パッド３３のグループに分けられ、クロック用パッド３
５はコントロール信号用パッド３２の中に設けられてい
る。クロック用パッド３５に入力された外部クロック
は、クロックバッファ３６に入力されてチップ内に取り
込まれる。クロックバッファ３６の出力する内部クロッ
クは、クロック分配回路によりチップ全体に供給され
る。
の全体構成を示す図である。図示のように、チップの長
辺に沿ってセルアレイ／センスアンプなどで構成される
メモリコア３０が配置され、中央部にはアドレスバッフ
ァ／デコーダなどで構成される周辺回路部が配置されて
いる。周辺回路部の中央部にはパッド３１から３５が一
列に配置され、その両側に周辺回路が配置される。パッ
ドは、両側に配置されるデータ信号用パッド３１と３４
と、コントロール信号用パッド３２と、アドレス信号用
パッド３３のグループに分けられ、クロック用パッド３
５はコントロール信号用パッド３２の中に設けられてい
る。クロック用パッド３５に入力された外部クロック
は、クロックバッファ３６に入力されてチップ内に取り
込まれる。クロックバッファ３６の出力する内部クロッ
クは、クロック分配回路によりチップ全体に供給され
る。
【００２０】クロック分配回路は、チップ内の各部に同
じ位相の内部クロックＣＬＫを供給することが望まし
い。このようなクロック分配回路としては、後述するＨ
ツリー状クロック分配回路が知られているが、本出願人
は、特願平９−８３０５０号で、新しいクロック分配回
路を提案しており、第１実施例ではこれを使用してい
る。図示のように、このクロック分配回路は、クロック
ドライバ３７からチップ内を走るように往路用クロック
信号線を設け、終端にディレイ回路３８を設ける。そし
てディレイ回路３８から往路用クロック信号線に平行に
復路用クロック信号線を設け、往路用クロック信号線か
らディレイ回路３８に供給されたクロックを一定量遅延
させた上で、復路用クロック信号線に印加する。ここで
は、更に往路用と復路用クロック信号線に平行に主クロ
ック信号線を設ける。これらのクロック信号線に沿って
ローカルＣＬＫバッファ３９を配置し、ここからその周
辺の領域に内部クロックを供給する。往路用クロック信
号線を伝達する往路クロックと復路用クロック信号線を
伝達する復路クロックの中間の位相は、クロック信号線
に沿ったいずれの地点でも同じである。従って、各ロー
カルＣＬＫバッファ３９は、それぞれ主クロック信号線
から供給される内部クロックを、往路クロックと復路ク
ロックの位相差の１／２だけ遅延させて内部クロックＣ
ＬＫを発生して出力する。ディレイ回路３８は、このデ
ィレイ回路３８がないと終端付近においては往路クロッ
クと復路クロックの位相差が小さく、それを正確に検出
して補正するのが難しいため、このディレイ回路３８に
よりある程度の位相差が生じるようにするためである。
また、内部クロックは非常に高周波数であるため、配線
距離が長くなると比較する位相を判別するのが難しくな
る。そこで、往路用クロック信号線と復路用クロック信
号線では位相差を検出するための長い周期のクロックを
伝達し、主クロック信号線で内部クロックを伝達する。
じ位相の内部クロックＣＬＫを供給することが望まし
い。このようなクロック分配回路としては、後述するＨ
ツリー状クロック分配回路が知られているが、本出願人
は、特願平９−８３０５０号で、新しいクロック分配回
路を提案しており、第１実施例ではこれを使用してい
る。図示のように、このクロック分配回路は、クロック
ドライバ３７からチップ内を走るように往路用クロック
信号線を設け、終端にディレイ回路３８を設ける。そし
てディレイ回路３８から往路用クロック信号線に平行に
復路用クロック信号線を設け、往路用クロック信号線か
らディレイ回路３８に供給されたクロックを一定量遅延
させた上で、復路用クロック信号線に印加する。ここで
は、更に往路用と復路用クロック信号線に平行に主クロ
ック信号線を設ける。これらのクロック信号線に沿って
ローカルＣＬＫバッファ３９を配置し、ここからその周
辺の領域に内部クロックを供給する。往路用クロック信
号線を伝達する往路クロックと復路用クロック信号線を
伝達する復路クロックの中間の位相は、クロック信号線
に沿ったいずれの地点でも同じである。従って、各ロー
カルＣＬＫバッファ３９は、それぞれ主クロック信号線
から供給される内部クロックを、往路クロックと復路ク
ロックの位相差の１／２だけ遅延させて内部クロックＣ
ＬＫを発生して出力する。ディレイ回路３８は、このデ
ィレイ回路３８がないと終端付近においては往路クロッ
クと復路クロックの位相差が小さく、それを正確に検出
して補正するのが難しいため、このディレイ回路３８に
よりある程度の位相差が生じるようにするためである。
また、内部クロックは非常に高周波数であるため、配線
距離が長くなると比較する位相を判別するのが難しくな
る。そこで、往路用クロック信号線と復路用クロック信
号線では位相差を検出するための長い周期のクロックを
伝達し、主クロック信号線で内部クロックを伝達する。
【００２１】上記のようにして、左右のクロック信号線
にそれぞれ接続される各ローカルＣＬＫバッファ３９は
同じ位相の内部クロックＣＬＫを発生するが、左右のク
ロック信号線の長さや負荷が異なると左右のローカルＣ
ＬＫバッファ３９が発生する内部クロックＣＬＫは同じ
位相になるとは限らない。そこで、クロックドライバ３
７の部分に位相比較回路９０を設け、この回路で復路用
クロック信号線を伝達する復路クロックの位相を比較
し、左右の復路クロックの位相が一致するように、一方
のディレイ（ここでは左側のディレイ）３８の遅延量を
調整している。これにより、左右のローカルＣＬＫバッ
ファ３９が発生する内部クロックＣＬＫは同じ位相にな
る。
にそれぞれ接続される各ローカルＣＬＫバッファ３９は
同じ位相の内部クロックＣＬＫを発生するが、左右のク
ロック信号線の長さや負荷が異なると左右のローカルＣ
ＬＫバッファ３９が発生する内部クロックＣＬＫは同じ
位相になるとは限らない。そこで、クロックドライバ３
７の部分に位相比較回路９０を設け、この回路で復路用
クロック信号線を伝達する復路クロックの位相を比較
し、左右の復路クロックの位相が一致するように、一方
のディレイ（ここでは左側のディレイ）３８の遅延量を
調整している。これにより、左右のローカルＣＬＫバッ
ファ３９が発生する内部クロックＣＬＫは同じ位相にな
る。
【００２２】以上説明したように、第１実施例では、各
ローカルＣＬＫバッファ３９からは、位置にかかわらず
同じ位相の内部クロックＣＬＫが出力されることにな
る。ローカルＣＬＫバッファ３９の出力する内部クロッ
クＣＬＫは、ばらつき補正入力回路４０に供給される。
第１実施例では、ばらつき補正入力回路４０は、入力信
号を取り込むラッチ回路を有し、そこに供給される取込
みのタイミングを規定するローカルクロックを発生させ
る。また、ローカルＣＬＫバッファ３９からチップ内部
に直接内部クロックが供給される部分もある。
ローカルＣＬＫバッファ３９からは、位置にかかわらず
同じ位相の内部クロックＣＬＫが出力されることにな
る。ローカルＣＬＫバッファ３９の出力する内部クロッ
クＣＬＫは、ばらつき補正入力回路４０に供給される。
第１実施例では、ばらつき補正入力回路４０は、入力信
号を取り込むラッチ回路を有し、そこに供給される取込
みのタイミングを規定するローカルクロックを発生させ
る。また、ローカルＣＬＫバッファ３９からチップ内部
に直接内部クロックが供給される部分もある。
【００２３】前述のように、入力信号はクロックに対し
てスキューを有すると共に、入力信号間にもスキューが
ある。内部クロックは上記のようにして分配されるた
め、各ローカルＣＬＫバッファが出力する内部クロック
ＣＬＫは同じ位相であるが、クロック用パッドからクロ
ックバッファ３６を経由してクロックドライバ３７まで
至る信号経路と、他の入力信号の経路は大きく異なるた
め、一般に入力信号群と内部クロックのスキューは、入
力信号間のスキューより大きい。このような入力信号を
チップ内に取り込むには、各入力信号を取り込むラッチ
回路に供給するローカルクロックを、各入力信号の位相
に対して最適な位相になるようにする必要があり、ばら
つき補正入力回路４０は、内部クロックＣＬＫから各入
力信号を取り込むのに最適なローカルクロックを発生さ
せる。
てスキューを有すると共に、入力信号間にもスキューが
ある。内部クロックは上記のようにして分配されるた
め、各ローカルＣＬＫバッファが出力する内部クロック
ＣＬＫは同じ位相であるが、クロック用パッドからクロ
ックバッファ３６を経由してクロックドライバ３７まで
至る信号経路と、他の入力信号の経路は大きく異なるた
め、一般に入力信号群と内部クロックのスキューは、入
力信号間のスキューより大きい。このような入力信号を
チップ内に取り込むには、各入力信号を取り込むラッチ
回路に供給するローカルクロックを、各入力信号の位相
に対して最適な位相になるようにする必要があり、ばら
つき補正入力回路４０は、内部クロックＣＬＫから各入
力信号を取り込むのに最適なローカルクロックを発生さ
せる。
【００２４】図５は、ばらつき補正入力回路４０の構成
を示すブロック図である。図示のように、ばらつき補正
入力回路４０は、ローカルＣＬＫバッファ３９から供給
される内部クロックＣＬＫを選択された遅延量分遅延さ
せる粗ディレイ回路４１と、粗ディレイ回路４１から出
力された粗ディレイクロックを選択された遅延量分遅延
させる精密ディレイ回路４２と、入力バッファ４８から
入力され、分周回路４７で分周された各入力信号と精密
ディレイ回路４２から出力されるローカルクロックの位
相を比較し、最適な位相であるかを判定する粗比較回路
４３と精密比較回路４４と、精密ディレイ回路４２から
出力されるローカルクロックに応じて、入力バッファ４
８から出力される入力信号をラッチして取り込む入力ラ
ッチ４５と、入力ラッチ４５の出力を再度内部クロック
ＣＬＫに応じてラッチし、各入力信号の位相を内部クロ
ックＣＬＫに同期させる再同期ラッチ４６とを有する。
分周回路は、比較動作が正確に行えるように設けられる
ものである。図５に示すように、精密ディレイ回路４
２、粗比較回路４３、精密比較回路４４、入力ラッチ４
５、再同期ラッチ４６、分周回路４７、及び入力バッフ
ァ４８は、それぞれ入力信号の個数分設けられている
が、粗ディレイ回路４１は１個であり、各入力信号で共
用している。粗ディレイ回路４１と粗比較回路４３が粗
ＤＬＬ回路を、精密ディレイ回路４２と精密比較回路４
４が精密ＤＬＬ回路を構成する。図２と比較して明らか
なように、本実施例の回路は、図２の従来例と類似の構
成を有しており、従来例と異なるのは、ＤＬＬ回路が粗
ＤＬＬ回路と精密ＤＬＬ回路で構成している点である。
以下、従来例と異なる、これらの部分と分周回路につい
て説明する。
を示すブロック図である。図示のように、ばらつき補正
入力回路４０は、ローカルＣＬＫバッファ３９から供給
される内部クロックＣＬＫを選択された遅延量分遅延さ
せる粗ディレイ回路４１と、粗ディレイ回路４１から出
力された粗ディレイクロックを選択された遅延量分遅延
させる精密ディレイ回路４２と、入力バッファ４８から
入力され、分周回路４７で分周された各入力信号と精密
ディレイ回路４２から出力されるローカルクロックの位
相を比較し、最適な位相であるかを判定する粗比較回路
４３と精密比較回路４４と、精密ディレイ回路４２から
出力されるローカルクロックに応じて、入力バッファ４
８から出力される入力信号をラッチして取り込む入力ラ
ッチ４５と、入力ラッチ４５の出力を再度内部クロック
ＣＬＫに応じてラッチし、各入力信号の位相を内部クロ
ックＣＬＫに同期させる再同期ラッチ４６とを有する。
分周回路は、比較動作が正確に行えるように設けられる
ものである。図５に示すように、精密ディレイ回路４
２、粗比較回路４３、精密比較回路４４、入力ラッチ４
５、再同期ラッチ４６、分周回路４７、及び入力バッフ
ァ４８は、それぞれ入力信号の個数分設けられている
が、粗ディレイ回路４１は１個であり、各入力信号で共
用している。粗ディレイ回路４１と粗比較回路４３が粗
ＤＬＬ回路を、精密ディレイ回路４２と精密比較回路４
４が精密ＤＬＬ回路を構成する。図２と比較して明らか
なように、本実施例の回路は、図２の従来例と類似の構
成を有しており、従来例と異なるのは、ＤＬＬ回路が粗
ＤＬＬ回路と精密ＤＬＬ回路で構成している点である。
以下、従来例と異なる、これらの部分と分周回路につい
て説明する。
【００２５】粗ディレイ回路４１と精密ディレイ回路４
２は、共に図６に示すような基本構成を有し、それぞれ
ディレイライン５１とディレイ制御回路５２で構成され
ている。上記のように、これらに位相比較回路を組み合
わせることにより、ＤＬＬ回路が構成される。ＤＬＬ回
路について簡単に説明する。ディレイライン５１は、同
一の遅延要素を直列に接続し、どの段から出力を取り出
すかを選択することにより遅延量が選択できるようにし
たもので、ディレイ制御回路５２からの制御信号で出力
を取り出す段が決定される。位相比較回路は、ディレイ
ライン５１の出力する遅延されたクロックと入力信号の
位相を比較し、位相差が所定の範囲内にあるか、所定の
範囲内にない場合には、クロックが入力信号に対して進
んでいるか遅れているかを判定する。ディレイ制御回路
５２は、その判定結果に基づいて、ディレイライン５１
の遅延量を維持するか、増加又は減少させる。このよう
な操作を繰り返せば、クロックと入力信号の位相差は所
定の範囲内に集束する。
２は、共に図６に示すような基本構成を有し、それぞれ
ディレイライン５１とディレイ制御回路５２で構成され
ている。上記のように、これらに位相比較回路を組み合
わせることにより、ＤＬＬ回路が構成される。ＤＬＬ回
路について簡単に説明する。ディレイライン５１は、同
一の遅延要素を直列に接続し、どの段から出力を取り出
すかを選択することにより遅延量が選択できるようにし
たもので、ディレイ制御回路５２からの制御信号で出力
を取り出す段が決定される。位相比較回路は、ディレイ
ライン５１の出力する遅延されたクロックと入力信号の
位相を比較し、位相差が所定の範囲内にあるか、所定の
範囲内にない場合には、クロックが入力信号に対して進
んでいるか遅れているかを判定する。ディレイ制御回路
５２は、その判定結果に基づいて、ディレイライン５１
の遅延量を維持するか、増加又は減少させる。このよう
な操作を繰り返せば、クロックと入力信号の位相差は所
定の範囲内に集束する。
【００２６】図７は、粗ディレイ回路４１と精密ディレ
イ回路４２のディレイ制御回路の構成を、図８は粗ディ
レイ回路４１のディレイラインの構成を、図９は精密デ
ィレイ回路４２のディレイラインの構成を、図１０は粗
比較回路４３の構成を、図１１は精密比較回路４４の構
成を、図１２は分周回路４７の構成を示す図である。こ
れらの回路の基本的な動作については、前述の特願平８
−３３４２０８号及び特願平９−８３０５０号に詳しく
説明されているので、ここでは異なる点を中心として簡
単に説明する。
イ回路４２のディレイ制御回路の構成を、図８は粗ディ
レイ回路４１のディレイラインの構成を、図９は精密デ
ィレイ回路４２のディレイラインの構成を、図１０は粗
比較回路４３の構成を、図１１は精密比較回路４４の構
成を、図１２は分周回路４７の構成を示す図である。こ
れらの回路の基本的な動作については、前述の特願平８
−３３４２０８号及び特願平９−８３０５０号に詳しく
説明されているので、ここでは異なる点を中心として簡
単に説明する。
【００２７】図７のディレイ制御回路は、その一部のみ
が示され、制御信号としてＰ０〜Ｐ５が出力されるのみ
であるが、実際にはディレイラインの段数分の制御信号
が出力できる分だけ同じような回路が接続されている。
ディレイ制御回路は、出力する制御信号のうち１つのみ
を「高（Ｈ）」とし、他の出力を「低（Ｌ）」とし、
「Ｈ」となる出力位置でディレイラインの遅延量の選択
位置が決定される。ディレイ制御回路は、位相比較回路
からの判定結果Ａ〜Ｄに応じて「Ｈ」となる出力位置を
移動させる。ＡとＢが交互に「高（Ｈ）」レベルになる
時には、「Ｈ」となる出力位置を右にシフトさせ、Ｃと
Ｄが交互に「高（Ｈ）」レベルになる時には、「Ｈ」と
なる出力位置を左にシフトさせる。リセット信号を入力
すると、初段の出力が「Ｈ」となる。このようなディレ
イ制御回路が、粗ディレイ回路４１と精密ディレイ回路
４２にそれぞれ入力信号の個数分設けられている。ここ
ではこれ以上の説明は省略する。なお、図７に示したデ
ィレイ制御回路では、判定結果Ａ〜Ｄが遅延量を保持す
るとの判定結果である時には制御信号は変化しないの
で、後述する分周回路を停止させるなどして位相比較を
行わないようにすれば、ディレイ制御回路が出力する制
御信号は保持される。また、出力される制御信号を保持
するためには、通常は制御信号を通過させ、停止状態に
変化する時に、その時点の制御信号をラッチして保持す
るラッチゲートを設けるなどの方法もある。
が示され、制御信号としてＰ０〜Ｐ５が出力されるのみ
であるが、実際にはディレイラインの段数分の制御信号
が出力できる分だけ同じような回路が接続されている。
ディレイ制御回路は、出力する制御信号のうち１つのみ
を「高（Ｈ）」とし、他の出力を「低（Ｌ）」とし、
「Ｈ」となる出力位置でディレイラインの遅延量の選択
位置が決定される。ディレイ制御回路は、位相比較回路
からの判定結果Ａ〜Ｄに応じて「Ｈ」となる出力位置を
移動させる。ＡとＢが交互に「高（Ｈ）」レベルになる
時には、「Ｈ」となる出力位置を右にシフトさせ、Ｃと
Ｄが交互に「高（Ｈ）」レベルになる時には、「Ｈ」と
なる出力位置を左にシフトさせる。リセット信号を入力
すると、初段の出力が「Ｈ」となる。このようなディレ
イ制御回路が、粗ディレイ回路４１と精密ディレイ回路
４２にそれぞれ入力信号の個数分設けられている。ここ
ではこれ以上の説明は省略する。なお、図７に示したデ
ィレイ制御回路では、判定結果Ａ〜Ｄが遅延量を保持す
るとの判定結果である時には制御信号は変化しないの
で、後述する分周回路を停止させるなどして位相比較を
行わないようにすれば、ディレイ制御回路が出力する制
御信号は保持される。また、出力される制御信号を保持
するためには、通常は制御信号を通過させ、停止状態に
変化する時に、その時点の制御信号をラッチして保持す
るラッチゲートを設けるなどの方法もある。
【００２８】図８に示すように、粗ディレイ回路４１の
ディレイラインでは、インバータとＮＡＮＤゲートを１
段とする遅延要素が多数直列に接続されており、各段の
インバータの出力をトランスファーゲートから取り出す
ように構成されている。いずれの段から取り出すかによ
り、遅延量が異なる。トランスファーゲートは、各段の
インバータの出力毎に、入力信号の個数分設けられてお
り、各入力信号に対応する全段のトランスファーゲート
の出力は共通に接続され、精密ディレイ回路４２の対応
するディレイラインに入力される。各入力信号に対応す
る全段のトランスファーゲートは、対応する制御回路の
出力信号ＲＰ００、ＲＰ０ｎ、…、ＲＰｍ０、ＲＰｍｎ
などで制御される。上記のように、制御回路の出力信号
のうち１つだけが「Ｈ」になるので、それが印加される
トランスファーゲートが導通し、その段から粗遅延クロ
ックＲＣＬＫが出力される。このように、第１実施例の
粗ＤＬＬ回路４１のディレイラインの部分を共用してい
るため、入力信号が複数であってもディレイラインは１
つであり、その分回路規模が低減できる。例えば、図８
の回路では、１段当り２素子減少させることができ、更
に一部の素子を共用できるので、素子数は更に少なくな
る。
ディレイラインでは、インバータとＮＡＮＤゲートを１
段とする遅延要素が多数直列に接続されており、各段の
インバータの出力をトランスファーゲートから取り出す
ように構成されている。いずれの段から取り出すかによ
り、遅延量が異なる。トランスファーゲートは、各段の
インバータの出力毎に、入力信号の個数分設けられてお
り、各入力信号に対応する全段のトランスファーゲート
の出力は共通に接続され、精密ディレイ回路４２の対応
するディレイラインに入力される。各入力信号に対応す
る全段のトランスファーゲートは、対応する制御回路の
出力信号ＲＰ００、ＲＰ０ｎ、…、ＲＰｍ０、ＲＰｍｎ
などで制御される。上記のように、制御回路の出力信号
のうち１つだけが「Ｈ」になるので、それが印加される
トランスファーゲートが導通し、その段から粗遅延クロ
ックＲＣＬＫが出力される。このように、第１実施例の
粗ＤＬＬ回路４１のディレイラインの部分を共用してい
るため、入力信号が複数であってもディレイラインは１
つであり、その分回路規模が低減できる。例えば、図８
の回路では、１段当り２素子減少させることができ、更
に一部の素子を共用できるので、素子数は更に少なくな
る。
【００２９】図９に示すように、各精密ディレイ回路４
２のディレイラインでは、インバータとＮＡＮＤゲート
を１段とする遅延要素を多数直列に接続したディレイラ
インが２列設けられ、その間に各段毎に中間ＮＡＮＤゲ
ートが設けられ、上側のインバータの出力がこの中間Ｎ
ＡＮＤゲートに入力され、その出力が下側のＮＡＮＤゲ
ートの入力になっている。中間ＮＡＮＤゲートの他方の
入力には、精密ＤＬＬ回路のＤＬＬ制御回路の出力が入
力され、１つの中間ＮＡＮＤゲートのみが上側のインバ
ータから出力されるクロックを下側に伝達し、それ以外
の中間ＮＡＮＤゲートの出力は「Ｈ」に固定される。す
なわち、上側を伝達されているクロックは、ＤＬＬ制御
回路の出力が「Ｈ」になる中間ＮＡＮＤゲートの部分
で、下側に伝達され、そのまま下側を伝達し、ローカル
クロックＦＣＬＫになる。上側ではインバータの出力が
次段のＮＡＮＤゲートに入力されると共に、中間ＮＡＮ
Ｄゲートにも入力されるが、下側ではインバータの出力
が次段のＮＡＮＤゲートに入力されるだけであり、下側
の方がインバータの負荷が小さいため、クロックを伝達
する速度が下側の方が微少量速い。すなわち、このディ
レイラインはこの上側と下側の伝達速度の差を１段の遅
延量とする。精密ディレイラインでは、１段当りの遅延
量を非常に微少な量とする必要があり、このような回路
構成を使用する。
２のディレイラインでは、インバータとＮＡＮＤゲート
を１段とする遅延要素を多数直列に接続したディレイラ
インが２列設けられ、その間に各段毎に中間ＮＡＮＤゲ
ートが設けられ、上側のインバータの出力がこの中間Ｎ
ＡＮＤゲートに入力され、その出力が下側のＮＡＮＤゲ
ートの入力になっている。中間ＮＡＮＤゲートの他方の
入力には、精密ＤＬＬ回路のＤＬＬ制御回路の出力が入
力され、１つの中間ＮＡＮＤゲートのみが上側のインバ
ータから出力されるクロックを下側に伝達し、それ以外
の中間ＮＡＮＤゲートの出力は「Ｈ」に固定される。す
なわち、上側を伝達されているクロックは、ＤＬＬ制御
回路の出力が「Ｈ」になる中間ＮＡＮＤゲートの部分
で、下側に伝達され、そのまま下側を伝達し、ローカル
クロックＦＣＬＫになる。上側ではインバータの出力が
次段のＮＡＮＤゲートに入力されると共に、中間ＮＡＮ
Ｄゲートにも入力されるが、下側ではインバータの出力
が次段のＮＡＮＤゲートに入力されるだけであり、下側
の方がインバータの負荷が小さいため、クロックを伝達
する速度が下側の方が微少量速い。すなわち、このディ
レイラインはこの上側と下側の伝達速度の差を１段の遅
延量とする。精密ディレイラインでは、１段当りの遅延
量を非常に微少な量とする必要があり、このような回路
構成を使用する。
【００３０】図１０に示す各粗比較回路４３は、精密デ
ィレイ回路４２のディレイラインの出力するローカルク
ロックＦＣＬＫと、分周回路４７で分周された信号ＤＳ
の位相を比較する。この回路は、ローカルクロックＦＣ
ＬＫが立ち上がった時点で信号ＤＳが既に立ち上がって
いる時、すなわち、ローカルクロックＦＣＬＫが信号Ｄ
Ｓより遅れている場合には、出力ＲＡとＲＢが交互に
「Ｈ」になり、ローカルクロックＦＣＬＫが立ち上がっ
た時点から第１の所定時間以上たってから信号ＤＳが既
に立ち上がる時、すなわち、ローカルクロックＦＣＬＫ
が信号ＤＳより進んでおり、その位相差が第１の所定量
以上の時には、出力ＲＣとＲＤが交互に「Ｈ」になり、
ローカルクロックＦＣＬＫが立ち上がった時点から第１
の所定時間内に信号ＤＳが既に立ち上がる時、すなわ
ち、ローカルクロックＦＣＬＫが信号ＤＳより進んでお
り、その位相差が第１の所定量以内の時には、出力Ｒ
Ａ、ＲＢ、ＲＣ、及びＲＤがすべて「Ｌ」になる。図示
のように、信号ＤＳは、ＮＡＮＤゲートで構成される入
力部の２個のフリップフロップへそのまま入力される
が、ローカルクロックＦＣＬＫは、一方にはＮＡＮＤゲ
ートとインバータの分遅れて入力されるようになってい
る。このＮＡＮＤゲートとインバータでの遅延量が上記
の第１の所定量を規定する。各粗比較回路４３の判定結
果は、粗ＤＬＬ回路の図７に示したディレイ制御回路の
Ａ、Ｂ、Ｃ、Ｄとして印加される。
ィレイ回路４２のディレイラインの出力するローカルク
ロックＦＣＬＫと、分周回路４７で分周された信号ＤＳ
の位相を比較する。この回路は、ローカルクロックＦＣ
ＬＫが立ち上がった時点で信号ＤＳが既に立ち上がって
いる時、すなわち、ローカルクロックＦＣＬＫが信号Ｄ
Ｓより遅れている場合には、出力ＲＡとＲＢが交互に
「Ｈ」になり、ローカルクロックＦＣＬＫが立ち上がっ
た時点から第１の所定時間以上たってから信号ＤＳが既
に立ち上がる時、すなわち、ローカルクロックＦＣＬＫ
が信号ＤＳより進んでおり、その位相差が第１の所定量
以上の時には、出力ＲＣとＲＤが交互に「Ｈ」になり、
ローカルクロックＦＣＬＫが立ち上がった時点から第１
の所定時間内に信号ＤＳが既に立ち上がる時、すなわ
ち、ローカルクロックＦＣＬＫが信号ＤＳより進んでお
り、その位相差が第１の所定量以内の時には、出力Ｒ
Ａ、ＲＢ、ＲＣ、及びＲＤがすべて「Ｌ」になる。図示
のように、信号ＤＳは、ＮＡＮＤゲートで構成される入
力部の２個のフリップフロップへそのまま入力される
が、ローカルクロックＦＣＬＫは、一方にはＮＡＮＤゲ
ートとインバータの分遅れて入力されるようになってい
る。このＮＡＮＤゲートとインバータでの遅延量が上記
の第１の所定量を規定する。各粗比較回路４３の判定結
果は、粗ＤＬＬ回路の図７に示したディレイ制御回路の
Ａ、Ｂ、Ｃ、Ｄとして印加される。
【００３１】図１１に示す各精密比較回路４４は、図１
０に示す粗比較回路４３とほぼ同一の構成を有するが、
信号ＤＳとローカルクロックＦＣＬＫが共にＮＡＮＤゲ
ートとインバータで遅延されて入力部のフリップフロッ
プの一方に入力されている。しかもインバータの駆動す
るゲート数に差があるため、出力ＦＡ、ＦＢ、ＦＣ、及
びＦＤがすべて「Ｌ」になる状態を規定する第２の遅延
量の差が小さくなる。これにより、信号ＤＳとローカル
クロックＦＣＬＫの位相差が、図１０の粗比較回路４３
で所定量範囲内と判定された場合にも、更に精密な比較
を行い、ローカルクロックＦＣＬＫが信号ＤＳより進ん
でいるか、遅れているか、又は第２の所定量以内である
かを判定し、その判定結果を出力する。同様に、各精密
比較回路４４の判定結果は、精密ＤＬＬ回路の図７に示
したディレイ制御回路のＡ、Ｂ、Ｃ、Ｄとして印加され
る。
０に示す粗比較回路４３とほぼ同一の構成を有するが、
信号ＤＳとローカルクロックＦＣＬＫが共にＮＡＮＤゲ
ートとインバータで遅延されて入力部のフリップフロッ
プの一方に入力されている。しかもインバータの駆動す
るゲート数に差があるため、出力ＦＡ、ＦＢ、ＦＣ、及
びＦＤがすべて「Ｌ」になる状態を規定する第２の遅延
量の差が小さくなる。これにより、信号ＤＳとローカル
クロックＦＣＬＫの位相差が、図１０の粗比較回路４３
で所定量範囲内と判定された場合にも、更に精密な比較
を行い、ローカルクロックＦＣＬＫが信号ＤＳより進ん
でいるか、遅れているか、又は第２の所定量以内である
かを判定し、その判定結果を出力する。同様に、各精密
比較回路４４の判定結果は、精密ＤＬＬ回路の図７に示
したディレイ制御回路のＡ、Ｂ、Ｃ、Ｄとして印加され
る。
【００３２】図１２に示す分周回路４７は、入力信号を
８分周する。ここで、入力信号を分周する必要性につい
て説明する。半導体装置は、所定のクロック周波数範囲
で動作することが要求される。そのため、これまで説明
したＤＬＬ回路は、これらの周波数範囲で動作すること
が要求される。クロックが非常に高周波数になると、各
ゲートの出力は一方の状態へ十分に変化しないうちに次
の状態に変化することになる。そのため、クロック周波
数が高い場合と低い場合で、比較結果などに差が生じ、
所望の位相合わせが行えないという問題が生じる。この
ような問題を解決するため、入力信号を分周して、位相
比較やその判定結果に基づくフィードバック制御を行う
周期を長くしている。なお、分周回路４７の入力部に
は、入力信号Ｓと停止信号を入力とするＮＡＮＤゲート
が設けられており、停止信号を「Ｌ」にすることによ
り、分周回路４７への入力信号Ｓの入力を停止できるよ
うになっている。これにより、分周回路４７の出力は固
定され、位相比較動作は停止し、ディレイ制御回路の制
御値が保持される。
８分周する。ここで、入力信号を分周する必要性につい
て説明する。半導体装置は、所定のクロック周波数範囲
で動作することが要求される。そのため、これまで説明
したＤＬＬ回路は、これらの周波数範囲で動作すること
が要求される。クロックが非常に高周波数になると、各
ゲートの出力は一方の状態へ十分に変化しないうちに次
の状態に変化することになる。そのため、クロック周波
数が高い場合と低い場合で、比較結果などに差が生じ、
所望の位相合わせが行えないという問題が生じる。この
ような問題を解決するため、入力信号を分周して、位相
比較やその判定結果に基づくフィードバック制御を行う
周期を長くしている。なお、分周回路４７の入力部に
は、入力信号Ｓと停止信号を入力とするＮＡＮＤゲート
が設けられており、停止信号を「Ｌ」にすることによ
り、分周回路４７への入力信号Ｓの入力を停止できるよ
うになっている。これにより、分周回路４７の出力は固
定され、位相比較動作は停止し、ディレイ制御回路の制
御値が保持される。
【００３３】図５の入力ラッチ４５と再同期ラッチ４６
は、従来から広く使用されているラッチ回路であり、こ
こでは説明を省略する。以上説明したように、第１実施
例では、ローカルクロックバッファ３９から出力される
内部クロックＣＬＫを、各入力信号を取り込む最適なタ
イミングのローカルクロックＦＣＬＫになるように位相
調整し、それを入力ラッチ４５に供給して最適なタイミ
ングでチップ内に取り込む。しかし、このようにして取
り込まれた各入力信号は位相にばらつきがあるので、再
同期ラッチ４６で内部クロックＣＬＫに同期する信号に
変える。
は、従来から広く使用されているラッチ回路であり、こ
こでは説明を省略する。以上説明したように、第１実施
例では、ローカルクロックバッファ３９から出力される
内部クロックＣＬＫを、各入力信号を取り込む最適なタ
イミングのローカルクロックＦＣＬＫになるように位相
調整し、それを入力ラッチ４５に供給して最適なタイミ
ングでチップ内に取り込む。しかし、このようにして取
り込まれた各入力信号は位相にばらつきがあるので、再
同期ラッチ４６で内部クロックＣＬＫに同期する信号に
変える。
【００３４】以上説明した第１実施例の回路は、ディレ
イ制御回路の制御値が安定するまで時間が必要であり、
電源が投入されてから所定時間を位相調整のためのキャ
リブレーション期間とし、その間に位相調整が終了する
ようにする。位相調整が終了するまでの時間は、最初の
位相差で異なるため、キャリブレーション期間は、最初
にどのような位相差であっても位相調整が終了する時間
に設定する。また、位相調整を行うには、クロックと入
力信号が変化することが必要であり、キャリブレーショ
ン期間中は、入力信号が所定の周期で変化するように、
駆動側ＬＳＩチップからこのような信号を出力する必要
がある。
イ制御回路の制御値が安定するまで時間が必要であり、
電源が投入されてから所定時間を位相調整のためのキャ
リブレーション期間とし、その間に位相調整が終了する
ようにする。位相調整が終了するまでの時間は、最初の
位相差で異なるため、キャリブレーション期間は、最初
にどのような位相差であっても位相調整が終了する時間
に設定する。また、位相調整を行うには、クロックと入
力信号が変化することが必要であり、キャリブレーショ
ン期間中は、入力信号が所定の周期で変化するように、
駆動側ＬＳＩチップからこのような信号を出力する必要
がある。
【００３５】通常の動作においては、クロックは一定の
周期で変化する信号であるが、入力信号の変化は一定せ
ず、長期間同じ状態である場合も起こる。そのような場
合には、位相比較が行えないことになる。第１実施例の
回路は、入力信号が変化しない場合にはそれまでの状態
を維持するように指示する位相判定結果を出力するた
め、通常の動作中もそのままフィードバック制御が行え
る。一般に半導体装置は温度などで信号の変化特性が変
化するので、第１実施例の回路を通常の動作中もそのま
ま動作させれば、常時最適なタイミングで入力信号が取
り込まれるように制御されることになる。
周期で変化する信号であるが、入力信号の変化は一定せ
ず、長期間同じ状態である場合も起こる。そのような場
合には、位相比較が行えないことになる。第１実施例の
回路は、入力信号が変化しない場合にはそれまでの状態
を維持するように指示する位相判定結果を出力するた
め、通常の動作中もそのままフィードバック制御が行え
る。一般に半導体装置は温度などで信号の変化特性が変
化するので、第１実施例の回路を通常の動作中もそのま
ま動作させれば、常時最適なタイミングで入力信号が取
り込まれるように制御されることになる。
【００３６】しかし、一部の入力信号は変化してフィー
ドバック制御が行われ、他の入力信号については長期間
変化しないためにフィードバック制御が行われなかった
場合、一部の入力信号については最適な入力タイミング
になるように制御されるが、他の入力信号については最
適な入力タイミングから大きく外れた状態になることが
あり得る。そのようなことは好ましくないので、定期的
にキャリブレーション期間を設けるようにしてもよい。
その場合、図１３に示すように、位相調整はキャリブレ
ーション期間にのみ行い、キャリブレーション期間終了
後は、図７に示した粗ディレイ回路４１と精密ディレイ
回路４２のディレイ制御回路の制御信号を維持するよう
にする。
ドバック制御が行われ、他の入力信号については長期間
変化しないためにフィードバック制御が行われなかった
場合、一部の入力信号については最適な入力タイミング
になるように制御されるが、他の入力信号については最
適な入力タイミングから大きく外れた状態になることが
あり得る。そのようなことは好ましくないので、定期的
にキャリブレーション期間を設けるようにしてもよい。
その場合、図１３に示すように、位相調整はキャリブレ
ーション期間にのみ行い、キャリブレーション期間終了
後は、図７に示した粗ディレイ回路４１と精密ディレイ
回路４２のディレイ制御回路の制御信号を維持するよう
にする。
【００３７】上記の第１実施例では、粗ディレイ回路４
１は、ディレイラインを共用するが、ディレイラインの
各段の出力を選択する多数のトランスファーゲートを設
けることにより、各入力信号に対応する粗遅延クロック
をそれぞれ取り出せるようにしている。これにより、内
部クロックと各入力信号の位相調整を全調整範囲につい
て独立に行うことができる。しかし、そのために入力信
号の個数分のトランスファーゲートを各段毎に設けてお
り、その回路規模が大きいという問題がある。前述のよ
うに、内部クロックＣＬＫと入力信号群は、信号経路な
どの差により、クロックＣＬＫと入力信号群の間に入力
信号間のスキューより大きなスキューがある場合が一般
的である。そこで、第２実施例では、内部クロックＣＬ
Ｋと入力信号群の間のスキューを第１ＤＬＬ回路で調整
し、入力信号間のスキューを第２ＤＬＬ回路で調整す
る。
１は、ディレイラインを共用するが、ディレイラインの
各段の出力を選択する多数のトランスファーゲートを設
けることにより、各入力信号に対応する粗遅延クロック
をそれぞれ取り出せるようにしている。これにより、内
部クロックと各入力信号の位相調整を全調整範囲につい
て独立に行うことができる。しかし、そのために入力信
号の個数分のトランスファーゲートを各段毎に設けてお
り、その回路規模が大きいという問題がある。前述のよ
うに、内部クロックＣＬＫと入力信号群は、信号経路な
どの差により、クロックＣＬＫと入力信号群の間に入力
信号間のスキューより大きなスキューがある場合が一般
的である。そこで、第２実施例では、内部クロックＣＬ
Ｋと入力信号群の間のスキューを第１ＤＬＬ回路で調整
し、入力信号間のスキューを第２ＤＬＬ回路で調整す
る。
【００３８】図１４は、第２実施例のばらつき補正回路
の構成を示すブロック図である。図示のように、第２実
施例のばらつき補正回路は、第１実施例のばらつき補正
回路とほぼ同様の構成を有するが、新たに個数判定回路
６９が設けられている点と、粗ディレイ回路６１のディ
レイラインの構成が異なる。以下、これらの部分につい
て説明する。
の構成を示すブロック図である。図示のように、第２実
施例のばらつき補正回路は、第１実施例のばらつき補正
回路とほぼ同様の構成を有するが、新たに個数判定回路
６９が設けられている点と、粗ディレイ回路６１のディ
レイラインの構成が異なる。以下、これらの部分につい
て説明する。
【００３９】図１５は、第２実施例の粗ディレイ回路６
１のディレイラインの構成を示す図である。図示のよう
に、ＮＡＮＤゲートとインバータを１段とする遅延要素
を多数直列に接続し、最終段から粗遅延クロックＲＣＬ
Ｋが取り出される。いずれの段に内部クロックＣＬＫを
入力するかがディレイ制御回路の出力信号ＲＰ０、…、
ＲＰｍで制御され、いずれの段に内部クロックＣＬＫを
入力するかにより遅延量が異なる。従って、第２実施例
の粗ディレイ回路６１から出力される粗遅延クロックＲ
ＣＬＫは１つであり、これが各精密ディレイ回路６２に
供給される。
１のディレイラインの構成を示す図である。図示のよう
に、ＮＡＮＤゲートとインバータを１段とする遅延要素
を多数直列に接続し、最終段から粗遅延クロックＲＣＬ
Ｋが取り出される。いずれの段に内部クロックＣＬＫを
入力するかがディレイ制御回路の出力信号ＲＰ０、…、
ＲＰｍで制御され、いずれの段に内部クロックＣＬＫを
入力するかにより遅延量が異なる。従って、第２実施例
の粗ディレイ回路６１から出力される粗遅延クロックＲ
ＣＬＫは１つであり、これが各精密ディレイ回路６２に
供給される。
【００４０】このような調整を行うために、第２実施例
では、図１６に示すように、位相調整を行うキャリブレ
ーションモードを２つの期間に分割し、前半では粗ＤＬ
Ｌ回路の調整を行い、後半では精密ＤＬＬ回路の調整を
行う。前半の粗ＤＬＬ回路の調整を行っている間は、精
密ＤＬＬ回路はフィードバック制御を行わず、精密ディ
レイ回路のディレイラインの遅延量は初期値に保持され
る。粗ＤＬＬ回路の調整が終了した後は、粗ディレイ回
路６１のディレイ制御回路の制御信号は保持される。粗
ＤＬＬ回路の調整が終了すると同時に、各精密ＤＬＬ回
路の調整が開始され、各精密ＤＬＬ回路の調整が終了し
た後は、同様にその時点の精密ディレイ回路６２のディ
レイ制御回路の制御信号が保持される。なお、上記のよ
うに、精密ＤＬＬ回路は、通常の動作中もフィードバッ
ク制御が行えるので、精密ＤＬＬ回路のみ、通常動作時
にも常時調整動作が行われるようにしてもよい。
では、図１６に示すように、位相調整を行うキャリブレ
ーションモードを２つの期間に分割し、前半では粗ＤＬ
Ｌ回路の調整を行い、後半では精密ＤＬＬ回路の調整を
行う。前半の粗ＤＬＬ回路の調整を行っている間は、精
密ＤＬＬ回路はフィードバック制御を行わず、精密ディ
レイ回路のディレイラインの遅延量は初期値に保持され
る。粗ＤＬＬ回路の調整が終了した後は、粗ディレイ回
路６１のディレイ制御回路の制御信号は保持される。粗
ＤＬＬ回路の調整が終了すると同時に、各精密ＤＬＬ回
路の調整が開始され、各精密ＤＬＬ回路の調整が終了し
た後は、同様にその時点の精密ディレイ回路６２のディ
レイ制御回路の制御信号が保持される。なお、上記のよ
うに、精密ＤＬＬ回路は、通常の動作中もフィードバッ
ク制御が行えるので、精密ＤＬＬ回路のみ、通常動作時
にも常時調整動作が行われるようにしてもよい。
【００４１】粗ディレイ回路６１での遅延量は、複数の
入力信号の中間の位相とクロックの位相が一致するよう
に調整される。図１４に示すように、粗比較回路６３は
入力信号の個数分設けられており、各粗比較回路６３の
判定結果は、個数判定回路６９に入力される。個数判定
回路６９では、各粗比較回路６３の判定結果を集計し、
ローカルクロックＦＣＬＫが信号ＤＳに対して遅れてい
ると判定した粗比較回路６３の個数が進んでいると判定
した粗比較回路６３の個数より多い場合には、ディレイ
ラインの遅延量を増加させ、ローカルクロックＦＣＬＫ
が信号ＤＳに対して進んでいると判定した粗比較回路６
３の個数が遅れていると判定した粗比較回路６３の個数
より多い場合には、ディレイラインの遅延量を減少させ
るような判定結果を出力する。そして、ローカルクロッ
クＦＣＬＫがすべての信号ＤＳに対して所定量の位相差
内になるか、又は進んでいると判定した粗比較回路６３
の個数と遅れていると判定した粗比較回路６３の個数の
差が１個以内になった場合に、その判定結果を保持す
る。
入力信号の中間の位相とクロックの位相が一致するよう
に調整される。図１４に示すように、粗比較回路６３は
入力信号の個数分設けられており、各粗比較回路６３の
判定結果は、個数判定回路６９に入力される。個数判定
回路６９では、各粗比較回路６３の判定結果を集計し、
ローカルクロックＦＣＬＫが信号ＤＳに対して遅れてい
ると判定した粗比較回路６３の個数が進んでいると判定
した粗比較回路６３の個数より多い場合には、ディレイ
ラインの遅延量を増加させ、ローカルクロックＦＣＬＫ
が信号ＤＳに対して進んでいると判定した粗比較回路６
３の個数が遅れていると判定した粗比較回路６３の個数
より多い場合には、ディレイラインの遅延量を減少させ
るような判定結果を出力する。そして、ローカルクロッ
クＦＣＬＫがすべての信号ＤＳに対して所定量の位相差
内になるか、又は進んでいると判定した粗比較回路６３
の個数と遅れていると判定した粗比較回路６３の個数の
差が１個以内になった場合に、その判定結果を保持す
る。
【００４２】なお、第２実施例の変形例として、粗比較
回路６３を代表的な１つの入力信号についてのみ設け、
その判定結果を粗ディレイ回路６１に供給するようにし
てもよい。この場合には、個数判定回路６９は必要な
い。これにより、回路規模を大幅に低減できる。第１実
施例では、クロック分配回路として、特願平９−８３０
５０号に開示されている回路を使用したが、この代わり
にＨツリー状クロック分配回路を使用することもでき
る。図１７は、Ｈツリー状クロック分配回路の基本構成
を示す図である。クロックドライバ７１から出力された
内部クロックは、図１７に示すような経路で末端のクロ
ックバッファ７２まで伝達されるが、途中の信号経路及
び負荷はすべて等しくなるように構成される。従って、
すべてのクロックバッファ７２に伝達された内部クロッ
クは位相が一致している。
回路６３を代表的な１つの入力信号についてのみ設け、
その判定結果を粗ディレイ回路６１に供給するようにし
てもよい。この場合には、個数判定回路６９は必要な
い。これにより、回路規模を大幅に低減できる。第１実
施例では、クロック分配回路として、特願平９−８３０
５０号に開示されている回路を使用したが、この代わり
にＨツリー状クロック分配回路を使用することもでき
る。図１７は、Ｈツリー状クロック分配回路の基本構成
を示す図である。クロックドライバ７１から出力された
内部クロックは、図１７に示すような経路で末端のクロ
ックバッファ７２まで伝達されるが、途中の信号経路及
び負荷はすべて等しくなるように構成される。従って、
すべてのクロックバッファ７２に伝達された内部クロッ
クは位相が一致している。
【００４３】図１８は、第３実施例のＳＤＲＡＭの全体
構成を示す図であり、特願平９−８３０５０号に開示さ
れクロック分配回路の代わりにＨツリー状クロック分配
回路を使用している点を除けば第１実施例と同じであ
る。従って、これ以上の説明は省略する。以上、本発明
をＳＤＲＡＭの入力信号の取込み部分に適用した実施例
について説明したが、本発明はこれに限られるものでな
く、ＳＤＲＡＭにおいて複数の出力信号について精密に
出力タイミングを調整する場合や、ＳＤＲＡＭ以外の他
のＬＳＩチップなどにも適用可能である。また、粗調整
と精密調整の２段階の例を説明したが、３段階以上とす
ることも可能である。
構成を示す図であり、特願平９−８３０５０号に開示さ
れクロック分配回路の代わりにＨツリー状クロック分配
回路を使用している点を除けば第１実施例と同じであ
る。従って、これ以上の説明は省略する。以上、本発明
をＳＤＲＡＭの入力信号の取込み部分に適用した実施例
について説明したが、本発明はこれに限られるものでな
く、ＳＤＲＡＭにおいて複数の出力信号について精密に
出力タイミングを調整する場合や、ＳＤＲＡＭ以外の他
のＬＳＩチップなどにも適用可能である。また、粗調整
と精密調整の２段階の例を説明したが、３段階以上とす
ることも可能である。
【００４４】
【発明の効果】以上説明したように、本発明によれば、
１つのクロックから微少量の調整単位でそれぞれ精密に
調整したクロックを発生させる場合に、調整単位は同じ
で回路規模を低減でき、チップの小型化や低コスト化が
図れる。
１つのクロックから微少量の調整単位でそれぞれ精密に
調整したクロックを発生させる場合に、調整単位は同じ
で回路規模を低減でき、チップの小型化や低コスト化が
図れる。
【図１】クロック同期システムの基本構成及び動作を示
す図である。
す図である。
【図２】入力信号のスキュー対策を行う従来例の構成を
示す図である。
示す図である。
【図３】本発明の原理構成図である。
【図４】第１実施例のＳＤＲＡＭの全体構成を示す図で
ある。
ある。
【図５】第１実施例のばらつき補正入力回路の構成を示
すブロック図である。
すブロック図である。
【図６】ディレイ回路の構成を示すブロック図である。
【図７】第１実施例のディレイ制御回路の構成を示す図
である。
である。
【図８】第１実施例の粗ＤＬＬ回路のディレイラインを
示す図である。
示す図である。
【図９】第１実施例の精密ＤＬＬ回路のディレイライン
を示す図である。
を示す図である。
【図１０】第１実施例の粗比較回路を示す図である。
【図１１】第１実施例の精密比較回路を示す図である。
【図１２】第１実施例の分周回路を示す図である。
【図１３】第１実施例の動作モードを示す図である。
【図１４】第２実施例のばらつき補正入力回路の構成を
示すブロック図である。
示すブロック図である。
【図１５】第２実施例の粗ＤＬＬ回路のディレイライン
を示す図である。
を示す図である。
【図１６】第２実施例の動作モードを示す図である。
【図１７】Ｈツリー状クロック分配回路の構成を示す図
である。
である。
【図１８】第３実施例のＳＤＲＡＭの全体構成を示す図
である。
である。
２１…第１ＤＬＬ回路 ２２−０〜２２−ｎ…第２ＤＬＬ回路 ３５…クロック入力パッド ３６…クロックバッファ ３７…クロックドライバ ３８…ディレイ ３９…ローカルＣＬＫバッファ ４０…ばらつき補正入力回路 ４１…粗ディレイ回路 ４２…精密ディレイ回路 ４３…粗比較回路 ４４…精密比較回路 ４５…入力ラッチ ４６…再同期ラッチ ４７…分周回路 ４８…入力バッファ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０３Ｋ 5/13 Ｇ１１Ｃ 11/34 ３５４Ｃ 5/15 ３６２Ｓ Ｈ０３Ｋ 5/15 Ｇ
Claims (16)
- 【請求項１】 受信した受信クロックに基づいて、複数
の対象毎に最適な位相に調整された複数のクロックを発
生するクロック発生回路であって、 前記受信クロックを遅延させる遅延量を段階的に調整す
ることにより、前記受信クロックの位相を調整して粗調
整クロックを出力する第１ＤＬＬ回路と、 前記複数の対象毎に設けられ、前記粗調整クロックを遅
延させる遅延量を段階的に調整することにより前記粗調
整クロックの位相を調整して前記複数のクロックを出力
する複数の第２ＤＬＬ回路とを備え、 前記第１ＤＬＬ回路は、前記複数のクロックの内の少な
くとも１つのクロックが最適な位相に対して所定の位相
差範囲内であるか、該所定の位相差範囲内でない時には
進んでいるか遅れているかを判定し、その判定結果に基
づいて位相調整量を変化させ、 各第２ＤＬＬ回路は、前記複数のクロックがそれぞれ最
適な位相に対して進んでいるか遅れているかを判定し、
その判定結果に基づいて位相調整量を変化させることを
特徴とするクロック発生回路。 - 【請求項２】 請求項１に記載のクロック発生回路であ
って、 前記第１ＤＬＬ回路の１段の遅延量は、前記複数の第２
ＤＬＬ回路の１段の遅延量より大きいクロック発生回
路。 - 【請求項３】 請求項１又は２に記載のクロック発生回
路であって、 前記第１ＤＬＬ回路は、前記遅延量が独立に調整された
複数の粗調整クロックを出力することが可能であり、前
記複数のクロックのすべてがそれぞれ最適な位相に対し
て所定の位相差範囲内であるか、該所定の位相差範囲内
でない時には進んでいるか遅れているかを判定し、その
判定結果に基づいて、各第２ＤＬＬ回路毎に遅延量が独
立に調整された粗調整クロックを出力するクロック発生
回路。 - 【請求項４】 請求項３に記載のクロック発生回路であ
って、 前記第１ＤＬＬ回路は、 前記受信クロックを段階的に遅延させるディレイ回路
と、 該ディレイ回路の各段の出力を、各第２ＤＬＬ回路に出
力するかしないかを切り換えるスイッチ列とを備え、 前記複数のクロックのすべてに対する判定結果の基づい
て、前記スイッチ列において導通させるスイッチを選択
するクロック発生回路。 - 【請求項５】 請求項１から４のいずれか１項に記載の
クロック発生回路であって、 前記第１ＤＬＬ回路及び前記第２ＤＬＬ回路は、調整さ
れた遅延量を保持するラッチ機能を有するクロック発生
回路。 - 【請求項６】 外部から入力される受信クロックに基づ
いて発生された内部クロックを分配するクロック分配回
路と、 該クロック分配回路から供給される前記内部クロックか
ら、複数のローカルクロックを発生するローカルクロッ
ク発生回路とを備える半導体装置であって、 前記ローカルクロック発生回路は、 前記内部クロックを遅延させる遅延量を段階的に調整す
ることにより、前記内部クロックの位相を調整して粗調
整クロックを出力する第１ＤＬＬ回路と、 前記粗調整クロックを遅延させる遅延量を段階的に調整
することにより前記粗調整クロックの位相を調整して前
記複数のローカルクロックを出力する複数の第２ＤＬＬ
回路とを備え、 前記第１ＤＬＬ回路は、前記複数のローカルクロックの
内の少なくとも１つのローカルクロックが最適な位相に
対して所定の位相差範囲内であるか、該所定の位相差範
囲内でない時には進んでいるか遅れているかを判定し、
その判定結果に基づいて位相調整量を変化させ、 各第２ＤＬＬ回路は、前記複数のクロックがそれぞれ最
適な位相に対して進んでいるか遅れているかを判定し、
その判定結果に基づいて位相調整量を変化させることを
特徴とする半導体装置。 - 【請求項７】 請求項６に記載の半導体装置であって、 前記第１ＤＬＬ回路は、前記遅延量が独立に調整された
複数の粗調整クロックを出力することが可能であり、前
記複数のクロックのすべてがそれぞれ最適な位相に対し
て所定の位相差範囲内であるか、該所定の位相差範囲内
でない時には進んでいるか遅れているかを判定し、その
判定結果に基づいて、各第２ＤＬＬ回路毎に遅延量が独
立に調整された粗調整クロックを出力する半導体装置。 - 【請求項８】 請求項６に記載の半導体装置であって、 当該半導体装置は、入力される入力データを前記複数の
ローカルクロックのエッジに同期してそれぞれ取り込む
半導体装置。 - 【請求項９】 請求項８に記載の半導体装置であって、 前記複数のローカルクロックのエッジに同期してそれぞ
れ取り込まれた前記入力データを共通の再同期クロック
で再同期化する再同期回路を備える半導体装置。 - 【請求項１０】 請求項６に記載の半導体装置であっ
て、 前記クロック分配回路は、前記内部クロックの分配先ま
での配線距離と負荷が等しいＨツリー状配線を有する半
導体装置。 - 【請求項１１】 請求項６に記載の半導体装置であっ
て、 前記クロック分配回路は、 前記内部クロックを往復して伝達する往復配線と、 該往復配線に沿って設けられ、往復する前記内部クロッ
クを受信して往復する前記内部クロックの中間の位相の
補正内部クロックを発生するローカルクロックバッファ
とを備える半導体装置。 - 【請求項１２】 請求項６に記載の半導体装置であっ
て、 前記第１ＤＬＬ回路の１段の遅延量は、前記複数の第２
ＤＬＬ回路の１段の遅延量より大きい半導体装置。 - 【請求項１３】 請求項６に記載の半導体装置であっ
て、 前記第１ＤＬＬ回路は、前記遅延量が独立に調整された
複数の粗調整クロックを出力することが可能であり、前
記複数のクロックのすべてがそれぞれ最適な位相に対し
て所定の位相差範囲内であるか、該所定の位相差範囲内
でない時には進んでいるか遅れているかを判定し、その
判定結果に基づいて、各第２ＤＬＬ回路毎に遅延量が独
立に調整された粗調整クロックを出力する半導体装置。 - 【請求項１４】 請求項１３に記載の半導体装置であっ
て、 前記第１ＤＬＬ回路は、 前記受信クロックを段階的に遅延させるディレイ回路
と、 該ディレイ回路の各段の出力を、各第２ＤＬＬ回路に出
力するかしないかを切り換えるスイッチ列とを備え、 前記複数のクロックのすべてに対する判定結果の基づい
て、前記スイッチ列において導通させるスイッチを選択
する半導体装置。 - 【請求項１５】 請求項６に記載の半導体装置であっ
て、 前記第１ＤＬＬ回路及び前記第２ＤＬＬ回路は、調整さ
れた遅延量を保持するラッチ機能を有する半導体装置。 - 【請求項１６】 請求項１５に記載の半導体装置であっ
て、 当該半導体装置は、前記第１及び第２ＤＬＬ回路の遅延
量を調整するキャリブレーションモードを備え、 該キャリブレーションモード終了後には、前記第１及び
第２ＤＬＬ回路は、前記キャリブレーションモード終了
時の遅延量を保持する半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14244197A JP3690899B2 (ja) | 1997-05-30 | 1997-05-30 | クロック発生回路及び半導体装置 |
| US08/961,181 US5969551A (en) | 1997-05-30 | 1997-10-30 | Clock generator having DLL and semiconductor device having clock generator |
| KR1019970062300A KR100273082B1 (ko) | 1997-05-30 | 1997-11-24 | 클록발생회로및반도체장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14244197A JP3690899B2 (ja) | 1997-05-30 | 1997-05-30 | クロック発生回路及び半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10336008A true JPH10336008A (ja) | 1998-12-18 |
| JP3690899B2 JP3690899B2 (ja) | 2005-08-31 |
Family
ID=15315394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14244197A Expired - Lifetime JP3690899B2 (ja) | 1997-05-30 | 1997-05-30 | クロック発生回路及び半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5969551A (ja) |
| JP (1) | JP3690899B2 (ja) |
| KR (1) | KR100273082B1 (ja) |
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| KR19980086434A (ko) | 1998-12-05 |
| KR100273082B1 (ko) | 2001-01-15 |
| US5969551A (en) | 1999-10-19 |
| JP3690899B2 (ja) | 2005-08-31 |
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| Date | Code | Title | Description |
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| TRDD | Decision of grant or rejection written | ||
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090624 Year of fee payment: 4 |
|
| S111 | Request for change of ownership or part of ownership |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R350 | Written notification of registration of transfer |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| S531 | Written request for registration of change of domicile |
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|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R350 | Written notification of registration of transfer |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120624 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120624 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130624 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140624 Year of fee payment: 9 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |