JPH10339746A - 高耐圧レベル検出回路 - Google Patents
高耐圧レベル検出回路Info
- Publication number
- JPH10339746A JPH10339746A JP15111297A JP15111297A JPH10339746A JP H10339746 A JPH10339746 A JP H10339746A JP 15111297 A JP15111297 A JP 15111297A JP 15111297 A JP15111297 A JP 15111297A JP H10339746 A JPH10339746 A JP H10339746A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- level
- mos transistor
- level detection
- detection circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000001514 detection method Methods 0.000 title claims abstract description 70
- 230000004044 response Effects 0.000 claims abstract description 4
- 238000000034 method Methods 0.000 claims description 5
- 102100036285 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Human genes 0.000 abstract description 26
- 101000875403 Homo sapiens 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Proteins 0.000 abstract description 26
- 230000015556 catabolic process Effects 0.000 description 18
- 238000010586 diagram Methods 0.000 description 13
- 230000007704 transition Effects 0.000 description 9
- 230000004048 modification Effects 0.000 description 8
- 238000012986 modification Methods 0.000 description 8
- 238000007493 shaping process Methods 0.000 description 7
- 230000007423 decrease Effects 0.000 description 5
- 230000008569 process Effects 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 235000013599 spices Nutrition 0.000 description 1
Landscapes
- Measurement Of Current Or Voltage (AREA)
Abstract
(57)【要約】
【課題】低消費電力の高耐圧レベル検出回路を提供す
る。 【解決手段】入力した高電圧入力信号を分圧するアッテ
ネート抵抗１と、入力する高耐圧信号をアッテネート抵
抗１に与えるか否かを切り換える高耐圧スイッチ２と、
第２の電源電位ＶＤＤ２が供給され、制御信号に応答し
て高耐圧信号に対応するようにレベルシフトした信号に
より入力スイッチ１の導通を制御するレベルシフト回路
部３と、第１の電源電位ＶＤＤ１が供給され、アッテネ
ート抵抗１で分圧された信号の有効レベルを入力段のト
ランジスタのしきい値によって検出し出力端子ＯＵＴ１
２へ出力するレベル検出回路部４とを有し、レベル検出
の必要な時間のみ高耐圧スイッチをオンし、高電圧入力
信号をアッテネート抵抗に接続することにより、低消費
電力を実現する。
る。 【解決手段】入力した高電圧入力信号を分圧するアッテ
ネート抵抗１と、入力する高耐圧信号をアッテネート抵
抗１に与えるか否かを切り換える高耐圧スイッチ２と、
第２の電源電位ＶＤＤ２が供給され、制御信号に応答し
て高耐圧信号に対応するようにレベルシフトした信号に
より入力スイッチ１の導通を制御するレベルシフト回路
部３と、第１の電源電位ＶＤＤ１が供給され、アッテネ
ート抵抗１で分圧された信号の有効レベルを入力段のト
ランジスタのしきい値によって検出し出力端子ＯＵＴ１
２へ出力するレベル検出回路部４とを有し、レベル検出
の必要な時間のみ高耐圧スイッチをオンし、高電圧入力
信号をアッテネート抵抗に接続することにより、低消費
電力を実現する。
Description
【０００１】
【発明の属する技術分野】本発明は高耐圧レベル検出回
路に係わり、特に高速で低消費電力の高耐圧レベル検出
回路に関する。
路に係わり、特に高速で低消費電力の高耐圧レベル検出
回路に関する。
【０００２】
【従来の技術】この種の従来の高耐圧レベル検出回路の
アッテネート抵抗は、例えば半導体装置用のテスターに
おいて供給信号のレベル調整手段として用いられてい
る。上述した従来の高耐圧レベル検出回路の一例の回路
図を示した図６を参照すると、この回路は、入力端子１
１に供給される高電圧入力信号を分圧するアッテネート
抵抗１と、この分圧された信号を検出して出力端子に出
力するレベル検出回路部４とを有し、アッテネート抵抗
１は一端を入力端子１１に接続する可変抵抗素子Ｒ１お
よび一端を接地電位ＧＮＤの端子１５に接続する可変抵
抗素子Ｒ２それぞれの他端を互いに接続するとともに、
この他端の接続点から分圧電圧を取り出す。
アッテネート抵抗は、例えば半導体装置用のテスターに
おいて供給信号のレベル調整手段として用いられてい
る。上述した従来の高耐圧レベル検出回路の一例の回路
図を示した図６を参照すると、この回路は、入力端子１
１に供給される高電圧入力信号を分圧するアッテネート
抵抗１と、この分圧された信号を検出して出力端子に出
力するレベル検出回路部４とを有し、アッテネート抵抗
１は一端を入力端子１１に接続する可変抵抗素子Ｒ１お
よび一端を接地電位ＧＮＤの端子１５に接続する可変抵
抗素子Ｒ２それぞれの他端を互いに接続するとともに、
この他端の接続点から分圧電圧を取り出す。
【０００３】レベル検出回路部４は、電源電圧ＶＤＤ１
が供給される電源端子１４に一端を接続する抵抗素子Ｒ
３の他端と接地端子１５にソース電極を接続するＮチャ
ネル型ＭＯＳトランジスタＮ１のドレイン電極とを互い
に接続し、このＮチャネル型ＭＯＳトランジスタＮ１の
ドレイン電極を、電源端子１４と接地端子１５との間に
直列接続したＰチャネル型ＭＯＳトランジスタＰ１およ
びＮチャネル型ＭＯＳトランジスタＮ２からなる波形整
形用のＣＭＯＳインバータのゲート電極に接続するとと
もに、Ｎチャネル型ＭＯＳトランジスタＮ２のドレイン
電極を出力端子に接続して構成されている。
が供給される電源端子１４に一端を接続する抵抗素子Ｒ
３の他端と接地端子１５にソース電極を接続するＮチャ
ネル型ＭＯＳトランジスタＮ１のドレイン電極とを互い
に接続し、このＮチャネル型ＭＯＳトランジスタＮ１の
ドレイン電極を、電源端子１４と接地端子１５との間に
直列接続したＰチャネル型ＭＯＳトランジスタＰ１およ
びＮチャネル型ＭＯＳトランジスタＮ２からなる波形整
形用のＣＭＯＳインバータのゲート電極に接続するとと
もに、Ｎチャネル型ＭＯＳトランジスタＮ２のドレイン
電極を出力端子に接続して構成されている。
【０００４】この従来の回路では、電源端子１４には例
えば３．３Ｖまたは５．０Ｖが与えられ、入力端子ＩＮ
１１に入力信号として高電圧入力信号を例えば振幅電圧
５００Ｖで与え、アッテネート抵抗１の可変抵抗素子Ｒ
１およびＲ２で例えば５Ｖに分圧して取り出す。この分
圧した電圧５Ｖをレベル検出回路部４に与えると、レベ
ル検出回路部４の低耐圧Ｎチャネル型ＭＯＳトランジス
タＮ１はそのしきい値Ｖｔによって入力レベルの検出を
行っていた。
えば３．３Ｖまたは５．０Ｖが与えられ、入力端子ＩＮ
１１に入力信号として高電圧入力信号を例えば振幅電圧
５００Ｖで与え、アッテネート抵抗１の可変抵抗素子Ｒ
１およびＲ２で例えば５Ｖに分圧して取り出す。この分
圧した電圧５Ｖをレベル検出回路部４に与えると、レベ
ル検出回路部４の低耐圧Ｎチャネル型ＭＯＳトランジス
タＮ１はそのしきい値Ｖｔによって入力レベルの検出を
行っていた。
【０００５】そのため、検出レベルの調整は、アッテネ
ート抵抗１の可変抵抗素子Ｒ１，Ｒ２の抵抗比を調整す
ることと、しきい値Ｖｔの異なるＮチャネル型ＭＯＳト
ランジスタを低耐圧Ｎチャネル型ＭＯＳトランジスタＮ
１に用いること、のいずれかの方法が行われていた。
ート抵抗１の可変抵抗素子Ｒ１，Ｒ２の抵抗比を調整す
ることと、しきい値Ｖｔの異なるＮチャネル型ＭＯＳト
ランジスタを低耐圧Ｎチャネル型ＭＯＳトランジスタＮ
１に用いること、のいずれかの方法が行われていた。
【０００６】他の従来例の回路図を示した図７を参照す
ると、この回路は、アッテネート抵抗１と、レベル検出
回路部４とを有し、アッテネート抵抗１は一端を電源電
位ＶＤＤ１の電源端子１４に接続する可変抵抗素子Ｒ１
および一端を入力端子１１に接続する可変抵抗素子Ｒ２
のそれぞれの他端を互いに接続するとともに、この他端
の接続点から分圧した電圧を取り出す。
ると、この回路は、アッテネート抵抗１と、レベル検出
回路部４とを有し、アッテネート抵抗１は一端を電源電
位ＶＤＤ１の電源端子１４に接続する可変抵抗素子Ｒ１
および一端を入力端子１１に接続する可変抵抗素子Ｒ２
のそれぞれの他端を互いに接続するとともに、この他端
の接続点から分圧した電圧を取り出す。
【０００７】レベル検出回路部４は、電源電圧ＶＤＤ１
が供給される電源端子１４に一端を接続する抵抗素子Ｒ
３の他端と接地端子１５にソース電極を接続するＮチャ
ネル型ＭＯＳトランジスタＮ１のドレイン電極とを互い
に接続し、このＮチャネル型ＭＯＳトランジスタＮ１の
ドレイン電極を、電源端子１４と接地端子１５との間に
直列接続したＰチャネル型ＭＯＳトランジスタＰ１およ
びＮチャネル型ＭＯＳトランジスタＮ２からなる波形整
形用のＣＭＯＳインバータのゲート電極に接続するとと
もに、Ｎチャネル型ＭＯＳトランジスタＮ２のドレイン
電極を出力端子に接続して構成されている。
が供給される電源端子１４に一端を接続する抵抗素子Ｒ
３の他端と接地端子１５にソース電極を接続するＮチャ
ネル型ＭＯＳトランジスタＮ１のドレイン電極とを互い
に接続し、このＮチャネル型ＭＯＳトランジスタＮ１の
ドレイン電極を、電源端子１４と接地端子１５との間に
直列接続したＰチャネル型ＭＯＳトランジスタＰ１およ
びＮチャネル型ＭＯＳトランジスタＮ２からなる波形整
形用のＣＭＯＳインバータのゲート電極に接続するとと
もに、Ｎチャネル型ＭＯＳトランジスタＮ２のドレイン
電極を出力端子に接続して構成されている。
【０００８】上述した構成の従来の回路を参照すると、
この従来の回路は負電源の場合であり、電源端子１１に
は前述の例同様に例えば３．３Ｖまたは５．０Ｖが与え
られ、入力端子ＩＮ１１に入力信号として高電圧入力信
号を例えば振幅電圧５００Ｖの負電圧を端子１１に与
え、アッテネート抵抗Ｒ１およびＲ２で例えば５Ｖに分
圧して取り出す。この電源電圧ＶＤＤとの間で分圧した
電圧５Ｖをレベル検出回路部４に与えると、レベル検出
回路部４の低耐圧Ｎチャネル型ＭＯＳトランジスタＮ１
はそのしきい値Ｖｔによって入力レベルの検出を行って
いた。
この従来の回路は負電源の場合であり、電源端子１１に
は前述の例同様に例えば３．３Ｖまたは５．０Ｖが与え
られ、入力端子ＩＮ１１に入力信号として高電圧入力信
号を例えば振幅電圧５００Ｖの負電圧を端子１１に与
え、アッテネート抵抗Ｒ１およびＲ２で例えば５Ｖに分
圧して取り出す。この電源電圧ＶＤＤとの間で分圧した
電圧５Ｖをレベル検出回路部４に与えると、レベル検出
回路部４の低耐圧Ｎチャネル型ＭＯＳトランジスタＮ１
はそのしきい値Ｖｔによって入力レベルの検出を行って
いた。
【０００９】
【発明が解決しようとする課題】上述した従来の高耐圧
レベル検出回路は、一端を接地電位ＧＮＤ端子１５に接
続するアッテネート抵抗１の可変抵抗素子Ｒ２および一
端を入力端子１１に接続する可変抵抗素子Ｒ１のそれぞ
れの他端を互いに接続するとともに、この他端の接続点
から分圧した電圧を取り出す場合と、一端を電源電位Ｖ
ＤＤ１の電源端子１４に接続するアッテネート抵抗１の
可変抵抗素子Ｒ１および一端を入力端子１１に接続する
可変抵抗素子Ｒ２のそれぞれの他端を互いに接続すると
ともに、この他端の接続点から分圧電圧を取り出す場合
とも、高電圧入力信号を常にアッテネート抵抗に接続し
ているため、電流が常に流れる状態にあり、消費電流が
大きいという問題がある。
レベル検出回路は、一端を接地電位ＧＮＤ端子１５に接
続するアッテネート抵抗１の可変抵抗素子Ｒ２および一
端を入力端子１１に接続する可変抵抗素子Ｒ１のそれぞ
れの他端を互いに接続するとともに、この他端の接続点
から分圧した電圧を取り出す場合と、一端を電源電位Ｖ
ＤＤ１の電源端子１４に接続するアッテネート抵抗１の
可変抵抗素子Ｒ１および一端を入力端子１１に接続する
可変抵抗素子Ｒ２のそれぞれの他端を互いに接続すると
ともに、この他端の接続点から分圧電圧を取り出す場合
とも、高電圧入力信号を常にアッテネート抵抗に接続し
ているため、電流が常に流れる状態にあり、消費電流が
大きいという問題がある。
【００１０】この消費電流を抑えるためにアッテネート
抵抗の抵抗値を大きくする方法もあるが、抵抗値および
この抵抗素子とこの抵抗素子が接続されるＮチャネル型
ＭＯＳトランジスタのゲート電極容量とこれらを接続す
る配線容量とを含めた寄生容量の時定数が増大し、高耐
圧レベル検出回路の出力する信号遅延が増大するという
欠点も有している。
抵抗の抵抗値を大きくする方法もあるが、抵抗値および
この抵抗素子とこの抵抗素子が接続されるＮチャネル型
ＭＯＳトランジスタのゲート電極容量とこれらを接続す
る配線容量とを含めた寄生容量の時定数が増大し、高耐
圧レベル検出回路の出力する信号遅延が増大するという
欠点も有している。
【００１１】本発明の目的は、上述の欠点に鑑みなされ
たものであり、消費電力を低減し、かつ信号遅延の少な
い高耐圧レベル検出回路を提供することにある。
たものであり、消費電力を低減し、かつ信号遅延の少な
い高耐圧レベル検出回路を提供することにある。
【００１２】
【課題を解決するための手段】本発明の高耐圧レベル検
出回路の特徴は、入力端子に供給される高電圧入力信号
を分圧するアッテネート抵抗と、この分圧された信号を
検出して出力端子に出力するレベル検出手段とを有する
高耐圧レベル検出回路において、前記アッテネート抵抗
の前段に高耐圧スイッチを接続し、レベル検出の必要な
時間のみ前記高耐圧スイッチを導通状態にして、前記高
電圧入力信号を前記アッテネート抵抗に供給することに
ある。
出回路の特徴は、入力端子に供給される高電圧入力信号
を分圧するアッテネート抵抗と、この分圧された信号を
検出して出力端子に出力するレベル検出手段とを有する
高耐圧レベル検出回路において、前記アッテネート抵抗
の前段に高耐圧スイッチを接続し、レベル検出の必要な
時間のみ前記高耐圧スイッチを導通状態にして、前記高
電圧入力信号を前記アッテネート抵抗に供給することに
ある。
【００１３】また、前記高耐圧スイッチの導通非導通制
御は、外部から入力する論理レベルの制御信号に応答し
て、前記レベル検出手段に供給される第１の電源電圧よ
りも高い第２の電源電圧レベルへレベルシフトした正負
２出力信号を用いて行うことができる。
御は、外部から入力する論理レベルの制御信号に応答し
て、前記レベル検出手段に供給される第１の電源電圧よ
りも高い第２の電源電圧レベルへレベルシフトした正負
２出力信号を用いて行うことができる。
【００１４】さらに、前記高耐圧スイッチの導通非導通
制御は、接地電位よりも低い第３の電源電圧レベルへレ
ベルシフトした正負２出力信号を用いて行うこともでき
る。
制御は、接地電位よりも低い第３の電源電圧レベルへレ
ベルシフトした正負２出力信号を用いて行うこともでき
る。
【００１５】さらにまた、前記レベル検出手段として、
電圧可変手段により設定した基準電圧と前記アッテネー
ト抵抗による分圧電圧とを比較するコンパレータを用い
て前記高電圧入力信号の電圧反転タイミングを検出する
こともできる。
電圧可変手段により設定した基準電圧と前記アッテネー
ト抵抗による分圧電圧とを比較するコンパレータを用い
て前記高電圧入力信号の電圧反転タイミングを検出する
こともできる。
【００１６】さらにまた、前記高耐圧スイッチの出力に
接続される前記アッテネート抵抗を構成する抵抗素子
は、固定抵抗素子を用い、かつ前記第１の電源電圧レベ
ルの耐圧を有することもできる。
接続される前記アッテネート抵抗を構成する抵抗素子
は、固定抵抗素子を用い、かつ前記第１の電源電圧レベ
ルの耐圧を有することもできる。
【００１７】
【発明の実施の形態】まず、本発明の一実施の形態を図
面を参照しながら説明する。図１は本発明の高耐圧レベ
ル検出回路の回路図であり、図２はこの回路動作説明用
の波形図である。図１を参照すると、この高耐圧レベル
検出回路の電源電圧として第１の電源電位ＶＤＤ１およ
びこの電位よりも高い第２の電源電位ＶＤＤ２が供給さ
れるものとする。この回路は、入力した高電圧入力信号
を分圧するアッテネート抵抗１と、入力する高耐圧信号
をアッテネート抵抗１に与えるか否かを切り換える高耐
圧スイッチ２と、第２の電源電位ＶＤＤ２が供給され、
制御信号に応答して高耐圧信号に対応するようにレベル
シフトした信号により入力スイッチ１の導通を制御する
レベルシフト回路部３と、第１の電源電位ＶＤＤ１が供
給され、アッテネート抵抗１で分圧された信号の有効レ
ベルを入力段のトランジスタのしきい値によって検出し
出力端子ＯＵＴ１２へ出力するレベル検出回路部４とを
有する。
面を参照しながら説明する。図１は本発明の高耐圧レベ
ル検出回路の回路図であり、図２はこの回路動作説明用
の波形図である。図１を参照すると、この高耐圧レベル
検出回路の電源電圧として第１の電源電位ＶＤＤ１およ
びこの電位よりも高い第２の電源電位ＶＤＤ２が供給さ
れるものとする。この回路は、入力した高電圧入力信号
を分圧するアッテネート抵抗１と、入力する高耐圧信号
をアッテネート抵抗１に与えるか否かを切り換える高耐
圧スイッチ２と、第２の電源電位ＶＤＤ２が供給され、
制御信号に応答して高耐圧信号に対応するようにレベル
シフトした信号により入力スイッチ１の導通を制御する
レベルシフト回路部３と、第１の電源電位ＶＤＤ１が供
給され、アッテネート抵抗１で分圧された信号の有効レ
ベルを入力段のトランジスタのしきい値によって検出し
出力端子ＯＵＴ１２へ出力するレベル検出回路部４とを
有する。
【００１８】アッテネート抵抗１は一端を高耐圧スイッ
チ２に接続する可変抵抗素子Ｒ１および他端を接地電位
ＧＮＤの端子１５に接続する可変抵抗素子Ｒ２それぞれ
の他端を互いに接続するとともに、この他端の接続点か
ら分圧した電圧を取り出すように構成する。
チ２に接続する可変抵抗素子Ｒ１および他端を接地電位
ＧＮＤの端子１５に接続する可変抵抗素子Ｒ２それぞれ
の他端を互いに接続するとともに、この他端の接続点か
ら分圧した電圧を取り出すように構成する。
【００１９】高耐圧スイッチ２は、高耐圧のＰチャネル
型ＭＯＳトランジスタおよび高耐圧のＮチャネル型ＭＯ
Ｓトランジスタからなるトランスファーゲートで構成さ
れる。
型ＭＯＳトランジスタおよび高耐圧のＮチャネル型ＭＯ
Ｓトランジスタからなるトランスファーゲートで構成さ
れる。
【００２０】レベルシフト回路部３は、第１の電源電圧
ＶＤＤ１よりも高い第２の電源電圧ＶＤＤ２の電源端子
１６にドレイン電極をそれぞれ接続するＰチャネル型Ｍ
ＯＳトランジスタＰ２，Ｐ３のゲート電極を互いに他方
のドレイン電極に接続し、このＰチャネル型ＭＯＳトラ
ンジスタＰ２のドレイン電極をソース電極がＧＮＤに接
続されたＮチャネル型ＭＯＳトランジスタＮ３のドレイ
ン電極に接続し、Ｐチャネル型ＭＯＳトランジスタＰ３
のドレイン電極をソース電極がＧＮＤに接続されたＮチ
ャネル型ＭＯＳトランジスタＮ４のドレイン電極に接続
し、このＮチャネル型ＭＯＳトランジスタＮ４のゲート
電極をインバータ６の出力端に接続しその入力端はＮチ
ャネル型ＭＯＳトランジスタＮ３のゲート電極およびロ
ジック信号入力端子１３に共通接続し、Ｐチャネル型Ｍ
ＯＳトランジスタＰ２，Ｐ３のドレイン電極からそれぞ
れ高耐圧スイッチのＰチャネル側，Ｎチャネル側の制御
電圧を取り出すように構成されている。
ＶＤＤ１よりも高い第２の電源電圧ＶＤＤ２の電源端子
１６にドレイン電極をそれぞれ接続するＰチャネル型Ｍ
ＯＳトランジスタＰ２，Ｐ３のゲート電極を互いに他方
のドレイン電極に接続し、このＰチャネル型ＭＯＳトラ
ンジスタＰ２のドレイン電極をソース電極がＧＮＤに接
続されたＮチャネル型ＭＯＳトランジスタＮ３のドレイ
ン電極に接続し、Ｐチャネル型ＭＯＳトランジスタＰ３
のドレイン電極をソース電極がＧＮＤに接続されたＮチ
ャネル型ＭＯＳトランジスタＮ４のドレイン電極に接続
し、このＮチャネル型ＭＯＳトランジスタＮ４のゲート
電極をインバータ６の出力端に接続しその入力端はＮチ
ャネル型ＭＯＳトランジスタＮ３のゲート電極およびロ
ジック信号入力端子１３に共通接続し、Ｐチャネル型Ｍ
ＯＳトランジスタＰ２，Ｐ３のドレイン電極からそれぞ
れ高耐圧スイッチのＰチャネル側，Ｎチャネル側の制御
電圧を取り出すように構成されている。
【００２１】レベル検出回路部４は、電源電圧ＶＤＤ１
が供給される電源端子１４に一端を接続する抵抗素子Ｒ
３の他端と接地端子１５にソース電極を接続するＮチャ
ネル型ＭＯＳトランジスタＮ１のドレイン電極とを互い
に接続し、このＮチャネル型ＭＯＳトランジスタＮ１の
ドレイン電極を、電源端子１４と接地端子１５との間に
直列接続したＰチャネル型ＭＯＳトランジスタＰ１およ
びＮチャネル型ＭＯＳトランジスタＮ２からなる波形整
形用のＣＭＯＳインバータのゲート電極に接続するとと
もに、Ｎチャネル型ＭＯＳトランジスタＮ２のドレイン
電極を出力端子ＯＵＴ１２に接続して構成されている。
が供給される電源端子１４に一端を接続する抵抗素子Ｒ
３の他端と接地端子１５にソース電極を接続するＮチャ
ネル型ＭＯＳトランジスタＮ１のドレイン電極とを互い
に接続し、このＮチャネル型ＭＯＳトランジスタＮ１の
ドレイン電極を、電源端子１４と接地端子１５との間に
直列接続したＰチャネル型ＭＯＳトランジスタＰ１およ
びＮチャネル型ＭＯＳトランジスタＮ２からなる波形整
形用のＣＭＯＳインバータのゲート電極に接続するとと
もに、Ｎチャネル型ＭＯＳトランジスタＮ２のドレイン
電極を出力端子ＯＵＴ１２に接続して構成されている。
【００２２】上述した構成を備える高耐圧レベル検出回
路の動作を図１および図２を参照しながら説明する。
路の動作を図１および図２を参照しながら説明する。
【００２３】電源端子１４には例えばＶＤＤ１＝５．０
Ｖおよび電源端子１６にはＶＤＤ２＝５００Ｖを与え、
入力端子ＩＮ１１に入力信号として高電圧入力信号を例
えば振幅電圧５００Ｖでデューティ５０％で与える。ア
ッテネート抵抗１の可変抵抗素子Ｒ１は４５０ＫΩ、可
変抵抗素子Ｒ２は５０ＫΩにそれぞれ設定し、抵抗素子
Ｒ３は１０ＫΩとする。なお、図２においては理解を容
易にするためそれぞれの電圧軸は簡略化してある。
Ｖおよび電源端子１６にはＶＤＤ２＝５００Ｖを与え、
入力端子ＩＮ１１に入力信号として高電圧入力信号を例
えば振幅電圧５００Ｖでデューティ５０％で与える。ア
ッテネート抵抗１の可変抵抗素子Ｒ１は４５０ＫΩ、可
変抵抗素子Ｒ２は５０ＫΩにそれぞれ設定し、抵抗素子
Ｒ３は１０ＫΩとする。なお、図２においては理解を容
易にするためそれぞれの電圧軸は簡略化してある。
【００２４】まず、入力端子１１に上述した高電圧入力
信号５００Ｖが与えられた状態でロジック信号入力端子
１３にはまだ制御パルスが与えられずロウレベルの状態
にあるときは、レベルシフト回路部３のＮチャネル型Ｍ
ＯＳトランジスタＮ３のゲート電極はロウレベル、Ｎチ
ャネル型ＭＯＳトランジスタＮ４のゲート電極はハイレ
ベル状態になるのでＮチャネル型ＭＯＳトランジスタＮ
４が導通状態になり、そのドレイン電極がロウレベルに
なる。
信号５００Ｖが与えられた状態でロジック信号入力端子
１３にはまだ制御パルスが与えられずロウレベルの状態
にあるときは、レベルシフト回路部３のＮチャネル型Ｍ
ＯＳトランジスタＮ３のゲート電極はロウレベル、Ｎチ
ャネル型ＭＯＳトランジスタＮ４のゲート電極はハイレ
ベル状態になるのでＮチャネル型ＭＯＳトランジスタＮ
４が導通状態になり、そのドレイン電極がロウレベルに
なる。
【００２５】このロウレベレルによってＰチャネル型Ｍ
ＯＳトランジスタＰ２のゲート電極の電位が引き下げら
れＰチャネル型ＭＯＳトランジスタＰ２は導通状態にな
り、そのドレイン電極は電源電圧ＶＤＤ２レベルに引き
上げられる。
ＯＳトランジスタＰ２のゲート電極の電位が引き下げら
れＰチャネル型ＭＯＳトランジスタＰ２は導通状態にな
り、そのドレイン電極は電源電圧ＶＤＤ２レベルに引き
上げられる。
【００２６】したがって、Ｐチャネル型ＭＯＳトランジ
スタＰ２のドレイン電極のハイレベルが供給される高耐
圧スイッチ２のＰチャネル型ＭＯＳトランジスタは非導
通状態に、Ｐチャネル型ＭＯＳトランジスタＰ３のドレ
イン電極のロウレベルが供給される高耐圧スイッチ２の
Ｎチャネル型ＭＯＳトランジスタも非導通状態になるの
で、この高耐圧スイッチ２によって高電圧入力信号の５
００Ｖ入力は遮断され、アッテネート抵抗１には高電圧
が供給されず分圧電圧も０Ｖである。
スタＰ２のドレイン電極のハイレベルが供給される高耐
圧スイッチ２のＰチャネル型ＭＯＳトランジスタは非導
通状態に、Ｐチャネル型ＭＯＳトランジスタＰ３のドレ
イン電極のロウレベルが供給される高耐圧スイッチ２の
Ｎチャネル型ＭＯＳトランジスタも非導通状態になるの
で、この高耐圧スイッチ２によって高電圧入力信号の５
００Ｖ入力は遮断され、アッテネート抵抗１には高電圧
が供給されず分圧電圧も０Ｖである。
【００２７】レベル検出回路部４は検出すべき入力電圧
が０Ｖであるからレベル検出用のＮチャネル型ＭＯＳト
ランジスタ１は非導通状態にあり、ドレイン電極の電源
電圧ＶＤＤ１レベルが次段の波形整形インバータに与え
られ、反転されてロウレベルが出力端子ＯＵＴ１２に出
力される。
が０Ｖであるからレベル検出用のＮチャネル型ＭＯＳト
ランジスタ１は非導通状態にあり、ドレイン電極の電源
電圧ＶＤＤ１レベルが次段の波形整形インバータに与え
られ、反転されてロウレベルが出力端子ＯＵＴ１２に出
力される。
【００２８】次に、入力端子１１に高電圧入力信号５０
０Ｖが与えられた状態で、この電圧が０Ｖから５００Ｖ
へ遷移する過程のタイミングにあわせてロジック信号入
力端子１３に制御パルスが５Ｖで与えられる。なおここ
では、高電圧入力信号が０Ｖから５００Ｖへ遷移する過
程のタイミングで説明するが、これに限定されるもので
はなく、逆に５００Ｖから０Ｖへ遷移する過程で制御パ
ルスを与えてもよい。
０Ｖが与えられた状態で、この電圧が０Ｖから５００Ｖ
へ遷移する過程のタイミングにあわせてロジック信号入
力端子１３に制御パルスが５Ｖで与えられる。なおここ
では、高電圧入力信号が０Ｖから５００Ｖへ遷移する過
程のタイミングで説明するが、これに限定されるもので
はなく、逆に５００Ｖから０Ｖへ遷移する過程で制御パ
ルスを与えてもよい。
【００２９】ロジック信号入力端子１３がハイレベル状
態にあるときは、レベルシフト回路部３のＮチャネル型
ＭＯＳトランジスタＮ３のゲート電極はハイレベル、Ｎ
チャネル型ＭＯＳトランジスタＮ４のゲート電極はロウ
レベル状態になるのでＮチャネル型ＭＯＳトランジスタ
Ｎ３が非導通状態から導通状態に変化し、そのドレイン
電極がＶＤＤ２レベルからロウレベルになる。
態にあるときは、レベルシフト回路部３のＮチャネル型
ＭＯＳトランジスタＮ３のゲート電極はハイレベル、Ｎ
チャネル型ＭＯＳトランジスタＮ４のゲート電極はロウ
レベル状態になるのでＮチャネル型ＭＯＳトランジスタ
Ｎ３が非導通状態から導通状態に変化し、そのドレイン
電極がＶＤＤ２レベルからロウレベルになる。
【００３０】このロウレベレルによってＰチャネル型Ｍ
ＯＳトランジスタＰ３のゲート電極の電位が引き下げら
れＰチャネル型ＭＯＳトランジスタＰ３は非導通状態か
ら導通状態になり、そのドレイン電極は電源電圧ＶＤＤ
２レベルに引き上げられる。
ＯＳトランジスタＰ３のゲート電極の電位が引き下げら
れＰチャネル型ＭＯＳトランジスタＰ３は非導通状態か
ら導通状態になり、そのドレイン電極は電源電圧ＶＤＤ
２レベルに引き上げられる。
【００３１】このレベルシフト回路部３の状態遷移によ
り、Ｐチャネル型ＭＯＳトランジスタＰ２のドレイン電
極のロウレベルが供給される高耐圧スイッチ２のＰチャ
ネル型ＭＯＳトランジスタは非導通状態から導通状態
に、Ｐチャネル型ＭＯＳトランジスタＰ３のドレイン電
極のハイレベルが供給される高耐圧スイッチ２のＮチャ
ネル型ＭＯＳトランジスタも非導通状態から導通状態に
なるので、この高耐圧スイッチ２は導通状態になる。
り、Ｐチャネル型ＭＯＳトランジスタＰ２のドレイン電
極のロウレベルが供給される高耐圧スイッチ２のＰチャ
ネル型ＭＯＳトランジスタは非導通状態から導通状態
に、Ｐチャネル型ＭＯＳトランジスタＰ３のドレイン電
極のハイレベルが供給される高耐圧スイッチ２のＮチャ
ネル型ＭＯＳトランジスタも非導通状態から導通状態に
なるので、この高耐圧スイッチ２は導通状態になる。
【００３２】よって、高電圧入力信号の５００Ｖは高耐
圧スイッチ２の導通期間だけアッテネート抵抗１に与え
られ、この期間は高電圧入力信号が５００Ｖから０Ｖへ
遷移する期間であるから、この遷移期間内で上昇してき
た所定の電圧を可変抵抗Ｒ１およびＲ２の抵抗値の比率
により分圧した（電圧この分圧レベルは次段のＮチャネ
ル型ＭＯＳトランジスタ１のしきい値電圧付近に調整す
る）が次段のレベル検出回路部４に出力される。
圧スイッチ２の導通期間だけアッテネート抵抗１に与え
られ、この期間は高電圧入力信号が５００Ｖから０Ｖへ
遷移する期間であるから、この遷移期間内で上昇してき
た所定の電圧を可変抵抗Ｒ１およびＲ２の抵抗値の比率
により分圧した（電圧この分圧レベルは次段のＮチャネ
ル型ＭＯＳトランジスタ１のしきい値電圧付近に調整す
る）が次段のレベル検出回路部４に出力される。
【００３３】レベル検出回路部４は、検出すべき高電圧
入力信号を分圧して得られた電圧レベルを、レベル検出
用のＮチャネル型ＭＯＳトランジスタ１は、そのあらか
じめ高めに設定されたしきい値Ｖｔで読みとり、導通状
態となってドレイン電極がロウレベルになり、このロウ
レベルを次段の波形整形インバータで整形し、反転させ
たハイレベルのパルスが出力端子ＯＵＴ１２に出力され
る。
入力信号を分圧して得られた電圧レベルを、レベル検出
用のＮチャネル型ＭＯＳトランジスタ１は、そのあらか
じめ高めに設定されたしきい値Ｖｔで読みとり、導通状
態となってドレイン電極がロウレベルになり、このロウ
レベルを次段の波形整形インバータで整形し、反転させ
たハイレベルのパルスが出力端子ＯＵＴ１２に出力され
る。
【００３４】すなわち、外部からロジック制御信号を入
力してレベル検出の必要な時間のみ高耐圧スイッチを導
通させアッテネート抵抗１に高電圧入力信号を接続する
ことにより、必要な時間のみアッテネート抵抗に高電圧
を供給するものであり、この抵抗に流れる電流も短時間
しか流れないから消費電流も減少する。
力してレベル検出の必要な時間のみ高耐圧スイッチを導
通させアッテネート抵抗１に高電圧入力信号を接続する
ことにより、必要な時間のみアッテネート抵抗に高電圧
を供給するものであり、この抵抗に流れる電流も短時間
しか流れないから消費電流も減少する。
【００３５】次に、第１の実施の形態の変形例であっ
て、電源電圧として第１の電源電圧ＶＤＤ１と負極性の
高電圧である第３の電源電圧ＶＳＳが供給され、高電圧
入力信号として負極性の高電圧が与えられる高耐圧レベ
ル検出回路の回路図を示した図３を参照すると、この高
耐圧レベル検出回路は、アッテネート抵抗１と、高耐圧
スイッチ２と、第１の電源電位ＶＤＤ１および第３の電
源電位ＶＳＳ間で動作するレベルシフト回路部３と、第
１の電源電位ＶＤＤ１および接地電位ＧＮＤ間で動作す
るレベル検出回路部４とを有する。
て、電源電圧として第１の電源電圧ＶＤＤ１と負極性の
高電圧である第３の電源電圧ＶＳＳが供給され、高電圧
入力信号として負極性の高電圧が与えられる高耐圧レベ
ル検出回路の回路図を示した図３を参照すると、この高
耐圧レベル検出回路は、アッテネート抵抗１と、高耐圧
スイッチ２と、第１の電源電位ＶＤＤ１および第３の電
源電位ＶＳＳ間で動作するレベルシフト回路部３と、第
１の電源電位ＶＤＤ１および接地電位ＧＮＤ間で動作す
るレベル検出回路部４とを有する。
【００３６】アッテネート抵抗１は、一端をＶＤＤ１に
接続する可変抵抗素子Ｒ１および一端を高耐圧スイッチ
４の出力端に接続する可変抵抗素子Ｒ２それぞれの他端
を互いに接続するとともに、この他端の接続点から分圧
した電圧を取り出すように構成する。
接続する可変抵抗素子Ｒ１および一端を高耐圧スイッチ
４の出力端に接続する可変抵抗素子Ｒ２それぞれの他端
を互いに接続するとともに、この他端の接続点から分圧
した電圧を取り出すように構成する。
【００３７】高耐圧スイッチ２は、前述同様に高耐圧の
Ｐチャネル型ＭＯＳトランジスタおよび高耐圧のＮチャ
ネル型ＭＯＳトランジスタからなるトランスファーゲー
トで構成される。
Ｐチャネル型ＭＯＳトランジスタおよび高耐圧のＮチャ
ネル型ＭＯＳトランジスタからなるトランスファーゲー
トで構成される。
【００３８】レベルシフト回路部３は、ＶＳＳにソース
電源をそれぞれ接続するＮチャネル型ＭＯＳトランジス
タＮ３，Ｎ４のゲート電極を互いに他方のドレイン電極
に接続し、このＰチャネル型ＭＯＳトランジスタＮ３の
ドレイン電極をソース電極が第１の電源電圧ＶＤＤ１に
接続されたＰチャネル型ＭＯＳトランジスタＰ２のドレ
イン電極に接続し、Ｎチャネル型ＭＯＳトランジスタＮ
４のドレイン電極をソース電極が第１の電源電圧ＶＤＤ
１に接続されたＰチャネル型ＭＯＳトランジスタＰ３の
ドレイン電極に接続し、このＰチャネル型ＭＯＳトラン
ジスタＰ３のゲート電極をインバータ６の出力端に接続
しその入力端はＰチャネル型ＭＯＳトランジスタＰ２の
ゲート電極およびロジック信号入力端子１３に共通接続
し、Ｎチャネル型ＭＯＳトランジスタＮ３，Ｎ４のドレ
イン電極からそれぞれ高耐圧スイッチ２のＮチャネル
側，Ｐチャネル側の制御電圧を取り出すように構成され
ている。
電源をそれぞれ接続するＮチャネル型ＭＯＳトランジス
タＮ３，Ｎ４のゲート電極を互いに他方のドレイン電極
に接続し、このＰチャネル型ＭＯＳトランジスタＮ３の
ドレイン電極をソース電極が第１の電源電圧ＶＤＤ１に
接続されたＰチャネル型ＭＯＳトランジスタＰ２のドレ
イン電極に接続し、Ｎチャネル型ＭＯＳトランジスタＮ
４のドレイン電極をソース電極が第１の電源電圧ＶＤＤ
１に接続されたＰチャネル型ＭＯＳトランジスタＰ３の
ドレイン電極に接続し、このＰチャネル型ＭＯＳトラン
ジスタＰ３のゲート電極をインバータ６の出力端に接続
しその入力端はＰチャネル型ＭＯＳトランジスタＰ２の
ゲート電極およびロジック信号入力端子１３に共通接続
し、Ｎチャネル型ＭＯＳトランジスタＮ３，Ｎ４のドレ
イン電極からそれぞれ高耐圧スイッチ２のＮチャネル
側，Ｐチャネル側の制御電圧を取り出すように構成され
ている。
【００３９】レベル検出回路部４は、前述した第１の実
施例と同じ構成をとるのでここでの構成の説明は省略す
る。
施例と同じ構成をとるのでここでの構成の説明は省略す
る。
【００４０】上述した変形例の回路動作は、基本的には
第１の実施の形態に準じた動作をする。すなわち、電源
端子１４には例えばＶＤＤ１＝５．０Ｖおよび電源端子
１７にはＶＳＳ＝−５００Ｖを与え、入力端子１１に負
極性の高電圧入力信号を例えば振幅電圧５００Ｖでデュ
ーティ５０％で与える。アッテネート抵抗１の可変抵抗
素子Ｒ１は５０ＫΩ、可変抵抗素子Ｒ２は４５０ＫΩに
それぞれ設定し、抵抗素子Ｒ３は１０ＫΩとする。
第１の実施の形態に準じた動作をする。すなわち、電源
端子１４には例えばＶＤＤ１＝５．０Ｖおよび電源端子
１７にはＶＳＳ＝−５００Ｖを与え、入力端子１１に負
極性の高電圧入力信号を例えば振幅電圧５００Ｖでデュ
ーティ５０％で与える。アッテネート抵抗１の可変抵抗
素子Ｒ１は５０ＫΩ、可変抵抗素子Ｒ２は４５０ＫΩに
それぞれ設定し、抵抗素子Ｒ３は１０ＫΩとする。
【００４１】まず、入力端子１１に上述した負極性の高
電圧入力信号−５００Ｖが与えられた状態で負極性のロ
ジック信号入力端子１３にはまだ制御パルスが与えられ
ずハイレベルの状態にあるときは、レベルシフト回路部
３のＰチャネル型ＭＯＳトランジスタＰ３のゲート電極
はロジック信号のハイレベルがインバータ６で反転され
ロウレベル状態であるから導通状態になってそのドレイ
ン電極はＶＤＤ１レベルに引き上げられる。
電圧入力信号−５００Ｖが与えられた状態で負極性のロ
ジック信号入力端子１３にはまだ制御パルスが与えられ
ずハイレベルの状態にあるときは、レベルシフト回路部
３のＰチャネル型ＭＯＳトランジスタＰ３のゲート電極
はロジック信号のハイレベルがインバータ６で反転され
ロウレベル状態であるから導通状態になってそのドレイ
ン電極はＶＤＤ１レベルに引き上げられる。
【００４２】このハイレベルが与えられるＮチャネル型
ＭＯＳトランジスタＮ３は導通状態になり、そのドレイ
ン電極は接地電位ＧＮＤに引き下げられる。一方、Ｐチ
ャネル型ＭＯＳトランジスタＰ２のゲート電極は、ロジ
ック制御信号のハイレベルがそのまま与えられるのでＰ
チャネル型ＭＯＳトランジスタＰ２は非導通状態にあ
る。
ＭＯＳトランジスタＮ３は導通状態になり、そのドレイ
ン電極は接地電位ＧＮＤに引き下げられる。一方、Ｐチ
ャネル型ＭＯＳトランジスタＰ２のゲート電極は、ロジ
ック制御信号のハイレベルがそのまま与えられるのでＰ
チャネル型ＭＯＳトランジスタＰ２は非導通状態にあ
る。
【００４３】したがって、Ｎチャネル型ＭＯＳトランジ
スタＮ４のドレイン電極のハイレベルが供給される高耐
圧スイッチ２のＰチャネル型ＭＯＳトランジスタは非導
通状態に、Ｎチャネル型ＭＯＳトランジスタＮ３のドレ
イン電極のロウレベルが供給される高耐圧スイッチ２の
Ｎチャネル型ＭＯＳトランジスタも非導通状態になるの
で、この高耐圧スイッチ２によって高電圧入力信号の−
５００Ｖは遮断され、アッテネート抵抗１には負極性の
高電圧が供給されず分圧電圧の出力はない。
スタＮ４のドレイン電極のハイレベルが供給される高耐
圧スイッチ２のＰチャネル型ＭＯＳトランジスタは非導
通状態に、Ｎチャネル型ＭＯＳトランジスタＮ３のドレ
イン電極のロウレベルが供給される高耐圧スイッチ２の
Ｎチャネル型ＭＯＳトランジスタも非導通状態になるの
で、この高耐圧スイッチ２によって高電圧入力信号の−
５００Ｖは遮断され、アッテネート抵抗１には負極性の
高電圧が供給されず分圧電圧の出力はない。
【００４４】そのため次段のレベル検出回路部４の入力
端は可変抵抗Ｒ１によってＶＤＤ１にプルアップされた
状態になり、波形整形インバータはロウレベルを出力端
子ＯＵＴ１２に出力する。
端は可変抵抗Ｒ１によってＶＤＤ１にプルアップされた
状態になり、波形整形インバータはロウレベルを出力端
子ＯＵＴ１２に出力する。
【００４５】次に、入力端子１１に高電圧入力信号−５
００Ｖが与えられた状態でロジック信号入力端子１３に
与えられる制御パルスがオン状態でロウレベルのパルス
が与えられた状態にあるときは、レベルシフト回路部３
のＰチャネル型ＭＯＳトランジスタＰ２のゲート電極は
ロウレベルであるから導通状態になってそのドレイン電
極はロウレベルからＶＤＤ１のハイレベルに引き上げら
れる。
００Ｖが与えられた状態でロジック信号入力端子１３に
与えられる制御パルスがオン状態でロウレベルのパルス
が与えられた状態にあるときは、レベルシフト回路部３
のＰチャネル型ＭＯＳトランジスタＰ２のゲート電極は
ロウレベルであるから導通状態になってそのドレイン電
極はロウレベルからＶＤＤ１のハイレベルに引き上げら
れる。
【００４６】このハイレベルがゲート電極に与えられる
Ｎチャネル型ＭＯＳトランジスタＮ４は導通状態にな
り、そのドレイン電極はハイレベルから接地電位ＧＮＤ
に引き下げられる。一方、Ｐチャネル型ＭＯＳトランジ
スタＰ３のゲート電極は、ロジック信号のロウレベルが
インバータ６で反転されハイレベル状態になるのでＰチ
ャネル型ＭＯＳトランジスタＰ３は非導通状態になる。
Ｎチャネル型ＭＯＳトランジスタＮ４は導通状態にな
り、そのドレイン電極はハイレベルから接地電位ＧＮＤ
に引き下げられる。一方、Ｐチャネル型ＭＯＳトランジ
スタＰ３のゲート電極は、ロジック信号のロウレベルが
インバータ６で反転されハイレベル状態になるのでＰチ
ャネル型ＭＯＳトランジスタＰ３は非導通状態になる。
【００４７】したがって、Ｎチャネル型ＭＯＳトランジ
スタＮ３のドレイン電極のハイレベルが供給される高耐
圧スイッチ２のＮチャネル型ＭＯＳトランジスタは導通
状態に、Ｎチャネル型ＭＯＳトランジスタＮ４のドレイ
ン電極のロウレベルが供給される高耐圧スイッチ２のＰ
チャネル型ＭＯＳトランジスタも導通状態になるので、
この高耐圧スイッチ２によって高電圧入力信号の−５０
０Ｖは、高耐圧スイッチ２の導通期間だけアッテネート
抵抗１に与えられる。
スタＮ３のドレイン電極のハイレベルが供給される高耐
圧スイッチ２のＮチャネル型ＭＯＳトランジスタは導通
状態に、Ｎチャネル型ＭＯＳトランジスタＮ４のドレイ
ン電極のロウレベルが供給される高耐圧スイッチ２のＰ
チャネル型ＭＯＳトランジスタも導通状態になるので、
この高耐圧スイッチ２によって高電圧入力信号の−５０
０Ｖは、高耐圧スイッチ２の導通期間だけアッテネート
抵抗１に与えられる。
【００４８】この期間は高電圧入力信号の−５００Ｖが
０Ｖへ遷移する期間であるとすると、この遷移期間内で
上昇してきた所定の電圧を可変抵抗Ｒ１およびＲ２の抵
抗値の比率により分圧した電圧（前述した実施例同様
に、この分圧レベルは次段のＮチャネル型ＭＯＳトラン
ジスタ１のしきい値電圧付近に調整する）が次段のレベ
ル検出回路部４に出力される。
０Ｖへ遷移する期間であるとすると、この遷移期間内で
上昇してきた所定の電圧を可変抵抗Ｒ１およびＲ２の抵
抗値の比率により分圧した電圧（前述した実施例同様
に、この分圧レベルは次段のＮチャネル型ＭＯＳトラン
ジスタ１のしきい値電圧付近に調整する）が次段のレベ
ル検出回路部４に出力される。
【００４９】レベル検出回路部４は、検出すべき高電圧
入力信号を分圧して得られた電圧レベルを、レベル検出
用のＮチャネル型ＭＯＳトランジスタ１は、あらかじめ
高めに設定されたしきい値Ｖｔで読みとり、導通状態と
なってドレイン電極がロウレベルになり、このロウレベ
ルを次段の波形整形インバータで整形し、反転させたハ
イレベルのパルスが出力端子ＯＵＴ１２に出力される。
入力信号を分圧して得られた電圧レベルを、レベル検出
用のＮチャネル型ＭＯＳトランジスタ１は、あらかじめ
高めに設定されたしきい値Ｖｔで読みとり、導通状態と
なってドレイン電極がロウレベルになり、このロウレベ
ルを次段の波形整形インバータで整形し、反転させたハ
イレベルのパルスが出力端子ＯＵＴ１２に出力される。
【００５０】この実施の形態の場合も、外部からロジッ
ク信号を入力してレベル検出の必要な時間のみ高耐圧ス
イッチを導通させアッテネート抵抗１に高電圧入力信号
を接続することにより、必要な時間のみアッテネート抵
抗に高電圧を供給するものであり、この抵抗に流れる電
流も短時間しか流れないから消費電流も減少する。
ク信号を入力してレベル検出の必要な時間のみ高耐圧ス
イッチを導通させアッテネート抵抗１に高電圧入力信号
を接続することにより、必要な時間のみアッテネート抵
抗に高電圧を供給するものであり、この抵抗に流れる電
流も短時間しか流れないから消費電流も減少する。
【００５１】第２の実施の形態の回路図を示した図４を
参照すると、この高耐圧レベル変換回路は、アッテネー
ト抵抗１と、高耐圧スイッチ２と、レベルシフト回路部
３と、コンパレータを用いて検出レベルの調整するため
にコンパレータの基準電圧を基準電圧用可変抵抗で調整
するレベル検出回路部５と、インバータ６とを備えてい
る。
参照すると、この高耐圧レベル変換回路は、アッテネー
ト抵抗１と、高耐圧スイッチ２と、レベルシフト回路部
３と、コンパレータを用いて検出レベルの調整するため
にコンパレータの基準電圧を基準電圧用可変抵抗で調整
するレベル検出回路部５と、インバータ６とを備えてい
る。
【００５２】アッテネート抵抗１と高耐圧スイッチ２と
レベルシフト回路部３とは前述した第１の実施の形態の
構成と同様であるから、ここでの構成の説明は省略す
る。
レベルシフト回路部３とは前述した第１の実施の形態の
構成と同様であるから、ここでの構成の説明は省略す
る。
【００５３】レベル検出回路部５は、第１の電源電圧Ｖ
ＤＤ１にソース電極を接続するＰチャネル型ＭＯＳトラ
ンジスタＰ６のドレイン電極にＰチャネル型ＭＯＳトラ
ンジスタＰ７，Ｐ８のソース電極を接続し、これらのＰ
チャネル型ＭＯＳトランジスタＰ７，Ｐ８のドレイン電
極にはそれぞれＮチャネル型ＭＯＳトランジスタＮ５，
Ｎ６のソース電極を接続するとともにそれぞれのゲート
電極をＮチャネル型ＭＯＳトランジスタＮ５のドレイン
電極に共通接続し、かつソース電極は接地電位ＧＮＤに
共通接続し、Ｐチャネル型ＭＯＳトランジスタＰ８のゲ
ート電極を可変抵抗Ｒ６およびＲ７を電源電圧ＶＤＤ１
と接地電位ＧＮＤ間に直列接続した基準電圧発生部に接
続し、Ｐチャネル型ＭＯＳトランジスタＰ７のゲート電
極をアッテネータ抵抗１の分圧電圧出力端に接続するコ
ンパレータと、ゲート電極をドレイン電極に接続するＰ
チャネル型ＭＯＳトランジスタＰ４，Ｐ５の２組を電源
電圧ＶＤＤ１および接地電位ＧＮＤ間に直列接続しＰチ
ャネル型ＭＯＳトランジスタＰ４のドレイン電極をコン
パレータのＰチャネル型ＭＯＳトランジスタＰ６のゲー
ト電極に接続する定電流源と、Ｎチャネル型ＭＯＳトラ
ンジスタＮ６のドレイン電極を入力端に接続し出力端を
出力端子ＯＵＴ１３に接続するＰチャネル型ＭＯＳトラ
ンジスタＰ９およびＮチャネル型ＭＯＳトランジスタＮ
７からなるインバータとから構成される。
ＤＤ１にソース電極を接続するＰチャネル型ＭＯＳトラ
ンジスタＰ６のドレイン電極にＰチャネル型ＭＯＳトラ
ンジスタＰ７，Ｐ８のソース電極を接続し、これらのＰ
チャネル型ＭＯＳトランジスタＰ７，Ｐ８のドレイン電
極にはそれぞれＮチャネル型ＭＯＳトランジスタＮ５，
Ｎ６のソース電極を接続するとともにそれぞれのゲート
電極をＮチャネル型ＭＯＳトランジスタＮ５のドレイン
電極に共通接続し、かつソース電極は接地電位ＧＮＤに
共通接続し、Ｐチャネル型ＭＯＳトランジスタＰ８のゲ
ート電極を可変抵抗Ｒ６およびＲ７を電源電圧ＶＤＤ１
と接地電位ＧＮＤ間に直列接続した基準電圧発生部に接
続し、Ｐチャネル型ＭＯＳトランジスタＰ７のゲート電
極をアッテネータ抵抗１の分圧電圧出力端に接続するコ
ンパレータと、ゲート電極をドレイン電極に接続するＰ
チャネル型ＭＯＳトランジスタＰ４，Ｐ５の２組を電源
電圧ＶＤＤ１および接地電位ＧＮＤ間に直列接続しＰチ
ャネル型ＭＯＳトランジスタＰ４のドレイン電極をコン
パレータのＰチャネル型ＭＯＳトランジスタＰ６のゲー
ト電極に接続する定電流源と、Ｎチャネル型ＭＯＳトラ
ンジスタＮ６のドレイン電極を入力端に接続し出力端を
出力端子ＯＵＴ１３に接続するＰチャネル型ＭＯＳトラ
ンジスタＰ９およびＮチャネル型ＭＯＳトランジスタＮ
７からなるインバータとから構成される。
【００５４】上述した構成からなる高耐圧レベル検出回
路の動作を説明する。再び図４を参照すると、この回路
は、第１の実施例と同様に、電源端子１４には例えばＶ
ＤＤ１＝５．０Ｖおよび電源端子１６にはＶＤＤ２＝５
００Ｖを与え、入力端子１１に入力信号ＩＮとして高電
圧入力信号を例えば振幅電圧５００Ｖでデューティ５０
％で与える。アッテネート抵抗１の抵抗素子Ｒ４は４５
０ＫΩ、可変抵抗素子Ｒ６は１００ＫΩ、可変抵抗素子
Ｒ７は１５０ＫΩに設定するものとする。
路の動作を説明する。再び図４を参照すると、この回路
は、第１の実施例と同様に、電源端子１４には例えばＶ
ＤＤ１＝５．０Ｖおよび電源端子１６にはＶＤＤ２＝５
００Ｖを与え、入力端子１１に入力信号ＩＮとして高電
圧入力信号を例えば振幅電圧５００Ｖでデューティ５０
％で与える。アッテネート抵抗１の抵抗素子Ｒ４は４５
０ＫΩ、可変抵抗素子Ｒ６は１００ＫΩ、可変抵抗素子
Ｒ７は１５０ＫΩに設定するものとする。
【００５５】まず、入力端子１１に上述した高電圧入力
信号５００Ｖが与えられた状態でロジック信号入力端子
１３にはまだ制御パルスが与えられずロウレベルの状態
にあるときは、前述したようにレベルシフタ３のＮチャ
ネル型ＭＯＳトランジスタＮ３のドレイン電極はハイレ
ベル、Ｎチャネル型ＭＯＳトランジスタＮ４のドレイン
電極はロウレベルの状態にあるから、高耐圧スイッチ２
は遮断状態にあり、アッテネート抵抗１には高電圧入力
信号が与えられず抵抗素子Ｒ５によりレベル検出回路部
５のＰチャネル型ＭＯＳトランジスタＰ７のゲート電
極、つまり比較電圧入力端の電位は接地電位にプルダウ
ンされる。
信号５００Ｖが与えられた状態でロジック信号入力端子
１３にはまだ制御パルスが与えられずロウレベルの状態
にあるときは、前述したようにレベルシフタ３のＮチャ
ネル型ＭＯＳトランジスタＮ３のドレイン電極はハイレ
ベル、Ｎチャネル型ＭＯＳトランジスタＮ４のドレイン
電極はロウレベルの状態にあるから、高耐圧スイッチ２
は遮断状態にあり、アッテネート抵抗１には高電圧入力
信号が与えられず抵抗素子Ｒ５によりレベル検出回路部
５のＰチャネル型ＭＯＳトランジスタＰ７のゲート電
極、つまり比較電圧入力端の電位は接地電位にプルダウ
ンされる。
【００５６】比較電圧入力端の電位が低下したことによ
り、Ｐチャネル型ＭＯＳトランジスタＰ７およびＮチャ
ネル型ＭＯＳトランジスタＮ５を流れる電流が増加する
ので、ミラー関係にあるＰチャネル型ＭＯＳトランジス
タＰ８およびＮチャネル型ＭＯＳトランジスタＮ６を流
れる電流は、Ｐチャネル型ＭＯＳトランジスタＰ６を流
れる電流が一定電流に抑えられ、かつＰチャネル型ＭＯ
ＳトランジスタＰ８のゲート電極が可変抵抗Ｒ６および
Ｒ７で決まる基準電圧値に固定されていることから、逆
に電流が減少することになり、Ｎチャネル型ＭＯＳトラ
ンジスタＮ６のドレイン電極の電位はハイレベルに上昇
する。このハイレベルを次段のインバータを介して出力
端子ＯＵＴ１２へロウレベルとして出力する。
り、Ｐチャネル型ＭＯＳトランジスタＰ７およびＮチャ
ネル型ＭＯＳトランジスタＮ５を流れる電流が増加する
ので、ミラー関係にあるＰチャネル型ＭＯＳトランジス
タＰ８およびＮチャネル型ＭＯＳトランジスタＮ６を流
れる電流は、Ｐチャネル型ＭＯＳトランジスタＰ６を流
れる電流が一定電流に抑えられ、かつＰチャネル型ＭＯ
ＳトランジスタＰ８のゲート電極が可変抵抗Ｒ６および
Ｒ７で決まる基準電圧値に固定されていることから、逆
に電流が減少することになり、Ｎチャネル型ＭＯＳトラ
ンジスタＮ６のドレイン電極の電位はハイレベルに上昇
する。このハイレベルを次段のインバータを介して出力
端子ＯＵＴ１２へロウレベルとして出力する。
【００５７】つぎに、入力端子１１には引き続き高電圧
入力信号５００Ｖが与えられた状態でロジック信号入力
端子１３にハイレベル（例えば５Ｖ）の制御パルスが与
えられるときは、レベルシフト回路部３のＮチャネル型
ＭＯＳトランジスタＮ４のドレイン電極はロウレベルか
らハイレベルへ、Ｎチャネル型ＭＯＳトランジスタＮ３
のドレイン電極はハイレベルからロウレベルの状態にそ
れぞれ遷移するから、高耐圧スイッチ２は遮断状態から
導通状態になる。
入力信号５００Ｖが与えられた状態でロジック信号入力
端子１３にハイレベル（例えば５Ｖ）の制御パルスが与
えられるときは、レベルシフト回路部３のＮチャネル型
ＭＯＳトランジスタＮ４のドレイン電極はロウレベルか
らハイレベルへ、Ｎチャネル型ＭＯＳトランジスタＮ３
のドレイン電極はハイレベルからロウレベルの状態にそ
れぞれ遷移するから、高耐圧スイッチ２は遮断状態から
導通状態になる。
【００５８】よって、高電圧入力信号の５００Ｖは高耐
圧スイッチ２の導通期間だけアッテネート抵抗１に与え
られ、この期間は高電圧入力信号が０Ｖから５００Ｖへ
遷移する期間であるから、この遷移期間内で上昇してき
た所定の電圧を抵抗素子Ｒ１およびＲ２の抵抗値の比率
により分圧した電圧（この分圧レベルは次段のコンパレ
ータの可変抵抗Ｒ６およびＲ７の分圧比で決まる基準電
圧付近に調整する）が次段のレベル検出回路部５に出力
される。
圧スイッチ２の導通期間だけアッテネート抵抗１に与え
られ、この期間は高電圧入力信号が０Ｖから５００Ｖへ
遷移する期間であるから、この遷移期間内で上昇してき
た所定の電圧を抵抗素子Ｒ１およびＲ２の抵抗値の比率
により分圧した電圧（この分圧レベルは次段のコンパレ
ータの可変抵抗Ｒ６およびＲ７の分圧比で決まる基準電
圧付近に調整する）が次段のレベル検出回路部５に出力
される。
【００５９】レベル検出回路部５では、コンパレータの
Ｐチャネル型ＭＯＳトランジスタＰ７のゲート電極（比
較電圧入力端）に与えられる。
Ｐチャネル型ＭＯＳトランジスタＰ７のゲート電極（比
較電圧入力端）に与えられる。
【００６０】比較電圧入力端の電位がプルダウン状態か
ら分圧電圧のハイレベルへ上昇したことにより、Ｐチャ
ネル型ＭＯＳトランジスタＰ７およびＮチャネル型ＭＯ
ＳトランジスタＮ５を流れる電流が増加から減少に転
じ、ミラー関係にあるＰチャネル型ＭＯＳトランジスタ
Ｐ８およびＮチャネル型ＭＯＳトランジスタＮ６を流れ
る電流も、Ｐチャネル型ＭＯＳトランジスタＰ６を流れ
る電流が一定電流に抑えられ、かつＰチャネル型ＭＯＳ
トランジスタＰ８のゲート電極が可変抵抗Ｒ６およびＲ
７で決まる基準電圧値に固定されていることから、逆に
電流が減少から増加に転じることになり、Ｎチャネル型
ＭＯＳトランジスタＮ６のドレイン電極の電位はハイレ
ベルからロウレベルへ低下する。このロウレベルを次段
のインバータを介して出力端子ＯＵＴ１２へハイレベル
として出力する。
ら分圧電圧のハイレベルへ上昇したことにより、Ｐチャ
ネル型ＭＯＳトランジスタＰ７およびＮチャネル型ＭＯ
ＳトランジスタＮ５を流れる電流が増加から減少に転
じ、ミラー関係にあるＰチャネル型ＭＯＳトランジスタ
Ｐ８およびＮチャネル型ＭＯＳトランジスタＮ６を流れ
る電流も、Ｐチャネル型ＭＯＳトランジスタＰ６を流れ
る電流が一定電流に抑えられ、かつＰチャネル型ＭＯＳ
トランジスタＰ８のゲート電極が可変抵抗Ｒ６およびＲ
７で決まる基準電圧値に固定されていることから、逆に
電流が減少から増加に転じることになり、Ｎチャネル型
ＭＯＳトランジスタＮ６のドレイン電極の電位はハイレ
ベルからロウレベルへ低下する。このロウレベルを次段
のインバータを介して出力端子ＯＵＴ１２へハイレベル
として出力する。
【００６１】つまり、この第２の実施の形態の場合も外
部からロジック信号を入力してレベル検出の必要な時間
のみ高耐圧スイッチを導通させアッテネート抵抗１に高
電圧入力信号を接続することにより、必要な時間のみア
ッテネート抵抗に高電圧を供給するものであり、この抵
抗に流れる電流も短時間しか流れないから消費電流も減
少する。
部からロジック信号を入力してレベル検出の必要な時間
のみ高耐圧スイッチを導通させアッテネート抵抗１に高
電圧入力信号を接続することにより、必要な時間のみア
ッテネート抵抗に高電圧を供給するものであり、この抵
抗に流れる電流も短時間しか流れないから消費電流も減
少する。
【００６２】次に、上述した第２の実施例の変形例であ
って、電源電圧として第１の電源電圧ＶＤＤ１と負極性
の高電圧である第３の電源電圧ＶＳＳが供給され、高電
圧入力信号として負極性の高電圧が与えられる高耐圧レ
ベル検出回路の回路図を示した図５を参照すると、この
変形例の高耐圧レベル変換回路は、アッテネート抵抗１
と、高耐圧スイッチ２と、第１の電源電位ＶＤＤ１およ
び第３の電源電位ＶＳＳ間で動作するレベルシフト回路
部３と、第１の電源電位ＶＤＤ１および接地電位ＧＮＤ
間で動作するコンパレータを用いたレベル検出回路部５
と、インバータ６とを備えている。
って、電源電圧として第１の電源電圧ＶＤＤ１と負極性
の高電圧である第３の電源電圧ＶＳＳが供給され、高電
圧入力信号として負極性の高電圧が与えられる高耐圧レ
ベル検出回路の回路図を示した図５を参照すると、この
変形例の高耐圧レベル変換回路は、アッテネート抵抗１
と、高耐圧スイッチ２と、第１の電源電位ＶＤＤ１およ
び第３の電源電位ＶＳＳ間で動作するレベルシフト回路
部３と、第１の電源電位ＶＤＤ１および接地電位ＧＮＤ
間で動作するコンパレータを用いたレベル検出回路部５
と、インバータ６とを備えている。
【００６３】上述した各構成要素のうちアッテネート抵
抗１と高耐圧スイッチ２とレベルシフト回路部３とは前
述した第１の実施の形態の変形例の構成と同様であり、
コンパレータを用いたレベル検出回路部５は前述した第
２の実施の形態の構成と同様であるから、ここでの構成
の説明は省略する。
抗１と高耐圧スイッチ２とレベルシフト回路部３とは前
述した第１の実施の形態の変形例の構成と同様であり、
コンパレータを用いたレベル検出回路部５は前述した第
２の実施の形態の構成と同様であるから、ここでの構成
の説明は省略する。
【００６４】上述した構成からなる高耐圧レベル検出回
路の動作を説明する。再び図５を参照すると、この回路
は、第１の実施の形態の変形例と同様に、電源端子１１
には例えばＶＤＤ１＝５．０ＶおよびＶＤＤ２＝−５０
０Ｖを与え、入力端子１１に入力信号ＩＮとして高電圧
入力信号を例えば振幅電圧−５００Ｖでデューティ５０
％で与える。アッテネート抵抗１の抵抗素子Ｒ４は５０
ＫΩ、抵抗素子Ｒ５は４５０ＫΩ、可変抵抗素子Ｒ６は
例えば１５０ＫΩ，Ｒ７は１００ＫΩに設定するものと
する。
路の動作を説明する。再び図５を参照すると、この回路
は、第１の実施の形態の変形例と同様に、電源端子１１
には例えばＶＤＤ１＝５．０ＶおよびＶＤＤ２＝−５０
０Ｖを与え、入力端子１１に入力信号ＩＮとして高電圧
入力信号を例えば振幅電圧−５００Ｖでデューティ５０
％で与える。アッテネート抵抗１の抵抗素子Ｒ４は５０
ＫΩ、抵抗素子Ｒ５は４５０ＫΩ、可変抵抗素子Ｒ６は
例えば１５０ＫΩ，Ｒ７は１００ＫΩに設定するものと
する。
【００６５】まず、入力端子１１に上述した高電圧入力
信号−５００Ｖが与えられた状態でロジック信号入力端
子１３にはまだ制御パルスが与えられずハイレベルの状
態にあるときは、前述したようにレベルシフト回路部３
のＮチャネル型ＭＯＳトランジスタＮ４のドレイン電極
はハイレベル、Ｎチャネル型ＭＯＳトランジスタＮ３の
ドレイン電極はロウレベルの状態にあるから、高耐圧ス
イッチ２は遮断状態にあり、アッテネート抵抗１には高
電圧入力信号が与えられず抵抗素子Ｒ４によりレベル検
出回路部５の比較電圧入力端の電位はＶＤＤ１にプルア
ップされる。
信号−５００Ｖが与えられた状態でロジック信号入力端
子１３にはまだ制御パルスが与えられずハイレベルの状
態にあるときは、前述したようにレベルシフト回路部３
のＮチャネル型ＭＯＳトランジスタＮ４のドレイン電極
はハイレベル、Ｎチャネル型ＭＯＳトランジスタＮ３の
ドレイン電極はロウレベルの状態にあるから、高耐圧ス
イッチ２は遮断状態にあり、アッテネート抵抗１には高
電圧入力信号が与えられず抵抗素子Ｒ４によりレベル検
出回路部５の比較電圧入力端の電位はＶＤＤ１にプルア
ップされる。
【００６６】比較電圧入力端の電位がプルアップされた
ことにより、Ｐチャネル型ＭＯＳトランジスタＰ７およ
びＮチャネル型ＭＯＳトランジスタＮ５を流れる電流が
減少するので、ミラー関係にあるＰチャネル型ＭＯＳト
ランジスタＰ８およびＮチャネル型ＭＯＳトランジスタ
Ｎ６を流れる電流は、Ｐチャネル型ＭＯＳトランジスタ
Ｐ６を流れる電流が一定電流に抑えられ、かつＰチャネ
ル型ＭＯＳトランジスタＰ８のゲート電極が可変抵抗Ｒ
６およびＲ７で決まる基準電圧値に固定されていること
から、逆に電流が増加することになり、Ｎチャネル型Ｍ
ＯＳトランジスタＮ６のドレイン電極の電位はロウレベ
ルに低下する。このロウレベルを次段のインバータを介
して出力端子ＯＵＴ１２へハイレベルとして出力する。
ことにより、Ｐチャネル型ＭＯＳトランジスタＰ７およ
びＮチャネル型ＭＯＳトランジスタＮ５を流れる電流が
減少するので、ミラー関係にあるＰチャネル型ＭＯＳト
ランジスタＰ８およびＮチャネル型ＭＯＳトランジスタ
Ｎ６を流れる電流は、Ｐチャネル型ＭＯＳトランジスタ
Ｐ６を流れる電流が一定電流に抑えられ、かつＰチャネ
ル型ＭＯＳトランジスタＰ８のゲート電極が可変抵抗Ｒ
６およびＲ７で決まる基準電圧値に固定されていること
から、逆に電流が増加することになり、Ｎチャネル型Ｍ
ＯＳトランジスタＮ６のドレイン電極の電位はロウレベ
ルに低下する。このロウレベルを次段のインバータを介
して出力端子ＯＵＴ１２へハイレベルとして出力する。
【００６７】つぎに、入力端子１１には引き続き高電圧
入力信号−５００Ｖが与えられた状態でロジック信号入
力端子１３にロウレベルの制御パルスが与えられるとき
は、レベルシフト回路部３のＮチャネル型ＭＯＳトラン
ジスタＮ３のドレイン電極はロウレベルからハイレベル
へ、Ｎチャネル型ＭＯＳトランジスタＮ４のドレイン電
極はハイレベルからロウレベルの状態にそれぞれ遷移す
るから、高耐圧スイッチ２は遮断状態から導通状態にな
り、よって、高電圧入力信号の−５００Ｖは高耐圧スイ
ッチ２の導通期間だけアッテネート抵抗１に与えられ、
この期間は高電圧入力信号の−５００Ｖが０Ｖへ遷移す
る期間であるから、この遷移期間内で上昇してきた所定
の電圧を抵抗素子Ｒ４およびＲ５の抵抗値の比率により
分圧した電圧（この場合もこの分圧レベルは次段のコン
パレータの可変抵抗Ｒ６およびＲ７の分圧比で決まる基
準電圧付近に調整する）が次段のレベル検出回路部５に
出力される。
入力信号−５００Ｖが与えられた状態でロジック信号入
力端子１３にロウレベルの制御パルスが与えられるとき
は、レベルシフト回路部３のＮチャネル型ＭＯＳトラン
ジスタＮ３のドレイン電極はロウレベルからハイレベル
へ、Ｎチャネル型ＭＯＳトランジスタＮ４のドレイン電
極はハイレベルからロウレベルの状態にそれぞれ遷移す
るから、高耐圧スイッチ２は遮断状態から導通状態にな
り、よって、高電圧入力信号の−５００Ｖは高耐圧スイ
ッチ２の導通期間だけアッテネート抵抗１に与えられ、
この期間は高電圧入力信号の−５００Ｖが０Ｖへ遷移す
る期間であるから、この遷移期間内で上昇してきた所定
の電圧を抵抗素子Ｒ４およびＲ５の抵抗値の比率により
分圧した電圧（この場合もこの分圧レベルは次段のコン
パレータの可変抵抗Ｒ６およびＲ７の分圧比で決まる基
準電圧付近に調整する）が次段のレベル検出回路部５に
出力される。
【００６８】レベル検出回路部５では、分圧電圧はコン
パレータのＰチャネル型ＭＯＳトランジスタＰ７のゲー
ト電極（比較電圧入力端）に与えられる。
パレータのＰチャネル型ＭＯＳトランジスタＰ７のゲー
ト電極（比較電圧入力端）に与えられる。
【００６９】比較電圧入力端の電位がプルアップ状態か
ら分圧電圧のロウレベルへ低下したことにより、Ｐチャ
ネル型ＭＯＳトランジスタＰ７およびＮチャネル型ＭＯ
ＳトランジスタＮ５を流れる電流が減少から増加に転
じ、ミラー関係にあるＰチャネル型ＭＯＳトランジスタ
Ｐ８およびＮチャネル型ＭＯＳトランジスタＮ６を流れ
る電流も、Ｐチャネル型ＭＯＳトランジスタＰ６を流れ
る電流が一定電流に抑えられ、かつＰチャネル型ＭＯＳ
トランジスタＰ８のゲート電極が可変抵抗Ｒ６およびＲ
７で決まる基準電圧値に固定されていることから、逆に
電流が増加から減少に転じることになり、Ｎチャネル型
ＭＯＳトランジスタＮ６のドレイン電極の電位はロウレ
ベルからハイレベルへ上昇する。このハイレベルを次段
のインバータを介して出力端子ＯＵＴ１２へロウレベル
として出力する。
ら分圧電圧のロウレベルへ低下したことにより、Ｐチャ
ネル型ＭＯＳトランジスタＰ７およびＮチャネル型ＭＯ
ＳトランジスタＮ５を流れる電流が減少から増加に転
じ、ミラー関係にあるＰチャネル型ＭＯＳトランジスタ
Ｐ８およびＮチャネル型ＭＯＳトランジスタＮ６を流れ
る電流も、Ｐチャネル型ＭＯＳトランジスタＰ６を流れ
る電流が一定電流に抑えられ、かつＰチャネル型ＭＯＳ
トランジスタＰ８のゲート電極が可変抵抗Ｒ６およびＲ
７で決まる基準電圧値に固定されていることから、逆に
電流が増加から減少に転じることになり、Ｎチャネル型
ＭＯＳトランジスタＮ６のドレイン電極の電位はロウレ
ベルからハイレベルへ上昇する。このハイレベルを次段
のインバータを介して出力端子ＯＵＴ１２へロウレベル
として出力する。
【００７０】つまり、この変形例の場合も外部からロジ
ック信号を入力してレベル検出の必要な時間のみ高耐圧
スイッチを導通させアッテネート抵抗１に高電圧入力信
号を接続することにより、必要な時間のみアッテネート
抵抗に高電圧を供給するものであり、この抵抗に流れる
電流も短時間しか流れないから消費電流も減少する。
ック信号を入力してレベル検出の必要な時間のみ高耐圧
スイッチを導通させアッテネート抵抗１に高電圧入力信
号を接続することにより、必要な時間のみアッテネート
抵抗に高電圧を供給するものであり、この抵抗に流れる
電流も短時間しか流れないから消費電流も減少する。
【００７１】特に、第２の実施の形態およびその変形例
ではアッテネート抵抗１を可変せず固定抵抗素子とした
ので、さらに抵抗素子を小さく形成でき、寄生容量も小
さく抑えることができる。
ではアッテネート抵抗１を可変せず固定抵抗素子とした
ので、さらに抵抗素子を小さく形成でき、寄生容量も小
さく抑えることができる。
【００７２】
【発明の効果】以上説明したように、本発明の高耐圧レ
ベル検出回路は、アッテネート抵抗の前段に高耐圧スイ
ッチを構成し、レベル検出の必要な時間のみ高耐圧スイ
ッチをオンし、高電圧入力信号をアッテネート抵抗に接
続することにより、遅延時間を犠牲にすることなく低消
費電力の高耐圧レベル検出回路を実現できる。
ベル検出回路は、アッテネート抵抗の前段に高耐圧スイ
ッチを構成し、レベル検出の必要な時間のみ高耐圧スイ
ッチをオンし、高電圧入力信号をアッテネート抵抗に接
続することにより、遅延時間を犠牲にすることなく低消
費電力の高耐圧レベル検出回路を実現できる。
【００７３】スパイスシミュレーションで確認した結
果、高電圧入力信号の電圧振幅５００Ｖ、デューティ５
０％のパルス波形において、従来の回路との比較では遅
延時間は変わらず消費電力は１／２に低減されることが
確認できた。
果、高電圧入力信号の電圧振幅５００Ｖ、デューティ５
０％のパルス波形において、従来の回路との比較では遅
延時間は変わらず消費電力は１／２に低減されることが
確認できた。
【図１】本発明の第１の実施の形態における高耐圧レベ
ル検出回路の回路図である。
ル検出回路の回路図である。
【図２】図１の高耐圧レベル検出回路の回路動作説明用
の波形図である。
の波形図である。
【図３】本発明の第１の実施の形態の変形例の回路図で
ある。
ある。
【図４】本発明の第２の実施の形態における高耐圧レベ
ル検出回路の回路図である。
ル検出回路の回路図である。
【図５】本発明の第２の実施の形態の変形例の回路図で
ある。
ある。
【図６】従来の高耐圧レベル検出回路の回路図である。
【図７】従来の高耐圧レベル検出回路の他の例の回路図
である。
である。
１ アッテネート抵抗 ２ 高耐圧スイッチ ３ レベルシフト回路部 ４，５ レベル検出回路部 ６ インバータ Ｒ１，Ｒ２，Ｒ６，Ｒ７ 可変抵抗素子 Ｒ３，Ｒ４，Ｒ５ 抵抗素子 Ｐ１〜９ Ｐチャネル型ＭＯＳトランジスタ Ｎ１〜７ Ｎチャネル型ＭＯＳトランジスタ
Claims (5)
- 【請求項１】 入力端子に供給される高電圧入力信号を
分圧するアッテネート抵抗と、この分圧された信号を検
出して出力端子に出力するレベル検出手段とを有する高
耐圧レベル検出回路において、前記アッテネート抵抗の
前段に高耐圧スイッチを接続し、レベル検出の必要な時
間のみ前記高耐圧スイッチを導通状態にして、前記高電
圧入力信号を前記アッテネート抵抗に供給することを特
徴とする高耐圧レベル検出回路。 - 【請求項２】 前記高耐圧スイッチの導通非導通制御
は、外部から入力する論理レベルの制御信号に応答し
て、前記レベル検出手段に供給される第１の電源電圧よ
りも高い第２の電源電圧レベルへレベルシフトした２出
力信号を用いて行う請求項２記載の高耐圧レベル検出回
路。 - 【請求項３】 前記高耐圧スイッチの導通非導通制御
は、接地電位よりも低い第３の電源電圧レベルへレベル
シフトした前記２出力信号を用いて行う請求項２記載の
高耐圧レベル検出回路。 - 【請求項４】 前記レベル検出手段として、電圧可変手
段により設定した基準電圧と前記アッテネート抵抗によ
る分圧電圧とを比較するコンパレータを用いて前記高電
圧入力信号の電圧反転タイミングを検出する請求項１記
載の高耐圧レベル検出回路。 - 【請求項５】 前記高耐圧スイッチの出力に接続される
前記アッテネート抵抗を構成する抵抗素子は、固定抵抗
素子を用い、かつ前記第１の電源電圧レベルの耐圧を有
する請求項４記載の高耐圧レベル検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15111297A JP3233069B2 (ja) | 1997-06-09 | 1997-06-09 | 高耐圧レベル検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15111297A JP3233069B2 (ja) | 1997-06-09 | 1997-06-09 | 高耐圧レベル検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10339746A true JPH10339746A (ja) | 1998-12-22 |
| JP3233069B2 JP3233069B2 (ja) | 2001-11-26 |
Family
ID=15511625
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15111297A Expired - Fee Related JP3233069B2 (ja) | 1997-06-09 | 1997-06-09 | 高耐圧レベル検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3233069B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109861684A (zh) * | 2019-01-25 | 2019-06-07 | 广州全盛威信息技术有限公司 | 跨电位的电平移位电路 |
| CN116298481A (zh) * | 2023-05-18 | 2023-06-23 | 无锡力芯微电子股份有限公司 | 一种超低功耗过压检测电路 |
-
1997
- 1997-06-09 JP JP15111297A patent/JP3233069B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109861684A (zh) * | 2019-01-25 | 2019-06-07 | 广州全盛威信息技术有限公司 | 跨电位的电平移位电路 |
| CN116298481A (zh) * | 2023-05-18 | 2023-06-23 | 无锡力芯微电子股份有限公司 | 一种超低功耗过压检测电路 |
| CN116298481B (zh) * | 2023-05-18 | 2023-08-15 | 无锡力芯微电子股份有限公司 | 一种超低功耗过压检测电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3233069B2 (ja) | 2001-11-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0303341B1 (en) | Output buffer circuits | |
| US6225844B1 (en) | Output buffer circuit that can be stably operated at low slew rate | |
| EP0550216A1 (en) | CMOS digital-controlled delay gate | |
| KR920010819B1 (ko) | 레벨 변환 기능을 갖는 출력버퍼회로 | |
| US5698994A (en) | Data output circuit, intermediate potential setting circuit, and semiconductor integrated circuit | |
| US7812660B2 (en) | Level shift circuit | |
| KR20120016594A (ko) | 레벨 이동 회로 및 디스플레이 드라이버회로 | |
| KR20010049227A (ko) | 레벨조정회로 및 이를 포함하는 데이터 출력회로 | |
| US6992511B2 (en) | Output buffer circuit | |
| US7816969B2 (en) | Level shifter circuit | |
| US5986463A (en) | Differential signal generating circuit having current spike suppressing circuit | |
| KR20040002722A (ko) | 레벨 시프터, 반도체 집적 회로 및 정보 처리 시스템 | |
| US7199638B2 (en) | High speed voltage level translator | |
| JP3233069B2 (ja) | 高耐圧レベル検出回路 | |
| JP4419965B2 (ja) | レベルシフト回路 | |
| JP4774287B2 (ja) | 出力回路 | |
| KR20000074289A (ko) | 레벨 쉬프터 회로 | |
| US7242222B2 (en) | Output circuit with reduced gate voltage swings | |
| US6556048B1 (en) | High speed low skew LVTTL output buffer with invert capability | |
| JP3225903B2 (ja) | 出力回路 | |
| JPH06132806A (ja) | Ｃｍｏｓ出力バッファ回路 | |
| JP2025095441A (ja) | 遅延回路、制御装置及び駆動システム | |
| JP3665560B2 (ja) | 半導体集積回路 | |
| KR100365425B1 (ko) | 정적 전류를 줄이고 고속 동작이 가능한 레퍼런스 신호 발생 회로 | |
| KR100186345B1 (ko) | 레벨시프트 회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010821 |
|
| LAPS | Cancellation because of no payment of annual fees |