JPH10340129A - 電子システムにおける電力使用量を制御する回路および方法 - Google Patents
電子システムにおける電力使用量を制御する回路および方法Info
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- JPH10340129A JPH10340129A JP10000531A JP53198A JPH10340129A JP H10340129 A JPH10340129 A JP H10340129A JP 10000531 A JP10000531 A JP 10000531A JP 53198 A JP53198 A JP 53198A JP H10340129 A JPH10340129 A JP H10340129A
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Abstract
(57)【要約】
【課題】 レジスタによる電力消費量を低減する方法お
よび装置を提供する。 【解決手段】 複数のレジスタを有するマイクロ命令ベ
ースの電子回路において各マイクロ命令を分析し、これ
により、ある処理サイクル中において関与しないレジス
タを決定して、その処理サイクル中にそれらのレジスタ
がクロックされないようにする。
よび装置を提供する。 【解決手段】 複数のレジスタを有するマイクロ命令ベ
ースの電子回路において各マイクロ命令を分析し、これ
により、ある処理サイクル中において関与しないレジス
タを決定して、その処理サイクル中にそれらのレジスタ
がクロックされないようにする。
Description
【０００１】
【発明の属する技術分野】本発明は電子回路に関し、よ
り具体的には、低電力回路におけるレジスタによる電力
使用量を低減する方法および装置に関する。
り具体的には、低電力回路におけるレジスタによる電力
使用量を低減する方法および装置に関する。
【０００２】
【従来の技術】低電力電子回路は、携帯電話、計算器、
コンピュータ等のバッテリ駆動製品に広く使用されてい
る。電子産業は、電力要件を軽減しつつ、このような回
路の機能性を向上させるために多大な努力を注いでき
た。
コンピュータ等のバッテリ駆動製品に広く使用されてい
る。電子産業は、電力要件を軽減しつつ、このような回
路の機能性を向上させるために多大な努力を注いでき
た。
【０００３】様々な種類の低電力回路が、データである
複数のビットを格納するために複数のレジスタ（レジス
タファイルとしても知られている）を使用している。例
えば、マイクロプロセッサあるいはマイクロコントロー
ラ回路は、データ値および命令を格納するために複数の
レジスタを有している場合が多い。図１は、典型的な従
来技術によるマイクロプロセッサを示すブロック図であ
り、入力セレクタ２および出力セレクタ３に図の如く接
続された８個のレジスタを含むレジスタのセットあるい
はレジスタバンク１を示している。マルチプレクサ４お
よび５、バレルシフタ６ならびに論理演算装置７等の他
の素子は、レジスタ１用の入力セレクタ２および出力セ
レクタ３にループ状に接続される。典型的には、各処理
サイクル中に１〜３個のレジスタが関与する。ある特定
の処理サイクルを制御するマイクロ命令によって、どの
レジスタが関与しているのかが特定される。
複数のビットを格納するために複数のレジスタ（レジス
タファイルとしても知られている）を使用している。例
えば、マイクロプロセッサあるいはマイクロコントロー
ラ回路は、データ値および命令を格納するために複数の
レジスタを有している場合が多い。図１は、典型的な従
来技術によるマイクロプロセッサを示すブロック図であ
り、入力セレクタ２および出力セレクタ３に図の如く接
続された８個のレジスタを含むレジスタのセットあるい
はレジスタバンク１を示している。マルチプレクサ４お
よび５、バレルシフタ６ならびに論理演算装置７等の他
の素子は、レジスタ１用の入力セレクタ２および出力セ
レクタ３にループ状に接続される。典型的には、各処理
サイクル中に１〜３個のレジスタが関与する。ある特定
の処理サイクルを制御するマイクロ命令によって、どの
レジスタが関与しているのかが特定される。
【０００４】レジスタは、一般に、高速且つ静的（即
ち、リフレッシュ不要）に設計される。このため、レジ
スタは、一般に、それぞれ複数のトランジスタ素子を含
む複数の静的記憶素子を含み、静的記憶素子は相当大き
な電力を消費し得るものであった。
ち、リフレッシュ不要）に設計される。このため、レジ
スタは、一般に、それぞれ複数のトランジスタ素子を含
む複数の静的記憶素子を含み、静的記憶素子は相当大き
な電力を消費し得るものであった。
【０００５】
【発明が解決しようとする課題】低電力回路に使用され
るレジスタによる電力消費量を低減するという課題があ
る。
るレジスタによる電力消費量を低減するという課題があ
る。
【０００６】本発明は、上記課題を解決するためになさ
れたものであり、レジスタによる電力消費量を低減する
方法および装置を提供することを目的とする。
れたものであり、レジスタによる電力消費量を低減する
方法および装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明による回路は、
（１）クロック源からのクロック信号によって同期化さ
れる処理サイクルを有し、（２）各処理サイクル中に複
数のレジスタのどれがアクティブであるのかを示す少な
くとも１つの指標をそれぞれ有する複数のマイクロ命令
の制御下で該クロック信号によってクロックされる該複
数のレジスタを用いる電子システムにおける電力使用量
を制御する回路であって、（ａ）複数の制御ゲートであ
って、対応するレジスタのクロック入力に接続された出
力と、該クロック源からの該クロック信号に接続された
入力とを各々有する複数の制御ゲートと、（ｂ）マイク
ロ命令源に接続された入力と、対応する制御ゲートにそ
れぞれ接続された複数の出力とを有するデコードロジッ
クであって、各処理サイクル中に該複数のレジスタのど
れがアクティブであるのかを示す該少なくとも１つの指
標から、各処理サイクル中に該複数のレジスタのどのレ
ジスタがイナクティブになるのかを決定するとともに、
該イナクティブレジスタそれぞれの該制御ゲートを通る
クロック信号をブロックし、これにより、該システムの
電力使用量を制御するデコードロジックとを備えてお
り、このことにより上記目的が達成される。
（１）クロック源からのクロック信号によって同期化さ
れる処理サイクルを有し、（２）各処理サイクル中に複
数のレジスタのどれがアクティブであるのかを示す少な
くとも１つの指標をそれぞれ有する複数のマイクロ命令
の制御下で該クロック信号によってクロックされる該複
数のレジスタを用いる電子システムにおける電力使用量
を制御する回路であって、（ａ）複数の制御ゲートであ
って、対応するレジスタのクロック入力に接続された出
力と、該クロック源からの該クロック信号に接続された
入力とを各々有する複数の制御ゲートと、（ｂ）マイク
ロ命令源に接続された入力と、対応する制御ゲートにそ
れぞれ接続された複数の出力とを有するデコードロジッ
クであって、各処理サイクル中に該複数のレジスタのど
れがアクティブであるのかを示す該少なくとも１つの指
標から、各処理サイクル中に該複数のレジスタのどのレ
ジスタがイナクティブになるのかを決定するとともに、
該イナクティブレジスタそれぞれの該制御ゲートを通る
クロック信号をブロックし、これにより、該システムの
電力使用量を制御するデコードロジックとを備えてお
り、このことにより上記目的が達成される。
【０００８】あるいは、本発明による方法は、（１）ク
ロック源からのクロック信号によって同期化される処理
サイクルを有し、（２）各処理サイクル中に複数のレジ
スタのどれがアクティブであるのかを示す少なくとも１
つの指標をそれぞれ有する複数のマイクロ命令の制御下
で該クロック信号によってクロックされる該複数のレジ
スタを用いる電子システムにおける電力使用量を制御す
る方法であって、（ａ）各処理サイクル中に該複数のレ
ジスタのどれがアクティブであるのかを示す少なくとも
１つの指標から、各処理サイクル中に該複数のレジスタ
のどのレジスタがイナクティブになるのかを決定するス
テップと、（ｂ）該イナクティブレジスタへのクロック
信号をブロックし、これにより、該システムの電力使用
量を制御するステップとを包含しており、このことによ
り上記目的が達成される。
ロック源からのクロック信号によって同期化される処理
サイクルを有し、（２）各処理サイクル中に複数のレジ
スタのどれがアクティブであるのかを示す少なくとも１
つの指標をそれぞれ有する複数のマイクロ命令の制御下
で該クロック信号によってクロックされる該複数のレジ
スタを用いる電子システムにおける電力使用量を制御す
る方法であって、（ａ）各処理サイクル中に該複数のレ
ジスタのどれがアクティブであるのかを示す少なくとも
１つの指標から、各処理サイクル中に該複数のレジスタ
のどのレジスタがイナクティブになるのかを決定するス
テップと、（ｂ）該イナクティブレジスタへのクロック
信号をブロックし、これにより、該システムの電力使用
量を制御するステップとを包含しており、このことによ
り上記目的が達成される。
【０００９】本発明は、（１）静的記憶素子の特徴は、
静的記憶素子が、クロックされた時に（即ち、各素子が
イネーブルされ、入力から出力への転送を行うその素子
に同期化信号が与えられた時に）幾分電力を使い、デー
タが静的ではなく、データが変化する場合に、実質的に
より大きな電力を使い、（２）各処理サイクル中に全て
のレジスタが使用されるわけではない、という考察に基
づいている。従って、本発明では、各マイクロ命令を分
析することにより、ある処理サイクル中にどのレジスタ
が関与していないのかを決定し、その処理サイクル中に
はそれらのレジスタがクロックされないようにしてい
る。これにより、ある処理サイクル中においてイナクテ
ィブなレジスタが、アクティブなレジスタの消費電力レ
ベル程の電力を消費しないので、このようなゲート付き
クロックレジスタを用いたあらゆるシステムの総電力使
用量が軽減される。
静的記憶素子が、クロックされた時に（即ち、各素子が
イネーブルされ、入力から出力への転送を行うその素子
に同期化信号が与えられた時に）幾分電力を使い、デー
タが静的ではなく、データが変化する場合に、実質的に
より大きな電力を使い、（２）各処理サイクル中に全て
のレジスタが使用されるわけではない、という考察に基
づいている。従って、本発明では、各マイクロ命令を分
析することにより、ある処理サイクル中にどのレジスタ
が関与していないのかを決定し、その処理サイクル中に
はそれらのレジスタがクロックされないようにしてい
る。これにより、ある処理サイクル中においてイナクテ
ィブなレジスタが、アクティブなレジスタの消費電力レ
ベル程の電力を消費しないので、このようなゲート付き
クロックレジスタを用いたあらゆるシステムの総電力使
用量が軽減される。
【００１０】
【発明の実施の形態】本発明の好適な実施形態の詳細
を、添付の図面および以下の説明に示す。本発明の詳細
を知れば、多数の追加的な刷新および変化が当業者には
自明となる。
を、添付の図面および以下の説明に示す。本発明の詳細
を知れば、多数の追加的な刷新および変化が当業者には
自明となる。
【００１１】下記の記載全体を通して、示される好適な
実施形態および実施例は、例示的なものであり、本発明
を限定するものではないと考えられるべきである。
実施形態および実施例は、例示的なものであり、本発明
を限定するものではないと考えられるべきである。
【００１２】概説：静的記憶素子の特徴は、静的記憶素
子が、クロックされた時に（即ち、各素子がイネーブル
され、入力から出力への転送を行うその素子に同期化信
号が与えられた時に）幾分電力を使い、データが静的で
はなく、データが変化する場合に、実質的により大きな
電力を使うことである。レジスタを用いた従来の回路
（例えば、マイクロプロセッサあるいはマイクロコント
ローラ）においては、各レジスタの内容が全く変化しな
い場合でも、全てのレジスタがクロックされる。さらに
また、各処理サイクル中に全てのレジスタが使用される
わけではない。従って、本発明は、各マイクロ命令を分
析することにより、ある処理サイクル中にどのレジスタ
が関与していないのかを決定し、その処理サイクル中に
それらのレジスタがクロックされないようにする。（本
明細書中、「マイクロ命令」は、処理サイクルを制御す
るあらゆるビットの集合を意味する。） 図２は、本発明の好適な実施形態を示すブロック図であ
る。図１に示したレジスタバンク１に似た１組のレジス
タ２０は、対応するＡＮＤゲート２６を介してクロック
源２４からのクロック信号に接続されるクロック入力２
１をそれぞれ有する。各ＡＮＤゲート２６には、デコー
ドロジック２８も接続される。そして、デコードロジッ
ク２８は、（例えばＲＯＭであり得る）命令源３０に接
続される。図２は本発明の機能的側面を最も明確に示す
ものであるが、実際には、クロック源２４をデコードロ
ジック２８に直接接続し、ＡＮＤゲート２６を直接デコ
ードロジック２８内に組み込むのが好ましいこともあ
る。
子が、クロックされた時に（即ち、各素子がイネーブル
され、入力から出力への転送を行うその素子に同期化信
号が与えられた時に）幾分電力を使い、データが静的で
はなく、データが変化する場合に、実質的により大きな
電力を使うことである。レジスタを用いた従来の回路
（例えば、マイクロプロセッサあるいはマイクロコント
ローラ）においては、各レジスタの内容が全く変化しな
い場合でも、全てのレジスタがクロックされる。さらに
また、各処理サイクル中に全てのレジスタが使用される
わけではない。従って、本発明は、各マイクロ命令を分
析することにより、ある処理サイクル中にどのレジスタ
が関与していないのかを決定し、その処理サイクル中に
それらのレジスタがクロックされないようにする。（本
明細書中、「マイクロ命令」は、処理サイクルを制御す
るあらゆるビットの集合を意味する。） 図２は、本発明の好適な実施形態を示すブロック図であ
る。図１に示したレジスタバンク１に似た１組のレジス
タ２０は、対応するＡＮＤゲート２６を介してクロック
源２４からのクロック信号に接続されるクロック入力２
１をそれぞれ有する。各ＡＮＤゲート２６には、デコー
ドロジック２８も接続される。そして、デコードロジッ
ク２８は、（例えばＲＯＭであり得る）命令源３０に接
続される。図２は本発明の機能的側面を最も明確に示す
ものであるが、実際には、クロック源２４をデコードロ
ジック２８に直接接続し、ＡＮＤゲート２６を直接デコ
ードロジック２８内に組み込むのが好ましいこともあ
る。
【００１３】デコードロジック２８は、各処理サイクル
を制御するマイクロ命令の適切なフィールドあるいはビ
ット位置を調べることにより、その特定の処理サイクル
中にどのレジスタ２０が関与しているのかを決定する。
つまり、各マイクロ命令は、各処理サイクル中に複数の
レジスタのどれがアクティブであるのかを示す指標を少
なくとも１つ有する。あるレジスタが処理サイクルに関
与していない場合、デコードロジック２８はクロック源
２４からのクロック信号をブロックして、対応するＡＮ
Ｄゲート２６を介してそのレジスタ２０のクロック入力
２１にクロック信号が付与されないようにする。（好適
な実施形態においては、クロック「グリッチ」即ちノイ
ズを回避するために、デコードロジック２８の出力制御
信号をクロックの立ち下がりエッジに同期させる。）逆
に、あるレジスタが処理サイクルに関与する場合、デコ
ードロジック２８は、クロック源２４からのクロック信
号を、そのレジスタ２０のクロック入力２１へと通過さ
せる。これにより、ある処理サイクル中における不使用
（イナクティブ）レジスタは、使用（アクティブ）レジ
スタの消費電力レベル程の電力を消費しないので、この
ようなゲート付きクロックレジスタを用いたあらゆるシ
ステムによる総電力使用量が軽減される。
を制御するマイクロ命令の適切なフィールドあるいはビ
ット位置を調べることにより、その特定の処理サイクル
中にどのレジスタ２０が関与しているのかを決定する。
つまり、各マイクロ命令は、各処理サイクル中に複数の
レジスタのどれがアクティブであるのかを示す指標を少
なくとも１つ有する。あるレジスタが処理サイクルに関
与していない場合、デコードロジック２８はクロック源
２４からのクロック信号をブロックして、対応するＡＮ
Ｄゲート２６を介してそのレジスタ２０のクロック入力
２１にクロック信号が付与されないようにする。（好適
な実施形態においては、クロック「グリッチ」即ちノイ
ズを回避するために、デコードロジック２８の出力制御
信号をクロックの立ち下がりエッジに同期させる。）逆
に、あるレジスタが処理サイクルに関与する場合、デコ
ードロジック２８は、クロック源２４からのクロック信
号を、そのレジスタ２０のクロック入力２１へと通過さ
せる。これにより、ある処理サイクル中における不使用
（イナクティブ）レジスタは、使用（アクティブ）レジ
スタの消費電力レベル程の電力を消費しないので、この
ようなゲート付きクロックレジスタを用いたあらゆるシ
ステムによる総電力使用量が軽減される。
【００１４】実施例：以下のコメント付きコードは、本
発明のある実施例を示す。このコードを、例えばSynops
ys, Inc., Mountain View, Californiaの"Design Compi
ler"を用いて直接コンパイルすることにより、デコード
ロジック２８の機能性を具現化する回路を形成すること
ができる。但し、当業者は、デコードロジック２８が、
プログラマブルロジックアレイのような従来の組合せロ
ジックにおいて、あるいは等価な回路において実施可能
であることを認識するであろう。
発明のある実施例を示す。このコードを、例えばSynops
ys, Inc., Mountain View, Californiaの"Design Compi
ler"を用いて直接コンパイルすることにより、デコード
ロジック２８の機能性を具現化する回路を形成すること
ができる。但し、当業者は、デコードロジック２８が、
プログラマブルロジックアレイのような従来の組合せロ
ジックにおいて、あるいは等価な回路において実施可能
であることを認識するであろう。
【００１５】−−−命令ワードをデコードし、これによ
り、現命令に基づいて（もしあれば）どのレジスタを更
新するのかを決定するエンティティ
り、現命令に基づいて（もしあれば）どのレジスタを更
新するのかを決定するエンティティ
【００１６】
【数１】
【００１７】−−ロジック１ならば指定レジスタを更新
【００１８】
【数２】
【００１９】−−現プロセッサ命令
【００２０】
【数３】
【００２１】−−命令条件チェックの結果
【００２２】
【数４】
【００２３】−−命令フィールドにおけるレジスタマッ
ピングの宣言
ピングの宣言
【００２４】
【数５】
【００２５】−−命令フォーマットの宣言 −−フォーマット１はレジスタ更新を許容し、フォーマ
ット２はそれを許容しない
ット２はそれを許容しない
【００２６】
【数６】
【００２７】−−読み易くするための説明的定数
【００２８】
【数７】
【００２９】−−ローカル信号
【００３０】
【数８】
【００３１】−−フォーマット１コマンドにおいては現
命令から目標レジスタを読み、そうでない場合にはレジ
スタＡにデフォールトする。
命令から目標レジスタを読み、そうでない場合にはレジ
スタＡにデフォールトする。
【００３２】
【数９】
【００３３】−−フォーマット１コマンドにおいては現
命令から更新ビットを読み、そうでない場合には「更新
しない」にデフォールトする。
命令から更新ビットを読み、そうでない場合には「更新
しない」にデフォールトする。
【００３４】
【数１０】
【００３５】−−命令中のそのビットが設定され且つ実
行の条件を満たしたとき（これは、他の場所で評価され
る）、レジスタを更新
行の条件を満たしたとき（これは、他の場所で評価され
る）、レジスタを更新
【００３６】
【数１１】
【００３７】−−個々の更新制御が、全更新制御および
以前に得た目標レジスタを組み合わせる。全制御信号は
組合せであり、他の場所では安定化(stabilized)されな
ければならないことに注意。
以前に得た目標レジスタを組み合わせる。全制御信号は
組合せであり、他の場所では安定化(stabilized)されな
ければならないことに注意。
【００３８】
【数１２】
【００３９】以下のコメント付きコードは、クロックの
立ち下がりエッジにデコードロジック２８を同期させる
回路とともに、ＡＮＤゲート２６を含むレジスタ２０の
ある実施例を示す。
立ち下がりエッジにデコードロジック２８を同期させる
回路とともに、ＡＮＤゲート２６を含むレジスタ２０の
ある実施例を示す。
【００４０】−−−命令をデコードするモジュールによ
って与えられる更新制御をともなう１６ビットデータレ
ジスタを実施するエンティティ
って与えられる更新制御をともなう１６ビットデータレ
ジスタを実施するエンティティ
【００４１】
【数１３】
【００４２】−−レジスタ値
【００４３】
【数１４】
【００４４】−−ロードする新たな値
【００４５】
【数１５】
【００４６】−−reg_update_controlからの制御信号
【００４７】
【数１６】
【００４８】−−システムクロック
【００４９】
【数１７】
【００５０】−−アクティブロー非同期リセット
【００５１】
【数１８】
【００５２】−−読み易くするための説明的定数
【００５３】
【数１９】
【００５４】−−ローカル信号
【００５５】
【数２０】
【００５６】−−更新信号を安定化するレジスタに対す
るクロックはシステムクロックの立ち下がりで動作す
る。これは、命令がシステムクロックの立ち上がりでフ
ェッチされるので、システムクロックがハイの間は更新
制御が不安定であるためである。そのレジスタを始動さ
せるかどうかを決定するために必要な情報が、この後の
システムクロックハイ付近で必要になるので、最適に
は、この情報を、立ち下がりエッジレジスタによって維
持する。リセットの間、レジスタ更新はディセーブルさ
れる。メインレジスタバンクに対してクロックをイネー
ブルするには、reg_update_controlモジュールからの更
新制御のアサーションが必要である。
るクロックはシステムクロックの立ち下がりで動作す
る。これは、命令がシステムクロックの立ち上がりでフ
ェッチされるので、システムクロックがハイの間は更新
制御が不安定であるためである。そのレジスタを始動さ
せるかどうかを決定するために必要な情報が、この後の
システムクロックハイ付近で必要になるので、最適に
は、この情報を、立ち下がりエッジレジスタによって維
持する。リセットの間、レジスタ更新はディセーブルさ
れる。メインレジスタバンクに対してクロックをイネー
ブルするには、reg_update_controlモジュールからの更
新制御のアサーションが必要である。
【００５７】
【数２１】
【００５８】−−メインレジスタバンクに対するクロッ
クは、安定化制御信号がアクティブハイのときにのみイ
ネーブルされる。この場合、システムクロックをデータ
レジスタ自身へと通過させる。安定化制御信号は、シス
テムクロックの立ち下がりエッジから立ち下がりエッジ
までの定数値であるので、グリッチが導入される恐れは
ない。
クは、安定化制御信号がアクティブハイのときにのみイ
ネーブルされる。この場合、システムクロックをデータ
レジスタ自身へと通過させる。安定化制御信号は、シス
テムクロックの立ち下がりエッジから立ち下がりエッジ
までの定数値であるので、グリッチが導入される恐れは
ない。
【００５９】
【数２２】
【００６０】−−データは、クロックが上記のように制
御されることを除いては従来技術と同様に、レジスタバ
ンク内に保持される。
御されることを除いては従来技術と同様に、レジスタバ
ンク内に保持される。
【００６１】
【数２３】
【００６２】−−レジスタ値はモジュールからのデータ
出力である。
出力である。
【００６３】
【数２４】
【００６４】本発明を用いた電力節減は、対象とする半
導体技術、各レジスタを含む記憶素子回路の様式、およ
び各レジスタの幅に依存する。本発明を１６ビットレジ
スタに利用したある実施形態では、アクティブレジスタ
のみをクロックすることによる電力節減率が、約２０％
〜２５％であった。レジスタ幅がより小さい場合には節
減の割合はより低くなるが、レジスタ幅がより大きい場
合には節減の割合が大幅に大きくなる可能性がある。
導体技術、各レジスタを含む記憶素子回路の様式、およ
び各レジスタの幅に依存する。本発明を１６ビットレジ
スタに利用したある実施形態では、アクティブレジスタ
のみをクロックすることによる電力節減率が、約２０％
〜２５％であった。レジスタ幅がより小さい場合には節
減の割合はより低くなるが、レジスタ幅がより大きい場
合には節減の割合が大幅に大きくなる可能性がある。
【００６５】本発明の実施形態を複数説明したが、本発
明の主旨および範囲から逸脱することなく、様々な改変
を行うことが可能であることが理解される。従って、本
発明が、上記の具体的な実施例によって限定されるので
はなく、添付のクレームの範囲によってのみ限定される
ことを理解されたい。
明の主旨および範囲から逸脱することなく、様々な改変
を行うことが可能であることが理解される。従って、本
発明が、上記の具体的な実施例によって限定されるので
はなく、添付のクレームの範囲によってのみ限定される
ことを理解されたい。
【００６６】
【発明の効果】本発明は、複数のレジスタを有するマイ
クロ命令ベースの電子回路において各マイクロ命令を分
析し、これにより、ある処理サイクル中において関与し
ないレジスタを決定して、その処理サイクル中にそれら
のレジスタがクロックされないようにする方法および装
置を含んでいる。これにより、ある処理サイクル中にお
いてイナクティブなレジスタが、アクティブなレジスタ
の消費電力レベル程の電力を消費しないので、このよう
なゲート付きクロックレジスタを用いたあらゆるシステ
ムの総電力使用量を低減することができる。
クロ命令ベースの電子回路において各マイクロ命令を分
析し、これにより、ある処理サイクル中において関与し
ないレジスタを決定して、その処理サイクル中にそれら
のレジスタがクロックされないようにする方法および装
置を含んでいる。これにより、ある処理サイクル中にお
いてイナクティブなレジスタが、アクティブなレジスタ
の消費電力レベル程の電力を消費しないので、このよう
なゲート付きクロックレジスタを用いたあらゆるシステ
ムの総電力使用量を低減することができる。
【図１】典型的な従来技術によるマイクロプロセッサを
示すブロック図であり、入力セレクタおよび出力セレク
タに接続された８個のレジスタを含む１組のレジスタを
示す。
示すブロック図であり、入力セレクタおよび出力セレク
タに接続された８個のレジスタを含む１組のレジスタを
示す。
【図２】本発明の好適な実施形態を示すブロック図であ
る。
る。
２０ レジスタ ２１ クロック入力 ２４ クロック源 ２６ ＡＮＤゲート ２８ デコードロジック ３０ 命令源
───────────────────────────────────────────────────── フロントページの続き (71)出願人 595158337 3100 Ｗｅｓｔ Ｗａｒｒｅｎ Ａｖｅｎ ｕｅ，Ｆｒｅｍｏｎｔ，Ｃａｌｉｆｏｒｎ ｉａ 94538，Ｕ．Ｓ．Ａ. (72)発明者 クリストファー コーク アメリカ合衆国 カリフォルニア 92705, ソラナ ビーチ， エス． シエラ ア ベニュー 707
Claims (2)
- 【請求項１】 （１）クロック源からのクロック信号に
よって同期化される処理サイクルを有し、（２）各処理
サイクル中に複数のレジスタのどれがアクティブである
のかを示す少なくとも１つの指標をそれぞれ有する複数
のマイクロ命令の制御下で該クロック信号によってクロ
ックされる該複数のレジスタを用いる電子システムにお
ける電力使用量を制御する回路であって、 （ａ）複数の制御ゲートであって、対応するレジスタの
クロック入力に接続された出力と、該クロック源からの
該クロック信号に接続された入力とを各々有する複数の
制御ゲートと、 （ｂ）マイクロ命令源に接続された入力と、対応する制
御ゲートにそれぞれ接続された複数の出力とを有するデ
コードロジックであって、各処理サイクル中に該複数の
レジスタのどれがアクティブであるのかを示す該少なく
とも１つの指標から、各処理サイクル中に該複数のレジ
スタのどのレジスタがイナクティブになるのかを決定す
るとともに、該イナクティブレジスタそれぞれの該制御
ゲートを通るクロック信号をブロックし、これにより、
該システムの電力使用量を制御するデコードロジック
と、を備えた回路。 - 【請求項２】 （１）クロック源からのクロック信号に
よって同期化される処理サイクルを有し、（２）各処理
サイクル中に複数のレジスタのどれがアクティブである
のかを示す少なくとも１つの指標をそれぞれ有する複数
のマイクロ命令の制御下で該クロック信号によってクロ
ックされる該複数のレジスタを用いる電子システムにお
ける電力使用量を制御する方法であって、 （ａ）各処理サイクル中に該複数のレジスタのどれがア
クティブであるのかを示す少なくとも１つの指標から、
各処理サイクル中に該複数のレジスタのどのレジスタが
イナクティブになるのかを決定するステップと、 （ｂ）該イナクティブレジスタへのクロック信号をブロ
ックし、これにより、該システムの電力使用量を制御す
るステップと、を包含する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/774,886 | 1996-12-27 | ||
| US08/774,886 US5834961A (en) | 1996-12-27 | 1996-12-27 | Gated-clock registers for low-power circuitry |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10340129A true JPH10340129A (ja) | 1998-12-22 |
Family
ID=25102591
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10000531A Pending JPH10340129A (ja) | 1996-12-27 | 1998-01-05 | 電子システムにおける電力使用量を制御する回路および方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5834961A (ja) |
| EP (1) | EP0855639A1 (ja) |
| JP (1) | JPH10340129A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008539472A (ja) * | 2005-02-25 | 2008-11-13 | クゥアルコム・インコーポレイテッド | スタック型レジスタファイルの一部分をシャットダウンすることによる電力低減 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1157641C (zh) * | 1997-09-03 | 2004-07-14 | 松下电器产业株式会社 | 处理器 |
| US6675305B1 (en) * | 2000-08-04 | 2004-01-06 | Synopsys, Inc. | Power saving in a USB peripheral by providing gated clock signal to CSR block in response to a local interrupt generated when an operation is to be performed |
| JP4831899B2 (ja) * | 2001-08-28 | 2011-12-07 | 富士通セミコンダクター株式会社 | 半導体集積回路及びクロック制御方法 |
| US6636074B2 (en) * | 2002-01-22 | 2003-10-21 | Sun Microsystems, Inc. | Clock gating to reduce power consumption of control and status registers |
| AU2003292451A1 (en) * | 2002-12-04 | 2004-06-23 | Koninklijke Philips Electronics N.V. | Register file gating to reduce microprocessor power dissipation |
| GB2456202B (en) * | 2008-01-09 | 2012-10-17 | Ibm | A digital circuit on a semiconductor chip with a plurality of macro circuits and a clock gating system |
| US9195259B1 (en) * | 2010-10-20 | 2015-11-24 | Marvell Israel (M.I.S.L) Ltd. | Method and apparatus for clock-gating registers |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63178620A (ja) * | 1987-01-19 | 1988-07-22 | Nec Corp | クロツクストロ−ブ回路 |
| US5452401A (en) * | 1992-03-31 | 1995-09-19 | Seiko Epson Corporation | Selective power-down for high performance CPU/system |
| US5428765A (en) * | 1993-08-12 | 1995-06-27 | Databook Incorporated | Method and apparatus for disabling and restarting clocks |
| JP3475510B2 (ja) * | 1994-08-09 | 2003-12-08 | ヤマハ株式会社 | 省電力機能付き集積回路 |
| JPH08106338A (ja) * | 1994-10-06 | 1996-04-23 | Matsushita Electric Ind Co Ltd | マイクロコントローラ |
-
1996
- 1996-12-27 US US08/774,886 patent/US5834961A/en not_active Expired - Lifetime
-
1997
- 1997-12-29 EP EP97310648A patent/EP0855639A1/en not_active Withdrawn
-
1998
- 1998-01-05 JP JP10000531A patent/JPH10340129A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008539472A (ja) * | 2005-02-25 | 2008-11-13 | クゥアルコム・インコーポレイテッド | スタック型レジスタファイルの一部分をシャットダウンすることによる電力低減 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0855639A1 (en) | 1998-07-29 |
| US5834961A (en) | 1998-11-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990624 |