JPH10340204A - エミュレーション用マイクロコンピュータ及びインサーキットエミュレータ - Google Patents
エミュレーション用マイクロコンピュータ及びインサーキットエミュレータInfo
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- JPH10340204A JPH10340204A JP9150666A JP15066697A JPH10340204A JP H10340204 A JPH10340204 A JP H10340204A JP 9150666 A JP9150666 A JP 9150666A JP 15066697 A JP15066697 A JP 15066697A JP H10340204 A JPH10340204 A JP H10340204A
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Abstract
(57)【要約】
【課題】 従来のエミュレーション構成では、ユーザシ
ステムの電源電圧が変動しても、インタフェース制御信
号は一定であり、実際のシステム構成のインタフェース
制御信号のタイミングを正しくエミュレーションできな
い。 【解決手段】 ユーザシステム４の電源電圧に合わせて
選択信号８を切り換えることで、ＲＤ信号の遅延時間を
最適な値に調節することができるため、常に正確なエミ
ュレーションができる。例えば、遅延回路６1の遅延時
間を２ｎｓ、遅延回路６nの遅延時間を８ｎｓになるよ
うに設計した場合、ユーザシステム４の電源電圧が５Ｖ
のときは遅延回路６1の出力遅延信号を選択し、ユーザ
システム４の電源電圧が１．８Ｖのときは遅延回路６n
の出力遅延信号を選択するように、選択回路７を制御す
ることにより、実際のインタフェース制御信号のタイミ
ングを正確にエミュレートすることができる。
ステムの電源電圧が変動しても、インタフェース制御信
号は一定であり、実際のシステム構成のインタフェース
制御信号のタイミングを正しくエミュレーションできな
い。 【解決手段】 ユーザシステム４の電源電圧に合わせて
選択信号８を切り換えることで、ＲＤ信号の遅延時間を
最適な値に調節することができるため、常に正確なエミ
ュレーションができる。例えば、遅延回路６1の遅延時
間を２ｎｓ、遅延回路６nの遅延時間を８ｎｓになるよ
うに設計した場合、ユーザシステム４の電源電圧が５Ｖ
のときは遅延回路６1の出力遅延信号を選択し、ユーザ
システム４の電源電圧が１．８Ｖのときは遅延回路６n
の出力遅延信号を選択するように、選択回路７を制御す
ることにより、実際のインタフェース制御信号のタイミ
ングを正確にエミュレートすることができる。
Description
【０００１】
【発明の属する技術分野】本発明はエミュレーション用
マイクロコンピュータ及びインサーキットエミュレータ
に係り、特に電源電圧が変動した場合のインタフェース
信号をエミュレートするエミュレーション用マイクロコ
ンピュータ及びインサーキットエミュレータに関する。
マイクロコンピュータ及びインサーキットエミュレータ
に係り、特に電源電圧が変動した場合のインタフェース
信号をエミュレートするエミュレーション用マイクロコ
ンピュータ及びインサーキットエミュレータに関する。
【０００２】
【従来の技術】従来、マイクロコンピュータを用いたシ
ステムでは、図８に１７で示すように、広範囲な電源電
圧（５Ｖ〜１．８Ｖ）で動作するマイクロコンピュータ
１８と、ユーザシステム１９とをインタフェース（Ｉ／
Ｆ）制御信号２２とバス２３を用いて接続し、データ転
送を行う構成が一般的である。
ステムでは、図８に１７で示すように、広範囲な電源電
圧（５Ｖ〜１．８Ｖ）で動作するマイクロコンピュータ
１８と、ユーザシステム１９とをインタフェース（Ｉ／
Ｆ）制御信号２２とバス２３を用いて接続し、データ転
送を行う構成が一般的である。
【０００３】このシステムでは、マイクロコンピュータ
１８はユーザシステム１９との間におけるセットアップ
時間及びホールド時間等の交流スペック（ＳＰＥＣ）を
満たすため、遅延回路２０を用いてタイミングを調整
し、論理回路２１でインタフェース制御信号２２を生成
してユーザシステム１９へ伝送する構成である。ここ
で、遅延回路２０は、例えば図９に示すようなｍ個（ｍ
は２以上の整数）のインバータ２４1〜２４mが縦続接続
された構成とされているものを指す。
１８はユーザシステム１９との間におけるセットアップ
時間及びホールド時間等の交流スペック（ＳＰＥＣ）を
満たすため、遅延回路２０を用いてタイミングを調整
し、論理回路２１でインタフェース制御信号２２を生成
してユーザシステム１９へ伝送する構成である。ここ
で、遅延回路２０は、例えば図９に示すようなｍ個（ｍ
は２以上の整数）のインバータ２４1〜２４mが縦続接続
された構成とされているものを指す。
【０００４】従来、このような動作電源電圧が広範囲に
わたるマイクロコンピュータ１８のエミュレーション
は、図１０に示すように、タイミング調整用の遅延回路
３１と論理回路３２を有し、かつ、５Ｖ程度の固定され
た電源で動作するエミュレーション用のマイクロコンピ
ュータ（以下、ＥＶＡ ＣＨＩＰと称す）２８をレベル
シフタ２９を介して、電源電圧の範囲が広範囲（５Ｖ〜
１．８Ｖ程度）にわたるユーザシステム１９に接続し、
インタフェース制御信号３３とバス３４を用いて両者の
データ転送を行う構成２７により実行している。
わたるマイクロコンピュータ１８のエミュレーション
は、図１０に示すように、タイミング調整用の遅延回路
３１と論理回路３２を有し、かつ、５Ｖ程度の固定され
た電源で動作するエミュレーション用のマイクロコンピ
ュータ（以下、ＥＶＡ ＣＨＩＰと称す）２８をレベル
シフタ２９を介して、電源電圧の範囲が広範囲（５Ｖ〜
１．８Ｖ程度）にわたるユーザシステム１９に接続し、
インタフェース制御信号３３とバス３４を用いて両者の
データ転送を行う構成２７により実行している。
【０００５】この従来のエミュレーション構成２７で
は、本来は１チップ内に内蔵されるべき回路モジュール
を、ＥＶＡ ＣＨＩＰ２８と複数のチップを組み合わせ
て実現している。１チップ内で接続されている回路モジ
ュールを、複数のチップで実現しているため、高速に動
作のエミュレーションを行う場合、これらの相互接続の
アクセスタイミングがネックとなる可能性がある。この
ため、ＥＶＡ ＣＨＩＰ２８は５Ｖ程度の高い電源電圧
で動作させる必要がある。
は、本来は１チップ内に内蔵されるべき回路モジュール
を、ＥＶＡ ＣＨＩＰ２８と複数のチップを組み合わせ
て実現している。１チップ内で接続されている回路モジ
ュールを、複数のチップで実現しているため、高速に動
作のエミュレーションを行う場合、これらの相互接続の
アクセスタイミングがネックとなる可能性がある。この
ため、ＥＶＡ ＣＨＩＰ２８は５Ｖ程度の高い電源電圧
で動作させる必要がある。
【０００６】
【発明が解決しようとする課題】しかしながら、図８に
示した実際の従来のシステム構成１７では、マイクロコ
ンピュータ１８の電源電圧はユーザシステム１９の電源
電圧に合わせて変化するため、マイクロコンピュータ１
８内の遅延回路２０の遅延時間もこれに合わせて変動す
る。このため、インタフェース制御信号２２のタイミン
グも、ユーザシステム１９の電源電圧の変化に伴って変
わることになる。
示した実際の従来のシステム構成１７では、マイクロコ
ンピュータ１８の電源電圧はユーザシステム１９の電源
電圧に合わせて変化するため、マイクロコンピュータ１
８内の遅延回路２０の遅延時間もこれに合わせて変動す
る。このため、インタフェース制御信号２２のタイミン
グも、ユーザシステム１９の電源電圧の変化に伴って変
わることになる。
【０００７】図１１（Ａ）、（Ｂ）及び（Ｃ）は、それ
ぞれユーザシステム１９の電源電圧ＶＤＤが５．０Ｖ、
３．０Ｖ及び１．８Ｖに変化した時の、インタフェース
制御信号２２の波形を示す。このように、インタフェー
ス制御信号２２は、電源電圧ＶＤＤの変動に伴って変化
する。
ぞれユーザシステム１９の電源電圧ＶＤＤが５．０Ｖ、
３．０Ｖ及び１．８Ｖに変化した時の、インタフェース
制御信号２２の波形を示す。このように、インタフェー
ス制御信号２２は、電源電圧ＶＤＤの変動に伴って変化
する。
【０００８】これに対し、図１０に示した従来のエミュ
レーション構成２７では、ＥＶＡＣＨＩＰ２８側の電源
電圧が一定の値に固定されているため、ユーザシステム
１９の電源電圧ＶＤＤが変動しても、ＥＶＡ ＣＨＩＰ
２８内の遅延回路３１の遅延時間は常に一定の値であ
る。このため、ユーザシステム１９の電源電圧ＶＤＤが
５．０Ｖ、３．０Ｖ及び１．８Ｖに変化した場合でも、
図１２（Ａ）、（Ｂ）及び（Ｃ）に示したように、イン
タフェース制御信号３３はＶＤＤの変化に無関係に一定
である。
レーション構成２７では、ＥＶＡＣＨＩＰ２８側の電源
電圧が一定の値に固定されているため、ユーザシステム
１９の電源電圧ＶＤＤが変動しても、ＥＶＡ ＣＨＩＰ
２８内の遅延回路３１の遅延時間は常に一定の値であ
る。このため、ユーザシステム１９の電源電圧ＶＤＤが
５．０Ｖ、３．０Ｖ及び１．８Ｖに変化した場合でも、
図１２（Ａ）、（Ｂ）及び（Ｃ）に示したように、イン
タフェース制御信号３３はＶＤＤの変化に無関係に一定
である。
【０００９】このような理由により、ＥＶＡ ＣＨＩＰ
２８を用いた図１０に示した従来のエミュレーション構
成２７では、図８に示した実際のシステム構成１７のイ
ンタフェース制御信号２２のタイミングを正しくエミュ
レーションできないという問題がある。
２８を用いた図１０に示した従来のエミュレーション構
成２７では、図８に示した実際のシステム構成１７のイ
ンタフェース制御信号２２のタイミングを正しくエミュ
レーションできないという問題がある。
【００１０】本発明は上記の点に鑑みなされたもので、
正確なタイミングでインタフェース制御信号をエミュレ
ートし得るエミュレーション用マイクロコンピュータ及
びインサーキットエミュレータを提供することを目的と
する。
正確なタイミングでインタフェース制御信号をエミュレ
ートし得るエミュレーション用マイクロコンピュータ及
びインサーキットエミュレータを提供することを目的と
する。
【００１１】
【課題を解決するための手段】上記の目的を達成するた
め、本発明のエミュレーション用マイクロコンピュータ
は、遅延回路によりタイミングを調整し、論理回路でイ
ンタフェース制御信号を出力する、広範囲な電源電圧で
動作するマイクロコンピュータをエミュレーションする
エミュレーション用マイクロコンピュータにおいて、遅
延回路の遅延時間をユーザにより任意の値に可変設定す
る遅延時間可変手段を有し、動作する電源電圧に応じた
遅延時間をエミュレートする構成としたものである。
め、本発明のエミュレーション用マイクロコンピュータ
は、遅延回路によりタイミングを調整し、論理回路でイ
ンタフェース制御信号を出力する、広範囲な電源電圧で
動作するマイクロコンピュータをエミュレーションする
エミュレーション用マイクロコンピュータにおいて、遅
延回路の遅延時間をユーザにより任意の値に可変設定す
る遅延時間可変手段を有し、動作する電源電圧に応じた
遅延時間をエミュレートする構成としたものである。
【００１２】また、本発明のインサーキットエミュレー
タは、上記の目的を達成するため、広範囲な電源電圧で
動作するマイクロコンピュータをエミュレーションする
エミュレーション用マイクロコンピュータを有し、エミ
ュレーション用マイクロコンピュータの出力インタフェ
ース制御信号とバスでユーザシステムに接続されるイン
サーキットエミュレータにおいて、エミュレーション用
マイクロコンピュータを、遅延回路によりタイミング調
整された信号に基づき論理回路によりインタフェース制
御信号を生成すると共に、遅延回路の遅延時間をユーザ
システムの電源電圧に応じて可変制御する手段を有する
構成としたものである。
タは、上記の目的を達成するため、広範囲な電源電圧で
動作するマイクロコンピュータをエミュレーションする
エミュレーション用マイクロコンピュータを有し、エミ
ュレーション用マイクロコンピュータの出力インタフェ
ース制御信号とバスでユーザシステムに接続されるイン
サーキットエミュレータにおいて、エミュレーション用
マイクロコンピュータを、遅延回路によりタイミング調
整された信号に基づき論理回路によりインタフェース制
御信号を生成すると共に、遅延回路の遅延時間をユーザ
システムの電源電圧に応じて可変制御する手段を有する
構成としたものである。
【００１３】本発明のエミュレーション用マイクロコン
ピュータ及びインサーキットエミュレータでは、電源電
圧に応じてエミュレーション用マイクロコンピュータ内
の遅延回路の遅延時間を可変制御するようにしたため、
出力インタフェース制御信号のタイミングを電源電圧に
応じて可変できる。
ピュータ及びインサーキットエミュレータでは、電源電
圧に応じてエミュレーション用マイクロコンピュータ内
の遅延回路の遅延時間を可変制御するようにしたため、
出力インタフェース制御信号のタイミングを電源電圧に
応じて可変できる。
【００１４】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面と共に説明する。図１は本発明になるエミュレー
ション用マイクロコンピュータ及びインサーキットエミ
ュレータの一実施の形態を有するデータ伝送システムの
ブロック図を示す。このエミュレーション構成１は、エ
ミュレーション用マイクロコンピュータ（以下、ＥＶＡ
ＣＨＩＰという）２と、レベルシフタ３と、ユーザシ
ステム４とからなり、インタフェース制御信号１１とバ
ス１２を介して接続されている。また、ＥＶＡ ＣＨＩ
Ｐ２とレベルシフタ３がインサーキットエミュレータを
構成している。
て図面と共に説明する。図１は本発明になるエミュレー
ション用マイクロコンピュータ及びインサーキットエミ
ュレータの一実施の形態を有するデータ伝送システムの
ブロック図を示す。このエミュレーション構成１は、エ
ミュレーション用マイクロコンピュータ（以下、ＥＶＡ
ＣＨＩＰという）２と、レベルシフタ３と、ユーザシ
ステム４とからなり、インタフェース制御信号１１とバ
ス１２を介して接続されている。また、ＥＶＡ ＣＨＩ
Ｐ２とレベルシフタ３がインサーキットエミュレータを
構成している。
【００１５】ＥＶＡ ＣＨＩＰ２は、ｎ（ｎは２以上の
整数）個の遅延回路６1〜６nと、遅延回路６1〜６nの各
出力信号の中から、選択信号８に応じて一つを選択する
選択回路７と、選択回路７の出力信号が入力されてイン
タフェース制御信号を生成出力する論理回路９からな
る。選択信号８はユーザが任意に設定できる。レベルシ
フタ３は、ＥＶＡ ＣＨＩＰ２とユーザシステム４の電
源電圧の差を吸収するために設けられている。
整数）個の遅延回路６1〜６nと、遅延回路６1〜６nの各
出力信号の中から、選択信号８に応じて一つを選択する
選択回路７と、選択回路７の出力信号が入力されてイン
タフェース制御信号を生成出力する論理回路９からな
る。選択信号８はユーザが任意に設定できる。レベルシ
フタ３は、ＥＶＡ ＣＨＩＰ２とユーザシステム４の電
源電圧の差を吸収するために設けられている。
【００１６】ここで、ユーザシステム４がアドレスデー
タ時分割バスをもつメモリであると想定し、ＥＶＡ Ｃ
ＨＩＰ２とのインタフェース制御信号１１がアドレスス
トローブ（ＡＳＴＢ）、ライトイネーブル信号（Ｗ
Ｒ）、リードイネーブル信号（ＲＤ）の３本の制御信号
からなるものとする。また、バス１２は、アドレス、デ
ータの時分割バスであるものとする。
タ時分割バスをもつメモリであると想定し、ＥＶＡ Ｃ
ＨＩＰ２とのインタフェース制御信号１１がアドレスス
トローブ（ＡＳＴＢ）、ライトイネーブル信号（Ｗ
Ｒ）、リードイネーブル信号（ＲＤ）の３本の制御信号
からなるものとする。また、バス１２は、アドレス、デ
ータの時分割バスであるものとする。
【００１７】次に、この実施の形態の動作について、Ｅ
ＶＡ ＣＨＩＰ２とユーザシステム４とのデータ転送の
アクセスタイミングを示したタイミングチャートを併せ
参照して説明する。ユーザシステム４からデータを呼び
出す場合、まず図２（Ａ）に示すクロックＣＬＫに同期
してＡＳＴＢの状態が図２（Ｂ）に示すようにハイレベ
ルとなり、ＥＶＡ ＣＨＩＰ２からバス１２に対してア
クセス番地のアドレスが出力され、ＡＳＴＢがハイレベ
ルからローレベルになった時に、ユーザシステム４がバ
ス１２のデータをアドレスとしてラッチする。
ＶＡ ＣＨＩＰ２とユーザシステム４とのデータ転送の
アクセスタイミングを示したタイミングチャートを併せ
参照して説明する。ユーザシステム４からデータを呼び
出す場合、まず図２（Ａ）に示すクロックＣＬＫに同期
してＡＳＴＢの状態が図２（Ｂ）に示すようにハイレベ
ルとなり、ＥＶＡ ＣＨＩＰ２からバス１２に対してア
クセス番地のアドレスが出力され、ＡＳＴＢがハイレベ
ルからローレベルになった時に、ユーザシステム４がバ
ス１２のデータをアドレスとしてラッチする。
【００１８】次に、ＲＤ信号が図２（Ｄ）に示すように
ハイレベルになると、ユーザシステム４からバス１２に
対して先程ラッチしたアドレスに対応するデータが、図
２（Ｅ）にｒｅａｄで示すように読み出し出力される。
ＥＶＡ ＣＨＩＰ２はＲＤ信号がハイレベルからローレ
ベルに変化した時に、レベルシフタ３を介して入力され
るバス１２上のデータをリードデータとして取り込む。
ハイレベルになると、ユーザシステム４からバス１２に
対して先程ラッチしたアドレスに対応するデータが、図
２（Ｅ）にｒｅａｄで示すように読み出し出力される。
ＥＶＡ ＣＨＩＰ２はＲＤ信号がハイレベルからローレ
ベルに変化した時に、レベルシフタ３を介して入力され
るバス１２上のデータをリードデータとして取り込む。
【００１９】上記のアクセス動作において、ＲＤ信号が
ローレベルからハイレベルへ変化するときに、バス１２
のＩ／Ｏが切り換わるため、バス１２上でデータの衝突
が発生するおそれがある。このため、ＲＤ信号の立ち上
がりをＥＶＡ ＣＨＩＰ２内の遅延回路６1〜６nを用い
て遅らせ、バス１２の衝突を回避する構成とされてい
る。
ローレベルからハイレベルへ変化するときに、バス１２
のＩ／Ｏが切り換わるため、バス１２上でデータの衝突
が発生するおそれがある。このため、ＲＤ信号の立ち上
がりをＥＶＡ ＣＨＩＰ２内の遅延回路６1〜６nを用い
て遅らせ、バス１２の衝突を回避する構成とされてい
る。
【００２０】図３は本発明のエミュレーション用マイク
ロコンピュータの一実施の形態の回路系統図を示す。同
図中、図２と同一構成部分には同一符号を付し、その説
明を省略する。図３において、遅延回路６1〜６nはそれ
ぞれ偶数個のインバータからなり、かつ、互いに異なる
遅延値を有し、入力信号５としてＲＤ ＯＲＧ信号がそ
れぞれ入力されてＲＤ信号の元となる遅延信号を発生す
る。
ロコンピュータの一実施の形態の回路系統図を示す。同
図中、図２と同一構成部分には同一符号を付し、その説
明を省略する。図３において、遅延回路６1〜６nはそれ
ぞれ偶数個のインバータからなり、かつ、互いに異なる
遅延値を有し、入力信号５としてＲＤ ＯＲＧ信号がそ
れぞれ入力されてＲＤ信号の元となる遅延信号を発生す
る。
【００２１】遅延回路６1〜６nの各出力信号は、選択回
路７内のそれぞれ対応する２入力ＡＮＤ回路１４1〜１
４nの一方の入力端に入力され、ここでＡＮＤ回路１４1
〜１４nの他方の入力端に入力される選択信号８1〜８n
と論理積をとられる。ここで、選択信号８1〜８nは、同
時にハイレベルとなることはなく、また、ユーザがユー
ザシステム４の電源電圧に応じて任意に選択する信号で
ある。
路７内のそれぞれ対応する２入力ＡＮＤ回路１４1〜１
４nの一方の入力端に入力され、ここでＡＮＤ回路１４1
〜１４nの他方の入力端に入力される選択信号８1〜８n
と論理積をとられる。ここで、選択信号８1〜８nは、同
時にハイレベルとなることはなく、また、ユーザがユー
ザシステム４の電源電圧に応じて任意に選択する信号で
ある。
【００２２】これにより、ＡＮＤ回路１４1〜１４nのう
ちいずれか一のＡＮＤ回路から出力された遅延信号が、
選択回路７内のｎ入力ＯＲ回路１５を通して論理回路９
内のＡＮＤ回路１６に供給されて、図２（Ｃ）に示すＲ
Ｄ ＯＲＧ信号と論理積をとられる。これにより、ＡＮ
Ｄ回路１６からはＲＤ ＯＲＧ信号の立ち上がりが、選
択信号８（８1〜８n）で選択された遅延信号の遅延時間
分だけ遅れた、図２（Ｄ）に示すＲＤ信号が出力され、
バス１２上のデータ衝突を回避する。
ちいずれか一のＡＮＤ回路から出力された遅延信号が、
選択回路７内のｎ入力ＯＲ回路１５を通して論理回路９
内のＡＮＤ回路１６に供給されて、図２（Ｃ）に示すＲ
Ｄ ＯＲＧ信号と論理積をとられる。これにより、ＡＮ
Ｄ回路１６からはＲＤ ＯＲＧ信号の立ち上がりが、選
択信号８（８1〜８n）で選択された遅延信号の遅延時間
分だけ遅れた、図２（Ｄ）に示すＲＤ信号が出力され、
バス１２上のデータ衝突を回避する。
【００２３】ところで、図８に示した実際のシステム１
７において、動作周波数を１０ＭＨｚ、ＥＶＡ ＣＨＩ
Ｐ１８からバス２３へのデータ出力遅延が２ｎｓ、ユー
ザシステム１９からバス２３へのデータ出力遅延が２ｎ
ｓ、ＥＶＡ ＣＨＩＰ１８の動作電源電圧が５Ｖ、遅延
回路２０の遅延時間が２ｎｓであるときの、クロック、
ＡＳＴＢ信号、ＲＤ ＯＲＧ信号、ＲＤ信号及びＡＤ信
号は、それぞれ図４（Ａ）、（Ｂ）、（Ｃ）及び（Ｄ）
に示す如くに想定される。
７において、動作周波数を１０ＭＨｚ、ＥＶＡ ＣＨＩ
Ｐ１８からバス２３へのデータ出力遅延が２ｎｓ、ユー
ザシステム１９からバス２３へのデータ出力遅延が２ｎ
ｓ、ＥＶＡ ＣＨＩＰ１８の動作電源電圧が５Ｖ、遅延
回路２０の遅延時間が２ｎｓであるときの、クロック、
ＡＳＴＢ信号、ＲＤ ＯＲＧ信号、ＲＤ信号及びＡＤ信
号は、それぞれ図４（Ａ）、（Ｂ）、（Ｃ）及び（Ｄ）
に示す如くに想定される。
【００２４】また、図８に示した実際のシステム１７に
おいて、動作周波数を５ＭＨｚ、ＥＶＡ ＣＨＩＰ１８
からバス２３へのデータ出力遅延が８ｎｓ、ユーザシス
テム１９からバス２３へのデータ出力遅延が５ｎｓ、Ｅ
ＶＡ ＣＨＩＰ１８の動作電源電圧が１．８Ｖ、遅延回
路２０の遅延時間が８ｎｓであるときの、クロック、Ａ
ＳＴＢ信号、ＲＤ ＯＲＧ信号、ＲＤ信号及びＡＤ信号
は、それぞれ図５（Ａ）、（Ｂ）、（Ｃ）及び（Ｄ）に
示す如くに想定される。
おいて、動作周波数を５ＭＨｚ、ＥＶＡ ＣＨＩＰ１８
からバス２３へのデータ出力遅延が８ｎｓ、ユーザシス
テム１９からバス２３へのデータ出力遅延が５ｎｓ、Ｅ
ＶＡ ＣＨＩＰ１８の動作電源電圧が１．８Ｖ、遅延回
路２０の遅延時間が８ｎｓであるときの、クロック、Ａ
ＳＴＢ信号、ＲＤ ＯＲＧ信号、ＲＤ信号及びＡＤ信号
は、それぞれ図５（Ａ）、（Ｂ）、（Ｃ）及び（Ｄ）に
示す如くに想定される。
【００２５】図４及び図５からわかるように、実際のシ
ステム１７では、動作電源電圧が５Ｖから１．８Ｖに下
がると、遅延回路２０の遅延時間が２ｎｓから８ｎｓへ
と遅くなるが、同時に動作周波数も低くなるため、実際
のシステムではデータの衝突は生じない。
ステム１７では、動作電源電圧が５Ｖから１．８Ｖに下
がると、遅延回路２０の遅延時間が２ｎｓから８ｎｓへ
と遅くなるが、同時に動作周波数も低くなるため、実際
のシステムではデータの衝突は生じない。
【００２６】これに対して、従来のエミュレーション構
成２７では、ＥＶＡ ＣＨＩＰ２８の電源電圧ＶＤＤが
５Ｖ程度に固定されているため、前述したようにユーザ
システム１９の電源電圧が変化しても遅延回路３１の遅
延時間は変化せず、仮にその遅延時間を８ｎｓとした場
合、ユーザシステム１９の電源電圧が１．８Ｖの場合は
正しくエミュレーションできるが、ユーザシステム１９
の電源電圧が５Ｖの場合は、図６に示すように、実際の
システムに比べて同図（Ａ）のクロックに対するＲＤ信
号のセットアップ時間が同図（Ｄ）に示すように少なく
なり、ＡＤ信号を同図（Ｅ）に示すように正しくエミュ
レーションできない。
成２７では、ＥＶＡ ＣＨＩＰ２８の電源電圧ＶＤＤが
５Ｖ程度に固定されているため、前述したようにユーザ
システム１９の電源電圧が変化しても遅延回路３１の遅
延時間は変化せず、仮にその遅延時間を８ｎｓとした場
合、ユーザシステム１９の電源電圧が１．８Ｖの場合は
正しくエミュレーションできるが、ユーザシステム１９
の電源電圧が５Ｖの場合は、図６に示すように、実際の
システムに比べて同図（Ａ）のクロックに対するＲＤ信
号のセットアップ時間が同図（Ｄ）に示すように少なく
なり、ＡＤ信号を同図（Ｅ）に示すように正しくエミュ
レーションできない。
【００２７】一方、上記の遅延回路３１の遅延時間を２
ｎｓとした場合、ユーザシステム１９の電源電圧が５Ｖ
の場合は正しくエミュレーションできるが、ユーザシス
テム１９の電源電圧が１．８Ｖの場合は、図７に示すよ
うに、実際のシステムに比べて同図（Ｂ）のＡＳＴＢ信
号の立ち下がりと同図（Ｄ）のＲＤ信号の立ち上がりの
時間差が２ｎｓしかないため、ＥＶＡ ＣＨＩＰ２８が
アドレスデータを出力した後出力がハイインピーダンス
となる前に、ユーザシステム１９がデータを出力し始め
てしまうため、同図（Ｅ）に示すようにバス３４上でデ
ータが衝突してしまう。
ｎｓとした場合、ユーザシステム１９の電源電圧が５Ｖ
の場合は正しくエミュレーションできるが、ユーザシス
テム１９の電源電圧が１．８Ｖの場合は、図７に示すよ
うに、実際のシステムに比べて同図（Ｂ）のＡＳＴＢ信
号の立ち下がりと同図（Ｄ）のＲＤ信号の立ち上がりの
時間差が２ｎｓしかないため、ＥＶＡ ＣＨＩＰ２８が
アドレスデータを出力した後出力がハイインピーダンス
となる前に、ユーザシステム１９がデータを出力し始め
てしまうため、同図（Ｅ）に示すようにバス３４上でデ
ータが衝突してしまう。
【００２８】これに対し、本実施の形態によれば、ユー
ザシステム４の電源電圧に合わせて選択信号８1〜８nを
切り換えることで、ＲＤ信号の遅延時間を最適な値に調
節することができるため、常に正確なエミュレーション
ができる。例えば、遅延回路６1の遅延時間を２ｎｓ、
遅延回路６nの遅延時間を８ｎｓになるように設計した
場合、ユーザシステム４の電源電圧が５Ｖのときは遅延
回路６1の出力遅延信号を選択し、ユーザシステム４の
電源電圧が１．８Ｖのときは遅延回路６nの出力遅延信
号を選択するように、選択信号８を選択することによ
り、バス１２上でデータを衝突させることなく、実際の
インタフェース制御信号２２のタイミングを正確にエミ
ュレートすることができる。
ザシステム４の電源電圧に合わせて選択信号８1〜８nを
切り換えることで、ＲＤ信号の遅延時間を最適な値に調
節することができるため、常に正確なエミュレーション
ができる。例えば、遅延回路６1の遅延時間を２ｎｓ、
遅延回路６nの遅延時間を８ｎｓになるように設計した
場合、ユーザシステム４の電源電圧が５Ｖのときは遅延
回路６1の出力遅延信号を選択し、ユーザシステム４の
電源電圧が１．８Ｖのときは遅延回路６nの出力遅延信
号を選択するように、選択信号８を選択することによ
り、バス１２上でデータを衝突させることなく、実際の
インタフェース制御信号２２のタイミングを正確にエミ
ュレートすることができる。
【００２９】
【発明の効果】以上説明したように、本発明によれば、
電源電圧に応じてエミュレーション用マイクロコンピュ
ータ内の遅延回路の遅延時間を可変制御することで、出
力インタフェース制御信号のタイミングを電源電圧に応
じて可変するようにしたため、ユーザシステムの電源電
圧に応じてインタフェース制御信号のタイミングを正確
にエミュレートすることができる。
電源電圧に応じてエミュレーション用マイクロコンピュ
ータ内の遅延回路の遅延時間を可変制御することで、出
力インタフェース制御信号のタイミングを電源電圧に応
じて可変するようにしたため、ユーザシステムの電源電
圧に応じてインタフェース制御信号のタイミングを正確
にエミュレートすることができる。
【図１】本発明の一実施の形態を有するデータ伝送シス
テムのブロック図である。
テムのブロック図である。
【図２】図１のアクセスタイミングを説明するタイミン
グチャートである。
グチャートである。
【図３】本発明になるエミュレーション用マイクロコン
ピュータの一実施の形態の回路系統図である。
ピュータの一実施の形態の回路系統図である。
【図４】実際のシステムにおける第１の電源電圧におけ
るアクセスタイミングのタイミングチャートである。
るアクセスタイミングのタイミングチャートである。
【図５】実際のシステムにおける第２の電源電圧におけ
るアクセスタイミングのタイミングチャートである。
るアクセスタイミングのタイミングチャートである。
【図６】従来のエミュレーションシステムにおける第１
の電源電圧におけるアクセスタイミングのタイミングチ
ャートである。
の電源電圧におけるアクセスタイミングのタイミングチ
ャートである。
【図７】従来のエミュレーションシステムにおける第２
の電源電圧におけるアクセスタイミングのタイミングチ
ャートである。
の電源電圧におけるアクセスタイミングのタイミングチ
ャートである。
【図８】マイクロコンピュータを用いたデータ伝送シス
テムの一例のブロック図である。
テムの一例のブロック図である。
【図９】遅延回路の一例の回路図である。
【図１０】従来のインサーキットエミュレータの一例を
有するデータ伝送システムの一例のブロック図である。
有するデータ伝送システムの一例のブロック図である。
【図１１】実際のデータ伝送システムのインタフェース
信号と電源電圧の関係を示す図である。
信号と電源電圧の関係を示す図である。
【図１２】図１０のデータ伝送システムのインタフェー
ス信号と電源電圧の関係を示す図である。
ス信号と電源電圧の関係を示す図である。
１ 本発明の一実施の形態を有するシステム ２ エミュレーション用マイクロコンピュータ（ＥＶＡ
ＣＨＩＰ） ３ レベルシフタ ４ ユーザシステム ５ 遅延回路入力信号 ６1〜６n 遅延回路 ７ 選択回路 ８、８1〜８n 選択信号 ９ 論理回路 １１ インタフェース（Ｉ／Ｆ）制御信号 １２ バス １４1〜１４n、１６ ＡＮＤ回路 １５ ＯＲ回路
ＣＨＩＰ） ３ レベルシフタ ４ ユーザシステム ５ 遅延回路入力信号 ６1〜６n 遅延回路 ７ 選択回路 ８、８1〜８n 選択信号 ９ 論理回路 １１ インタフェース（Ｉ／Ｆ）制御信号 １２ バス １４1〜１４n、１６ ＡＮＤ回路 １５ ＯＲ回路
Claims (4)
- 【請求項１】 遅延回路によりタイミングを調整し、論
理回路でインタフェース制御信号を出力する、広範囲な
電源電圧で動作するマイクロコンピュータをエミュレー
ションするエミュレーション用マイクロコンピュータに
おいて、 前記遅延回路の遅延時間をユーザにより任意の値に可変
設定する遅延時間可変手段を有し、動作する前記電源電
圧に応じた遅延時間をエミュレートすることを特徴とす
るエミュレーション用マイクロコンピュータ。 - 【請求項２】 前記遅延時間可変手段は、互いに遅延時
間の異なる複数の遅延回路と、前記複数の遅延回路の各
出力信号の中から前記ユーザにより選ばれた選択信号に
基づき、一の出力信号を選択して前記論理回路に入力す
る選択回路とからなることを特徴とする請求項１記載の
エミュレーション用マイクロコンピュータ。 - 【請求項３】 前記複数の遅延回路のそれぞれは、互い
に異なる偶数個のインバータの縦続接続構成とされてい
ることを特徴とする請求項１記載のエミュレーション用
マイクロコンピュータ。 - 【請求項４】 広範囲な電源電圧で動作するマイクロコ
ンピュータをエミュレーションするエミュレーション用
マイクロコンピュータを有し、該エミュレーション用マ
イクロコンピュータの出力インタフェース制御信号とバ
スでユーザシステムに接続されるインサーキットエミュ
レータにおいて、 前記エミュレーション用マイクロコンピュータを、遅延
回路によりタイミング調整された信号に基づき論理回路
により前記インタフェース制御信号を生成すると共に、
該遅延回路の遅延時間を前記ユーザシステムの電源電圧
に応じて可変制御する手段を有する構成としたことを特
徴とするインサーキットエミュレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09150666A JP3137036B2 (ja) | 1997-06-09 | 1997-06-09 | エミュレーション用マイクロコンピュータ及びインサーキットエミュレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09150666A JP3137036B2 (ja) | 1997-06-09 | 1997-06-09 | エミュレーション用マイクロコンピュータ及びインサーキットエミュレータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10340204A true JPH10340204A (ja) | 1998-12-22 |
| JP3137036B2 JP3137036B2 (ja) | 2001-02-19 |
Family
ID=15501835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09150666A Expired - Fee Related JP3137036B2 (ja) | 1997-06-09 | 1997-06-09 | エミュレーション用マイクロコンピュータ及びインサーキットエミュレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3137036B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008287462A (ja) * | 2007-05-17 | 2008-11-27 | Nec Electronics Corp | エミュレータ及びエミュレーション方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6583325B2 (ja) | 2017-03-24 | 2019-10-02 | テイ・エス テック株式会社 | 乗物用シート |
-
1997
- 1997-06-09 JP JP09150666A patent/JP3137036B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008287462A (ja) * | 2007-05-17 | 2008-11-27 | Nec Electronics Corp | エミュレータ及びエミュレーション方法 |
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| Publication number | Publication date |
|---|---|
| JP3137036B2 (ja) | 2001-02-19 |
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