JPH10340283A - Ｌｓｉ設計検証方法及び装置 - Google Patents
Ｌｓｉ設計検証方法及び装置Info
- Publication number
- JPH10340283A JPH10340283A JP9149503A JP14950397A JPH10340283A JP H10340283 A JPH10340283 A JP H10340283A JP 9149503 A JP9149503 A JP 9149503A JP 14950397 A JP14950397 A JP 14950397A JP H10340283 A JPH10340283 A JP H10340283A
- Authority
- JP
- Japan
- Prior art keywords
- division
- level
- lsi design
- design verification
- verification method
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 ＬＳＩ設計において、アルゴリズムレベルの
仕様からＲＴレベルの回路を、一貫したデータベースに
基づいて設計、検証し、ひとつの仕様に対して、複数の
ＲＴレベルの記述を試行できるようにすることで、設計
信頼性を高め、仕様変更への柔軟な対応を可能とし、設
計期間の短縮を可能とする。 【解決手段】 アルゴリズムレベルの仕様を入力する第
１の過程と、前記仕様に基づくデータフローの解析を行
う第２の過程と、前記第２の過程における解析結果に基
づいて、分割候補を列挙する第３の過程と、前記第３の
過程において列挙した候補に基づいて機能検証を行う第
４の過程と、第３の過程において列挙した候補に基づい
てハードウエアの見積もりを行う第５の過程と、前記機
能検証とハードウエア見積もりの結果に基づいて、仕様
の機能ブロックへの分割が必要かどうかを判断する第６
の過程と、前記第４の過程における判断が分割するとい
うものであるときには、分割した後第２の過程に渡す第
７の過程と、を備える。
仕様からＲＴレベルの回路を、一貫したデータベースに
基づいて設計、検証し、ひとつの仕様に対して、複数の
ＲＴレベルの記述を試行できるようにすることで、設計
信頼性を高め、仕様変更への柔軟な対応を可能とし、設
計期間の短縮を可能とする。 【解決手段】 アルゴリズムレベルの仕様を入力する第
１の過程と、前記仕様に基づくデータフローの解析を行
う第２の過程と、前記第２の過程における解析結果に基
づいて、分割候補を列挙する第３の過程と、前記第３の
過程において列挙した候補に基づいて機能検証を行う第
４の過程と、第３の過程において列挙した候補に基づい
てハードウエアの見積もりを行う第５の過程と、前記機
能検証とハードウエア見積もりの結果に基づいて、仕様
の機能ブロックへの分割が必要かどうかを判断する第６
の過程と、前記第４の過程における判断が分割するとい
うものであるときには、分割した後第２の過程に渡す第
７の過程と、を備える。
Description
【０００１】
【発明の属する技術分野】本発明はＬＳＩ設計検証方法
及び装置に係り、特に、ＬＳＩ設計の初期段階における
アルゴリズム設計の段階から、仕様入力とその検証を行
い、これらのデータに基づいてレジスタトランスファレ
ベル（ＲＴレベル）の回路を出力させるようにしたＬＳ
Ｉ設計検証方法及び装置に関する。
及び装置に係り、特に、ＬＳＩ設計の初期段階における
アルゴリズム設計の段階から、仕様入力とその検証を行
い、これらのデータに基づいてレジスタトランスファレ
ベル（ＲＴレベル）の回路を出力させるようにしたＬＳ
Ｉ設計検証方法及び装置に関する。
【０００２】
【従来の技術】従来から、ＬＳＩ設計においては、実際
の回路の製作に膨大な費用と時間がかかるため、カット
アンドトライが許されず、設計レベルで仕様から最終回
路までを確実に押える必要がある。
の回路の製作に膨大な費用と時間がかかるため、カット
アンドトライが許されず、設計レベルで仕様から最終回
路までを確実に押える必要がある。
【０００３】このため、ＬＳＩ設計においては、アルゴ
リズムレベルにおいて、回路仕様をＣ言語で記述し、こ
れを計算機上で検証する。その後、この仕様をもとに、
人手によってＲＴレベルの記述を使って回路を設計す
る。
リズムレベルにおいて、回路仕様をＣ言語で記述し、こ
れを計算機上で検証する。その後、この仕様をもとに、
人手によってＲＴレベルの記述を使って回路を設計す
る。
【０００４】以上のようなＬＳＩ設計手法は、例えば、
特開平５−１８１９２５号公報に開示されている。
特開平５−１８１９２５号公報に開示されている。
【０００５】一方、ＬＳＩの設計段階において、全く仕
様変更が発生しないという状況はまれであり、外部回路
や機器との関係や、顧客要求などによっては、仕様変更
が避けられないケースが発生する。
様変更が発生しないという状況はまれであり、外部回路
や機器との関係や、顧客要求などによっては、仕様変更
が避けられないケースが発生する。
【０００６】このような場合、回路ブロックを効率的に
分割しておくことで、外部からの回路の追加、変更を可
能にすることが可能である。このような設計手法は、例
えば、特開平５−２５０４３７号公報に開示されてい
る。
分割しておくことで、外部からの回路の追加、変更を可
能にすることが可能である。このような設計手法は、例
えば、特開平５−２５０４３７号公報に開示されてい
る。
【０００７】
【発明が解決しようとする課題】従来のＬＳＩ設計検証
方法では、以上述べたように、初期段階のアルゴリズム
レベルでの検証をすることで、設計の信頼性を高め、回
路ブロックの構築手法により仕様変更に対処することを
可能としているが、以下に述べるような問題点が残る。
方法では、以上述べたように、初期段階のアルゴリズム
レベルでの検証をすることで、設計の信頼性を高め、回
路ブロックの構築手法により仕様変更に対処することを
可能としているが、以下に述べるような問題点が残る。
【０００８】仕様からＲＴレベルへの記述変換には、ど
うしても人手が介在するために、変換過程が不明瞭であ
る。このため、ＲＴレベルに変換後に仕様変更が生じた
場合、これに対応することができない。
うしても人手が介在するために、変換過程が不明瞭であ
る。このため、ＲＴレベルに変換後に仕様変更が生じた
場合、これに対応することができない。
【０００９】また、ＲＴレベルの記述の質が、設計者の
スキルに依存するため、信頼性に乏しく、誤りが発生し
易い。
スキルに依存するため、信頼性に乏しく、誤りが発生し
易い。
【００１０】また、回路の検証も、仕様段階での検証、
ＲＴレベルでの検証と、それぞれ個別に行われることに
なるため、不連続で関連性がなく、再利用性に乏しい。
ＲＴレベルでの検証と、それぞれ個別に行われることに
なるため、不連続で関連性がなく、再利用性に乏しい。
【００１１】このため、ＬＳＩ設計に機械設計を導入
し、その評価、検証を行いながら、設計を進めるという
手法にもかかわらず、人手の介入や、プロセスの不連続
性のために、設計の信頼性に限界があり、設計期間の短
縮という観点からも、問題が残る。
し、その評価、検証を行いながら、設計を進めるという
手法にもかかわらず、人手の介入や、プロセスの不連続
性のために、設計の信頼性に限界があり、設計期間の短
縮という観点からも、問題が残る。
【００１２】本発明は、上記のような従来技術の問題点
を解消し、アルゴリズムレベルの仕様からＲＴレベルの
回路を、一貫したデータベースに基づいて設計、検証
し、ひとつの仕様に対して、複数のＲＴレベルの記述を
試行できるようにすることで、設計信頼性を高め、仕様
変更への柔軟な対応を可能とし、設計期間の短縮を可能
としたＬＳＩ設計検証方法を提供することを目的とす
る。
を解消し、アルゴリズムレベルの仕様からＲＴレベルの
回路を、一貫したデータベースに基づいて設計、検証
し、ひとつの仕様に対して、複数のＲＴレベルの記述を
試行できるようにすることで、設計信頼性を高め、仕様
変更への柔軟な対応を可能とし、設計期間の短縮を可能
としたＬＳＩ設計検証方法を提供することを目的とす
る。
【００１３】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、アルゴリズムレベルの仕様を入力する第
１の過程と、前記仕様に基づくデータフローの解析を行
う第２の過程と、前記第２の過程における解析結果に基
づいて、分割候補を列挙する第３の過程と、前記第３の
過程において列挙した候補に基づいて機能検証を行う第
４の過程と、第３の過程において列挙した候補に基づい
てハードウエアの見積もりを行う第５の過程と、前記機
能検証とハードウエア見積もりの結果に基づいて、仕様
の機能ブロックへの分割が必要かどうかを判断する第６
の過程と、前記第４の過程における判断が分割するとい
うものであるときには、分割した後第２の過程に渡す第
７の過程と、を備えることを特徴とするＬＳＩ設計検証
方法を提供するものである。
に、本発明は、アルゴリズムレベルの仕様を入力する第
１の過程と、前記仕様に基づくデータフローの解析を行
う第２の過程と、前記第２の過程における解析結果に基
づいて、分割候補を列挙する第３の過程と、前記第３の
過程において列挙した候補に基づいて機能検証を行う第
４の過程と、第３の過程において列挙した候補に基づい
てハードウエアの見積もりを行う第５の過程と、前記機
能検証とハードウエア見積もりの結果に基づいて、仕様
の機能ブロックへの分割が必要かどうかを判断する第６
の過程と、前記第４の過程における判断が分割するとい
うものであるときには、分割した後第２の過程に渡す第
７の過程と、を備えることを特徴とするＬＳＩ設計検証
方法を提供するものである。
【００１４】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態を説明する。図１は、本発明の実施例のＬ
ＳＩ設計検証方法を説明するための処理の流れ図であ
る。
の実施の形態を説明する。図１は、本発明の実施例のＬ
ＳＩ設計検証方法を説明するための処理の流れ図であ
る。
【００１５】まず、ステップＳ１にて、ＬＳＩの仕様が
与えられると、これに基づいて、ステップＳ２でデータ
フローの解析を行い、ステップＳ３で回路の分割候補を
列挙する。これに基づいてステップＳ４で機能検証を行
い、ステップＳ５でハードウエアの見積もりを行う。こ
れと共に、ステップＳ６で、回路を分割する旨の決定を
行う。
与えられると、これに基づいて、ステップＳ２でデータ
フローの解析を行い、ステップＳ３で回路の分割候補を
列挙する。これに基づいてステップＳ４で機能検証を行
い、ステップＳ５でハードウエアの見積もりを行う。こ
れと共に、ステップＳ６で、回路を分割する旨の決定を
行う。
【００１６】そして、この判断結果に基づき、ステップ
Ｓ７で実際に分割を行った後、ステップＳ２に戻り、さ
らなる分割を行う流れとする。
Ｓ７で実際に分割を行った後、ステップＳ２に戻り、さ
らなる分割を行う流れとする。
【００１７】ステップＳ６で設計者の選択が、これ以上
の回路の分割はない、となった場合、ステップＳ８で最
終分割結果をハードウエア記述言語に変換し、ＲＴ（レ
ジスタ トランスファ）レベルの記述言語をステップＳ
９で出力する。
の回路の分割はない、となった場合、ステップＳ８で最
終分割結果をハードウエア記述言語に変換し、ＲＴ（レ
ジスタ トランスファ）レベルの記述言語をステップＳ
９で出力する。
【００１８】そして、ステップＳ５で行ったハードウエ
アの見積もり結果をもとに、ステップＳ１０で論理合成
時の制約条件を出力する。
アの見積もり結果をもとに、ステップＳ１０で論理合成
時の制約条件を出力する。
【００１９】以上のように、本実施例では、データフロ
ー解析と機能検証とハードウエア見積もりの結果に基づ
いて、仕様分割の判断と、実際の分割を行い、これに基
づいて、更にデータフロー解析とハードウエア見積もり
による回路変換を繰り返し、最終分割結果に基づいて、
ハードウエア記述言語を出力するようにしたので、処理
が一貫して行われることになり、設計信頼性や設計効率
が向上し、仕様変更に対しても柔軟に対処でき、設計期
間を短縮できる。
ー解析と機能検証とハードウエア見積もりの結果に基づ
いて、仕様分割の判断と、実際の分割を行い、これに基
づいて、更にデータフロー解析とハードウエア見積もり
による回路変換を繰り返し、最終分割結果に基づいて、
ハードウエア記述言語を出力するようにしたので、処理
が一貫して行われることになり、設計信頼性や設計効率
が向上し、仕様変更に対しても柔軟に対処でき、設計期
間を短縮できる。
【００２０】なお、図２は、ある仕様を分割する場合の
一例を示す説明図である。同図（Ａ）は、仕様の分割過
程を示すものであり、同図（Ｂ）は、仕様の分割に対応
して、各階層におけるデータ構造の状態遷移を示すもの
である。
一例を示す説明図である。同図（Ａ）は、仕様の分割過
程を示すものであり、同図（Ｂ）は、仕様の分割に対応
して、各階層におけるデータ構造の状態遷移を示すもの
である。
【００２１】さて、同図（Ａ）に示すように、仕様ＳＰ
は、Ａ、Ｂの２つのブロックに分割され、ブロックＡ
は、更にブロックＣ、Ｄ、Ｅと３つのブロックに分割さ
れ、ブロックＢは、更にブロックＦ、Ｇと２つのブロッ
クに分割され、ブロックＥは更にＨ、Ｉと２つのブロッ
クに分割される。つまり、同図（Ａ）は仕様の分割の過
程を示しており、各ノードは、あるまとまった処理を行
う機能ブロックを示している。そして、ノードの親子関
係は、分割される前後の状態を示しており、初期に与え
られた仕様は、最終的にＣ、Ｄ、Ｈ、Ｉ、Ｆ、Ｇの６つ
の機能ブロックに分割されることになる。
は、Ａ、Ｂの２つのブロックに分割され、ブロックＡ
は、更にブロックＣ、Ｄ、Ｅと３つのブロックに分割さ
れ、ブロックＢは、更にブロックＦ、Ｇと２つのブロッ
クに分割され、ブロックＥは更にＨ、Ｉと２つのブロッ
クに分割される。つまり、同図（Ａ）は仕様の分割の過
程を示しており、各ノードは、あるまとまった処理を行
う機能ブロックを示している。そして、ノードの親子関
係は、分割される前後の状態を示しており、初期に与え
られた仕様は、最終的にＣ、Ｄ、Ｈ、Ｉ、Ｆ、Ｇの６つ
の機能ブロックに分割されることになる。
【００２２】一方、同図（Ｂ）に示すように、機能ブロ
ックＦＢの分割に当っては、データ構造の状態遷移が発
生する。このため、機能ブロック間で処理やデータが移
行する訳であるが、同図では、その条件や状態を矢印で
示している。
ックＦＢの分割に当っては、データ構造の状態遷移が発
生する。このため、機能ブロック間で処理やデータが移
行する訳であるが、同図では、その条件や状態を矢印で
示している。
【００２３】図３は、データフロー解析、機能検証、ハ
ードウエア見積もりのルーティンを詳細に示した説明で
あり、設計者への情報の与え方を含めて示している。
ードウエア見積もりのルーティンを詳細に示した説明で
あり、設計者への情報の与え方を含めて示している。
【００２４】まず、データフロー解析に当たっては、デ
ータの流れが疎な箇所を捜し出し、これを分割箇所の候
補として出力する。
ータの流れが疎な箇所を捜し出し、これを分割箇所の候
補として出力する。
【００２５】このために、ある機能ブロックについて、
その内部機能を、図２（Ｂ）に示すような、状態遷移図
で表示し、機能ブロックの処理の流れを捕まえ、データ
の流れが疎な箇所を分割可能箇所候補として、図３に示
すように、点線ＤＬで表示させる。
その内部機能を、図２（Ｂ）に示すような、状態遷移図
で表示し、機能ブロックの処理の流れを捕まえ、データ
の流れが疎な箇所を分割可能箇所候補として、図３に示
すように、点線ＤＬで表示させる。
【００２６】次に、分割箇所候補で実際に分割された場
合、その前後で回路が機能的に等価かどうか検証を行
う。この結果、ある候補での分割前後の回路が機能的に
等価でないと判明した場合は、その分割箇所は候補から
削除する。
合、その前後で回路が機能的に等価かどうか検証を行
う。この結果、ある候補での分割前後の回路が機能的に
等価でないと判明した場合は、その分割箇所は候補から
削除する。
【００２７】次に、ハードウェアの見積りを実施する
が、これは、図３に示すように、実際に分割可能候補箇
所で分割が行われた場合の、機能ブロックＦＢを点線で
囲んで表示させ、その時の各機能ブロックの面積や処理
速度を表示することによって行われる。
が、これは、図３に示すように、実際に分割可能候補箇
所で分割が行われた場合の、機能ブロックＦＢを点線で
囲んで表示させ、その時の各機能ブロックの面積や処理
速度を表示することによって行われる。
【００２８】以上のような、データフロー解析やハード
ウェア見積りによって、図３に示すように、設計者に判
断材料を提供できるので、設計者のスキルや個性に関わ
りなく、合理的な仕様分割ができる。また、仕様分割の
結果もシミュレーションにより直ちに出力可能であるの
で、確実な判断を促すことが可能である。
ウェア見積りによって、図３に示すように、設計者に判
断材料を提供できるので、設計者のスキルや個性に関わ
りなく、合理的な仕様分割ができる。また、仕様分割の
結果もシミュレーションにより直ちに出力可能であるの
で、確実な判断を促すことが可能である。
【００２９】次に、処理の途中で仕様変更が発生した場
合、図４に示すような機能ブロック分割が行われる。先
ず、同図（Ａ）に示すようなツリー構造で機能ブロック
の分割が行われていた場合を仮定する。
合、図４に示すような機能ブロック分割が行われる。先
ず、同図（Ａ）に示すようなツリー構造で機能ブロック
の分割が行われていた場合を仮定する。
【００３０】そして、途中で、機能ブロックＥをＥ’に
するような仕様変更が入った場合、この影響は、機能ブ
ロックＥを親とする機能ブロックＨ、Ｉにも波及する。
しかし、その影響は、あくまで点線で囲んだ部分でのみ
考えればよい。
するような仕様変更が入った場合、この影響は、機能ブ
ロックＥを親とする機能ブロックＨ、Ｉにも波及する。
しかし、その影響は、あくまで点線で囲んだ部分でのみ
考えればよい。
【００３１】そして、機能ブロックＥ’に基づいて、同
図（Ｂ）に示すように、仕様分割を行い、Ｅ’を親とす
るＪ、Ｋ、Ｌの３つの機能ブロックへの分割を行う。こ
の作業も、同図の点線で囲んだ部分でのみ処理される。
図（Ｂ）に示すように、仕様分割を行い、Ｅ’を親とす
るＪ、Ｋ、Ｌの３つの機能ブロックへの分割を行う。こ
の作業も、同図の点線で囲んだ部分でのみ処理される。
【００３２】つまり、図４（Ａ）の点線で囲んだ部分
を、同図（Ｂ）の点線で囲んだ部分と入れ替えれば、仕
様変更への対応が完了したことになる。
を、同図（Ｂ）の点線で囲んだ部分と入れ替えれば、仕
様変更への対応が完了したことになる。
【００３３】今回の手法を使うと、回路を階層構造を保
ったまま分割しているがゆえに、機能検証は変更された
部分のみでよく、回路全体を検証する必要はない。
ったまま分割しているがゆえに、機能検証は変更された
部分のみでよく、回路全体を検証する必要はない。
【００３４】さて、ＬＳＩ回路設計に当って常につきま
とうのが、処理速度重視（タイプＴＰ１）にするか、チ
ップ面積重視（タイプＴＰ２）にするかという、トレー
ドオフの判断が発生する。この場合の機能ブロック分割
について、図５の説明図に示す。
とうのが、処理速度重視（タイプＴＰ１）にするか、チ
ップ面積重視（タイプＴＰ２）にするかという、トレー
ドオフの判断が発生する。この場合の機能ブロック分割
について、図５の説明図に示す。
【００３５】先ず、仕様がＡ、Ｂの２つの機能ブロック
に分割され、更にこれらが、それぞれ、Ｃ、Ｄ、Ｅの３
つの機能ブロックおよびＦ、Ｇの２つの機能ブロックに
分割されているものとする。
に分割され、更にこれらが、それぞれ、Ｃ、Ｄ、Ｅの３
つの機能ブロックおよびＦ、Ｇの２つの機能ブロックに
分割されているものとする。
【００３６】さて、ここで機能ブロックＥが処理速度４
０で、リソースをシエアできる部分があり、チップ面積
の縮小の可能性もあるものとする。
０で、リソースをシエアできる部分があり、チップ面積
の縮小の可能性もあるものとする。
【００３７】さて、処理速度重視の場合、機能ブロック
Ｅを並列処理化Ｐして、処理速度２０のＨ、Ｉの２つの
機能ブロックに分割する。
Ｅを並列処理化Ｐして、処理速度２０のＨ、Ｉの２つの
機能ブロックに分割する。
【００３８】その結果、処理速度を重視した機能ブロッ
クの分割が行われる。
クの分割が行われる。
【００３９】これに対して、チップ面積重視の場合、む
しろ機能ブロックＥをＨ、Ｉに分けるよりも、これらの
リソースシェアリングを行い、この部分の余分な回路を
除いたほうが合理的である。したがって、機能ブロック
Ｅを分割せずに、チップ面積の縮小の方を選択する。
しろ機能ブロックＥをＨ、Ｉに分けるよりも、これらの
リソースシェアリングを行い、この部分の余分な回路を
除いたほうが合理的である。したがって、機能ブロック
Ｅを分割せずに、チップ面積の縮小の方を選択する。
【００４０】以上のように、トレードオフの場合も、デ
ータフロー解析とハードウェア見積りを、機能ブロック
への分割の各過程で簡単に実施できるので、そのための
判断に要する時間が短くて済み、また確実な判断を行う
ことができる。
ータフロー解析とハードウェア見積りを、機能ブロック
への分割の各過程で簡単に実施できるので、そのための
判断に要する時間が短くて済み、また確実な判断を行う
ことができる。
【００４１】以上述べたように、仕様の分割に当って、
各分割階層におけるデータフローの解析、ハードウェア
の見積りをシミュレーションし、これに基づく検証を行
うので、設計者の仕様分割の判断を確実にすることが可
能であり、また仕様分割の各階層での検証結果をデータ
ベース化して残しておくことにより、分割結果の妥当性
の判断を、検証結果の比較により行うことができ、更
に、仕様変更に対しても、簡単に対処でき、またトレー
ドオフが発生しても確実な判断ができるので、ＬＳＩ設
計における効率が格段に改善され、また各プロセスにお
ける検証により設計信頼性が大幅に向上する。
各分割階層におけるデータフローの解析、ハードウェア
の見積りをシミュレーションし、これに基づく検証を行
うので、設計者の仕様分割の判断を確実にすることが可
能であり、また仕様分割の各階層での検証結果をデータ
ベース化して残しておくことにより、分割結果の妥当性
の判断を、検証結果の比較により行うことができ、更
に、仕様変更に対しても、簡単に対処でき、またトレー
ドオフが発生しても確実な判断ができるので、ＬＳＩ設
計における効率が格段に改善され、また各プロセスにお
ける検証により設計信頼性が大幅に向上する。
【００４２】
【発明の効果】以上述べたように、本発明は、仕様、Ｒ
Ｔレベルの設計と、その検証を連続的に実施するように
構成したので、ＬＳＩの設計期間の短縮に効果的であ
り、また仕様レベルの変更に対しても容易に対処でき、
更に、いくつかのＲＴレベルの回路を作成し、性能、面
積などの観点から試行錯誤しながら、最適回路を選択す
る場合も、これを迅速に実行でき、また、一貫した過程
の中で、途中の回路分割結果などのデータベースや図形
の形で残せるので、設計プロセスの考え方を把握しやす
いという、さまざまな効果がある。
Ｔレベルの設計と、その検証を連続的に実施するように
構成したので、ＬＳＩの設計期間の短縮に効果的であ
り、また仕様レベルの変更に対しても容易に対処でき、
更に、いくつかのＲＴレベルの回路を作成し、性能、面
積などの観点から試行錯誤しながら、最適回路を選択す
る場合も、これを迅速に実行でき、また、一貫した過程
の中で、途中の回路分割結果などのデータベースや図形
の形で残せるので、設計プロセスの考え方を把握しやす
いという、さまざまな効果がある。
【図１】本発明の実施例を説明するための処理流れ図で
ある。
ある。
【図２】ある仕様を分割する場合の一例を示す説明図で
ある。
ある。
【図３】データフロー解析とハードウェア見積りのルー
ティンを詳細に示した説明図である。
ティンを詳細に示した説明図である。
【図４】処理の途中で仕様変更が発生した場合の処理方
法の説明図である。
法の説明図である。
【図５】トレードオフの判断を行う場合の機能ブロック
の分割の説明図である。
の分割の説明図である。
Claims (8)
- 【請求項１】アルゴリズムレベルの仕様を入力する第１
の過程と、 前記仕様に基づくデータフローの解析を行う第２の過程
と、 前記第２の過程における解析結果に基づいて、分割候補
を列挙する第３の過程と、 前記第３の過程において列挙した候補に基づいて機能検
証を行う第４の過程と、 第３の過程において列挙した候補に基づいてハードウエ
アの見積もりを行う第５の過程と、 前記機能検証とハードウエア見積もりの結果に基づい
て、仕様の機能ブロックへの分割が必要かどうかを判断
する第６の過程と、 前記第４の過程における判断が分割するというものであ
るときには、分割した後第２の過程に渡す第７の過程
と、 を備えることを特徴とするＬＳＩ設計検証方法。 - 【請求項２】前記第２の過程においてデータフローの疎
な部分を検索し、出力させる、請求項１のＬＳＩ設計検
証方法。 - 【請求項３】前記第５の過程において、分割された機能
ブロックにおける回路性能を見積り、出力させる、請求
項１又は２のＬＳＩ設計検証方法。 - 【請求項４】前記第５の過程で、論理合成時の制約条件
を出力するようにした、請求項１乃至３のいずれかのＬ
ＳＩ設計検証方法。 - 【請求項５】前記データフロー解析の結果または、前記
ハードウェア見積りの結果を、図面表示とデータ表示に
より、出力する、請求項１乃至４のいずれかのＬＳＩ設
計検証方法。 - 【請求項６】前記仕様の入力を図形を用いて行うように
した請求項１乃至５のいずれかのＬＳＩ設計検証方法。 - 【請求項７】アルゴリズムレベルの仕様を入力し、検証
を行いながら、レジスタ・トランスファー・レベルの回
路を設計する手段と、 アルゴリズムレベルの仕様を、階層的にレジスタ・トラ
ンスファー・レベルまで分割する手段と、 分割過程の各階層において、分割可能な箇所を図形中で
表示して、分割するかどうかの判断基準となる情報を提
供する手段と、 各階層の分割結果に対して機能検証を行う手段と、 を有することを特徴とするＬＳＩ設計検証装置。 - 【請求項８】前記仕様の入力を図形を用いて行うように
した請求項７のＬＳＩ設計検証装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9149503A JPH10340283A (ja) | 1997-06-06 | 1997-06-06 | Ｌｓｉ設計検証方法及び装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9149503A JPH10340283A (ja) | 1997-06-06 | 1997-06-06 | Ｌｓｉ設計検証方法及び装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10340283A true JPH10340283A (ja) | 1998-12-22 |
Family
ID=15476583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9149503A Pending JPH10340283A (ja) | 1997-06-06 | 1997-06-06 | Ｌｓｉ設計検証方法及び装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10340283A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006126509A1 (ja) * | 2005-05-26 | 2006-11-30 | Class Technology Co., Ltd. | 原価要素管理システム |
-
1997
- 1997-06-06 JP JP9149503A patent/JPH10340283A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006126509A1 (ja) * | 2005-05-26 | 2006-11-30 | Class Technology Co., Ltd. | 原価要素管理システム |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2954894B2 (ja) | 集積回路設計方法、集積回路設計のためのデータベース装置および集積回路設計支援装置 | |
| US7020856B2 (en) | Method for verifying properties of a circuit model | |
| Van Eijk | Sequential equivalence checking based on structural similarities | |
| US7788615B2 (en) | Computer program product for verification using reachability overapproximation | |
| CN113255258A (zh) | 逻辑综合方法、装置、电子设备及存储介质 | |
| US8762907B2 (en) | Hierarchical equivalence checking and efficient handling of equivalence checks when engineering change orders are in an unsharable register transfer level | |
| US7124070B2 (en) | Method of and apparatus for, and program for verifying equivalence between behavioral description and register transfer level description | |
| JP2003076731A (ja) | 共通のマッピングファイルを使用してシステムボードの各接続部間の正しいピン割当てを確実にする方法 | |
| US6964027B2 (en) | System and method for optimizing exceptions | |
| CN114239453B (zh) | 仿真验证平台构建方法、仿真验证方法、装置及设备 | |
| US20160300009A1 (en) | System and method for reactive initialization based formal verification of electronic logic design | |
| JP2000207440A (ja) | 半導体集積回路の設計検証装置、方法及び記憶媒体 | |
| US20190163844A1 (en) | Checking equivalence between changes made in a circuit definition language and changes in post-synthesis nets | |
| JPH06274568A (ja) | 階層図形データの展開方法 | |
| US9639644B1 (en) | Method and apparatus for master-clone optimization during circuit analysis | |
| JP2000277617A (ja) | Ａｓｉｃ設計方法およびａｓｉｃ設計装置 | |
| US5892687A (en) | Don't-- care logic | |
| US20070266361A1 (en) | Logic verification method, logic verification apparatus and recording medium | |
| JPH10340283A (ja) | Ｌｓｉ設計検証方法及び装置 | |
| JP3171182B2 (ja) | 機能合成方法，機能合成装置およびその記録媒体 | |
| JP2004280279A (ja) | トップダウン設計装置およびトップダウン設計プログラム | |
| US7681156B2 (en) | Transmission circuit simulator and transmission circuit simulation program storage medium | |
| US20070124716A1 (en) | Method for generalizing design attributes in a design capture environment | |
| JP2001318959A (ja) | 論理回路検証装置 | |
| JP2962292B2 (ja) | レイアウト設計を考慮したｌｓｉ論理設計支援システム |