JPH10340543A - エンコード装置、デコード装置、エンコード方法、及びデコード方法 - Google Patents

Abstract

(57)【要約】 【課題】 ＤＳＶ制御が行われたＲＬＬ符号として、
（ｄ，ｋ）制限を守ったうえで、できるだけ冗長度が低
くなるようにする。 【解決手段】 （１，７）ＲＬＬ符号列の被置換ビット
列ＢＰ２（３ビット）を、（ｄ，ｋ）制限を守るための
所定規則に従って選択した、６ビットのビットパターン
のＤＳＶ制御コードＢＰ１に置き換えるようにしてＤＳ
Ｖ制御を行うことで、実質的にＤＳＶ制御のために挿入
される冗長ビットが３ビットで済むようにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、（ｄ，ｋ）ランレ
ングスリミテッド符号列に対してデジタルサムバリュー
制御を施すためのエンコード装置／エンコード方法、及
びデジタルサムバリュー制御の解除された（ｄ，ｋ）ラ
ンレングスリミテッド符号列を得るためのデコード装置
／デコード方法に関する。

【０００２】

【従来の技術】例えばディスクメディアに適合して記録
再生を行うための変調符号としてランレングスリミテッ
ド（ＲＬＬ：Run Length Limited）符号が知られてい
る。このＲＬＬ符号は高密度記録に適していることか
ら、例えば高密度光磁気ディスクに対応した記録符号と
して採用して好適とされる。このようなＲＬＬ符号は、
最小ランｄと最大ランｋが所定となるように制限されて
おり、設定された最小ランｄと最大ランｋの制限に従っ
てデジタル信号列を変調することにより生成される。な
お、「ラン」とは‘０’と‘１’の２値による符号列に
おいて、‘１’と‘１’との間に連続する‘０’の数を
いう。従って、なお、本明細書では所定の上記最小ラン
ｄと最大ランｋの制限に基づいて生成されたＲＬＬ符号
について（ｄ，ｋ）ＲＬＬ符号と表記する。例えば最小
ランｄ＝１、最大ランｋ＝７と定められたＲＬＬ符号で
あれば、（１，７）ＲＬＬ符号と表記する。また、最小
ランｄと最大ランｋの制限については、以降、「（ｄ，
ｋ）制限」ということにする。

【０００３】ところで、ＤＳＶ(Digital Sum Value) 制
御を行っていないＲＬＬ符号をそのまま記録再生に用い
た場合には、符号列の直流成分あるいは低域成分によっ
て基準レベルのふらつきなどによる読み出しエラーや、
記録再生時におけるサーボエラー信号の変動が起き易
く、信頼性の高い記録再生動作が望めない。そこで、Ｒ
ＬＬ符号を実際に記録符号として用いるには、ＤＳＶ制
御を施して、符号列の直流成分あるいは低域成分を減少
させることが必要となる。

【０００４】このようなＲＬＬ記録符号に対してＤＳＶ
制御を行う方法としては、例えば所定ビット数のＤＳＶ
制御コード（冗長ビット）をＲＬＬ符号列における所要
の位置に対し挿入することが考えられる。このとき、挿
入されるＤＳＶ制御コードのビットパターンは、ＲＬＬ
符号列における挿入位置前後のビット値の状態に応じて
適切とされるパターンが決定される。また、この際には
ＲＬＬ記録符号の（ｄ，ｋ）制限を守ることのできるＤ
ＳＶ制御コードのビットパターンが決定される。そし
て、上記のようにしてＤＳＶ制御コードが挿入されたＲ
ＬＬ符号列に対して例えばＮＲＺＩ(Non Return to Zer
o Inverted) 変調を行う際には、挿入されたＤＳＶ制御
コードによって、その前後のＲＬＬ符号列の反転／非反
転が制御されることになるが、これにより、ＲＬＬ符号
列のＤＳＶ値ができるだけ０となるように制御されるこ
とでＤＳＶ制御が実現される。

【０００５】

【発明が解決しようとする課題】ところで、高密度記録
を促進するという観点によれば、データに対する冗長度
はできるだけ低いことが要求される。従って、上記のよ
うにして冗長ビットであるＤＳＶ制御コードを挿入する
ことによってＲＬＬ符号に対するＤＳＶ制御を行う場合
には、できるだけＤＳＶ制御コードを形成するビット長
を短くして高密度記録化の促進を妨げないことが要求さ
れる。

【０００６】

【課題を解決するための手段】そこで本発明は上記した
課題を解決するため、（ｄ，ｋ）ＲＬＬ符号としての所
定の（ｄ，ｋ）制限を守ったうえで、できるだけ冗長度
の少ないビット数によるＤＳＶ制御コードの挿入によっ
てＤＳＶ制御が実現されるようにして、高密度記録の促
進が図られるようにすることを目的とする。

【０００７】このため、（ｄ，ｋ）ランレングスリミテ
ッド符号列（ｄは最小ラン数、ｋは最大ラン数を示す）
に対してデジタルサムバリュー制御を施すためのエンコ
ード装置において、（ｄ，ｋ）ランレングスリミテッド
符号列におけるデジタルサムバリュー制御のための制御
符号の挿入位置の直前又は直後に位置するａビット長の
被置換ビット列のビット内容と、当該被置換ビット列の
前方又は後方に位置する所定の符号又は符号列のビット
内容を識別可能なビット内容識別手段と、このビット内
容識別手段の識別結果に基づいて、（ｄ，ｋ）ランレン
グスリミテッド符号列としての最小ラン数ｄ及び最大ラ
ン数ｋの制限を守りながらデジタルサムバリュー制御を
実現することのできる、ｍ（ただしｍ＞ａ）ビット長の
制御符号のビットパターンを択一的に選択する制御符号
選択手段と、この制御符号選択手段により選択されたビ
ットパターンの制御符号を、被置換ビット列と置き換え
るようにして（ｄ，ｋ）ランレングスリミテッド符号列
に対して挿入する制御符号挿入手段と備えて構成するこ
ととした。

【０００８】また、デジタルサムバリュー制御の解除さ
れた（ｄ，ｋ）ランレングスリミテッド符号列を得るた
めのデコード装置において、（ｄ，ｋ）ランレングスリ
ミテッド符号列に挿入されているデジタルサムバリュー
制御のためのｍビット長の制御符号のビットパターン
と、制御符号挿入前の元の（ｄ，ｋ）ランレングスリミ
テッド符号列を形成するａ（ただしａ＜ｍ）ビット長の
置換ビット列のビットパターンとを対応させた対応情報
が格納された対応情報格納領域と、（ｄ，ｋ）ランレン
グスリミテッド符号に挿入されている制御符号のビット
パターンを識別する制御符号識別手段と、対応情報を参
照して、上記制御符号識別手段により識別した制御符号
のビットパターンに対応する置換ビット列のビットパタ
ーンを選択する置換ビット列選択手段と、置換ビット列
選択手段により選択されたビットパターンの置換ビット
列を制御符号と置き換えるようにして、（ｄ，ｋ）ラン
レングスリミテッド符号列に対して挿入する置換ビット
挿入手段と備えて構成することとした。

【０００９】また、（ｄ，ｋ）ランレングスリミテッド
符号列に対してデジタルサムバリュー制御を施すための
エンコード方法において、（ｄ，ｋ）ランレングスリミ
テッド符号列における、デジタルサムバリュー制御のた
めの制御符号の挿入位置の直前又は直後に位置するａビ
ット長の被置換ビット列のビット内容と、当該被置換ビ
ット列の前方又は後方に位置する所定の符号又は符号列
のビット内容を識別するビット内容識別処理と、このビ
ット内容識別処理の識別結果に基づいて、（ｄ，ｋ）ラ
ンレングスリミテッド符号列としての最小ラン数ｄ及び
最大ラン数ｋの制限を守りながらデジタルサムバリュー
制御を実現することのできる、ｍ（ただしｍ＞ａ）ビッ
ト長の制御符号のビットパターンを択一的に選択する制
御符号選択処理と、この制御符号選択処理により選択さ
れたビットパターンの制御符号を被置換ビット列と置き
換えるようにして（ｄ，ｋ）ランレングスリミテッド符
号列に対して挿入する制御符号挿入処理とを実行するよ
うに構成することとした。

【００１０】更に、デジタルサムバリュー制御の解除さ
れた（ｄ，ｋ）ランレングスリミテッド符号列を得るた
めのデコード方法において、（ｄ，ｋ）ランレングスリ
ミテッド符号列に挿入されたデジタルサムバリュー制御
のためのｍビット長の制御符号のビットパターンと、制
御符号挿入前の元の（ｄ，ｋ）ランレングスリミテッド
符号列を形成するａ（ただしａ＜ｍ）ビット長の置換ビ
ット列のビットパターンとを対応させた対応情報を所定
の格納領域に格納しておき、（ｄ，ｋ）ランレングスリ
ミテッド符号に挿入されている制御符号のビットパター
ンを識別する制御符号識別手順と、上記対応情報を参照
して、制御符号識別手順により識別したビットパターン
の制御符号に対応する置換ビット列のビットパターンを
選択する置換ビット列選択手順と、この置換ビット列選
択手順により選択されたビットパターンの置換ビット列
を制御符号と置き換えるようにして、上記（ｄ，ｋ）ラ
ンレングスリミテッド符号列に対して挿入する置換ビッ
ト挿入手順とを実行するように構成することとした。

【００１１】上記構成によれば、ＤＳＶ制御を行うため
にＤＳＶ制御コードを（ｄ，ｋ）ＲＬＬ符号列に対して
挿入するエンコード処理時には、元の（ｄ，ｋ）ＲＬＬ
符号列を形成するａビットの被置換ビット列のビットパ
ターンを、例えば（ｄ，ｋ）制限を守ったうえでＤＳＶ
制御を実現することのできるビットパターンを有するｍ
ビットのＤＳＶ制御コードに置き換えるようにされる
が、これにより、ＤＳＶ制御コードとしての実質的な冗
長度はｍ−ａビットと見なすことができる。

【００１２】また、ＤＳＶ制御が解除された（ｄ，ｋ）
ＲＬＬ符号を得るためのデコード処理時には、例えばｍ
ビットのＤＳＶ制御コードのビットパターンとａビット
の置換ビット列のビットパターンとを対応させた対応情
報を用意し、この対応情報を参照して選択した置換ビッ
ト列のビットパターンを、ＤＳＶ制御コードと置き換え
るようにして（ｄ，ｋ）ＲＬＬ符号列に挿入することで
ＤＳＶ制御コードが除去された（ｄ，ｋ）ＲＬＬ符号列
を得ることが可能になる。

【００１３】

【発明の実施の形態】以下、図１〜図１０を参照して本
発明の実施の形態について説明する。なお、以降の説明
においては、記録符号化方式として、（１，７）ＲＬＬ
変調方式及びＮＲＺＩ変調を採用しているものとして説
明する。（１，７）ＲＬＬ変調方式では最小ランｄ＝
１、最大ランｋ＝７が規定されている。つまり（ｄ，
ｋ）制限として、‘１’と‘１’との間の‘０’の数
が、最小で１つ〜最大で７つまでの範囲内にあるべきこ
とが規定される。また、ＮＲＺＩ変調ではＲＬＬ符号列
のビット値が‘１’のときにのみ符号を反転するように
して変調を行う。なお、ＮＲＺＩ変調されることを前提
として、（１，７）ＲＬＬでは‘１’が連続しないよう
にされる。

【００１４】また、以降の説明は次の順序で行うことと
する。 （１．ＲＬＬ符号に対して行うＤＳＶ制御の概念） （２．本発明に至った経緯） （３．本実施の形態のＤＳＶ制御コード） ＜３−ａ．本実施の形態のＤＳＶ制御コードの概念＞ ＜３−ｂ．ＤＳＶ制御コード変換テーブル＞ （４．エンコーダの構成及び信号処理動作） （５．デコーダの構成及び信号処理動作）

【００１５】（１．ＲＬＬ符号に対して行うＤＳＶ制御
の概念）まず、ＲＬＬ符号に対して行われるＤＳＶ制御
の基本的な概念について説明する。ここでいうＤＳＶ制
御とは、ＲＬＬ変調された符号列に対してＤＳＶ制御コ
ードを挿入することにより、例えばＮＲＺＩ変調後の符
号状態として、符号列のＤＳＶ値が０に近くなるように
データ列の反転、非反転を制御するものである。

【００１６】図９（ａ）には、ＲＬＬ変調された符号列
として（１，７）ＲＬＬ符号が示されている。ここで、
図９（ａ）の符号列において矢印に示す位置が、ＤＳＶ
制御コードを挿入するための位置であるとする。上記挿
入位置に対して、例えば図９（ｂ）に示すように、４ビ
ット長によるＤＳＶ制御コードを挿入したとする。この
図においては、［０１０１］のビットパターンによるＤ
ＳＶ制御コードが挿入されている。そして、図９（ｂ）
に示す（１，７）ＲＬＬ符号列についてＮＲＺＩ変調を
行った場合には、図９（ｃ）に示す信号パターンが得ら
れることになるが、ここでは、ＤＳＶ制御コードのビッ
トパターン内に、反転制御符号としての‘１’が２つ存
在するために、ＤＳＶ制御コードが挿入された区間内に
おいて符号が２回反転される結果、ＤＳＶ制御コードの
後のデータ列は非反転制御されたことになる。つまり、
ＤＳＶ制御コードとしてそのビットパターン内に‘１’
が偶数個存在する、もしくは‘１’が存在せずにすべて
‘０’とされるものは非反転制御機能を有することにな
る。これに対して、ＤＳＶ制御コードとしてそのビット
パターン内に‘１’が奇数個存在するものについては反
転制御機能を有することになる。例えば図示しないが、
図９（ａ）に示す（１，７）ＲＬＬ符号列に対して、Ｄ
ＳＶ制御コードとして、例えば［０００１］のように
‘１’が１個（奇数個）存在するビットパターンを挿入
した場合には、ＤＳＶ制御コードの後のデータ列は図９
（ｂ）に示す波形パターンが反転することになって、反
転制御が行われることになる。

【００１７】（２．本発明に至った経緯）次に、上記し
たようなＲＬＬ符号に対するＤＳＶ制御方法を背景とし
て、本発明に至った経緯について図１０を参照して説明
する。

【００１８】ＤＳＶ制御コードの挿入によって常に
（ｄ，ｋ）制限が守られるようにしてＤＳＶ制御を実現
するには、例えばＤＳＶ制御コードのビットパターンと
して次の条件を満たすことが必要となる。 「ＤＳＶ制御コードが挿入された状態のもとで、このＤ
ＳＶ制御コードと、その前後の符号列号との連結関係に
おいて（ｄ，ｋ）制限を守ることのできるビットパター
ンを有すること」・・・［第１の条件］ また、上記第１の条件を満たすためには、次に記す条件
が満足されていることが前提となる。 「すくなくとも、ＤＳＶ制御コード自身がＲＬＬ符号と
しての（ｄ，ｋ）制限を守ることのできるビットパター
ンを有していること」・・・［第２の条件］

【００１９】そこで、例えば（１，７）ＲＬＬ符号に対
してＤＳＶ制御を行うのに、図９の説明のようにして単
に所定ビット長より成る冗長ビットとしてのＤＳＶ制御
コードを挿入する方法を採った場合について考察してみ
る。この場合には、結果として、上記記第１の条件を常
に満たすことのできる ＤＳＶ制御コードとしては少な
くとも４ビットが必要とされ、３ビット以下では、上記
（ｄ，ｋ）制限を守ることができない場合が発生するの
であるが、この根拠について図１０を参照して説明す
る。

【００２０】なお、本明細書ではＲＬＬ符号の（ｄ，
ｋ）制限を守ったうえでＤＳＶ制御が行われる状態を
「完全ＤＳＶ制御」、ＤＳＶ制御のためのＤＳＶ制御コ
ードが挿入された状態ではＲＬＬ符号としての（ｄ，
ｋ）制限が守られない場合が発生するような状態を「不
完全ＤＳＶ制御」ともいうことにする。完全ＤＳＶ制御
の状態では、ＤＳＶ制御コードとして前述した第１の条
件が満たされ、不完全ＤＳＶ制御の状態では第１の条件
が満たされていないことになる。

【００２１】図１０（ａ）にはＤＳＶ制御前の状態の
（１，７）ＲＬＬ符号列が示されている。ここでは、図
１０（ａ）に示す（１，７）ＲＬＬ符号列において連続
しているビットＡ，Ｂ間に対してＤＳＶ制御コードを挿
入するものとする。図１０（ｂ）には、上記ビットＡ，
Ｂ間に挿入し得るとされるＤＳＶ制御コードの候補とし
て、ビットＡ，Ｂのビット値及び反転／非反転のＤＳＶ
制御種別の条件ごとに、少なくとも第２の条件を満足し
ているＤＳＶ制御コードのビットパターンが示されてい
る。また、図１０（ｂ）ではＤＳＶ制御コードのビット
長として２ビット、３ビット、及び４ビットの場合がそ
れぞれ示されている。以下、ＤＳＶ制御コードが２ビッ
ト、３ビット、４ビットの場合についてそれぞれ説明す
る。

【００２２】ここで、（１，７）ＲＬＬの変調規則に従
った場合には、ビット（Ａ，Ｂ）がとり得る値の組合せ
は、（０，０）、（１，０）、（０，１）のうちのいず
れかとなる。２ビットによるＤＳＶ制御コードを図１０
（ａ）に示すビットＡ，Ｂ間に挿入する場合として、ビ
ット（Ａ，Ｂ）の値が（０，０）である場合に、ＤＳＶ
制御種別として反転制御を行うためには、第２の条件を
満足するＤＳＶ制御コードのビットパターンとしては、
図１０（ｂ）に示すように、［１０］もしくは［０１］
が候補となる。例えばこの場合には、ビットＡ以前、も
しくは、ビットＢ以降のビット列の状態として、最大で
［００００００］のように‘０’が６回連続している可
能性があるが、例えばビットＡ以前のビット列において
‘０’が６回連続しているとしても、ＤＳＶ制御コード
のビットパターンとして上記［１０］を選択して挿入す
ることで、‘０’の連続回数は６回となって（１，７）
ＲＬＬとしての（ｄ，ｋ）制限を守ることができる。同
様にビットＢ以降のビット列において‘０’が６回連続
しているときには、ＤＳＶ制御コードのビットパターン
として［０１］を選択すれば第１の条件を満足する。こ
のように、上記２つのビットパターン候補を適宜選択し
て挿入することで第１の条件が満足されて完全ＤＳＶ制
御を行うことが可能となる。

【００２３】これに対して、非反転制御を行うために
は、第２の条件を満足するＤＳＶ制御コードのビットパ
ターンとしては［００］しか候補となり得ない。この場
合、ビットＡ以前、もしくはビットＢ以降のビット列に
おいて‘０’が６回連続している状態であると、挿入さ
れたＤＳＶ制御コードを含めて‘０’が８回以上連続す
ることを避けられず、従って第１の条件を満たすことが
できずに不完全ＤＳＶ制御となる。

【００２４】以下、同様に図１０（ｂ）に示すように、
ビット（Ａ，Ｂ）の値が（１，０）の場合において 反
転制御を行うためにはＤＳＶ制御コードのビットパター
ンとして［０１］を選択することで完全ＤＳＶ制御が可
能となるのに対して、非反転制御を行うためにはＤＳＶ
制御コードのビットパターンとして第２の条件を守るに
は［００］しか候補となり得ないため、ビットＢ以降の
ビット列において‘０’が６回以上連続している状態で
は第１の条件が満たされずに不完全ＤＳＶ制御となる。
同様に、ビット（Ａ，Ｂ）の値が（０，１）の場合にお
いても、反転制御を行うためにはＤＳＶ制御コードのビ
ットパターンとして［１０］を選択することで完全ＤＳ
Ｖ制御が可能となるのに対して、非反転制御を行うため
には、第２の条件を満足するには［００］しか候補とな
り得ないため、ビットＡ以前のビット列において‘０’
が６回以上連続している状態では不完全ＤＳＶ制御とな
る。

【００２５】このように、ＤＳＶ制御コードが２ビット
である場合、非反転制御を行うためには、第２の条件を
満足するＤＳＶ制御コードのビットパターンとして［０
０］しか候補となり得ない。このために、ＤＳＶ制御コ
ードが挿入されたＲＬＬ符号列においては、‘０’が８
回以上連続して（ｄ，ｋ）制限が守られない可能性があ
ることから、完全ＤＳＶ制御は行われないことが理解さ
れる。

【００２６】次にＤＳＶ制御コードが３ビットの場合に
は次のようになる。先ず、ビット（Ａ，Ｂ）の値が
（０，０）のときに反転制御を行うためには、第２の条
件を満足するＤＳＶ制御コードのビットパターンとして
［０１０］が候補となり、この場合には、ビットＡ以
前、もしくはビットＢ以降のビット列において‘０’が
６回連続している状態であっても完全ＤＳＶ制御が可能
となる。また、非反転制御を行うときには、ＤＳＶ制御
コードのビットパターンとして［１０１］とすることで
第１の条件が満たされて完全ＤＳＶ制御が可能となる。

【００２７】また、ビット（Ａ，Ｂ）の値が（１，０）
のときに反転制御を行うためには、第２の条件を満足す
るＤＳＶ制御コードのビットパターンとして［００１］
を選択することで、ビットＢ以降のビット列において
‘０’が７回連続している状態であっても、第１の条件
は満たされ、完全ＤＳＶ制御が可能となる。これに対し
て、非反転制御を行うためには、第２の条件を満たすＤ
ＳＶ制御コードのビットパターンの候補は［０００］の
みとなるが、ビットＢ以降のビット列において‘０’が
５回以上連続したときには（ｄ，ｋ）制限を守ることが
できず、つまり第１の条件が満たされずに不完全ＤＳＶ
制御となる。同様に、ビット（Ａ，Ｂ）の値が（０，
１）の場合、反転制御を行うには、ＤＳＶ制御コードの
ビットパターンとして［１００］を用いれば、完全ＤＳ
Ｖ制御が可能となるのに対して、非反転制御を行うとき
には、第２の条件を満たすＤＳＶ制御コードのビットパ
ターンの候補は［０００］のみとなり、やはり、ビット
Ａ以前のビット列において‘０’が５回以上連続したと
きには（ｄ，ｋ）制限を守ることができずに不完全ＤＳ
Ｖ制御となる。このように、ＤＳＶ制御コードが３ビッ
トの場合も完全ＤＳＶ制御は実現されないことになる。

【００２８】これに対してＤＳＶ制御コードが４ビット
の場合には次のようになる。先ず、ビット（Ａ，Ｂ）の
値が（０，０）の場合に反転制御を行うためには、第２
の条件を満足するＤＳＶ制御コードのビットパターンと
して［０１００］又は［００１０］が候補となる。この
ビットパターンであれば、ビットＡ以前、もしくはビッ
トＢ以降のビット列において‘０’が６回連続している
状態であっても、上記［０１００］又は［００１０］の
ビットパターンのいずれかを用いることで第１の条件は
満たされ、完全ＤＳＶ制御が可能となる。また、非反転
制御を行うためには、ＤＳＶ制御コードのビットパター
ンとして［１００１］を挿入することで第１の条件が満
たされて完全ＤＳＶ制御が可能となる。また、ビット
（Ａ，Ｂ）の値が（１，０）の場合に反転制御を行うた
めには、ＤＳＶ制御コードのビットパターンとして［０
００１］を挿入することで、完全ＤＳＶ制御が可能とな
り、非反転制御を行うためには［０１０１］を挿入すれ
ば完全ＤＳＶ制御が可能となる。さらに、ビット（Ａ，
Ｂ）の値が（０，１）の場合に反転制御を行うために
は、ＤＳＶ制御コードのビットパターンとして［１００
０］を挿入することで、完全ＤＳＶ制御が可能となり、
非反転制御を行うためには［１０１０］を挿入すれば完
全ＤＳＶ制御が可能となる。このように、ＤＳＶ制御コ
ードが４ビットとされた場合には常に第１の条件を満た
す完全ＤＳＶ制御が可能となる。

【００２９】これまでの説明から分かるように、（１，
７）ＲＬＬ符号列に対して単に冗長ビットとしてのＤＳ
Ｖ制御コードを挿入するようにして常にＤＳＶ制御を行
おうとした場合には、ＤＳＶ制御コードは最小で４ビッ
トが必要となることが理解される。なお、上記説明で
は、（１，７）ＲＬＬ符号列の場合を例に挙げたが、例
えば他の（ｄ，ｋ）ＲＬＬ符号列においても、上記図１
０による説明に準じてそれぞれ固有の（ｄ，ｋ）制限に
応じて完全ＤＳＶ制御が可能なＤＳＶ制御コードの最小
ビット数が求められることになる。この完全ＤＳＶ制御
が可能なＤＳＶ制御コードの最小ビット数Ｂｍｉｎは、 Ｂｍｉｎ＝２×（ｄ＋１） により与えることができる。

【００３０】ここで、（ｄ，ｋ）ＲＬＬ符号列に対する
ＤＳＶ制御コードの挿入間隔が同一の条件であるとすれ
ば、（ｄ，ｋ）ＲＬＬ符号列に対して、完全ＤＳＶ制御
が可能とされる最小ビット数（（１，７）ＲＬＬ符号の
場合であれば４ビット）のＤＳＶ制御コードを挿入した
場合が最も低い冗長度を有することのできる限度となる
のであるが、ＤＳＶ制御コードは、（ｄ，ｋ）ＲＬＬ符
号列に対して所定区間ごとに挿入されるものである。こ
のため、ＤＳＶ制御を行うのに、完全ＤＳＶが可能な最
小ビットによるＤＳＶ制御コードを単に冗長ビットとし
て挿入するようにしたとしても、（ｄ，ｋ）ＲＬＬ符号
列全体としての冗長度は相当なものとなるため、例えば
高密度記録の観点からは不利となる。

【００３１】そこで本発明では、（ｄ，ｋ）ＲＬＬ符号
列に対して挿入すべきＤＳＶ制御のための冗長ビットと
して、上記完全ＤＳＶ制御が可能な最小ビット数よりも
少ないビット長が得られるようにして、ＤＳＶ制御が行
われた（ｄ，ｋ）ＲＬＬ符号として更に低い冗長度が得
られるように構成するものである。

【００３２】（３．本実施の形態のＤＳＶ制御コード） ＜３−ａ．本実施の形態のＤＳＶ制御コードの概念＞図
１（ａ）には、ＤＳＶ制御前の（１，７）ＲＬＬ符号列
が示されている。本実施の形態においては、図１（ａ）
に示す（１，７）ＲＬＬ符号列におけるＤＳＶ制御コー
ドの挿入位置Ｐの直後３ビットを被置換ビット列ＢＰ２
として定義する。そして、ＤＳＶ制御時においては、こ
の被置換ビット列ＢＰ２を、後述する変換テーブルに基
づいて所要のビットパターンを有する６ビットのＤＳＶ
制御コードＢＰ１に変換し、図１（ｂ）に示すように、
上記ＤＳＶ制御コードＢＰ１を被置換ビット列ＢＰ２と
置き換えるようにして（１，７）ＲＬＬ符号列に対して
挿入する。このようなＤＳＶ制御コードの挿入方法によ
れば、ＤＳＶ制御のために挿入される冗長ビットは３ビ
ットとなる。これにより、例えば先に図９に示したよう
にして４ビットの冗長ビット列をＤＳＶ制御コードとし
て挿入する場合よりも、ＤＳＶ制御が行われた（１，
７）ＲＬＬ符号としての冗長度を低くすることが可能と
なる。

【００３３】なお、以降の説明にあたり、図１（ａ）に
示す（１，７）ＲＬＬ符号列において、挿入位置Ｐの直
前に位置するビットを直前参照ビットｂｔ１といい、挿
入位置Ｐの直後に位置するビットを直後参照ビットｂｔ
２といい、更に、挿入位置Ｐの直後に位置する６ビット
により形成されるビット列を参照ビット列ＢＰ３という
ことにする。これら直前参照ビットｂｔ１、直後参照ビ
ットｂｔ２、参照ビット列ＢＰ３は、後述するようにし
て被置換ビット列ＢＰ２のビットパターンに対応して選
択されるべきＤＳＶ制御コードのビットパターンを決定
するのにあたり、必要に応じてそのビット内容が参照さ
れる。

【００３４】＜３−ｂ．ＤＳＶ制御コード変換テーブル
＞次に、本実施の形態の変換テーブルについて、上記図
１及び、図２〜図４を参照して説明する。この変換テー
ブルは、被置換ビット列ＢＰ２のビットパターンに対す
るＤＳＶ制御コードＢＰ１のビットパターンの対応を示
すテーブルであり、このテーブルを参照することによっ
て、置換の対象となる被置換ビット列ＢＰ２に置き換わ
るＤＳＶ制御コードＢＰ１のビットパターンを得ること
ができる。

【００３５】図２は、本実施の形態のＤＳＶ制御コード
の候補を示すものであり、ここでは前述した第２の条件
を満足することのできるＤＳＶ制御コードが候補として
挙げられている。つまり、ＤＳＶ制御コード自体が
（１，７）ＲＬＬ符号としての（ｄ，ｋ）制限を守るこ
とのできるビットパターンを有するものである。このよ
うな第２の条件を満足するビットパターンを有するＤＳ
Ｖ制御コードとしては、図２に示すように、Ｎｏ．１の
［００００００］〜Ｎｏ．２１の［１０１０１０］の２
１パターンが候補となることがわかる。

【００３６】図３は、本実施の形態の変換テーブルの内
容を模式的に示している。以下、この変換テーブルの内
容について説明を行っていく。（１，７）ＲＬＬ符号列
における図１に示した３ビットの被置換ビット列ＢＰ２
としては、（１，７）ＲＬＬ符号の（ｄ，ｋ）制限に従
って、図３における最も左の列に示すように、［００
０］，［００１］，［０１０］，［１００］，［１０
１］のうち何れかのビットパターンを取り得ることにな
る。また、左から２番目の列にはＤＳＶ制御コードのビ
ットパターンが示されており、これらのビットパターン
は図２に示したＮｏ．１〜Ｎｏ．２１の候補の中から選
択されている。左から３番目の列には非反転／反転の制
御種別が示されている。残る最も右の列には、後述する
直前参照ビットｂｔ１、直後参照ビットｂｔ２及び参照
ビット列ＢＰ３のうちの何れかの所要のビット内容の条
件が示されている。

【００３７】先ず、被置換ビット列ＢＰ２が［０００］
の場合について考えた場合、ＤＳＶ制御前の（１，７）
ＲＬＬ符号列における挿入位置Ｐの直前あるいは直後の
ビット内容として、［００００］のパターンが発生する
可能性があることになる。また、挿入位置Ｐの直前参照
ビットｂｔ１あるいは直後参照ビットｂｔ２が‘１’と
なる可能性がある。従って、非反転制御のときにはＤＳ
Ｖ制御コードとして、例えば、図２に示した候補の中か
ら［００１０１０］のビットパターンを選択し、このビ
ットパターンを置換して挿入すれば、ＤＳＶ制御コード
ＢＰ１挿入後の（１，７）ＲＬＬ符号列においては
‘０’の最大連続数が７以内に納まるため、第１の条件
を満たして完全ＤＳＶ制御を行うことが可能になる。ま
た、反転制御のときには［０００１００］のビットパタ
ーンを挿入すれば、同様にＤＳＶ制御コードＢＰ１挿入
後の（１，７）ＲＬＬ符号列における‘０’の最大連続
数を７以内とすることができて第１の条件を満たした完
全ＤＳＶ制御が可能となる。従って、図２に示すよう
に、被置換ビット列ＢＰ２が［０００］の場合に、ＤＳ
Ｖ制御コードは非反転制御の時には［００１０１０］を
対応させ、反転制御の時には［０００１００］を対応さ
せるものとする。

【００３８】被置換ビット列ＢＰ２が［００１］の場合
は、（１，７）ＲＬＬ符号列における挿入位置Ｐの直前
ビット列では［０００００］のパターンが発生し、直後
のビット列においては［０００００００］のパターンが
発生する可能性がある。また、直前参照ビットｂｔ１が
‘１’である可能性がある。そこで、非反転制御のとき
には、ＤＳＶ制御コードとして［００１００１］のビッ
トパターンを選択すれば第１の条件を満たすことが可能
となる。また、反転制御を行うときには、図１（ａ）に
示される直前参照ビットｂｔ１及び参照ビット列ＢＰ３
のビット状態に応じて、ＤＳＶ制御コードとして２種類
のビットパターンの何れか一方を選択する。ここで、被
置換ビット列ＢＰ２［００１］の場合の反転制御時にお
いて、上記直前参照ビットｂｔ１が‘１’で、かつ直後
参照ビット内において１つ以上‘１’が存在する場合に
は、例えばＤＳＶ制御コードとして［００００１０］の
ビットパターンを選択すれば、ＤＳＶ制御コード挿入後
の（１，７）ＲＬＬ符号列においては‘０’が７以上連
続することがなくなり、第１の条件を満たすことが可能
となる。そして、直前参照ビットｂｔ１及び参照ビット
列ＢＰ３のビット状態が上記以外の場合には、ＤＳＶ制
御コードとして［０１０１０１］を選択することによっ
て第１の条件を満たすようにされる。

【００３９】ところで、上記被置換ビット列ＢＰ２が
［００１］の場合においては、ＤＳＶ制御コードとして
［０１０１０１］のビットパターンのみを選択しても完
全ＤＳＶ制御が可能となるのであるが、直前参照ビット
ｂｔ１及び参照ビット列ＢＰ３が上記のようなビット状
態であるときに［００００１０］のビットパターンを選
択するのは、次のような理由による。

【００４０】図４（ａ）には、被置換ビット列ＢＰ２を
含むＤＳＶ制御前の（１，７）ＲＬＬ符号列が示されて
いるが、仮に、このビット列に対して、［０１０１０
１］のＤＳＶ制御コードを置き換え挿入することによっ
てＤＳＶ制御を行ったとする。ＤＳＶ制御後の（１，
７）ＲＬＬ符号列の状態としては図４（ｂ）に示すよう
になるが、図４（ｂ）に示す符号列に対してＮＲＺＩ変
調を施した場合には、図４（ｃ）に示す波形の符号が得
られることになる。図４（ｃ）に示すＮＲＺＩ変調符号
では、［０１０１０１］という‘０’と‘１’が交互と
なるようなビットパターンに対して変調をかけたことに
より、区間Ａにおいて２Ｔの最小反転区間が連続して反
転する現象が発生している。上記区間Ａのように最小反
転区間が連続する現象は、例えば波形干渉等によるジッ
ターを発生させる原因となる。このため、最小反転区間
が連続するような波形パターンはできるだけ避けること
が好ましい。

【００４１】そこで、本実施の形態のように、被置換ビ
ット列ＢＰ２の前後のビット状態を参照して、可能な場
合には、例えば上記［００００１０］のように‘０’と
‘１’が交互に連続しない、つまり、できるだけ反転制
御符号である‘１’が少ないＤＳＶ制御コードのビット
パターンを選択することで、２Ｔの最小反転区間が連続
しないようにしている。例えば、図４（ａ）に示した
（１，７）ＲＬＬ符号列に対して、図４（ｄ）に示すよ
うにＤＳＶ制御コード［００００１０］を置き換え挿入
した場合には、ＮＲＺＩ変調符号は図４（ｅ）に示す波
形となるが、図４（ｅ）に示す波形では最小反転区間は
連続していないことが分かる。

【００４２】図３にもどり、被置換ビット列ＢＰ２が
［０１０］の場合について説明する。この場合には、
（１，７）ＲＬＬ符号列における挿入位置Ｐの前後にお
いては、［００００００］のパターンが発生する可能性
がある。従って、非反転時においては、ＤＳＶ制御コー
ドのビットパターンとして［０１００１０］を選択すれ
ば、置き換え挿入後の（１，７）ＲＬＬ符号列において
は、‘０’の連続回数が７以内となって完全ＤＳＶ制御
が可能である。

【００４３】これに対して、非反転制御時においては、
直前参照ビットｂｔ１と直後参照ビットｂｔ２を参照
し、そのビット状態に応じて３パターンのＤＳＶ制御コ
ードを選択する。なお、直後参照ビットｂｔ２は、図１
（ａ）に示すように被置換ビット列ＢＰ２の直後に位置
するビットである。先ず、直前参照ビットｂｔ１が
‘０’で、かつ直後参照ビットｂｔ２が‘０’の場合に
は、被置換ビット列ＢＰ２の前後に［００００００］の
パターンが発生する可能性があることから、ここではＤ
ＳＶ制御コードとして［１００１０１］を選択する。こ
れにより、ＤＳＶ制御コードの置き換え挿入後の（１，
７）ＲＬＬ符号列の前後においては、‘０’の連続が６
回以内となって第１の条件を満たすことができる。

【００４４】続いて、直前参照ビットｂｔ１が‘１’
で、かつ直後参照ビットｂｔ２が‘０’の場合には、挿
入位置Ｐの後ろに［００００００］のパターンが発生す
る可能性があることになる。従って、ここではＤＳＶ制
御コードとして［０００００１］のビットパターンを選
択して第１の条件を満たすようにする。更に、直後参照
ビットｂｔ２が‘１’である場合には、最も好ましいＤ
ＳＶ制御コードビットパターンとして［０１００００］
を選択する。これにより、第１の条件を満足するＤＳＶ
制御を行うことが可能となる。

【００４５】被置換ビット列ＢＰ２が［１００］の場合
には、（１，７）ＲＬＬ符号列における挿入位置Ｐの直
前において［０００００００］のパターンが発生する可
能性があり、直後においては［０００００］が発生する
可能性がある。そこで、非反転制御時にはＤＳＶ制御コ
ードとして［１００１００］のビットパターンを選択す
ることで第１の条件を満足するようにする。これに対し
て非反転制御時においては、直後参照ビットｂｔ２が
‘１’のときと‘０’のときとで異なるビットパターン
を選択する。先ず、直後参照ビットｂｔ２が‘１’のと
きには、［１０００００］のビットパターンを選択する
ことにより、仮に挿入位置直前が［０００００００］で
あっても第１の条件が守られると共に最小反転区間の連
続回数も抑えることができる。この場合には、例えばＤ
ＳＶ制御コードとして［１０１０１０］のビットパター
ンを選択することもできるが、図４にて説明したように
［１０１０１０］の選択を避けることで最小反転区間の
連続回数を抑えるようにしている。また、直後参照ビッ
トｂｔ２が‘０’のときには［１０１０１０］を選択す
ることにより、第１の条件を満足するようにする。

【００４６】被置換ビット列ＢＰ２が［１０１］の場合
には、（１，７）ＲＬＬ符号列における挿入位置Ｐの前
後において共に［０００００００］のパターンが発生す
る可能性がある。従って、非反転制御時にはＤＳＶ制御
コードとして［１００００１］を選択することで、第１
の条件を満足すると共に最小反転区間の連続回数を抑え
るようにすることができる。また、反転制御時において
はＤＳＶ制御コードとして［１０１００１］を選択する
ことにより、第１の条件を満足すると共に最小反転区間
の連続回数を抑えるようにされる。

【００４７】本実施の形態では、上記図３に示した被置
換ビット列ＢＰ２のビットパターンに対するＤＳＶ制御
コードＢＰ１のビットパターンの対応内容を変換テーブ
ル５ａとして用意する。そして、この変換テーブル５ａ
の内容に基づいて、逐次、（１，７）ＲＬＬ符号列にお
ける被置換ビット列ＢＰ２に対して、適切なビットパタ
ーンのＤＳＶ制御コードを置き換え挿入するようにして
ＤＳＶ制御を行う。

【００４８】（４．エンコーダの構成及び信号処理動
作）次に、図５及び図６を参照して、本実施の形態とし
てのエンコーダ及びその信号処理動作について説明す
る。図５は、本実施の形態のエンコーダの構成例を示す
ブロック図である。この図に示すエンコーダは、入力デ
ータに対して（１，７）ＲＬＬ変調処理、ＤＳＶ制御、
及びＮＲＺＩ変調のための信号処理が可能なように構成
されている。

【００４９】図５においては、入力データＤ１が（１，
７）ＲＬＬエンコーダ１に対して入力される。（１，
７）ＲＬＬエンコーダ１では、入力データＤ１について
（１，７）ＲＬＬ変調を施し、（１，７）ＲＬＬ符号Ｄ
２としてシフトレジスタ２に対して供給する。シフトレ
ジスタ２では、入力された（１，７）ＲＬＬ符号Ｄ２に
ついて所要のタイミングでシフトを行う。そして、この
入力された（１，７）ＲＬＬ符号Ｄ２のデータ列のうち
から、被置換ビット列ＢＰ２、直前参照ビットｂｔ１及
び参照ビット列ＢＰ３（直後参照ビットｂｔ２を含む）
の各データをデータＤ６としてＤＳＶ制御コード選択回
路５に供給する。また、ＤＳＶ演算を行うのに必要とな
るＤＳＶ制御コード挿入位置Ｐ前後の所定ビット長のデ
ータ列をＤＳＶ演算データＤ７としてＤＳＶ演算器６に
供給する。また、後述するセレクタにおける６ビットの
ＤＳＶ制御コードの挿入タイミングに対応するように
（１，７）ＲＬＬ符号Ｄ２についてシフトを行って、
（１，７）ＲＬＬ符号Ｄ３としてセレクタ３に出力す
る。

【００５０】ＤＳＶ制御コード選択回路５においては、
図３に示す内容の対応情報が格納された変換テーブル５
ａが備えられている。このＤＳＶ制御コード選択回路５
に対しては、前述のように、シフトレジスタ２からデー
タＤ６として、被置換ビット列ＢＰ２、直前参照ビット
ｂｔ１、及び参照ビット列ＢＰ３（直後参照ビットｂｔ
２を含む）の情報が入力される。そこで、ＤＳＶ制御コ
ード選択回路５では、入力された被置換ビット列ＢＰ２
自体のビットパターンと、必要な場合には、直前参照ビ
ットｂｔ１、参照ビット列ＢＰ３、直後参照ビットｂｔ
２のうちの所要の情報を上記変換テーブル５ａの内容と
照らし合わせる。これにより、入力された被置換ビット
列ＢＰ２に対応する非反転制御用と反転制御用の２つの
ＤＳＶ制御コードを選択して、これら選択されたＤＳＶ
制御コードをＤＳＶ演算器６に対してデータＤ８として
出力する。

【００５１】タイミングジェネレータ７では、例えば
（１，７）ＲＬＬエンコーダ１から入力された符号列に
基づいて、ＤＳＶ演算器６及びセレクタ３における処理
動作に必要とされるタイミング信号Ｄ９、Ｄ１１を生成
して出力する。

【００５２】ＤＳＶ演算器６においては、データＤ７と
して入力されたＤＳＶ制御コード挿入位置Ｐ前後のデー
タ列に対して、データＤ８として入力された非反転制御
用と反転制御用のＤＳＶ制御コードをそれぞれ挿入する
ことにより、非反転制御用ＤＳＶ制御コードが挿入され
たＤＳＶ演算データＤａと、反転制御用ＤＳＶ制御コー
ドが挿入されたＤＳＶ演算データＤｂの２つのＤＳＶ演
算データブロックを生成する。そして、これら２つのＤ
ＳＶ演算データブロックに基づいてついてＤＳＶ値の演
算を行い、ＤＳＶ値が小さい方のＤＳＶ演算データブロ
ックに挿入されていたＤＳＶ制御コードを、実際に
（１，７）ＲＬＬ符号に挿入すべきＤＳＶ制御コードＤ
１０として選択して、セレクタ３に出力する。上記のよ
うなＤＳＶ演算器６における演算比較処理は、タイミン
グジェネレータ７から供給されるタイミング信号Ｄ９に
基づいたタイミングにより実行される。

【００５３】セレクタ３は、シフトレジスタ２から供給
された（１，７）ＲＬＬ符号Ｄ３に対して、（１，７）
ＲＬＬ符号Ｄ３における被置換ビット列ＢＰ２をＤＳＶ
制御コードＤ１０に置き換え挿入することにより、ＤＳ
Ｖ制御が行われた（１，７）ＲＬＬ符号列Ｄ４を生成し
て出力する。上記（１，７）ＲＬＬ符号列Ｄ４は、ＮＲ
ＺＩエンコーダ４に供給されてＮＲＺＩ変調処理が施さ
れた後に、記録データとして出力される。この記録デー
タは、例えば所定種類のディスク状記録媒体に対して記
録するための記録データとして利用されることになる。

【００５４】図６は、上記図５に示した構成によるデコ
ーダの信号処理動作例を示すタイミングチャートであ
り、図５と同一のデータ、信号については同一符号を付
している。例えば、図６（ａ）に示すタイミング及びビ
ット列による入力データＤ１が（１，７）ＲＬＬエンコ
ーダ１に入力されたとすると、（１，７）ＲＬＬエンコ
ーダ１はこの入力データ列に対して（１，７）ＲＬＬ変
調を施して、図６（ｂ）に示すビット列による（１，
７）ＲＬＬ符号Ｄ２を生成してシフトレジスタ２に出力
する。シフトレジスタ２では、図６（ｂ）に示す（１，
７）ＲＬＬ符号Ｄ２のうち、被置換ビット列ＢＰ２、直
前参照ビットｂｔ１及び参照ビット列ＢＰ３（直後参照
ビットｂｔ２を含む）をデータＤ６としてビットパター
ン選択回路５に供給する。また、この場合には、例えば
図６（ｂ）に示す（１，７）ＲＬＬ符号Ｄ２における被
置換ビット列ＢＰ２の前後のビット列を、ＤＳＶ演算デ
ータＤ７としてＤＳＶ演算器６に供給する。この図で
は、置換ビット列ＢＰ２の前の９ビットによる「０１０
０１０１００］と、後ろの９ビットによる［１０００１
０１００］がＤＳＶ演算データＤ７となる。また、図６
（ｂ）に示す（１，７）ＲＬＬ符号Ｄ２を、例えば図６
（ｈ）に示すタイミングとなるようにシフトして、
（１，７）ＲＬＬ符号Ｄ３としてセレクタ３に出力す
る。図６（ｈ）に示すデータＤ３のシフトタイミング
は、例えばＤＳＶ演算６の処理時間に対応して設定され
る。

【００５５】図６においては、被置換ビット列ＢＰ２の
ビットパターンは［０００］である。そこで、ビットパ
ターン選択回路５においては、内部に保持している変換
テーブルの内容を参照して、被置換ビット列ＢＰ２［０
００］のビットパターンが対応するＤＳＶ制御コードの
ビットパターンを選択する。図３の変換テーブルによれ
ば、この場合にはＤＳＶ制御コードのビットパターンと
して、非反転制御のための［００１０１０］と反転制御
のための［０００１００］が選択されることになる。

【００５６】なお、上記のように被置換ビット列ＢＰ２
のビットパターンが［０００］である場合には、直前参
照ビットｂｔ１、参照ビット列ＢＰ３、直後参照ビット
ｂｔ２は選択のための条件として利用しないで済むので
あるが、例えば前述のように、被置換ビット列ＢＰ２が
［００１］、［０１０］、あるいは［１００］の場合に
は、直前参照ビットｂｔ１、参照ビット列ＢＰ３、直後
参照ビットｂｔ２のうちから必要に応じた条件を参照し
て反転制御のためのＤＳＶ制御コードのビットパターン
を選択することになる。

【００５７】上述のようにしてビットパターン選択回路
５によって選択されたＤＳＶ制御コードのビットパター
ン［００１０１０］（非反転制御）と、［０００１０
０］（反転制御）は、データＤ８としてＤＳＶ演算器６
に入力される。この場合、ＤＳＶ演算器６では、上記デ
ータＤ８と、シフトレジスタ２から供給されたＤＳＶ演
算データＤ７とに基づいて、図６（ｃ）に示すＤＳＶ演
算ブロックＤａ及び図６（ｅ）に示すＤＳＶ演算ブロッ
クＤｃを生成する。ＤＳＶ演算ブロックＤａは、ＤＳＶ
演算データＤ７に対して非反転制御のためのＤＳＶ制御
コード［００１０１０］を挿入して生成したものであ
り、ＤＳＶ演算ブロックＤｃは、ＤＳＶ演算データＤ７
に対して反転制御のためのＤＳＶ制御コード［０００１
００］を挿入して生成したものである。ここで、上記Ｄ
ＳＶ演算ブロックＤａ、Ｄｃのデータ列に対してＮＲＺ
Ｉ制御をかけた場合には、それぞれ図６（ｄ）に示すＮ
ＲＺＩ符号列Ｄｂと、図６（ｆ）に示すＮＲＺＩ符号列
Ｄｄが得られることになる。ＤＳＶ演算器６では、この
ようにして得られるデータに基づいてＤＳＶ値を算出す
る。

【００５８】ＤＳＶ演算器６におけるＤＳＶ値の算出方
法は、例えば図６（ｇ）に示すようにして行われる。先
ず、現在まで累積されたＤＳＶ値に対して、新たに供給
されたＤＳＶ演算データＤ７（ここではビット列「０１
００１０１００］となる）による値を加算する。なお、
ＤＳＶ値の演算は、図６（ｄ），（ｆ）に示すＮＲＺＩ
変調時の符号列の極性に基づいて加算を行うものであ
り、ここではＮＲＺＩ変調符号列がＨレベル（‘１’）
の時に加算を行い、Ｌレベル（‘０’）の時に減算を行
うものとされる。続いて、このＤＳＶ値の加算結果に対
して、非反転制御のＤＳＶ制御コードのビットパターン
（［００１０１０］）による値を加算したＤＳＶ値と、
反転制御のＤＳＶ制御コードのビットパターン（［００
０１００］）による値を加算したＤＳＶ値との２通りの
ＤＳＶ値を算出する。さらに、これら２通りのＤＳＶ値
に対して、次に供給されたＤＳＶ演算データＤ７（［１
０００１０１００］）による値を加算してＤＳＶ値を得
る。

【００５９】このようにしてＤＳＶ値を算出した結果、
この場合には、図６（ｇ）に示す非反転制御のＤＳＶ演
算ブロックＤａによるＤＳＶ値（実線）と、反転制御の
ＤＳＶ演算ブロックＤｂによるＤＳＶ値（波線）が得ら
れることになる。この演算結果によると、非反転制御の
ＤＳＶ演算ブロックＤａによるＤＳＶ値の方が小さな値
となることが判断される。そこでこの場合、ＤＳＶ演算
器６は、図６（ｂ）に示される被置換ビット列ＢＰ２
［０００］に置き換え挿入すべきＤＳＶ制御コードとし
て、非反転制御のためのビットパターン［００１０１
０］を選択する。そして、このビットパターン［００１
０１０］をＤＳＶ制御コードＤ１０としてセレクタ３に
出力する。なお、上記したＤＳＶ演算器６の動作は、図
６（ｉ）に示すタイミング信号Ｄ９に基づくタイミング
により行われるものとされる。

【００６０】セレクタ３には、前述のように図６（ｈ）
に示す（１，７）ＲＬＬ符号Ｄ３と、図６（ｊ）に示す
ＤＳＶ制御コードＤ１０と、図６（ｋ）に示すタイミン
グ信号Ｄ１１が入力される。そして、セレクタ３は、図
６（ｋ）のタイミング信号Ｄ１１がＨレベルの期間にお
いては、図６（ｈ）に示す（１，７）ＲＬＬ符号Ｄ３を
選択してそのまま出力し、タイミング信号Ｄ１１がＬレ
ベルの期間においては、ＤＳＶ制御コードＤ１０を選択
して出力するように動作する。ここで、タイミング信号
Ｄ１１はタイミングジェネレータ７において、図６
（ｈ）（ｊ）（ｋ）により示されるＤＳＶ制御コードＤ
１０の挿入タイミングが実現されるように生成される信
号である。これにより、セレクタ３から出力される
（１，７）ＲＬＬ符号列Ｄ４としては、図６（ｌ）に示
すように、被置換ビット列ＢＰ２がＤＳＶ制御コードＤ
１０に置き換わるようにして挿入されたものとなる。こ
のようにしてＤＳＶ制御が行われた（１，７）ＲＬＬ符
号列Ｄ４では、ＤＳＶ制御コードＤ１０を含むその前後
において前述した第１の条件が守られることにより、完
全ＤＳＶ制御が実現されていることになる。図６（ｍ）
には、ＮＲＺＩエンコーダにより上記（１，７）ＲＬＬ
符号列Ｄ４についてＮＲＺＩ変調を施した符号列の波形
が示されている。

【００６１】（５．デコーダの構成及び信号処理動作）
次に、本実施の形態によるＤＳＶ制御が行われた（１，
７）ＲＬＬ符号列からＤＳＶ制御コードを除去して、も
との（１，７）ＲＬＬ符号列に復元することのできるデ
コーダの構成について、図７及び図８を参照して説明す
る。図７は本実施の形態としてのデコーダの回路構成を
示すブロック図であり、図８はデコーダの信号処理動作
を示すタイミングチャートである。

【００６２】例えば、所定種類のディスク状記録媒体に
対する再生動作により読み出された再生データＤ１００
は、図７に示すＮＲＺＩデコーダ１１に対して供給され
る。ＮＲＺＩデコーダ１１は、例えば入力された再生デ
ータＤ１００を１ビット遅延させた遅延データＤ１０１
を出力する遅延器１０ａと、遅延データＤ１０１と再生
データＤ１００について加算を行うことによりＮＲＺＩ
復調された（１，７）ＲＬＬ符号列Ｄ１０２を出力する
加算器１０ｂを備えて構成される。なお、加算器１０ｂ
では、実際には遅延データＤ１０１と再生データＤ１０
０のＥＸ−ＯＲをとるように構成されている。例えば、
上記再生データＤ１００が図８（ａ）に示す波形であっ
た場合、遅延器１０ａにより再生データＤ１００を１ビ
ット遅延させた遅延データＤ１０１の波形は図８（ｂ）
に示され、また、ＮＲＺＩデコーダ１１によりＮＲＺＩ
復調される（１，７）ＲＬＬ符号列Ｄ１０２（加算器１
０ｂの演算出力）は図８（ｃ）に示される状態の符号列
となる。この（１，７）ＲＬＬ符号列Ｄ１０２は、シフ
トレジスタ１２に出力されると共に、例えばタイミング
ジェネレータ１６に対して入力されて、後述するタイミ
ング信号Ｄ１０８，Ｄ１０９を発生させるために用いら
れる。

【００６３】シフトレジスタ１２は、後述するコードパ
ターン選択回路１５の動作に適合して設定された所定タ
イミングにより（１，７）ＲＬＬ符号列Ｄ１０２をシフ
トし、（１，７）ＲＬＬ符号列Ｄ１０３としてセレクタ
１３に出力する。この場合、（１，７）ＲＬＬ符号列Ｄ
１０３は、図８（ｃ）に示す（１，７）ＲＬＬ符号列Ｄ
１０２に対して、図８（ｆ）に示すタイミングにまでシ
フトされて出力されるものとする。また、シフトレジス
タ１２では、入力された（１，７）ＲＬＬ符号列Ｄ１０
２に含まれるＤＳＶ制御コード（ＢＰ１）を抜き出して
ＤＳＶ制御コードＤ１０６としてビットパターン選択回
路１５に供給する。この場合には、図８（ｃ）に示す
（１，７）ＲＬＬ符号列Ｄ１０２において［００１０１
０］のビットパターンによるＤＳＶ制御コードＤ１０６
がビットパターン選択回路１５に供給される。

【００６４】ビットパターン選択回路１５は、図３に示
したと同様の内容の変換テーブル１５ａを備えているも
のとされる。ただし、デコード時においては単にＤＳＶ
制御コードを後述する置換ビット列ＢＰ２（エンコード
時の被置換ビット列ＢＰ２と同等であるため、同一符号
「ＢＰ２」を付すこととする）に置き換え挿入すればよ
く、エンコード時のように、反転時と非反転時の区別は
不要であり、また、挿入位置前後の所定ビットあるいは
所定ビット列のビット状態を参照する必要もない。従っ
て、ビットパターン選択回路１５の変換テーブルの内容
としては、ＤＳＶ制御コードのビットパターンに対する
置換ビット列のビットパターンの対応が示されていれば
よい。つまり、図３における最も左の列に示される置換
ビット列のビットパターンと、その左隣の列のＤＳＶ制
御コードのビットパターンの内容が保持されていればよ
い。

【００６５】そして、ビットパターン選択回路１５で
は、変換テーブル１５ａを参照して、ＤＳＶ制御コード
［００１０１０］に対応する置換ビット列ＢＰ２を選択
する。図３によれば、ＤＳＶ制御コード［００１０１
０］に対応する置換ビット列ＢＰ２のビットパターンと
して、［０００］を選択することになる。ビットパター
ン選択回路１５には、例えば図８（ｅ）に示すタイミン
グによりタイミングジェネレータ１６からタイミング信
号Ｄ１０８が供給されている。ビットパターン選択回路
１５は、上記タイミング信号Ｄ１０８のパルス出力タイ
ミングに応答して、上述のようにして選択した［００
０］の３ビットパターンを置換ビット列Ｄ１０７として
発生してセレクタ１３に出力する。

【００６６】セレクタ１３には、例えば図８（ｆ）に示
すシフトレジスタ１２によりシフトされた（１，７）Ｒ
ＬＬ符号列Ｄ１０３と、上記図８（ｄ）に示す３ビット
の置換ビット列Ｄ１０７が入力され、また、図８（ｇ）
に示すタイミング信号Ｄ１０９が入力される。タイミン
グ信号Ｄ１０９は、置換ビット列Ｄ１０７の挿入タイミ
ングに対応してＨレベルとなる信号である。セレクタ１
３は、タイミング信号Ｄ１０９がＬレベルの期間は、図
８（ｆ）の（１，７）ＲＬＬ符号列Ｄ１０３を出力し、
タイミング信号Ｄ１０９がＨレベルの期間は図８（ｄ）
の置換ビット列Ｄ１０７を出力するように動作する。た
だし、タイミング信号Ｄ１０９がＨレベルからＬレベル
に反転した時点から３ビット長に対応する（１，７）Ｒ
ＬＬ符号Ｄ１０３については、そのデータを捨てるよう
に処理を実行する。これにより、セレクタ１３からは例
えば図８（ｈ）に示す（１，７）ＲＬＬ符号列Ｄ１０４
が出力される。この（１，７）ＲＬＬ符号列Ｄ１０４
は、６ビットのＤＳＶ制御コードＢＰ１に置き換えて、
ＤＳＶ制御前の（１，７）ＲＬＬ符号列を形成する３ビ
ットの置換ビット列ＢＰ２を挿入したものである。つま
り、ＤＳＶ制御が解除された（１，７）ＲＬＬ符号列で
ある。

【００６７】上記（１，７）ＲＬＬ符号列Ｄ１０４は、
（１，７）ＲＬＬデコーダ１４に供給されて（１，７）
ＲＬＬ復調処理が施され、出力データＤ１０５として出
力される。例えば、図８（ｈ）に示す（１，７）ＲＬＬ
符号列Ｄ１０４であれば、（１，７）ＲＬＬデコーダ１
４によって、図８（ｉ）に示すビット列の出力データＤ
１０５が得られることになる。この出力データは例えば
この後、図示しない信号処理回路に供給されて、所定フ
ォーマットの時系列データとして処理される。

【００６８】なお、上記実施の形態においては、被置換
ビット列（置換ビット列）ＢＰ２を３ビットとし、ＤＳ
Ｖ制御コードＢＰ１を６ビットとした場合について説明
したが、例えば４ビットの冗長ビットをＤＳＶ制御コー
ドとして単に挿入する場合よりも低い冗長度が得られる
のであれば、被置換ビット列（置換ビット列）ＢＰ２の
ビット数と、ＤＳＶ制御コードＢＰ１のビット数の関係
は、任意に設定されて構わない。また、上記実施の形態
では、（１，７）ＲＬＬ符号に対してＤＳＶ制御を行う
場合について説明したが、他の（ｄ，ｋ）制限による
（１，７）ＲＬＬ符号に対してＤＳＶ制御を行う場合に
も、当然のこととして本発明を適用することが可能であ
る。さらには、本発明は例えばＮＲＺＩ変調の代わりに
ＮＲＺ(Non ReturnTo Zero)変調が採用されることを前
提とした場合に対応することも可能である。

【００６９】

【発明の効果】以上説明したように、本発明はＲＬＬ符
号列を形成するａビットの被置換ビット列を、例えば
（ｄ，ｋ）制限を守るための所定規則に従って選択され
たビットパターンを有するｍ（ただしｍ＞ａ）ビットの
ＤＳＶ制御コードに置き換え挿入するようにしてＤＳＶ
制御を行うように構成しているが、これにより、ＤＳＶ
制御が施されたＲＬＬ符号として、（ｄ，ｋ）制限を守
ったうえで、単にＲＬＬ符号列に対して冗長ビットとし
てのＤＳＶ制御コードを挿入する場合よりも低い冗長度
を得ることが可能になり、更に高密度記録化に有利とな
る。

【００７０】また、上記のようにしてＤＳＶ制御が施さ
れたＲＬＬ符号列についてＤＳＶ制御を解除するには、
例えば上記ＤＳＶ制御コードのビットパターンと、ＤＳ
Ｖ制御前の元のデータを形成する置換ビット列（上記被
置換ビット列と同等）のビットパターンの対応を示す変
換テーブルを用意し、この変換テーブルを参照して選択
されたビットパターンの置換ビット列をＤＳＶ制御コー
ドと置き換えて挿入するように構成すれば、例えば特に
複雑な処理を実行しなくともＤＳＶ制御前のＲＬＬ符号
列を復元することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態のＤＳＶ制御コードの概念
を示す説明図である。

【図２】本実施の形態においてＤＳＶ制御コードの候補
となり得るビットパターンを示す説明図である。

【図３】本実施の形態の変換テーブルを示す説明図であ
る。

【図４】同一（１，７）ＲＬＬ符号列に対して挿入する
ＤＳＶ制御コードのビットパターンの相違によるＮＲＺ
Ｉ変調符号の波形の相違を示す図である。

【図５】本実施の形態のエンコーダの構成を示すブロッ
ク図である。

【図６】エンコーダの信号処理例を示すタイミングチャ
ートである。

【図７】本実施の形態のデコーダの構成を示すブロック
図である。

【図８】デコーダの信号処理例を示すタイミングチャー
トである。図である。

【図９】（１，７）ＲＬＬ符号に対するＤＳＶ制御方法
として、単に冗長ビットとしてのＤＳＶ制御コードを挿
入する場合を示す説明図である。

【図１０】（１，７）ＲＬＬに対して挿入するＤＳＶ制
御コードのビット数と、完全ＤＳＶ制御の可否との関係
を示す説明図である。

【符号の説明】

ＢＰ１ ＤＳＶ制御コード、ＢＰ２ 被置換ビットパタ
ーン、ＢＰ３ 参照ビット列、ｂｔ１ 直前参照ビッ
ト、ｂｔ２ 直後参照ビット、１ （１，７）ＲＬＬエ
ンコーダ、２，１２ シフトレジスタ、３，１３ セレ
クタ、４ ＮＲＺＩエンコーダ、５，１５ ビットパタ
ーン選択回路、５ａ，１５ａ 変換テーブル、６ ＤＳ
Ｖ演算器、７，１６ タイミングジェネレータ、１１
ＮＲＺＩデコーダ、１４ （１，７）ＲＬＬデコーダ

Claims (6)

【特許請求の範囲】
1. 【請求項１】 （ｄ，ｋ）ランレングスリミテッド符号
   列（ｄは最小ラン数、ｋは最大ラン数を示す）に対して
   デジタルサムバリュー制御を施すためのエンコード装置
   において、 上記（ｄ，ｋ）ランレングスリミテッド符号列におけ
   る、デジタルサムバリュー制御のための制御符号の挿入
   位置の直前又は直後に位置するａビット長の被置換ビッ
   ト列のビット内容と、当該被置換ビット列の前方又は後
   方に位置する所定の符号又は符号列のビット内容を識別
   可能なビット内容識別手段と、 上記ビット内容識別手段の識別結果に基づいて、（ｄ，
   ｋ）ランレングスリミテッド符号列としての最小ラン数
   ｄ及び最大ラン数ｋの制限を守りながらデジタルサムバ
   リュー制御を実現することのできる、ｍ（ただしｍ＞
   ａ）ビット長の制御符号のビットパターンを択一的に選
   択する制御符号選択手段と、 上記制御符号選択手段により選択されたビットパターン
   の制御符号を、上記被置換ビット列と置き換えるように
   して上記（ｄ，ｋ）ランレングスリミテッド符号列に対
   して挿入する制御符号挿入手段と、 を備えていることを特徴とするエンコード装置。
2. 【請求項２】 上記制御符号選択手段は、（ｄ，ｋ）ラ
   ンレングスリミテッド符号列としての最小ラン数ｄ及び
   最大ラン数ｋの制限を守りながらデジタルサムバリュー
   制御を実現することのできる制御符号のビットパターン
   が複数存在する場合には、これら複数のビットパターン
   のうち、反転制御を示すビットの数が最も少ないビット
   パターンを選択するように構成されていることを特徴と
   する請求項１に記載のエンコード装置。
3. 【請求項３】 デジタルサムバリュー制御の解除された
   （ｄ，ｋ）ランレングスリミテッド符号列を得るための
   デコード装置において、 （ｄ，ｋ）ランレングスリミテッド符号列に挿入されて
   いるデジタルサムバリュー制御のためのｍビット長の制
   御符号のビットパターンと、上記制御符号挿入前の元の
   （ｄ，ｋ）ランレングスリミテッド符号列を形成するａ
   （ただしａ＜ｍ）ビット長の置換ビット列のビットパタ
   ーンとを対応させた対応情報が格納された対応情報格納
   領域と、 （ｄ，ｋ）ランレングスリミテッド符号に挿入されてい
   る上記制御符号のビットパターンを識別する制御符号識
   別手段と、 上記対応情報を参照して、上記制御符号識別手段により
   識別した制御符号のビットパターンに対応する置換ビッ
   ト列のビットパターンを選択する置換ビット列選択手段
   と、 上記置換ビット列選択手段により選択されたビットパタ
   ーンの置換ビット列を上記制御符号と置き換えるように
   して、上記（ｄ，ｋ）ランレングスリミテッド符号列に
   対して挿入する置換ビット挿入手段と、 を備えていることを特徴とするデコード装置。
4. 【請求項４】 （ｄ，ｋ）ランレングスリミテッド符号
   列に対してデジタルサムバリュー制御を施すためのエン
   コード方法において、 上記（ｄ，ｋ）ランレングスリミテッド符号列におけ
   る、デジタルサムバリュー制御のための制御符号の挿入
   位置の直前又は直後に位置するａビット長の被置換ビッ
   ト列のビット内容と、当該被置換ビット列の前方又は後
   方に位置する所定の符号又は符号列のビット内容を識別
   するビット内容識別処理と、 上記ビット内容識別処理の識別結果に基づいて、（ｄ，
   ｋ）ランレングスリミテッド符号列としての最小ラン数
   ｄ及び最大ラン数ｋの制限を守りながらデジタルサムバ
   リュー制御を実現することのできる、ｍ（ただしｍ＞
   ａ）ビット長の制御符号のビットパターンを択一的に選
   択する制御符号選択処理と、 上記制御符号選択処理により選択されたビットパターン
   の制御符号を、上記被置換ビット列と置き換えるように
   して上記（ｄ，ｋ）ランレングスリミテッド符号列に対
   して挿入する制御符号挿入処理と、 を実行するように構成されていることを特徴とするエン
   コード方法。
5. 【請求項５】 上記制御符号選択処理は、（ｄ，ｋ）ラ
   ンレングスリミテッド符号列としての最小ラン数ｄ及び
   最大ラン数ｋの制限を守りながらデジタルサムバリュー
   制御を実現することのできる制御符号のビットパターン
   が複数存在する場合には、これら複数のビットパターン
   のうち、反転制御を示すビットの数が最も少ないビット
   パターンを選択するように処理を実行することを特徴と
   する請求項４に記載のエンコード方法。
6. 【請求項６】 デジタルサムバリュー制御の解除された
   （ｄ，ｋ）ランレングスリミテッド符号列を得るための
   デコード方法において、 （ｄ，ｋ）ランレングスリミテッド符号列に挿入された
   デジタルサムバリュー制御のためのｍビット長の制御符
   号のビットパターンと、上記制御符号挿入前の元の
   （ｄ，ｋ）ランレングスリミテッド符号列を形成するａ
   （ただしａ＜ｍ）ビット長の置換ビット列のビットパタ
   ーンとを対応させた対応情報を所定の格納領域に格納し
   ておき、 （ｄ，ｋ）ランレングスリミテッド符号に挿入されてい
   る上記制御符号のビットパターンを識別する制御符号識
   別処理と、 上記対応情報を参照して、上記制御符号識別手順により
   識別したビットパターンの制御符号に対応する置換ビッ
   ト列のビットパターンを選択する置換ビット列選択処理
   と、 上記置換ビット列選択手順により選択されたビットパタ
   ーンの置換ビット列を上記制御符号と置き換えるように
   して、上記（ｄ，ｋ）ランレングスリミテッド符号列に
   対して挿入する置換ビット挿入処理と、 を実行するように構成されていることを特徴とするデコ
   ード方法。