JPH10340586A - 半導体記憶装置及びデータ処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 書き込みサイクルの時間短縮とデータの信頼
性の向上を図ることにある。 【解決手段】 複数のメモリマット（５０，６０，７
０，８０）のそれぞれに、パリティビットを記憶するた
めのパリティビット記憶領域（８−８）を設け、且つ、
上記アドレス分配系を介して上記複数のメモリマットに
書き込みアドレス信号が分配されるまでに、上記メモリ
マットへの書き込みデータを論理演算してパリティビッ
トを生成するためのパリティビット生成回路（５１，６
１，７１，８１）を設け、上記アドレス分配系を介して
上記複数のメモリマットに書き込みアドレス信号が分配
されるまでにパリティビットを生成することにより、デ
ータ書き込みサイクルに何ら影響を与えること無く、デ
ータの信頼性の向上を図る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置、
さらにはそれにおけるデータの信頼性の向上を図るため
の技術に関し、例えばスタティック・ランダム・アクセ
ス・メモリ（ＳＲＡＭと略記する）に適用して有効な技
術に関する。

【０００２】

【従来の技術】半導体記憶装置の一例として、複数のス
タティック型メモリセルをアレイ状に配列して成るＳＲ
ＡＭがある。このＳＲＡＭにおいては、メモリセルの選
択端子がロウ方向毎にワード線に結合され、メモリセル
のデータ入出力端子がカラム方向毎に相補データ線（相
補ビット線とも称される）に結合される。

【０００３】ロウアドレスに基づいて一つのワード線が
選択レベルに駆動されると、それに結合される全てのメ
モリセルが、対応する相補データ線に結合される。それ
ぞれの相補データ線は、相補データ線に１対１で結合さ
れた複数個のカラムスイッチを含むカラム回路を介して
相補コモンデータ線に共通接続されている。複数個のカ
ラムスイッチは、カラムアドレスに基づいて選択的にオ
ンされる。

【０００４】ロウアドレスをデコードするデコーダや、
カラムアドレスをデコードするカラムアドレスデコーダ
は、ナンドゲートやノアゲート、及び複数のデコード線
の組合わせによって構成される。

【０００５】尚、ＳＲＡＭについて記載された文献の例
としては、昭和５９年１１月３０日にオーム社より発行
された「ＬＳＩハンドブック（第５００頁〜）」があ
る。

【０００６】

【発明が解決しようとする課題】α（アルファ）線やノ
イズによりメモリセルデータが破壊されることがある。
そのようなα線やノイズに対するデータの信頼性を高め
るため、メモリセルの内部ノードに意識的にキャパシタ
を付加し、このキャパシタによって、α線やノイズに起
因するデータ破壊を回避する方法が考えられる。

【０００７】しかしながら、メモリセルの内部ノードに
キャパシタを付加するのは、当該内部ノードにおける時
定数が大きくなり、メモリセルへのデータ書き込み特性
を悪化させるから、書き込みサイクル時間を長くする要
因の一つになる。

【０００８】本発明の目的は、書き込みサイクル時間に
影響を与えることなく、データの信頼性の向上を図るた
めの技術を提供することにある。

【０００９】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１１】すなわち、アドレス分配系を介して複数の
メモリマット（５０，６０，７０，８０）に書き込みア
ドレス信号が分配されるまでに、メモリマットへの書き
込みデータを論理演算して誤り検出又は訂正コードを生
成するためのコード生成回路（５１，６１，７１，８
１）と、複数のメモリマットのそれぞれに、上記誤り検
出又は訂正コードを記憶するための記憶領域（８−８）
とを設ける。

【００１２】また、アドレス分配系を介して複数のメモ
リマット（５０，６０，７０，８０）に書き込みアドレ
ス信号が分配されるまでに、上記メモリマットへの書き
込みデータを論理演算してパリティビットを生成するた
めのパリティビット生成回路５１，６１，７１，８１）
と、複数のメモリマットのそれぞれに、上記パリティビ
ットを記憶するためのパリティビット記憶領域（８−
８）を設ける。

【００１３】半導体記憶装置のデータ書込みの際には、
当該半導体記憶装置の内部に配置されたパリティビット
生成回路でパリティビットが生成され、それが記憶され
るので、その記憶情報に基づいて読み出しデータのパリ
ティチェックを行うことができ、そのことが、データの
信頼性の向上を達成する。しかも、上記アドレス分配系
を介して上記複数のメモリマットに書き込みアドレス信
号が分配されるまでに、パリティビットが生成されるこ
とにより、データ書き込みサイクルに何ら影響を与えず
に済む。

【００１４】さらに、上記パリティビット記憶領域のパ
リティビットと上記パリティビット記憶領域以外の記憶
領域のデータとの論理演算により、上記メモリマットか
らの読み出しデータのパリティチェックを行うパリティ
チェック回路（５２，６２，７２，８２）をメモリマッ
ト毎に配置することができ、それにより、半導体記憶装
置内でパリティチェックを行うことができる。

【００１５】また、上記アドレス分配系は、外部から入
力されたアドレス信号をラッチするためのラッチ回路
（９１）と、上記ラッチ回路でラッチされたアドレス信
号に基づいてアドレス信号伝達路を駆動するためのバッ
ファ回路（９２）とを含んで構成することができる。

【００１６】そして、上記のように構成された半導体記
憶装置と、それをアクセス可能なマイクロコンピュータ
とを含んでデータ処理装置を構成することができ、その
場合には、パリティビットの生成やパリティチェックを
半導体記憶装置の外部で行う必要が無い。

【００１７】

【発明の実施の形態】図２には本発明にかかるデータ処
理装置の一例であるコンピュータシステムが示される。

【００１８】このコンピュータシステムは、システムバ
スＢＵＳを介して、マイクロコンピュータ３１、ＤＲＡ
Ｍ（ダイナミック・ランダム・アクセス・メモリ）３
２、ＳＲＡＭ３３（スタティック・ランダム・アクセス
・メモリ）、ＲＯＭ（リード・オンリ・メモリ）３４、
周辺装置制御部３５、表示制御部３６などが、互いに信
号のやり取り可能に結合され、予め定められたプログラ
ムに従って所定のデータ処理を行う。上記マイクロコン
ピュータ３１は、本システムの論理的中核とされ、主と
して、アドレス指定、情報の読み出しと書き込み、デー
タの演算、命令のシーケンス、割り込の受付け、記憶装
置と入出力装置との情報交換の起動等の機能を有し、演
算制御部や、バス制御部、メモリアクセス制御部などか
ら構成される。上記ＤＲＡＭ３２や、ＳＲＡＭ３３、及
びＲＯＭ３４は内部記憶装置として位置付けられてい
る。ＤＲＡＭ３２は、メインメモリとされ、マイクロコ
ンピュータ３１での計算や制御における作業領域として
利用される。ＳＲＡＭ３３は、二次キャッシュメモリと
され、メインメモリであるＤＲＡＭ３２の記憶内容の一
部が記憶されるされることにより、マイクロコンピュー
タ３１が必要とする情報を速やかに取り込むことができ
るようになっている。また、ＲＯＭ３４には読出し専用
のプログラムが格納される。周辺装置制御部３５によっ
て、ハードディスクなどの外部憶装置３８の動作制御
や、キーボード３９などからの情報入力制御が行われ
る。また、上記表示制御部３６によってＣＲＴディスプ
レイ４０への情報表示制御が行われる。この表示制御部
３６には描画処理のための半導体チップや画像メモリな
どが含まれる。

【００１９】図１には上記ＳＲＡＭ３３の構成例が示さ
れる。特に制限されないが、ＳＲＡＭ３３は、公知の半
導体集積回路製造技術により単結晶シリコン基板などの
一つの半導体基板に形成される。

【００２０】ＳＲＡＭ３３は、４個のメモリマット５
０，６０，７０，８０を有し、この４個のメモリマット
５０〜８０にアドレス信号を分配するためのアドレス分
配系として、入力アドレス信号をラッチするためのアド
レス入力ラッチ回路（ＡＩＬ）９１、及びアドレス伝達
路を駆動するためのアドレス入力バッファ９２が設けら
れている。アドレス信号を取り込むための外部端子にア
ドレス入力ラッチ回路９１が結合され、このアドレス入
力ラッチ回路９１でラッチされたアドレスが後段のアド
レス入力バッファ９２を介して各メモリマット５０，６
０，７０，８０に共通に伝達される。アドレス信号入力
のための外部端子から各メモリマット５０，６０，７
０，８０までのアドレス遅延時間が互いに等しくなるよ
うにアドレス入力バッファ９２の出力端子から各メモリ
マット５０，６０，７０，８０までは等長配線とされ
る。

【００２１】また、各メモリマット５０，６０，７０，
８０毎に、データ入力のためのデータ入力ラッチ回路
（ＤＩＬ）５３，６３，７３，８３、及びデータ出力の
ためのデータ出力ラッチ回路（ＤＯＬ）５４，６４，７
４，８４が設けられる。上記のアドレス分配系に対し
て、各メモリマット５０，６０，７０，８０のデータ入
出力ポートは、チップの縁辺側にレイアウトされてお
り、また、各メモリマット５０，６０，７０，８０毎に
データ入出力のための専用の外部端子が設けられている
ため、データ入出力のための外部端子までの距離はアド
レス分配系に比べて短い。このため、ＳＲＡＭ３３内に
おいて、アドレス信号の遅延時間に比べてデータの遅延
時間は短くなる。つまり、各メモリマット５０，６０，
７０，８０において、メモリセルへの書き込みアドレス
が確定される前に書き込みデータが確定される。そこ
で、このＳＲＡＭ３３では、メモリセルへの書き込みア
ドレスが確定するまでの時間を利用して、パリティチェ
ックのためのパリティビットを生成し、このパリティビ
ットに基づくパリティチェックを行うことでデータの信
頼性の向上を図るようにしている。

【００２２】すなわち、メモリマット５０，６０，７
０，８０に対応して、入力データの論理演算によりパリ
ティビットを生成するためのパリティビット生成回路５
１，６１，７１，８１が設けられ、また、メモリマット
５０，６０，７０，８０からの読み出しデータ（パリテ
ィビットを含む）に基づく論理演算によりパリティチェ
ックを行うパリティチェック回路５２，６２，７２，８
２が設けられている。上記パリティビット生成回路５
１，６１，７１，８１によって生成されたパリティビッ
トは、それぞれ対応するメモリマット５０，６０，７
０，８０に設けられたパリティビット記憶領域に書き込
まれる。また、このパリティビット記憶領域から読み出
されたパリティビットは、パリティチェックのために、
メモリマットからの読み出しデータとともにパリティチ
ェック回路５２，６２，７２，８２に入力される。さら
に、パリティチェック回路５２，６２，７２，８２での
パリティチェック結果は、対応するパリティ出力ラッチ
回路５５，６５，７５，８５及びパリティチェック結果
出力専用の外部端子を介して外部出力される。上記パリ
ティチェック結果により、メモリマット５０，６０，７
０，８０からの読み出しデータが正常と判断される場合
には、当該データがマイクロコンピュータ３１で使用さ
れる。しかしながら、上記パリティチェック結果によ
り、メモリマット５０，６０，７０，８０からの読み出
しデータが異常と判断される場合には、当該データはマ
イクロコンピュータ３１で使用されない。この場合、当
該データはα線やノイズによって破壊されている可能性
があるから、キャッシュ・ミスの場合と同様に、メイン
メモリであるＤＲＡＭ３２から読み出される。

【００２３】また、専用の外部端子を介して外部からク
ロック信号ＣＬＫが入力されるようになっている。この
クロック信号ＣＬＫは、主としてＳＲＡＭ３３内の各種
ラッチ回路に供給され、各種ラッチ回路は、入力された
クロック信号ＣＬＫに同期してアドレス信号又はデータ
等をラッチする。

【００２４】次に、各部の詳細な構成について説明す
る。

【００２５】図３には上記４個のメモリマット５０，６
０，７０，８０のうちの一つであるメモリマット８０に
ついての構成例が代表的に示される。

【００２６】メモリマット８０は、特に制限されない
が、８ビット分のメモリセルアレイブロック８−０，８
−１，…，８−８が設けられる。図面上、右端に位置す
るメモリセルアレイブロック８−８はパリティビットデ
ータの記憶領域とされる。メモリセルアレイブロック８
−０，８−１，…，８−８は、特に制限されないが、１
２８本のワード線、及びそれに交差するように設けられ
た８組の相補ビット線と、このワード線と相補ビット線
との交差する箇所に設けられたスタティック型メモリセ
ルとを含む。スタティック型メモリセルは選択端子とデ
ータ入出力端子を有し、メモリセルの選択端子はロウ方
向毎にワード線に結合され、メモリセルのデータ入出力
端子はカラム方向毎に相補データ線に結合される。ワー
ド線の駆動は、アドレス入力バッファ９２から伝達され
るアドレス信号の上位複数ビットをデコードするロウア
ドレスデコーダ８０１のデコード出力信号に基づいて行
われる。

【００２７】また、上記メモリセルアレイブロック８−
０，８−１，…，８−８に対応して配置された８個のカ
ラムスイッチ群８０３が設けられる。個々のカラムスイ
ッチは、相補データ線に１対１で結合されており、アド
レレス入力バッファ９２ら伝達されるアドレス信号の下
位複数ビットをデコードするカラムアドレスデコーダ８
０２の出力信号に基づいて動作制御される。このカラム
スイッチで選択されたデータは、センスアンプ群８０４
を形成する個々のセンスアンプで増幅され、さらに、入
出力バッファ群８０５を形成する個々の出力バッファを
介して外部出力可能とされる。尚、他のメモリマット５
０，６０，７０についても上記の場合と同様に構成され
る。

【００２８】図４には上記４個のパリティビット生成回
路５１，６１，７１，８１のうちのひとつであるパリテ
ィビット生成回路８１の構成例が代表的に示される。

【００２９】データ入力ラッチ回路８３を介して外部か
ら入力された書き込みデータをＤ０〜Ｄ７で示すとき、
この書き込みデータＤ０〜Ｄ７の排他的論理和を得るた
めの７個の排他的論理和回路８１１〜８１７が設けられ
る。すなわち、排他的論理和回路８１１によりデータＤ
０，Ｄ１の排他的論理和が得られ、排他的論理和回路８
１２によりデータＤ２，Ｄ３の排他的論理和が得られ、
さらにその出力信号の排他的論理和が、後段の排他的論
理和回路８１３により得られる。同様に、排他的論理和
回路８１４によりデータＤ４，Ｄ５の排他的論理和が得
られ、排他的論理和回路８１５によりデータＤ６，Ｄ７
の排他的論理和が得られ、さらにその出力信号の排他的
論理和が、後段の排他的論理和回路８１６により得られ
る。そして、排他的論理和回路８１３，８１６の出力信
号の排他的論理和が、後段の排他的論理和回路８１７に
よって得られ、それがパリティビットデータ８１８とし
て、メモリセルアレイブロック８−８に書き込まれる。
尚、他のパリティビット生成回路５１，６１，７１につ
いても上記の場合と同様に構成される。

【００３０】図５には上記パリティチェック回路５１，
６１，７１，８１のうちの一つであるパリティチェック
回路８１の構成例が代表的に示される。

【００３１】メモリマット８０を形成する８個のメモリ
アレイブロック８−０〜８−７からの出力データをＤ０
〜Ｄ７とすると、この出力データＤ０〜Ｄ７と、メモリ
アレイブロック８−８から出力されるパリティビットデ
ータ８１８との排他的論理和が求められ、それが、パリ
ティチェック回路８２でのパリティチェック結果とされ
る。すなわち、排他的論理和回路８２１によりデータＤ
０，Ｄ１の排他的論理和が得られ、排他的論理和回路８
２２によりデータＤ２，Ｄ３の排他的論理和が得られ、
さらにその出力信号の排他的論理和が、後段の排他的論
理和回路８２３により得られる。同様に、排他的論理和
回路８２４によりデータＤ４，Ｄ５の排他的論理和が得
られ、排他的論理和回路８２５によりデータＤ６，Ｄ７
の排他的論理和が得られ、さらにその出力信号の排他的
論理和が、後段の排他的論理和回路８２６により得られ
る。そして、排他的論理和８３３，８２６の出力信号の
排他的論理和が、後段の排他的論理和回路８２７によっ
て得られ、それと、パリティビットデータ８１８との排
他的論理和が排他的論理和回路８２８で得られることに
より、パリティチェックデータ８２９が得られる。尚、
他のパリティチェック回路も上記の場合と同様に構成さ
れる。

【００３２】図６には図１に示されるＳＲＡＭ３３にお
ける主要部の動作タイミングが示される。

【００３３】図６に示されるように、アドレスラッチ回
路９１でラッチされたアドレス信号が、４個のメモリマ
ット５０，６０，７０，８０に分配され、そのうちの一
つであるメモリマット８０の入力端子（ロウアドレスデ
コーダ８０１、カラムアドレスデコーダ８０２の入力端
子）に伝達されるまでの信号遅延時間をｔ１とすると、
この信号遅延時間ｔ１はおよそ１〜２ｎｓとされると
き、データラッチ回路８３から書き込みデータが出力さ
れてから、当該書き込みデータに基づいてパリティビッ
ト生成回路８１でパリティビットが生成されるまでの時
間ｔ２はおよそ０．２から０．５ｎｓであり、上記信号
遅延時間ｔ１の１／２以下となる。これは、アドレス信
号の分配のために引き回される導電線での信号遅延量に
比べて、パリティビット生成回路８１を形成する排他的
論理和論理和回路３段の遅延量のほうが遙かに少ないか
らであり、アドレス信号分配にかかる信号遅延時間ｔ１
内において、パリティビット生成が完了することを意味
する。このようにアドレス信号分配にかかる信号遅延時
間ｔ１内においてパリティビット生成を完了することが
できるので、ＳＲＡＭ３３内でパリティビット生成を行
っているにもかかわらず、当該ＳＲＡＭ３３のデータ書
き込みサイクルに何ら影響を及ぼさない。しかも、ＳＲ
ＡＭ３３内でパリティチェックが行われるから、メモリ
セルの内部ノードに意識的にキャパシタを付加したりす
ること無しに、ＳＲＡＭ３３で扱われるデータの信頼性
の向上を図ることができる。

【００３４】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。

【００３５】例えば、上記の例では誤り検出又は訂正コ
ードの一例としてパリティビットを挙げたが、パリティ
ビット以外のコードを利用することができる。例えば、
パリティビットの生成、及びパリティチェックに代え
て、ＥＣＣ（ｅｒｒｏｒ ｃｏｒｒｅｃｔｉｎｇ ｃｏ
ｄｅ）コードの生成、及びそれに基づく誤り訂正を行う
ようにしても良い。つまり、パリティビット生成回路５
１，６１，７１，８１に代えてＥＣＣコードの生成を行
うＥＣＣコード生成回路を設け、パリティチェック回路
５２，６２，７２，８２に代えて、上記ＥＣＣコードを
利用した誤り訂正を行うための誤り訂正回路を設けるこ
とができる。ＥＣＣコードとしてはハミングコードや拡
大ハミングコードが知られており、わずかなビット誤り
ならこの誤り訂正回路でそれを訂正することができる。

【００３６】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＳＲＡ
Ｍを用いた二次キャッシュメモリに適用した場合につい
て説明したが、本発明はそれに限定されるのもではな
く、各種半導体記憶装置に広く適用することができる。

【００３７】本発明は、少なくとも複数メモリマットを
有することを条件に適用することができる。

【００３８】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００３９】すなわち、アドレス分配系を介して複数の
メモリマットに書き込みアドレス信号が分配されるまで
に、メモリマットへの書き込みデータを論理演算して誤
り検出又は訂正コードを生成するためのコード生成回路
と、複数のメモリマットのそれぞれに、上記誤り検出又
は訂正コードを記憶するための記憶領域とを設けること
により、半導体記憶装置のデータ書込みの際には、上記
アドレス分配系を介して上記複数のメモリマットに書き
込みアドレス信号が分配されるまでに、誤り検出又は訂
正コード例えばパリティビットが生成されるから、デー
タ書き込みサイクルに何ら影響を与えること無く、デー
タの信頼性の向上を図ることができる。

【００４０】さらに当該半導体記憶装置の内部に配置さ
れたパリティパリティチェック回路でパリティチェック
が行われることにより、半導体記憶装置の外部でパリテ
ィチェックを行わないで済む。

【００４１】そして、そのような半導体記憶装置を含ん
でデータ処理装置を構成することにより、データ処理の
速度向上、及びデータ処理結果の信頼性の向上を図るこ
とができる。

【図面の簡単な説明】

【図１】本発明にかかる半導体記憶装置の一例であるＳ
ＲＡＭの構成例ブロック図である。

【図２】上記ＳＲＡＭを含むコンピュータシステムの構
成例回路図である。

【図３】上記ＳＲＡＭに含まれるメモリマットの構成例
ブロック図である。

【図４】上記ＳＲＡＭに含まれるパリティビット生成回
路の構成回路図である。

【図５】上記ＳＲＡＭに含まれるパリティチェック回路
の構成回路図である。

【図６】上記ＳＲＡＭにおける主要部の動作タイミング
図である。

【符号の説明】

３１ マイクロコンピュータ ３２ ＤＲＡＭ ３３ ＳＲＡＭ ３４ ＲＯＭ ３５ 周辺装置制御部 ３６ 表示制御部 ３８ 外部記憶装置 ３９ キーボード ４０ ＣＲＴディスプレイ ５０，６０，７０，８０ メモリマット ５１，６１，７１，８１ パリティビット生成回路 ５２，６２，７２，８２ パリティチェック回路 ５３，６３，７３，８３ データ入力ラッチ回路 ５４，６４，７４，８４ データ出力ラッチ回路 ５５，６５，７５，８５ パリティ出力ラッチ回路 ９１ アドレス入力ラッチ回路 ９２ アドレス入力バッファ回路

Claims (5)

【特許請求の範囲】
1. 【請求項１】 メモリセルが配列されて成る複数のメモ
   リマットと、外部から入力されたアドレス信号を上記複
   数のメモリマットに分配するためのアドレス分配系とを
   含む半導体記憶装置において、 上記アドレス分配系を介して上記複数のメモリマットに
   書き込みアドレス信号が分配されるまでに、上記メモリ
   マットへの書き込みデータを論理演算して誤り検出又は
   訂正コードを生成するための生成回路と、 上記複数のメモリマットのそれぞれに、上記誤り検出又
   は訂正コードを記憶するための記憶領域とを設けたこと
   を特徴とする半導体記憶装置。
2. 【請求項２】 スタティック型のメモリセルが配列され
   て成る複数のメモリマットと、外部から入力されたアド
   レス信号を上記複数のメモリマットに分配するためのア
   ドレス分配系とを含む半導体記憶装置において、 上記アドレス分配系を介して上記複数のメモリマットに
   書き込みアドレス信号が分配されるまでに、上記メモリ
   マットへの書き込みデータを論理演算してパリティビッ
   トを生成するためのパリティビット生成回路と、上記複
   数のメモリマットのそれぞれに、上記パリティビットを
   記憶するためのパリティビット記憶領域を設けたことを
   特徴とする半導体記憶装置。
3. 【請求項３】 上記パリティビット記憶領域のパリティ
   ビットと上記パリティビット記憶領域以外の記憶領域の
   データとの論理演算により、上記メモリマットからの読
   み出しデータのパリティチェックを行うパリティチェッ
   ク回路がメモリマット毎に配置されて成る請求項２記載
   の半導体記憶装置。
4. 【請求項４】 上記アドレス分配系は、外部から入力さ
   れたアドレス信号をラッチするためのラッチ回路と、 上記ラッチ回路でラッチされたアドレス信号に基づいて
   アドレス信号伝達路を駆動するためのバッファ回路とを
   含む請求項１乃至３のいずれか１項記載の半導体記憶装
   置。
5. 【請求項５】 請求項１乃至４のいずれか１項記載の半
   導体記憶装置と、この半導体記憶装置をアクセス可能な
   マイクロコンピュータとがバスを介して結合されて成る
   データ処理装置。