JPH10340865A - ビア中に自己整合銅拡散バリヤを形成する方法 - Google Patents
ビア中に自己整合銅拡散バリヤを形成する方法Info
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- JPH10340865A JPH10340865A JP10116537A JP11653798A JPH10340865A JP H10340865 A JPH10340865 A JP H10340865A JP 10116537 A JP10116537 A JP 10116537A JP 11653798 A JP11653798 A JP 11653798A JP H10340865 A JPH10340865 A JP H10340865A
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Abstract
(57)【要約】
【課題】 レベル間誘電体酸化物または他の絶縁体の銅
毒作用を防ぐ方法を提供すること。 【解決手段】 銅がレベル間誘電体中に拡散するのを防
ぐために銅導体に接続されたビアの側壁上に銅拡散バリ
ヤを形成する。ビア・エッチングの後で銅拡散バリヤの
薄い膜をウエハ上に付着する。スパッタ・エッチングを
実施して、ビアの底部からバリヤ材料を除去し、かつ銅
導体から酸化銅を除去する。バリヤ材料は、スパッタ・
エッチング中に側壁から除去されない。したがって、銅
が誘電体に毒（腐食）作用を及ぼすのを防ぐために、再
付着された銅に対するバリヤをビア側壁上に形成する。
毒作用を防ぐ方法を提供すること。 【解決手段】 銅がレベル間誘電体中に拡散するのを防
ぐために銅導体に接続されたビアの側壁上に銅拡散バリ
ヤを形成する。ビア・エッチングの後で銅拡散バリヤの
薄い膜をウエハ上に付着する。スパッタ・エッチングを
実施して、ビアの底部からバリヤ材料を除去し、かつ銅
導体から酸化銅を除去する。バリヤ材料は、スパッタ・
エッチング中に側壁から除去されない。したがって、銅
が誘電体に毒（腐食）作用を及ぼすのを防ぐために、再
付着された銅に対するバリヤをビア側壁上に形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、一般にコンピュー
タ・チップの製造に関し、さらに詳細には、銅がレベル
間誘電体酸化物またはバルク・シリコンに毒（腐食）作
用を及ぼすことなく銅ワイヤ接続を実施する方法に関す
る。
タ・チップの製造に関し、さらに詳細には、銅がレベル
間誘電体酸化物またはバルク・シリコンに毒（腐食）作
用を及ぼすことなく銅ワイヤ接続を実施する方法に関す
る。
【０００２】
【従来の技術】接続用のワイヤおよびビアの形成は、い
ろいろな方法によって行われる。一般に、基板をワイヤ
およびビア用にパターニングされた絶縁物で覆う。次い
で、金属を付着し、化学機械的研磨（ＣＭＰ）によって
絶縁体上にある金属を除去する。この方法は、当技術分
野においてダマシーン方法と呼ばれている。
ろいろな方法によって行われる。一般に、基板をワイヤ
およびビア用にパターニングされた絶縁物で覆う。次い
で、金属を付着し、化学機械的研磨（ＣＭＰ）によって
絶縁体上にある金属を除去する。この方法は、当技術分
野においてダマシーン方法と呼ばれている。
【０００３】銅は、アルミニウムよりも低い抵抗率を有
し、またより良い導体となるので、コンピュータ・チッ
プ製造において銅ワイヤを使用することが望ましい。し
かしながら、銅をワイヤリングする場合、製造プロセス
中に特別の注意が必要である。銅は接着層を必要とし、
したがって製造にいくつかのステップが追加される。さ
らに、銅はシリコンおよび酸化物中に容易に拡散し、し
たがって銅ワイヤと二酸化物ケイ素絶縁体との間の拡散
バリヤも必要になる。
し、またより良い導体となるので、コンピュータ・チッ
プ製造において銅ワイヤを使用することが望ましい。し
かしながら、銅をワイヤリングする場合、製造プロセス
中に特別の注意が必要である。銅は接着層を必要とし、
したがって製造にいくつかのステップが追加される。さ
らに、銅はシリコンおよび酸化物中に容易に拡散し、し
たがって銅ワイヤと二酸化物ケイ素絶縁体との間の拡散
バリヤも必要になる。
【０００４】銅ワイヤへの接続を実施するビアを形成す
る場合、金属付着の前に第一のステップとしてアルゴン
・スパッタを実施して、ビアを充填する。アルゴン・ス
パッタの目的は、ビアの下の銅ワイヤから酸化銅を除去
することである。このアルゴン・スパッタ中に銅および
酸化銅がビア側壁上に再付着され、銅が酸化物中に拡散
する可能性が生じ、酸化物が毒（腐食）作用を受け、そ
の電気絶縁能力が低下する。
る場合、金属付着の前に第一のステップとしてアルゴン
・スパッタを実施して、ビアを充填する。アルゴン・ス
パッタの目的は、ビアの下の銅ワイヤから酸化銅を除去
することである。このアルゴン・スパッタ中に銅および
酸化銅がビア側壁上に再付着され、銅が酸化物中に拡散
する可能性が生じ、酸化物が毒（腐食）作用を受け、そ
の電気絶縁能力が低下する。
【０００５】銅絶縁体ワイヤリング構造は、ダマシーン
方法または二重ダマシーン方法によって形成される。１
つのダマシーン・レベルは、平坦な誘電体スタックを付
着することによって製造され、次いでこのスタックを標
準のリソグラフィ技法およびドライ・エッチング技法を
使用してパターニングし、エッチングして、ワイヤリン
グまたはビア・パターンを形成する。次いで金属付着を
行う。次いで、化学機械的研磨を使用して、フィールド
金属を除去し、絶縁体中に埋め込まれた平坦化されたワ
イヤリングおよびビアを残す。後続のレベルを前記ステ
ップを繰り返すことによって形成する。ダマシーン方法
では、すべてのワイヤリングは各レベルで平坦である。
接着層／拡散バリヤが銅構造中に必要であり、一般に銅
層の下に配置される。
方法または二重ダマシーン方法によって形成される。１
つのダマシーン・レベルは、平坦な誘電体スタックを付
着することによって製造され、次いでこのスタックを標
準のリソグラフィ技法およびドライ・エッチング技法を
使用してパターニングし、エッチングして、ワイヤリン
グまたはビア・パターンを形成する。次いで金属付着を
行う。次いで、化学機械的研磨を使用して、フィールド
金属を除去し、絶縁体中に埋め込まれた平坦化されたワ
イヤリングおよびビアを残す。後続のレベルを前記ステ
ップを繰り返すことによって形成する。ダマシーン方法
では、すべてのワイヤリングは各レベルで平坦である。
接着層／拡散バリヤが銅構造中に必要であり、一般に銅
層の下に配置される。
【０００６】
【発明が解決しようとする課題】したがって、本発明の
目的は、銅がレベル間誘電体酸化物または他の絶縁体に
毒（腐食）作用を及ぼすのを防ぐ方法を提供することで
ある。
目的は、銅がレベル間誘電体酸化物または他の絶縁体に
毒（腐食）作用を及ぼすのを防ぐ方法を提供することで
ある。
【０００７】本発明の他の目的は、銅多重レベル相互接
続構造を構成する改善された方法を提供することであ
る。
続構造を構成する改善された方法を提供することであ
る。
【０００８】本発明の他の目的は、多重レベル銅ワイヤ
構造を構成する二重ダマシーン方法を提供することであ
る。
構造を構成する二重ダマシーン方法を提供することであ
る。
【０００９】
【課題を解決するための手段】本発明によれば、ビア・
エッチングの後で材料の薄い膜をウエハ上に付着する。
この材料は、銅が絶縁体中に拡散するのを防ぐ特性を有
しなければならない。ビアが接触している銅ワイヤから
酸化銅を除去するために、アルゴン・スパッタ・エッチ
ングを実施する。バリヤ材料は、このステップ中にビア
の底部およびウエハの上面から酸化銅とともに除去され
る。バリヤ材料は、スパッタ・エッチング中に側壁から
除去されない。したがって、ビア側壁上にスパッタリン
グされ、再付着された銅は、絶縁体中に拡散できない。
接着層および銅拡散バリヤ層は、掃除された銅表面が酸
化雰囲気にさらされないように直ちに付着される。
エッチングの後で材料の薄い膜をウエハ上に付着する。
この材料は、銅が絶縁体中に拡散するのを防ぐ特性を有
しなければならない。ビアが接触している銅ワイヤから
酸化銅を除去するために、アルゴン・スパッタ・エッチ
ングを実施する。バリヤ材料は、このステップ中にビア
の底部およびウエハの上面から酸化銅とともに除去され
る。バリヤ材料は、スパッタ・エッチング中に側壁から
除去されない。したがって、ビア側壁上にスパッタリン
グされ、再付着された銅は、絶縁体中に拡散できない。
接着層および銅拡散バリヤ層は、掃除された銅表面が酸
化雰囲気にさらされないように直ちに付着される。
【００１０】
【発明の実施の形態】次に図、特に図１を参照すると、
銅ワイヤ３上のレベル間誘電体（ＩＬＤ）２中に形成さ
れたビア１が示されている。この構造は、半導体デバイ
スの一部である。ＩＬＤ２中にビア１を形成するエッチ
ング・プロセスの結果として、銅ワイヤ３の露出した表
面上に酸化銅４が形成される。酸化銅４は、銅ワイヤ３
に対して十分な電気接続を実施するために除去されなけ
ればならない。酸化銅４の除去に備えて、本発明は、Ｉ
ＬＤ２の上面、側壁６、および酸化銅４の各表面上にバ
リヤ材料５を付着するステップを含む。バリヤ材料は、
金属材料または絶縁材料であり、特に銅に対して拡散バ
リヤを形成するように選択される。バリヤ材料として使
用される適切な金属材料には、タンタル（Ｔａ）、窒化
チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、窒化タン
グステン（ＷＮ）、窒化タングステン・シリコン（Ｔｉ
ＳＮ）、および窒化タンタル・シリコン（ＴａＳｉＮ）
がある。窒化ケイ素（Ｓｉ3Ｎ4）など、絶縁材料もバリ
ヤとして使用される。バリヤ層の主要な要件は、方向性
エッチング中に銅および酸化銅が酸化物または「ＩＬ
Ｄ」に接触するのを防ぎ、かつエッチング後に銅がＩＬ
Ｄに接触せずにビアを銅で充填できるようにすることで
ある。
銅ワイヤ３上のレベル間誘電体（ＩＬＤ）２中に形成さ
れたビア１が示されている。この構造は、半導体デバイ
スの一部である。ＩＬＤ２中にビア１を形成するエッチ
ング・プロセスの結果として、銅ワイヤ３の露出した表
面上に酸化銅４が形成される。酸化銅４は、銅ワイヤ３
に対して十分な電気接続を実施するために除去されなけ
ればならない。酸化銅４の除去に備えて、本発明は、Ｉ
ＬＤ２の上面、側壁６、および酸化銅４の各表面上にバ
リヤ材料５を付着するステップを含む。バリヤ材料は、
金属材料または絶縁材料であり、特に銅に対して拡散バ
リヤを形成するように選択される。バリヤ材料として使
用される適切な金属材料には、タンタル（Ｔａ）、窒化
チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、窒化タン
グステン（ＷＮ）、窒化タングステン・シリコン（Ｔｉ
ＳＮ）、および窒化タンタル・シリコン（ＴａＳｉＮ）
がある。窒化ケイ素（Ｓｉ3Ｎ4）など、絶縁材料もバリ
ヤとして使用される。バリヤ層の主要な要件は、方向性
エッチング中に銅および酸化銅が酸化物または「ＩＬ
Ｄ」に接触するのを防ぎ、かつエッチング後に銅がＩＬ
Ｄに接触せずにビアを銅で充填できるようにすることで
ある。
【００１１】バリヤ材料５を付着した後、方向性エッチ
ングによってＩＬＤ２の上面からバリヤ材料５を除去
し、ビア１の底部からバリヤ材料５ならびに酸化銅３を
除去する。しかしながら、図２に示すように、バリヤ材
料５はビアの側壁６上に残る。これは、エッチングの性
質が方向性であるためである。バリヤ材料５は、側壁６
上の適切な位置に残るので、方向性エッチング中に銅お
よび酸化銅がＩＬＤ２と接触することはない。図２に、
少量の酸化銅７がビアの底部縁部のところに残ることを
示す。この酸化銅７は、清浄な銅ワイヤ３またはＩＬＤ
２との接触に影響を及ぼさない。図２に示されるビア
は、いつでも金属で充填できる。追加の接着バリヤ材料
を付着し、その後銅付着を実施する。接着／バリヤおよ
び銅の充填は、銅ワイヤ３が再酸化できるようになる前
に実施しなければならない。
ングによってＩＬＤ２の上面からバリヤ材料５を除去
し、ビア１の底部からバリヤ材料５ならびに酸化銅３を
除去する。しかしながら、図２に示すように、バリヤ材
料５はビアの側壁６上に残る。これは、エッチングの性
質が方向性であるためである。バリヤ材料５は、側壁６
上の適切な位置に残るので、方向性エッチング中に銅お
よび酸化銅がＩＬＤ２と接触することはない。図２に、
少量の酸化銅７がビアの底部縁部のところに残ることを
示す。この酸化銅７は、清浄な銅ワイヤ３またはＩＬＤ
２との接触に影響を及ぼさない。図２に示されるビア
は、いつでも金属で充填できる。追加の接着バリヤ材料
を付着し、その後銅付着を実施する。接着／バリヤおよ
び銅の充填は、銅ワイヤ３が再酸化できるようになる前
に実施しなければならない。
【００１２】図３から図７に、本発明の原理を使用し
て、二重ダマシーン構造を構成するステップの断面図を
示す。図３には、窒化ケイ素（Ｓｉ3Ｎ4）バリヤ２２で
覆われた銅ワイヤ２１が示されている。銅ワイヤ２１
は、下地の半導体デバイスを外部パッケージ、基板など
に接続する多重レベル金属チップ・ワイヤリングの要素
である。窒化ケイ素バリヤ２２上には絶縁体２３があ
る。絶縁体２３は、二酸化ケイ素（ＳｉＯ2）、フッ素
化ケイ酸塩（ＳｉＯxＦy）、スパン・オン・ガラス（Ｓ
ＯＧ）、ポリマー、エーロゲル、パリレン、テフロン、
ダイヤモンド・ライク炭素（ＤＬＣ）など、またはこれ
らの材料の複合物から構成される。レジスト・マスク２
４は、絶縁体２３の一部を覆う。図３を見れば分かるよ
うに、絶縁体２３の一部は、レジスト２４中の開口２５
を介してエッチングされている。このエッチングは、図
示の銅ワイヤ２１の平面に対して平行な平面内に新しい
銅ワイヤを準備するためのスペースを示す。絶縁体を途
中までエッチングして、銅線導体を含む開口２５を形成
する。
て、二重ダマシーン構造を構成するステップの断面図を
示す。図３には、窒化ケイ素（Ｓｉ3Ｎ4）バリヤ２２で
覆われた銅ワイヤ２１が示されている。銅ワイヤ２１
は、下地の半導体デバイスを外部パッケージ、基板など
に接続する多重レベル金属チップ・ワイヤリングの要素
である。窒化ケイ素バリヤ２２上には絶縁体２３があ
る。絶縁体２３は、二酸化ケイ素（ＳｉＯ2）、フッ素
化ケイ酸塩（ＳｉＯxＦy）、スパン・オン・ガラス（Ｓ
ＯＧ）、ポリマー、エーロゲル、パリレン、テフロン、
ダイヤモンド・ライク炭素（ＤＬＣ）など、またはこれ
らの材料の複合物から構成される。レジスト・マスク２
４は、絶縁体２３の一部を覆う。図３を見れば分かるよ
うに、絶縁体２３の一部は、レジスト２４中の開口２５
を介してエッチングされている。このエッチングは、図
示の銅ワイヤ２１の平面に対して平行な平面内に新しい
銅ワイヤを準備するためのスペースを示す。絶縁体を途
中までエッチングして、銅線導体を含む開口２５を形成
する。
【００１３】次いで、レジスト２４をストリッピング
し、次のステップで他のレジスト層２６を加え、それを
露光し、ビア・パターンの形で現像する。図４に、標準
のリソグラフィ技法を使用して、レジストをマスクを使
用して露光し、次いで現像して、レジスト中にビア・イ
メージを形成するステップを示す。図４に示すように、
ビア２７は、銅ワイヤ２１までエッチングされる。この
ビア２７は、銅ワイヤ２１と開口２５中に形成される第
２の銅ワイヤとの間の接続を実施する。
し、次のステップで他のレジスト層２６を加え、それを
露光し、ビア・パターンの形で現像する。図４に、標準
のリソグラフィ技法を使用して、レジストをマスクを使
用して露光し、次いで現像して、レジスト中にビア・イ
メージを形成するステップを示す。図４に示すように、
ビア２７は、銅ワイヤ２１までエッチングされる。この
ビア２７は、銅ワイヤ２１と開口２５中に形成される第
２の銅ワイヤとの間の接続を実施する。
【００１４】次に、図５に示すように、レジスト２６を
除去し、バリヤ材料２８をすべての表面上に付着する。
バリヤ材料２８を付着した後、バリヤ材料２８を方向性
エッチングして、ワイヤ・スペース２５およびビア２７
のほとんどの垂直側壁からバリヤ材料を除去する。この
ステップは、側壁上のバリヤ材料２８が絶縁体との接触
を阻止するので、方向性エッチング中に絶縁体２３に対
してスパッタリングされた銅および酸化銅からの組込み
保護を実施する。したがって、銅毒作用が防げられる。
除去し、バリヤ材料２８をすべての表面上に付着する。
バリヤ材料２８を付着した後、バリヤ材料２８を方向性
エッチングして、ワイヤ・スペース２５およびビア２７
のほとんどの垂直側壁からバリヤ材料を除去する。この
ステップは、側壁上のバリヤ材料２８が絶縁体との接触
を阻止するので、方向性エッチング中に絶縁体２３に対
してスパッタリングされた銅および酸化銅からの組込み
保護を実施する。したがって、銅毒作用が防げられる。
【００１５】次に、図６に示すように、露出したワイヤ
およびビア・スペース表面に、タンタル、窒化タンタ
ル、窒化チタン、窒化タングステン、または窒化タング
ステン・シリコン、窒化タンタル・シリコンなど、金属
接着／拡散バリヤ層２９でライニングし、次いで銅３０
で充填する。これらのステップは、銅３０が再酸化する
前に実施しなければならない。接着層は、バリヤ層と同
じであることもあり異なることもある。場合によって
は、バリヤ／接着層２９を導電性材料にし、バリヤ層２
８を絶縁材料にすることが有利である。例えば、バリヤ
層２８を窒化ケイ素にし、接着層をタンタル、窒化タン
タル、窒化チタン、窒化タングステン、窒化タングステ
ン・シリコン、窒化タンタル・シリコンにすることがで
きる。銅充填の後、化学機械的研磨（ＣＭＰ）を実施
し、図７に示される二重ダマシーン線／ビア構造の形成
を完了する。窒化ケイ素、絶縁体、およびマスクを付着
することによって他の線ビア・レベル（図示せず）を追
加し、その後前述のステップを実施する。
およびビア・スペース表面に、タンタル、窒化タンタ
ル、窒化チタン、窒化タングステン、または窒化タング
ステン・シリコン、窒化タンタル・シリコンなど、金属
接着／拡散バリヤ層２９でライニングし、次いで銅３０
で充填する。これらのステップは、銅３０が再酸化する
前に実施しなければならない。接着層は、バリヤ層と同
じであることもあり異なることもある。場合によって
は、バリヤ／接着層２９を導電性材料にし、バリヤ層２
８を絶縁材料にすることが有利である。例えば、バリヤ
層２８を窒化ケイ素にし、接着層をタンタル、窒化タン
タル、窒化チタン、窒化タングステン、窒化タングステ
ン・シリコン、窒化タンタル・シリコンにすることがで
きる。銅充填の後、化学機械的研磨（ＣＭＰ）を実施
し、図７に示される二重ダマシーン線／ビア構造の形成
を完了する。窒化ケイ素、絶縁体、およびマスクを付着
することによって他の線ビア・レベル（図示せず）を追
加し、その後前述のステップを実施する。
【００１６】要約すると、銅は、二酸化ケイ素（ＳｉＯ
2）およびシリコン中に非常に迅速に拡散し、またＳｉ
Ｏ2にあまり接着しない。しかしながら、銅は、多重レ
ベル構造中で使用するために有利な電気特性を有する。
本発明は、接着層ならびに銅拡散バリヤの役目をするＳ
ｉＯ2または他の絶縁体の側壁上にバリヤ層を形成する
ことによって銅毒作用の問題を克服する。
2）およびシリコン中に非常に迅速に拡散し、またＳｉ
Ｏ2にあまり接着しない。しかしながら、銅は、多重レ
ベル構造中で使用するために有利な電気特性を有する。
本発明は、接着層ならびに銅拡散バリヤの役目をするＳ
ｉＯ2または他の絶縁体の側壁上にバリヤ層を形成する
ことによって銅毒作用の問題を克服する。
【００１７】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００１８】（１）誘電体層中にビアを基板中に配置さ
れた銅導体までエッチングするステップと、前記ビアの
側壁を覆い、かつ銅がその中に拡散するのを防ぐために
選択されたバリヤ材料を前記誘電体層上および前記銅導
体上の前記ビア中に付着するステップと、前記誘電体層
および前記ビアの底部領域から前記バリヤ材料を除去
し、かつ前記ビアの前記側壁上に前記バリヤ材料を残す
ために前記基板を方向性エッチングするステップであっ
て、前記銅導体が方向性エッチング・ステップ中にエッ
チングされるステップと、前記ビアを導体で充填するス
テップとを含む、集積回路構造の製造中に銅毒作用を防
ぐ方法。 （２）前記充填ステップ中に使用される前記導体が、前
記バリヤ材料に加えられる接着／バリヤ層および前記接
着／バリヤ層に加えられる銅を含む上記（１）に記載の
方法。 （３）前記充填ステップが前記銅導体の酸化の前に実施
される上記（１）に記載の方法。 （４）前記方向性エッチング・ステップがスパッタリン
グによって実施される上記（１）に記載の方法。 （５）前記付着したバリヤ材料が、タンタル、窒化チタ
ン、窒化ケイ素、窒化タンタル、窒化タングステン、窒
化タングステン・シリコン、および窒化タンタル・シリ
コンからなるグループから選択される上記（１）に記載
の方法。 （６）前記銅導体上の前記誘電体中にトレンチを形成す
るステップをさらに含み、前記トレンチが側壁を有し、
かつ前記エッチング・ステップ中に形成された前記ビア
が前記トレンチに隣接し、かつ前記付着ステップが前記
バリヤ材料を前記トレンチ中に付着し、かつ前記方向性
エッチング・ステップが前記トレンチの前記側壁上に前
記バリヤ材料を残す上記（１）に記載の方法。 （７）前記充填ステップの後で前記基板を平坦化するス
テップをさらに含む上記（１）に記載の方法。 （８）前記平坦化ステップが化学機械的研磨によって実
施される上記（７）に記載の方法。 （９）前記充填ステップが、前記バリヤ材料上に接着／
バリヤ層を付着するステップと、次いで前記接着バリヤ
層上に銅を付着するステップとを含む上記（１）に記載
の方法。 （１０）前記接着／バリヤ層が金属導体である上記
（９）に記載の方法。 （１１）前記金属導体が、タンタル、窒化チタン、窒化
タンタル、窒化タングステン、窒化タングステン・シリ
コン、および窒化タンタル・シリコンからなるグループ
から選択される上記（１０）に記載の方法。 （１２）銅導体と、前記銅導体上に配置された誘電体層
と、前記銅導体に接続された前記誘電体層中に形成さ
れ、側壁を有するビアと、前記ビアの前記側壁上に配置
された銅拡散バリヤと、前記ビア中に配置され、前記銅
導体と電気接触する導体とを含む集積回路構造。 （１３）前記ビア中に配置された前記導体が銅である上
記（１２）に記載の集積回路構造。 （１４）前記銅拡散バリヤが異なる２つの材料の層から
構成される上記（１２）に記載の集積回路構造。 （１５）前記銅拡散バリヤを形成する前記層の第１層が
前記誘電体層と接触して配置され、かつ絶縁材料であ
り、かつ前記銅拡散バリヤを形成する前記層の第２の層
が導電性材料である上記（１４）に記載の集積回路構
造。 （１６）前記第１の層が窒化ケイ素であり、かつ前記第
２の層が、タンタル、窒化チタン、窒化タンタル、窒化
タングステン、窒化タングステン・シリコン、および窒
化タンタル・シリコンからなるグループから選択される
上記（１５）に記載の集積回路構造。 （１７）前記銅拡散バリヤが、タンタル、窒化チタン、
窒化タンタル、窒化タングステン、窒化タングステン・
シリコン、および窒化タンタル・シリコンからなるグル
ープから選択される上記（１２）に記載の集積回路構
造。 （１８）前記誘電体層中に配置され、前記ビアと隣接
し、側壁を有するトレンチと、前記トレンチの前記側壁
上に配置された銅拡散バリヤと、前記トレンチ中に配置
され、前記銅導体と電気接触する導体とをさらに含む上
記（１２）に記載の集積回路構造。 （１９）前記トレンチ中に配置された前記導体が銅であ
る上記（１８）に記載の集積回路構造。 （２０）前記トレンチ中および前記ビア中の前記銅拡散
バリヤが同じであり、かつ異なる２つの材料の層から構
成される上記（１８）に記載の集積回路構造。 （２１）前記銅拡散バリヤを形成する前記層の第１の層
が前記誘電体層と接触し、かつ絶縁材料であり、かつ前
記銅拡散バリヤを形成する前記層の第２の層が導電性材
料である上記（１８）に記載の集積回路構造。 （２２）前記第１の層が窒化ケイ素であり、かつ前記第
２の層がタンタル、窒化チタン、窒化タンタル、窒化タ
ングステン、窒化タングステン・シリコン、および窒化
タンタル・シリコンからなるグループから選択される上
記（２１）に記載の集積回路構造。 （２３）前記トレンチ中および前記ビア中の前記銅拡散
バリヤが同じであり、かつタンタル、窒化チタン、窒化
タンタル、窒化タングステン、窒化タングステン・シリ
コン、および窒化タンタル・シリコンからなるグループ
から選択される上記（１２）に記載の集積回路構造。
れた銅導体までエッチングするステップと、前記ビアの
側壁を覆い、かつ銅がその中に拡散するのを防ぐために
選択されたバリヤ材料を前記誘電体層上および前記銅導
体上の前記ビア中に付着するステップと、前記誘電体層
および前記ビアの底部領域から前記バリヤ材料を除去
し、かつ前記ビアの前記側壁上に前記バリヤ材料を残す
ために前記基板を方向性エッチングするステップであっ
て、前記銅導体が方向性エッチング・ステップ中にエッ
チングされるステップと、前記ビアを導体で充填するス
テップとを含む、集積回路構造の製造中に銅毒作用を防
ぐ方法。 （２）前記充填ステップ中に使用される前記導体が、前
記バリヤ材料に加えられる接着／バリヤ層および前記接
着／バリヤ層に加えられる銅を含む上記（１）に記載の
方法。 （３）前記充填ステップが前記銅導体の酸化の前に実施
される上記（１）に記載の方法。 （４）前記方向性エッチング・ステップがスパッタリン
グによって実施される上記（１）に記載の方法。 （５）前記付着したバリヤ材料が、タンタル、窒化チタ
ン、窒化ケイ素、窒化タンタル、窒化タングステン、窒
化タングステン・シリコン、および窒化タンタル・シリ
コンからなるグループから選択される上記（１）に記載
の方法。 （６）前記銅導体上の前記誘電体中にトレンチを形成す
るステップをさらに含み、前記トレンチが側壁を有し、
かつ前記エッチング・ステップ中に形成された前記ビア
が前記トレンチに隣接し、かつ前記付着ステップが前記
バリヤ材料を前記トレンチ中に付着し、かつ前記方向性
エッチング・ステップが前記トレンチの前記側壁上に前
記バリヤ材料を残す上記（１）に記載の方法。 （７）前記充填ステップの後で前記基板を平坦化するス
テップをさらに含む上記（１）に記載の方法。 （８）前記平坦化ステップが化学機械的研磨によって実
施される上記（７）に記載の方法。 （９）前記充填ステップが、前記バリヤ材料上に接着／
バリヤ層を付着するステップと、次いで前記接着バリヤ
層上に銅を付着するステップとを含む上記（１）に記載
の方法。 （１０）前記接着／バリヤ層が金属導体である上記
（９）に記載の方法。 （１１）前記金属導体が、タンタル、窒化チタン、窒化
タンタル、窒化タングステン、窒化タングステン・シリ
コン、および窒化タンタル・シリコンからなるグループ
から選択される上記（１０）に記載の方法。 （１２）銅導体と、前記銅導体上に配置された誘電体層
と、前記銅導体に接続された前記誘電体層中に形成さ
れ、側壁を有するビアと、前記ビアの前記側壁上に配置
された銅拡散バリヤと、前記ビア中に配置され、前記銅
導体と電気接触する導体とを含む集積回路構造。 （１３）前記ビア中に配置された前記導体が銅である上
記（１２）に記載の集積回路構造。 （１４）前記銅拡散バリヤが異なる２つの材料の層から
構成される上記（１２）に記載の集積回路構造。 （１５）前記銅拡散バリヤを形成する前記層の第１層が
前記誘電体層と接触して配置され、かつ絶縁材料であ
り、かつ前記銅拡散バリヤを形成する前記層の第２の層
が導電性材料である上記（１４）に記載の集積回路構
造。 （１６）前記第１の層が窒化ケイ素であり、かつ前記第
２の層が、タンタル、窒化チタン、窒化タンタル、窒化
タングステン、窒化タングステン・シリコン、および窒
化タンタル・シリコンからなるグループから選択される
上記（１５）に記載の集積回路構造。 （１７）前記銅拡散バリヤが、タンタル、窒化チタン、
窒化タンタル、窒化タングステン、窒化タングステン・
シリコン、および窒化タンタル・シリコンからなるグル
ープから選択される上記（１２）に記載の集積回路構
造。 （１８）前記誘電体層中に配置され、前記ビアと隣接
し、側壁を有するトレンチと、前記トレンチの前記側壁
上に配置された銅拡散バリヤと、前記トレンチ中に配置
され、前記銅導体と電気接触する導体とをさらに含む上
記（１２）に記載の集積回路構造。 （１９）前記トレンチ中に配置された前記導体が銅であ
る上記（１８）に記載の集積回路構造。 （２０）前記トレンチ中および前記ビア中の前記銅拡散
バリヤが同じであり、かつ異なる２つの材料の層から構
成される上記（１８）に記載の集積回路構造。 （２１）前記銅拡散バリヤを形成する前記層の第１の層
が前記誘電体層と接触し、かつ絶縁材料であり、かつ前
記銅拡散バリヤを形成する前記層の第２の層が導電性材
料である上記（１８）に記載の集積回路構造。 （２２）前記第１の層が窒化ケイ素であり、かつ前記第
２の層がタンタル、窒化チタン、窒化タンタル、窒化タ
ングステン、窒化タングステン・シリコン、および窒化
タンタル・シリコンからなるグループから選択される上
記（２１）に記載の集積回路構造。 （２３）前記トレンチ中および前記ビア中の前記銅拡散
バリヤが同じであり、かつタンタル、窒化チタン、窒化
タンタル、窒化タングステン、窒化タングステン・シリ
コン、および窒化タンタル・シリコンからなるグループ
から選択される上記（１２）に記載の集積回路構造。
【図１】バリヤ材料を付着したビアの断面図である。
【図２】誘電体の表面上およびビアの底部中にバリヤ材
料をエッチングし、かつ酸化銅をエッチングした後のビ
アの断面図である。
料をエッチングし、かつ酸化銅をエッチングした後のビ
アの断面図である。
【図３】二重ダマシーン構造を示す断面図である。
【図４】二重ダマシーン構造を示す断面図である。
【図５】二重ダマシーン構造を示す断面図である。
【図６】二重ダマシーン構造を示す断面図である。
【図７】二重ダマシーン構造を示す断面図である。
１ ビア ２ レベル間誘電体（ＩＬＤ） ３ 銅ワイヤ ４ 酸化銅 ５ バリヤ材料 ６ 側壁 ７ 少量の酸化銅 ２１ 銅ワイヤ ２２ 窒化ケイ素・バリヤ ２３ 絶縁体 ２４ レジスト・マスク ２５ 開口部 ２６ レジスト ２７ ビア ２８ バリヤ材料 ２９ 金属接着／拡散バリヤ層 ３０ 銅
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ステファン・イー・ルース アメリカ合衆国05444 バーモント州アン ダーヒル アイリッシュ・セツルメント・ ロード
Claims (23)
- 【請求項１】誘電体層中にビアを基板中に配置された銅
導体までエッチングするステップと、 前記ビアの側壁を覆い、かつ銅がその中に拡散するのを
防ぐために選択されたバリヤ材料を前記誘電体層上およ
び前記銅導体上の前記ビア中に付着するステップと、 前記誘電体層および前記ビアの底部領域から前記バリヤ
材料を除去し、かつ前記ビアの前記側壁上に前記バリヤ
材料を残すために前記基板を方向性エッチングするステ
ップであって、前記銅導体が方向性エッチング・ステッ
プ中にエッチングされるステップと、 前記ビアを導体で充填するステップとを含む、集積回路
構造の製造中に銅毒作用を防ぐ方法。 - 【請求項２】前記充填ステップ中に使用される前記導体
が、前記バリヤ材料に加えられる接着／バリヤ層および
前記接着／バリヤ層に加えられる銅を含む請求項１に記
載の方法。 - 【請求項３】前記充填ステップが前記銅導体の酸化の前
に実施される請求項１に記載の方法。 - 【請求項４】前記方向性エッチング・ステップがスパッ
タリングによって実施される請求項１に記載の方法。 - 【請求項５】前記付着したバリヤ材料が、タンタル、窒
化チタン、窒化ケイ素、窒化タンタル、窒化タングステ
ン、窒化タングステン・シリコン、および窒化タンタル
・シリコンからなるグループから選択される請求項１に
記載の方法。 - 【請求項６】前記銅導体上の前記誘電体中にトレンチを
形成するステップをさらに含み、前記トレンチが側壁を
有し、かつ前記エッチング・ステップ中に形成された前
記ビアが前記トレンチに隣接し、かつ前記付着ステップ
が前記バリヤ材料を前記トレンチ中に付着し、かつ前記
方向性エッチング・ステップが前記トレンチの前記側壁
上に前記バリヤ材料を残す請求項１に記載の方法。 - 【請求項７】前記充填ステップの後で前記基板を平坦化
するステップをさらに含む請求項１に記載の方法。 - 【請求項８】前記平坦化ステップが化学機械的研磨によ
って実施される請求項７に記載の方法。 - 【請求項９】前記充填ステップが、 前記バリヤ材料上に接着／バリヤ層を付着するステップ
と、 次いで前記接着バリヤ層上に銅を付着するステップとを
含む請求項１に記載の方法。 - 【請求項１０】前記接着／バリヤ層が金属導体である請
求項９に記載の方法。 - 【請求項１１】前記金属導体が、タンタル、窒化チタ
ン、窒化タンタル、窒化タングステン、窒化タングステ
ン・シリコン、および窒化タンタル・シリコンからなる
グループから選択される請求項１０に記載の方法。 - 【請求項１２】銅導体と、 前記銅導体上に配置された誘電体層と、 前記銅導体に接続された前記誘電体層中に形成され、側
壁を有するビアと、 前記ビアの前記側壁上に配置された銅拡散バリヤと、 前記ビア中に配置され、前記銅導体と電気接触する導体
とを含む集積回路構造。 - 【請求項１３】前記ビア中に配置された前記導体が銅で
ある請求項１２に記載の集積回路構造。 - 【請求項１４】前記銅拡散バリヤが異なる２つの材料の
層から構成される請求項１２に記載の集積回路構造。 - 【請求項１５】前記銅拡散バリヤを形成する前記層の第
１層が前記誘電体層と接触して配置され、かつ絶縁材料
であり、かつ前記銅拡散バリヤを形成する前記層の第２
の層が導電性材料である請求項１４に記載の集積回路構
造。 - 【請求項１６】前記第１の層が窒化ケイ素であり、かつ
前記第２の層が、タンタル、窒化チタン、窒化タンタ
ル、窒化タングステン、窒化タングステン・シリコン、
および窒化タンタル・シリコンからなるグループから選
択される請求項１５に記載の集積回路構造。 - 【請求項１７】前記銅拡散バリヤが、タンタル、窒化チ
タン、窒化タンタル、窒化タングステン、窒化タングス
テン・シリコン、および窒化タンタル・シリコンからな
るグループから選択される請求項１２に記載の集積回路
構造。 - 【請求項１８】前記誘電体層中に配置され、前記ビアと
隣接し、側壁を有するトレンチと、 前記トレンチの前記側壁上に配置された銅拡散バリヤ
と、 前記トレンチ中に配置され、前記銅導体と電気接触する
導体とをさらに含む請求項１２に記載の集積回路構造。 - 【請求項１９】前記トレンチ中に配置された前記導体が
銅である請求項１８に記載の集積回路構造。 - 【請求項２０】前記トレンチ中および前記ビア中の前記
銅拡散バリヤが同じであり、かつ異なる２つの材料の層
から構成される請求項１８に記載の集積回路構造。 - 【請求項２１】前記銅拡散バリヤを形成する前記層の第
１の層が前記誘電体層と接触し、かつ絶縁材料であり、
かつ前記銅拡散バリヤを形成する前記層の第２の層が導
電性材料である請求項１８に記載の集積回路構造。 - 【請求項２２】前記第１の層が窒化ケイ素であり、かつ
前記第２の層がタンタル、窒化チタン、窒化タンタル、
窒化タングステン、窒化タングステン・シリコン、およ
び窒化タンタル・シリコンからなるグループから選択さ
れる請求項２１に記載の集積回路構造。 - 【請求項２３】前記トレンチ中および前記ビア中の前記
銅拡散バリヤが同じであり、かつタンタル、窒化チタ
ン、窒化タンタル、窒化タングステン、窒化タングステ
ン・シリコン、および窒化タンタル・シリコンからなる
グループから選択される請求項１２に記載の集積回路構
造。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
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| US08/858,139 US5985762A (en) | 1997-05-19 | 1997-05-19 | Method of forming a self-aligned copper diffusion barrier in vias |
| US08/858139 | 1997-05-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10340865A true JPH10340865A (ja) | 1998-12-22 |
| JP2996946B2 JP2996946B2 (ja) | 2000-01-11 |
Family
ID=25327584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10116537A Expired - Lifetime JP2996946B2 (ja) | 1997-05-19 | 1998-04-27 | ビア中に自己整合銅拡散バリヤを形成する方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5985762A (ja) |
| JP (1) | JP2996946B2 (ja) |
| KR (1) | KR100288496B1 (ja) |
| TW (1) | TW370681B (ja) |
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| KR19980086535A (ko) | 1998-12-05 |
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