JPH103799A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】半導体記憶装置に関し、従来チェッカーボード
パターンの書き込みに４サイクルを要した。 【解決手段】テスト時に複数個のワード線を同時に活性
化する手段を具備し、ワード線がワード線ＷＬａとワー
ド線ＷＬｂに分岐してワード線対をなし、任意のビット
線対及び任意のワード線対に接続するメモリセル群にお
いて２つのトランスファートランジスタのうち、第１の
トランスファートランジスタはそのゲートがワード線Ｗ
Ｌａに接続され、第２のトランスファートランジスタは
そのゲートがワード線ＷＬｂに接続され、隣りのビット
線対及び前記ワード線対に接続するメモリセル群におい
ては第１のトランスファートランジスタのゲートがＷＬ
ｂに接続され、第２のトランスファートランジスタのゲ
ートがＷＬａに接続している。 【効果】１回の書き込みでチェッカーボードパターンを
書き込める。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、テスト時にメモリ
セルを多重選択できるメモリセル多重選択機能を備えた
半導体記憶装置に関する。

【０００２】

【従来の技術】半導体記憶装置をテストする場合、各ア
ドレスを設定してデータを書き込み、その後データを読
み出して期待値データであることを確認することで良
品、不良品の判断を行なっている。近年、半導体記憶装
置の集積度が上がるにつれて各アドレスを設定してデー
タの書き込み及び読み出しを行なうことを全アドレスに
ついて行なう場合、テストに多大な時間を費やすため、
メモリセルを多重選択できる機能を持つ半導体記憶装置
が増えている。

【０００３】テスト時においてメモリセルを多重選択で
きる半導体記憶装置としては特開平２―２６３４００号
公報に示されるものがある。図７、図８に従来の半導体
記憶装置の構成を示し説明する。

【０００４】図７は従来の多重選択機能を持つ半導体記
憶装置のブロック図である。１はメモリセルアレイ、４
はアドレス信号線、３はロウデコーダ、１１はワード
線、４１はワード線選択回路、４３はカラムデコーダ、
４６はカラム選択線、４４はカラム選択回路、４２はデ
ジット線接続回路、４０は切換回路である。

【０００５】以下、従来の半導体記憶装置の多重選択手
段について説明する。

【０００６】通常の使用時には、切替回路４０はデジッ
ト線接続回路４２の中のＭＯＳトランジスタ（図７では
図示していない）は全て導通させる。またワード線選択
回路４１の中のアンドゲート（図７では図示していな
い）にＨレベルを供給する。

【０００７】よってアドレス信号に対応して、ワード線
１１が１つだけＨレベルになり、カラム選択回路４４の
中でアドレス信号に対応するゲートだけが導通すること
で、指定アドレスに対応するメモリセルにデータを書き
込んだり読み出ししたりする。

【０００８】またテスト時には、メモリセルのセル間干
渉を調べるためのチェッカーボードパターンを書き込む
機能を有している。次にこの機能について説明する。図
８にチェッカーボードパターンが書き込まれる過程を示
す。

【０００９】チェッカーボードパターンを書き込む手順
は、まずワード線選択回路４１が上から数えて奇数番目
のワード線１１をＨレベルとし、またデジット線接続回
路４２の左から数えて偶数番目のトランジスタが導通
し、書き込みデータがＨレベルの場合、図８（ａ）のよ
うにデータが書き込まれる。

【００１０】次に書き込みデータを変化させず、ワード
線選択回路４１が偶数番目のワード線１１をＨレベルと
し、またデジット線接続回路４２の奇数番目のトランジ
スタが導通し、図８（ｂ）のようにデータが書き込まれ
る。

【００１１】次に書き込みデータをＬレベルとし、ワー
ド線選択回路４１が偶数番目のワード線１１をＨレベル
とし、またデジット線接続回路４２の偶数番目のトラン
ジスタが導通し、図８（ｃ）のようにデータが書き込ま
れる。

【００１２】最後に書き込みデータを変化させず、ワー
ド線選択回路４１の奇数番目のワード線１１がＨレベル
となり、またデジット線接続回路４２の奇数番目のトラ
ンジスタが導通し、図８（ｄ）のようにデータが書き込
まれる。

【００１３】上述のように、４回の書き込み動作でメモ
リセルのセル間干渉を調べるためのチェッカーボードパ
ターンを書き込むことができる。

【００１４】

【発明が解決しようとする課題】従来の半導体記憶装置
は、４回の書き込みサイクルでチェッカーボードパター
ンの書き込みを行わねばならず、書き込み時間が長くな
るという欠点がある。

【００１５】本発明の目的は、上述の問題点を解決する
ためのもので、１回の書き込みでチェッカーボードパタ
ーンを書き込むことができるメモリセル多重選択機能を
備えた半導体記憶装置を得ることにある。

【００１６】

【課題を解決するための手段】本発明の請求項１に記載
する半導体記憶装置は、テスト信号を発生するテスト信
号発生手段を備えた半導体記憶装置において、テスト時
にロウデコーダとその出力線であるワード線を前記テス
ト信号により電気的に非接続にするスイッチ手段と、テ
スト時に前記テスト信号により前記ワード線を活性化す
るワード線立ち上げ手段と、前記活性化されたワード線
により選択されるメモリセルとを具備することを特徴と
する。

【００１７】本発明の請求項２に記載する半導体記憶装
置は、テスト信号を発生するテスト信号発生手段を備
え、テスト時に通常動作と異なる動作をする半導体記憶
装置において、テスト時にロウデコーダとその出力線で
あるワード線を前記テスト信号により電気的に非接続に
するスイッチ手段と、テスト時に前記テスト信号により
前記ワード線の複数個を同時に活性化するワード線立ち
上げ手段を備え、前記ロウデコーダの出力線である前記
ワード線の各々においては２本のワード線ＷＬａとＷＬ
ｂに分岐してワード線対をなし、任意のビット線対（ビ
ット線ＢＬと反転論理のビット線ＢＬｂ）に接続してい
るメモリセル群において各々のメモリセルは２つのトラ
ンスファートランジスタ、２つのドライバートランジス
タ、２つの負荷トランジスタより構成されており、前記
メモリセル群において任意の前記ワード線対に接続して
いるメモリセルにおいては、メモリセルの２つのトラン
スファートランジスタのうち、第１のトランスファート
ランジスタは、そのゲートが前記ワード線ＷＬａに接続
され、残る２端子の一方がビット線ＢＬに接続され、他
方はメモリセルのＢＬ側ノードに接続され、第２のトラ
ンスファートランジスタは、そのゲートが前記ワード線
ＷＬｂに接続され、残る２端子の一方がビット線ＢＬｂ
に接続され、他方はメモリセルのＢＬｂ側ノードに接続
され、また前記ビット線対の隣りのビット線対に接続し
ているメモリセル群において、前記ワード線対に接続し
ているメモリセルにおいては、メモリセルの２つのトラ
ンスファートランジスタのうち、第１のトランスファー
トランジスタは、そのゲートが前記ワード線ＷＬｂに接
続され、残る２端子の一方がビット線ＢＬに接続され、
他方はメモリセルのノードＢＬ側ノードに接続され、第
２のトランスファートランジスタは、そのゲートが前記
ワード線ＷＬａに接続され、残る２端子の一方がビット
線ＢＬｂに接続され、他方はメモリセルのＢＬｂ側ノー
ドに接続されていることを特徴とする。

【００１８】本発明の請求項３に記載する半導体記憶装
置は、請求項１又は請求項２記載の半導体記憶装置にお
いて、テスト時に、前記メモリセルのビット線対のう
ち、ビット線ＢＬを第１の電位、ビット線ＢＬｂを第２
の電位に固定するかもしくはビット線ＢＬを第２の電
位、ビット線ＢＬｂを第１の電位に固定するビット線対
電位設定手段を具備したことを特徴とする。

【００１９】本発明の請求項４に記載する半導体記憶装
置は、請求項１若しくは請求項２又は請求項３記載の半
導体記憶装置において、前記メモリセルがスプリットワ
ードラインメモリセルであることを特徴とする。

【００２０】

【作用】本発明による半導体記憶装置は、テスト時に任
意のメモリセルを多重に選択することができるため、任
意のテストパターンを少ない書き込み回数で書き込むこ
とができる。特に、全てのメモリセルを選択すれば、１
回の書き込みでチェッカーボードパターンを書き込むこ
とができる。

【００２１】

【発明の実施の形態】まず請求項１及び請求項２にかか
る実施例について説明する。

【００２２】図１に半導体記憶装置のブロック図（本発
明と直接関係していない部分は省略している）を示す。
１はメモリセルアレイ、３はロウデコーダ、４はアドレ
ス線、１１はワード線、５はワード線ＷＬａ、６はワー
ド線ＷＬｂ、９はビット線負荷、１０はテスト信号線、
２０はスイッチ回路、２１はワード線立ち上げ回路であ
る。

【００２３】図２はメモリセルアレー１の内部の一部分
を図示した。ここでは４個のメモリセルを図示してい
る。２はメモリセル、５はワード線ＷＬａ、６はワード
線ＷＬｂ、９はビット線負荷、２６はビット線ＢＬ、２
７はビット線ＢＬｂである。メモリセルはマトリックス
状に配置されており、該マトリックス状の複数のメモリ
セルがメモリセルアレイ１を形成する。

【００２４】図３にはメモリセル２の構造を示す。７は
第１のトランスファートランジスタであり、Ｎチャンネ
ルＭＯＳトランジスタである。８は第２のトランスファ
ートランジスタであり、ＮチャンネルのＭＯＳトランジ
スタである。２３はＮチャンネルＭＯＳトランジスタか
らなるドライバートランジスタである。２２はＰチャン
ネルＭＯＳトランジスタからなる負荷トランジスタであ
る。２５は電源電位、２４は接地電位、２８はＢＬ側ノ
ード、２９はＢＬｂ側ノードである。

【００２５】図４に図１におけるスイッチ回路２０を示
す。５はワード線ＷＬａ、６はワード線ＷＬｂ、２２は
ＰチャンネルＭＯＳトランジスタ、２３はＮチャンネル
ＭＯＳトランジスタ、３０はインバータ、１０はテスト
信号線である。

【００２６】図５に図１におけるワード線立ち上げ回路
２１を示す。５はワード線ＷＬａ、６はワード線ＷＬ
ｂ、３０はインバータ、３１はナンドゲート、１０はテ
スト信号線、２２はＰチャンネルＭＯＳトランジスタ、
３２は第１のデータ線、３３は第２のデータ線、３４は
第１のワード線選択線、３５は第２のワード線選択線で
ある。

【００２７】以下、本発明によるメモリセル多重選択回
路の動作について説明する。

【００２８】通常動作時は図１においてテスト信号１０
をＬレベルとする。よってスイッチ手段２０は図４にお
いてＰｃｈＭＯＳトランジスタ２２、ＮｃｈＭＯＳトラ
ンジスタ２３が共に導通し、図１においてスイッチ回路
２０が導通するため、ロウデコーダ３の出力はワード線
１１、スイッチ回路２０を経由してワード線ＷＬａ５及
びワード線ＷＬｂ６に伝播する。

【００２９】またこの時、図１のワード線立ち上げ回路
２１は図５においてＰｃｈＭＯＳトランジスタ２２が全
て非導通となっているので通常動作時においてはワード
線ＷＬａ５及びワード線ＷＬｂ６を立ち上げる働きをし
ていない。

【００３０】よって、アドレス信号４に対応してロウデ
コーダ３の出力信号線であるワード線１１が１つだけ
（ワード線ＷＬａ５及びワード線ＷＬｂ６が１対だけ）
選択されて、Ｈレベルになる。よってこのアドレス信号
によって選択されるメモリセルにのみデータを書き込ん
だり読み出ししたりする。

【００３１】テスト時は図１においてテスト信号１０を
Ｈレベルとする。よってスイッチ回路２０は図４におい
てＰｃｈＭＯＳトランジスタ２２、ＮｃｈＭＯＳトラン
ジスタ２３が非導通となり、図１におけるスイッチ回路
２０は非活性となる。よってワード線１１とワード線Ｗ
Ｌａ５及びワード線１１とワード線ＷＬｂ６とが電気的
に切り離される。

【００３２】また、図１におけるワード線立ち上げ回路
２１は図５においてＰｃｈＭＯＳトランジスタ２２が全
て導通するため、複数本のワード線ＷＬａ５及びワード
線ＷＬｂ６を立ち上げる働きをする。

【００３３】ここで図５において第１のデータ線３２、
第２のデータ線３３が各々Ｈレベル、Ｈレベルの場合は
第１のワード線選択線３４、第２のワード線選択線３５
はそれぞれＬレベル、Ｈレベルとなる。

【００３４】ここで第１のデータ線３２、第２のデータ
線３３はテスト時のみ用いるものであり、この時の第１
のデータ線３２、第２のデータ線３３へのデータ入力信
号の供給はテスト時に使用していないアドレス信号ピン
等から行なえばよい。

【００３５】よって、上から数えて奇数番目のワード線
ＷＬａ５５１、５５３はＨレベル、上から数えて偶数番
目のワード線ＷＬｂ５６２、５６４はＨレベルとなる。
また上から数えて偶数番目のワード線ＷＬａ５５２、５
５４はＬレベル、上から数えて奇数番目のワード線ＷＬ
ｂ５６１、５６３はＬレベルとなる。

【００３６】従って図２、図３において、ビット線ＢＬ
２６、ビット線ＢＬｂ２７はプリチャージレベル（Ｈレ
ベル）に固定しており、左上のメモリセル２ａは第２の
トランスファートランジスタ８が導通してＢＬｂ側ノー
ド２９がＨレベルとなりメモリセルにはＬデータが書き
込まれる。左下のメモリセル２ｃは第１のトランスファ
ートランジスタ７が導通してＢＬ側ノード２８がＨレベ
ルとなりメモリセルにはＨデータが書き込まれる。右上
のメモリセル２ｂは第１のトランスファートランジスタ
７が導通してＢＬ側ノード２８がＨレベルとなりメモリ
セルにはＨデータが書き込まれる。右下のメモリセル２
ｄは第２のトランスファートランジスタ８が導通してＢ
Ｌｂ側ノード２９がＨレベルとなりメモリセルにはＬデ
ータが書き込まれる。（これは図８の（ａ）〜（ｄ）を
合成したものと同じである。）即ち、従来の４サイクル
でチェッカーボードパターンを書き込んでいたのが１サ
イクル（１回）で書き込める。

【００３７】また図５において第１のデータ線３２、第
２のデータ線３３が各々Ｌレベル、Ｈレベルの場合は第
１のワード線選択線３４、第２のワード線選択線３５は
それぞれＨレベル、Ｌレベルとなる。

【００３８】よって、上から数えて奇数番目のワード線
ＷＬａ５５１、５５３はＬレベル、上から数えて偶数番
目のワード線ＷＬｂ５６２、５６４はＬレベルとなる。
また上から数えて偶数番目のワード線ＷＬａ５５２、５
５４はＨレベル、上から数えて奇数番目のワード線ＷＬ
ｂ５６１、５６３はＨレベルとなる。

【００３９】従って図２、図３において、ビット線ＢＬ
２６、ビット線ＢＬｂ２７はプリチャージレベル（Ｈレ
ベル）に固定しており、左上のメモリセル２ａは第１の
トランスファートランジスタ７が導通してＢＬ側ノード
２８がＨレベルとなりメモリセルにはＨデータが書き込
まれる。左下のメモリセル２ｃは第２のトランスファー
トランジスタ８が導通してＢＬｂ側ノード２９がＨレベ
ルとなりメモリセルにはＬデータが書き込まれる。右上
のメモリセル２ｂは第２のトランスファートランジスタ
８が導通してＢＬｂ側ノード２９がＨレベルとなりメモ
リセルにはＬデータが書き込まれる。右下のメモリセル
２ｄは第１のトランスファートランジスタ７が導通して
ＢＬ側ノード２８がＨレベルとなりメモリセルにはＨデ
ータが書き込まれる。（これは図８の（ａ）〜（ｄ）を
合成したものに対してデータが反転しているチェッカー
ボードパターンである。）以上、この実施例を用いれば
１回の書き込み動作でチェッカーボードパターンを書き
込むことができる。

【００４０】また従来のチェッカーボードを書き込む方
式はワード線を１本おきに選択し、カラムゲートビット
線対を１本おきに選択していく方式でテスト時にロウデ
コーダ出力とカラムデコーダ出力を各々制御する制御手
段を必要としていたが、この発明によればロウデコーダ
出力を制御するだけで従来と同じ機能が実現でき、制御
手段を構成する回路規模を縮小できる。

【００４１】次に請求項３に係る実施例について説明す
る。

【００４２】この発明は、さらに、全メモリセルに同一
データを書き込む機能を追加したものである。

【００４３】前記した発明との相違はテスト時にすべて
の前記ビット線対に対してビット線ＢＬをＨレベル、ビ
ット線ＢＬｂをＬレベルに固定するかもしくはビット線
ＢＬをＬレベル、ビット線ＢＬｂをＨレベルに固定する
ところのビット線対電位設定手段を具備したことを特徴
とする。図５においてテスト信号１０をＨレベル、第２
のデータ線３３がＬレベルの場合は第１のワード線選択
線３４、第１のワード線選択線３５は共にＨレベルとな
り、また、ＰチャンネルＭＯＳトランジスタ２２が全て
導通するため、全てのワード線ＷＬａ５及び全てのワー
ド線ＷＬｂ６が立ち上がる。

【００４４】よって図２においてビット線２６、２７を
各々Ｈレベル、Ｌレベルに固定すると全メモリセルにＨ
データが書き込まれる。またビット線２６、２７が各々
Ｌレベル、Ｈレベルに固定すると、全メモリセルにＬデ
ータが書き込まれる。

【００４５】ビット線対に所定の電位を設定するビット
線対電位設定手段は、テスト信号でカラムデコーダを一
括選択するような論理回路を追加するだけでよく、この
時データ入出力ピンにＨレベルを与えればビット線２
６、２７が各々Ｈレベル、Ｌレベルに固定され全メモリ
セルにＨデータが書き込まれる。データ入出力ピンにＬ
レベルを与えれば全メモリセルにＬデータが書き込まれ
る。

【００４６】よって、本発明は、全メモリセルに同一デ
ータを書き込めるメリットがある。

【００４７】次に請求項４に係る実施例について説明す
る。

【００４８】請求項４に記載された半導体記憶装置にお
いてはスプリットワードラインメモリセルを用いてい
る。

【００４９】図６にスプリットワードラインメモリセル
４個分のレイアウトを示す。５０はアクティブ領域、５
１は１層目のポリシリコン（ドライバートランジスタの
ゲート）、５２はアクティブ領域５０と接地電位とのコ
ンタクト領域、５３はアクティブ領域５０とビット線と
のコンタクト領域、５４は１層目のポリシリコン（ワー
ド線ＷＬａ）、５５は１層目のポリシリコン（ワード線
ＷＬｂ）、５８はビット線（ＢＬ）、５９はビット線
（ＢＬｂ）である。

【００５０】スプリットワードラインメモリセルは図３
における第１のトランスファートランジスタ７及び第２
のトランスファートランジスタ８のゲート（ワード線）
を構成するポリシリコンが別々にレイアウトされる。よ
って図２のメモリセル２のようにワード線を１メモリセ
ルで２本用いていることになる。よって図６のようにス
プリットワードラインメモリセルを用いれば請求項１乃
至３の実施例が容易に実現できる。

【００５１】尚、本発明による実施例は上述のものに限
定されるものではなく、本発明の趣旨を逸脱しない限り
において変更可能である。

【００５２】

【発明の効果】本実施例のメモリセル多重選択機能は１
回の書き込み動作でメモリセルのセル間干渉を調べるた
めのチェッカーボードパターンを書き込むことができ
る。

【００５３】また、スプリットワードラインメモリセル
を用いれば本実施例によるメモリセル多重選択機能を容
易に実現することができる。

【図面の簡単な説明】

【図１】本発明の半導体記憶装置のブロック図。

【図２】本発明の半導体記憶装置におけるメモリセルア
レー内部の一部分を示した図。

【図３】本発明の半導体記憶装置におけるメモリセルの
構造を表示した図。

【図４】本発明の半導体記憶装置におけるスイッチ回路
２０の図。

【図５】本発明の半導体記憶装置におけるワード線立ち
上げ回路２１の図。

【図６】本発明のスプリットワードラインメモリセルの
レイアウト図。

【図７】従来の多重選択機能を持つ半導体記憶装置のブ
ロック図。

【図８】従来のチェッカーボードパターンが書き込まれ
る過程を示す図。

【符号の説明】

１ ．．．．メモリセルアレイ ２ ．．．．メモリセル ３ ．．．．ロウデコーダ ４ ．．．．アドレス線 ５ ．．．．ワード線ＷＬａ ６ ．．．．ワード線ＷＬｂ ７ ．．．．第１のトランスファートランジスタ ８ ．．．．第２のトランスファートランジスタ ９ ．．．．ビット線負荷 １０ ．．．．テスト信号線 １１ ．．．．ワード線（ロウデコーダ出力線） ２０ ．．．．スイッチ手段 ２１ ．．．．ワード線立ち上げ手段 ２２ ．．．．ＰチャンネルＭＯＳトランジスタ ２３ ．．．．ＮチャンネルＭＯＳトランジスタ ２４ ．．．．接地電位 ２５ ．．．．電源電位 ２６ ．．．．ビット線ＢＬ ２７ ．．．．ビット線ＢＬｂ ２８ ．．．．ＢＬ側ノード ２９ ．．．．ＢＬｂ側ノード ３０ ．．．．インバータ ３１ ．．．．ナンドゲート ３２ ．．．．第１のデータ線 ３３ ．．．．第２のデータ線 ３４ ．．．．第１のワード線選択線 ３５ ．．．．第２のワード線選択線 ４０ ．．．．切換回路 ４１ ．．．．ワード線選択回路 ４２ ．．．．デジット線接続回路 ４３ ．．．．カラムデコーダ ４４ ．．．．カラム選択回路 ５０ ．．．．アクティブ領域 ５１ ．．．．１層目のポリシリコン（ドライバートラ
ンジスタのゲート） ５２ ．．．．アクティブ領域８０とＶＳＳライン（基
準電位線）とのコンタクト領域 ５３ ．．．．アクティブ領域８０とビット線とのコン
タクト領域 ５４ ．．．．１層目のポリシリコン（ワード線ＷＬ
ａ） ５５ ．．．．１層目のポリシリコン（ワード線ＷＬ
ｂ） ５８ ．．．．ビット線（ＢＬ） ５９ ．．．．ビット線（ＢＬｂ）

Claims (4)

【特許請求の範囲】
1. 【請求項１】テスト信号を発生するテスト信号発生手段
   を備えた半導体記憶装置において、テスト時にロウデコ
   ーダとその出力線であるワード線を前記テスト信号によ
   り電気的に非接続にするスイッチ手段と、テスト時に前
   記テスト信号により前記ワード線を活性化するワード線
   立ち上げ手段と、前記活性化されたワード線により選択
   されるメモリセルとを具備することを特徴とする半導体
   記憶装置。
2. 【請求項２】テスト信号を発生するテスト信号発生手段
   を備え、テスト時に通常動作と異なる動作をする半導体
   記憶装置において、テスト時にロウデコーダとその出力
   線であるワード線を前記テスト信号により電気的に非接
   続にするスイッチ手段と、テスト時に前記テスト信号に
   より前記ワード線の複数個を同時に活性化するワード線
   立ち上げ手段を備え、前記ロウデコーダの出力線である
   前記ワード線の各々においては２本のワード線ＷＬａと
   ＷＬｂに分岐してワード線対をなし、任意のビット線対
   （ビット線ＢＬと反転論理のビット線ＢＬｂ）に接続し
   ているメモリセル群において各々のメモリセルは２つの
   トランスファートランジスタ、２つのドライバートラン
   ジスタ、２つの負荷トランジスタより構成されており、
   前記メモリセル群において任意の前記ワード線対に接続
   しているメモリセルにおいては、メモリセルの２つのト
   ランスファートランジスタのうち、第１のトランスファ
   ートランジスタは、そのゲートが前記ワード線ＷＬａに
   接続され、残る２端子の一方がビット線ＢＬに接続さ
   れ、他方はメモリセルのＢＬ側ノードに接続され、第２
   のトランスファートランジスタは、そのゲートが前記ワ
   ード線ＷＬｂに接続され、残る２端子の一方がビット線
   ＢＬｂに接続され、他方はメモリセルのＢＬｂ側ノード
   に接続され、また前記ビット線対の隣りのビット線対に
   接続しているメモリセル群において、前記ワード線対に
   接続しているメモリセルにおいては、メモリセルの２つ
   のトランスファートランジスタのうち、第１のトランス
   ファートランジスタは、そのゲートが前記ワード線ＷＬ
   ｂに接続され、残る２端子の一方がビット線ＢＬに接続
   され、他方はメモリセルのノードＢＬ側ノードに接続さ
   れ、第２のトランスファートランジスタは、そのゲート
   が前記ワード線ＷＬａに接続され、残る２端子の一方が
   ビット線ＢＬｂに接続され、他方はメモリセルのＢＬｂ
   側ノードに接続されていることを特徴とする半導体記憶
   装置。
3. 【請求項３】請求項１又は請求項２記載の半導体記憶装
   置において、テスト時に、前記メモリセルのビット線対
   のうち、ビット線ＢＬを第１の電位、ビット線ＢＬｂを
   第２の電位に固定するかもしくはビット線ＢＬを第２の
   電位、ビット線ＢＬｂを第１の電位に固定するビット線
   対電位設定手段を具備したことを特徴とする半導体記憶
   装置。
4. 【請求項４】請求項１若しくは請求項２又は請求項３記
   載の半導体記憶装置において、前記メモリセルがスプリ
   ットワードラインメモリセルであることを特徴とする半
   導体記憶装置。