JPH1039969A

JPH1039969A - コンピュータシステム及び同システムに適用する入出力インターフェース装置

Info

Publication number: JPH1039969A
Application number: JP8194551A
Authority: JP
Inventors: Nobutaka Nakamura; 伸隆中村; Yuusaku Kuniyama; 雄策国山
Original assignee: Toshiba Corp; Toshiba Computer Engineering Corp
Current assignee: Toshiba Corp; Toshiba Computer Engineering Corp
Priority date: 1996-07-24
Filing date: 1996-07-24
Publication date: 1998-02-13
Anticipated expiration: 2016-07-24
Also published as: JP3737567B2

Abstract

(57)【要約】【課題】電源投入時に、入出力インターフェースに対し
て周辺装置からの電流回り込み現象が発生した場合で
も、周辺装置の初期化処理を正常に実行して、周辺装置
が誤動作するような事態を防止することにある。【解決手段】コンピュータ本体１の電源投入前であっ
て、プリンタ２の電源投入直後に、プリンタ２から入出
力インターフェース１０側に電源供給（いわゆる電流回
り込み現象）が発生する。このとき、入出力インターフ
ェース１０はインターフェース信号の状態を高インピー
ダンス状態を維持する。これにより、プリンタ２はイン
ターフェース信号ＰＩを論理レベル“Ｈ”状態に維持で
きるため、電源投入時の初期化処理を正常に行なうこと
ができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、コンピュータ本体
に設けられた周辺装置を制御するための入出力インター
フェース装置に関するものであり、特に周辺装置を接続
するパラレルポートを有し、周辺装置の動作に必要なイ
ンターフェース信号をパラレルポートを介して出力する
入出力インターフェース装置を備えたコンピュータシス
テムに関する。

【０００２】

【従来の技術】従来、パーソナルコンピュータは、例え
ばプリンタなどの周辺装置を接続して、その周辺装置の
動作に必要な各種のインターフェース信号を出力する入
出力インターフェースを備えている。入出力インターフ
ェースは、シリアル通信用ポート以外に、複数のインタ
ーフェース信号を並列に出力するパラレルポートを有す
る方式がある。

【０００３】このパラレルポートを有する入出力インタ
ーフェースは具体例として、図５に示すように、コンピ
ュータ本体１に設けられて、パラレルポートの各信号線
３ａ，３ｂ（ここでは２ポートとする）を介して周辺装
置（ここではプリンタを想定する）２に接続される。入
出力インターフェースは、各ポートに対応する複数のＩ
／Ｏバッファ４ａ，４ｂおよびＩ／Ｏバッファ制御回路
５を有し、ゲートアレイにより構成されている。Ｉ／Ｏ
バッファ制御回路５は通常では、他の回路と共に内部コ
ア回路に含まれている。

【０００４】Ｉ／Ｏバッファ４ａ，４ｂは、Ｉ／Ｏバッ
ファ制御回路５の入力制御（制御信号ＰＤ，ＮＤ）に応
じて、プリンタ２の動作に必要なインターフェース信号
ＳＴ，ＰＩを出力する。ここでは、インターフェース信
号として、ストローブ（ｓｔｒｏｂｅ）信号であるイン
ターフェース信号ＳＴと、プリンタの初期化信号ＰＩＮ
Ｔであるインターフェース信号ＰＩの２種類を想定す
る。

【０００５】Ｉ／Ｏバッファ制御回路５は、予め設定さ
れたインターフェース定義に従って、インターフェース
信号ＳＴ，ＰＩの論理レベル（“Ｈ”または“Ｌ”）を
設定するように制御信号ＰＤ，ＮＤの論理レベルの組合
わせにより入力制御を実行する。即ち、制御信号ＰＤ，
ＮＤの各論理レベルが“Ｈ”と“Ｌ”であれば、Ｉ／Ｏ
バッファ４ａ，４ｂは例えば論理レベル“Ｈ”のインタ
ーフェース信号ＳＴ，ＰＩを出力する。

【０００６】ところで、最近のパーソナルコンピュータ
では、低消費電力化を図るために、各種の節電方式が採
用されている。この節電方式の一つとして、コンピュー
タ本体１のシステム電源を、各回路の電源仕様に応じて
分離化する方式がある。具体的には、入出力インターフ
ェースではＩ／Ｏバッファ４ａ，４ｂとＩ／Ｏバッファ
制御回路５は電源仕様が異なり、それぞれ例えば前者が
＋５Ｖ電源であり、後者が＋３Ｖ電源である。

【０００７】このため、Ｉ／Ｏバッファ４ａ，４ｂとＩ
／Ｏバッファ制御回路５の各電源回路は分離されてい
る。従って、Ｉ／Ｏバッファ４ａ，４ｂは、専用のＩ／
Ｏバッファ用電源６から電源供給が行なわれる。但し、
コンピュータ本体１のシステム電源のスイッチにより、
Ｉ／Ｏバッファ４ａ，４ｂとＩ／Ｏバッファ制御回路５
には、それぞれの電源から同時に電源供給がなされる。

【０００８】

【発明が解決しようとする課題】前述したような節電方
式の入出力インターフェースでは、プリンタ２などの周
辺装置を起動する場合に、以下のような問題がある。即
ち、プリンタ２の専用電源をオンした後に、コンピュー
タ本体１の電源をオンする順序で電源投入を操作する
と、コンピュータ本体１の電源がオンする期間に、プリ
ンタ２から電流Ｉが入出力インターフェースに供給され
る現象（電流回り込み現象）が発生することがある。こ
れは、図５に示すように、プリンタ２側において、ポー
トの信号線３ａ，３ｂがプルアップ抵抗を介して電源端
子に接続されているような構成により発生する。以下、
図６のフローチャートを参照して、電流回り込み現象が
発生した場合の支障について説明する。

【０００９】まず、前記のようにコンピュータ本体１の
システム電源がオフ状態のときに、プリンタ２の電源が
オンされたと想定する（ステップＳ１）。この状態で
は、前記のように、プリンタ２から電流回り込みが発生
し、入出力インターフェースに電流Ｉが供給される（ス
テップＳ２）。このため、入出力インターフェースのＩ
／Ｏバッファ４ａ，４ｂが動作状態になる（ステップＳ
３）。このとき、コンピュータ本体１のシステム電源が
オフ状態であるため、Ｉ／Ｏバッファ制御回路５は非動
作状態である。このため、Ｉ／Ｏバッファ４ａ，４ｂの
入力状態（制御信号ＰＤ，ＮＤ）は不定である。

【００１０】これにより、入出力インターフェースのＩ
／Ｏバッファ４ａ，４ｂが、例えば論理レベル“Ｌ”の
出力状態を示すことがある（ステップＳ５）。このバッ
ファ出力状態に伴って、プリンタ２のパラレルポート信
号ＳＴ，ＰＩの信号線が、論理レベル“Ｌ”の範囲内で
中間レベル（中間電位）になることがある。この中間レ
ベルは、プリンタ２側のプルアップ抵抗値やＩ／Ｏバッ
ファ４ａ，４ｂの回路状態に従って決定される。

【００１１】ここで、プリンタ２などの周辺装置には、
電源オン直後に正常な動作を行なうための初期化処理を
実行する方式が一般的である。通常のプリンタ２では、
電源オン時にパラレルポート信号ＳＴ，ＰＩの信号線が
論理レベル“Ｌ”の範囲内で中間レベルの場合に、初期
化処理が正常に行なわれないことが多い（ステップＳ
６）。このため、コンピュータ本体１のシステム電源が
オンしたときに、Ｉ／Ｏバッファ制御回路５が動作状態
となり、例えばＩ／Ｏバッファ４ａ，４ｂの出力状態を
論理レベル“Ｈ”にした場合でも、初期化処理が正常に
終了していないため、プリンタ２が正常に動作せずに、
誤動作するような事態が発生する（ステップＳ７）。通
常のプリンタ２では正常な初期化処理のために、電源オ
ン時にパラレルポート信号ＳＴ，ＰＩの信号線が高イン
ピーダンス（ＨＩ−Ｚ）であることが望ましい。

【００１２】本発明の目的は、電源投入時に、入出力イ
ンターフェースに対して周辺装置からの電流回り込み現
象が発生した場合でも、周辺装置の初期化処理を正常に
実行して、周辺装置が誤動作するような事態を防止する
ことにある。

【００１３】

【課題を解決するための手段】本発明は、コンピュータ
本体の電源投入前であって、周辺装置の電源投入直後
に、周辺装置から入出力インターフェース側に電源供給
（いわゆる電流回り込み現象）が発生した場合でも、周
辺装置に対するインターフェース信号の状態を周辺装置
の初期化動作の実行に適合するように設定する機能を備
えたコンピュータシステムである。

【００１４】具体的には、入出力インターフェースを構
成するインターフェース信号出力手段と制御手段におい
て、電流回り込みにより動作状態になっているインター
フェース信号出力手段は、コンピュータ本体の電源投入
前で非動作状態の制御手段の入力制御状態により、周辺
装置の初期化動作の実行に適合するように、例えばイン
ターフェース信号の論理レベル状態を高インピーダンス
状態に維持する。

【００１５】このような構成の入出力インターフェース
により、コンピュータ本体の電源投入より以前に、周辺
装置の電源を投入したときに、周辺装置の電源投入直後
の初期化処理を正常に行なうことが可能となる。従っ
て、コンピュータ本体の電源投入後に、入出力インター
フェースが正常な動作状態になると、正常な初期化処理
が終了しているため、周辺装置は誤動作することなく、
入出力インターフェースからのインターフェース信号に
従って確実に動作を実行する。

【００１６】

【発明の実施の形態】以下図面を参照して本発明の実施
の形態を説明する。図１は本実施形態に関係するシステ
ム構成を示すブロック図であり、図２と図３は本実施形
態の入出力インターフェースの動作を説明するための図
であり、図４は本実施形態の入出力インターフェースの
具体的回路を示すブロック図である。（システム構成）本実施形態のコンピュータシステム
は、コンピュータ本体１としてパーソナルコンピュータ
を想定し、周辺装置としてはプリンタ２を想定してい
る。コンピュータ本体１は、図１に示すように、ゲート
アレイにより構成されているパラレルポート（ここでは
２ポートの信号線３ａ，３ｂ）を有する入出力インター
フェース１０を有する。入出力インターフェース１０
は、各ポートに対応する複数のＩ／Ｏバッファ１４ａ，
１４ｂおよびＩ／Ｏバッファ制御回路１５を有する。Ｉ
／Ｏバッファ制御回路１５は通常では、他の回路と共に
内部コア回路に含まれている。

【００１７】Ｉ／Ｏバッファ１４ａ，１４ｂは後述する
ような回路構成からなり（図４を参照）、Ｉ／Ｏバッフ
ァ制御回路１５の入力制御（制御信号ＰＤ，ＮＤ）に応
じて、プリンタ２の動作に必要なインターフェース信号
ＳＴ，ＰＩを出力する。ここでは、インターフェース信
号として、ストローブ（ｓｔｒｏｂｅ）信号であるイン
ターフェース信号ＳＴと、プリンタの初期化信号ＰＩＮ
Ｔであるインターフェース信号ＰＩの２種類を想定す
る。

【００１８】Ｉ／Ｏバッファ制御回路１５は、予め設定
されたインターフェース定義に従って、インターフェー
ス信号ＳＴ，ＰＩの論理レベル（“Ｈ”または“Ｌ”）
を設定するように、制御信号ＰＤ，ＮＤの論理レベルの
組合わせにより入力制御を実行する（図２と図３を参
照）。

【００１９】さらに、コンピュータ本体１は、電源分離
型による節電方式の電源装置１１を備えている。本実施
形態では、電源装置１１は、各Ｉ／Ｏバッファ１４ａ，
１４ｂに電源供給を行なうためのＩ／Ｏバッファ用電源
６と、Ｉ／Ｏバッファ制御回路５を含む内部コア回路に
電源供給を行なうための内部コア用電源１２とを有す
る。Ｉ／Ｏバッファ用電源６と内部コア用電源１２とは
それぞれ電源仕様が異なり、前者が例えば＋５Ｖ電源で
あり、後者が例えば＋３Ｖ電源である。電源装置１１
は、図示しないコンピュータ本体１の電源スイッチによ
り、各電源６，１２が同時にオンするように構成されて
いる。

【００２０】プリンタ２は、入出力インターフェース１
０のパラレルポート（信号線３ａ，３ｂ）から出力され
るインターフェース信号ＳＴ，ＰＩに従って動作する。
特に、インターフェース信号ＰＩが高インピーダンス
（ＨＩ−Ｚ）状態のときに、プリンタ２は、電源投入直
後に所定の初期化処理を正常に行なう。ここで、パラレ
ルポート（信号線３ａ，３ｂ）は、プルアップ抵抗１３
ａ，１３ｂを介して電源端子に接続されている。（Ｉ／Ｏバッファ１４ａ，１４ｂの具体的構成）Ｉ／Ｏ
バッファ１４ａ，１４ｂは具体的には、図４に示すよう
に、大別してインバータ４０〜４１とＭＯＳトランジス
タ４３，４４からなる。なお、Ｉ／Ｏバッファ１４ｂは
Ｉ／Ｏバッファ１４ａと同一構成であるため、図４では
省略している。

【００２１】インバータ４０〜４１は電源供給により動
作状態となり、入力制御信号ＰＤ，ＮＤの論理レベルを
反転した信号を出力する。ＭＯＳトランジスタ４３，４
４はそれぞれＰチャネルトランジスタとＮチャネルトラ
ンジスタである。Ｐチャネルトランジスタ４３は、ゲー
トＧに入力される信号の論理レベル“Ｈ”でソースＳと
ドレインＤ間がオフ状態となり、論理レベル“Ｌ”で逆
にオン状態となる。一方、Ｎチャネルトランジスタ４４
は、ゲートＧに入力される信号の論理レベル“Ｈ”でソ
ースＳとドレインＤ間がオン状態となり、論理レベル
“Ｌ”で逆にオフ状態となる。

【００２２】また、Ｐチャネルトランジスタ４３には、
ソースＳとドレインＤ間に寄生するダイオード４５の存
在を想定している。このダイオード４５により、ゲート
Ｇに入力される信号の論理レベル“Ｈ”でソースＳとド
レインＤ間がオフ状態のときでも、ソースＳとドレイン
Ｄ間に電流を流すことが可能になっている。

【００２３】Ｉ／Ｏバッファ制御回路１５は、Ｉ／Ｏバ
ッファ１４ａ（１４ｂ）のＰチャネルトランジスタ４３
とＮチャネルトランジスタ４４の各ゲートＧの入力信号
を制御するための入力制御信号ＰＤ，ＮＤを出力する。
即ち、入力制御信号ＰＤ，ＮＤの論理レベルの組み合わ
せにより、Ｉ／Ｏバッファ１４ａ（１４ｂ）の出力状態
を制御する。なお、本実施形態のＩ／Ｏバッファ制御回
路１５は、従来のＩ／Ｏバッファ制御回路５の制御信号
ＮＤの出力端子に１段のインバータ５０，５１を設けた
構成である。

【００２４】本実施形態では、入出力インターフェース
１０のインターフェース定義として、図２に示すよう
に、Ｉ／Ｏバッファ１４ａ（１４ｂ）の出力状態を設定
している。従って、図３に示すように、Ｉ／Ｏバッファ
１４ａ，１４ｂは、Ｉ／Ｏバッファ制御回路１５の制御
信号ＰＤ，ＮＤの論理レベルの組み合わせ（４種類）に
対応する論理レベル状態（ＨＩ−Ｚと禁止を含む）のイ
ンターフェース信号ＳＴ，ＰＩを出力する。（本実施形態の作用効果）まず、コンピュータ本体１の
電源装置１１はオフ状態で、プリンタ２の電源が先にオ
ンされたと想定する。従って、図１に示すように、電源
装置１１がオフ状態であるため、Ｉ／Ｏバッファ用電源
６と内部コア用電源１２が共にオフであり、Ｉ／Ｏバッ
ファ１４ａ，１４ｂおよびＩ／Ｏバッファ制御回路５は
共に非動作状態である。

【００２５】ここで、図４に示すように、プリンタ２の
電源がオンされたことにより、入出力インターフェース
１０のポートの信号線３ａを介して、プリンタ２から電
流Ｉが供給される電流回り込み現象が発生すると想定す
る。電流Ｉは、Ｉ／Ｏバッファ１４ａのＰチャネルトラ
ンジスタ４３に寄生しているダイオード４５を介して、
Ｉ／Ｏバッファ１４ａ，１４ｂの各回路要素に供給され
る。従って、Ｉ／Ｏバッファ１４ａ，１４ｂは、Ｉ／Ｏ
バッファ用電源６がオフの状態で電源供給がなされた状
態となり動作状態となる。

【００２６】さらに、電源供給が停止された非動作状態
では、Ｉ／Ｏバッファ制御回路５は制御信号ＰＤ，ＮＤ
のいずれの状態も論理レベル“Ｌ”に設定されていると
想定する。Ｉ／Ｏバッファ１４ａは、入力される制御信
号ＰＤ，ＮＤが共に論理レベル“Ｌ”の状態であれば、
Ｐチャネルトランジスタ４３はゲートＧが論理レベル
“Ｈ”となるため、ソースＳとドレインＤ間がオフ状態
となる。また、Ｎチャネルトランジスタ４４は、ゲート
Ｇが論理レベル“Ｌ”となるため、ソースＳとドレイン
Ｄ間がオフ状態となる。従って、Ｎチャネルトランジス
タ４４のドレインＤに接続されたポートの信号線３ａ
は、高インピーダンス（ＨＩ−Ｚ）状態となる。

【００２７】一方、Ｉ／Ｏバッファ１４ｂはＩ／Ｏバッ
ファ１４ａと同一構成であるため、入出力インターフェ
ース１０のポートの信号線３ｂも、高インピーダンス
（ＨＩ−Ｚ）状態となる。即ち、図２と図３に示すよう
に、Ｉ／Ｏバッファ１４ａ，１４ｂの出力状態は、入力
制御信号ＰＤ，ＮＤが共に論理レベル“Ｌ”のときに、
高インピーダンス（ＨＩ−Ｚ）状態となる。

【００２８】プリンタ２は、電源投入時に入出力インタ
ーフェース１０のポート（信号線３ｂ）が高インピーダ
ンス（ＨＩ−Ｚ）状態であると、プルアップ抵抗１３ｂ
により結果的に初期化処理のインターフェース信号ＰＩ
が論理レベル“Ｈ”状態となる。これにより、プリンタ
２は、電源投入直後に所定の初期化処理を正常に実行す
ることになる。

【００２９】次に、コンピュータ本体１の電源装置１１
がスイッチに応じてオン状態になると、Ｉ／Ｏバッファ
１４ａ，１４ｂと共に、Ｉ／Ｏバッファ制御回路５は動
作状態となる。このとき、Ｉ／Ｏバッファ制御回路５は
制御信号ＰＤ，ＮＤのいずれの状態も論理レベル“Ｌ”
に設定しているため、Ｉ／Ｏバッファ１４ａ，１４ｂの
出力状態は高インピーダンス（ＨＩ−Ｚ）状態を維持し
ている。従って、プリンタ２は、プルアップ抵抗１３
ａ，１３ｂにより、インターフェース信号ＳＴ，ＰＩの
いずれも論理レベル“Ｈ”状態に維持されている。この
後に、Ｉ／Ｏバッファ制御回路５は、図３に示すよう
に、制御信号ＰＤ，ＮＤの論理レベルを変化させること
により、Ｉ／Ｏバッファ１４ａ，１４ｂの出力状態を変
化させて、プリンタ２を正常に動作させる。

【００３０】以上のように本実施形態によれば、プリン
タ２などの周辺装置を起動する場合に、プリンタ２の専
用電源をオンした後にコンピュータ本体１の電源をオン
する順序で電源投入をすると、プリンタ２から電流Ｉが
入出力インターフェースに供給される現象（電流回り込
み現象）が発生しても、入出力インターフェースのＩ／
Ｏバッファ４ａ，４ｂの出力状態を、高インピーダンス
（ＨＩ−Ｚ）状態に設定できる。さらに、コンピュータ
本体１の電源をオンした直後でも、入出力インターフェ
ースのＩ／Ｏバッファ４ａ，４ｂの出力状態を、高イン
ピーダンス（ＨＩ−Ｚ）状態に維持することができる。

【００３１】従って、プリンタ２側では、電源オン時の
初期化処理に必要なインターフェース信号ＰＩを論理レ
ベル“Ｈ”の状態に維持できるため、初期化処理を確実
に行なうことができる。換言すれば、コンピュータ本体
１と周辺装置２のそれぞれの電源操作の順序に関係無
く、周辺装置の正常な初期化処理を実現し、周辺装置を
確実に動作させることが可能となる。従って、電源投入
後に、プリンタ２などの周辺装置が誤動作するような事
態を確実に防止することができる。

【００３２】

【発明の効果】以上詳述したように本発明によれば、コ
ンピュータ本体の電源投入前で、周辺装置の電源を投入
したときに、コンピュータ本体の入出力インターフェー
スに対して周辺装置からの電流回り込み現象が発生した
場合でも、周辺装置が初期化処理を正常に実行できるよ
うにインターフェース信号の状態を維持することができ
る。従って、コンピュータ本体にも電源が投入されて、
システムが起動した場合に初期化処理の正常な動作によ
り、周辺装置が誤動作するような事態を防止して常に確
実に動作させることができる。

【図面の簡単な説明】

【図１】本発明の実施形態に関係するシステム構成を示
すブロック図。

【図２】本実施形態の入出力インターフェースの動作を
説明するための図。

【図３】本実施形態の入出力インターフェースの動作を
説明するための図。

【図４】本実施形態の入出力インターフェースの具体的
回路を示すブロック図

【図５】従来のコンピュータシステムの構成を示すブロ
ック図。

【図６】従来のシステムの動作を説明するためのフロー
チャート。

【符号の説明】

１…コンピュータ本体２…プリンタ（周辺装置）３ａ，３ｂ…パラレルポート（信号線）４ａ，４ｂ…Ｉ／Ｏバッファ５…Ｉ／Ｏバッファ制御回路６…Ｉ／Ｏバッファ用電源１０…入出力インターフェース１１…電源装置（コンピュータ本体のシステム電源）１２…内部コア用電源１３ａ，１３ｂ…プルアップ抵抗１４ａ，１４ｂ…Ｉ／Ｏバッファ（インターフェース信
号出力手段）１５…Ｉ／Ｏバッファ制御回路（制御手段）４０〜４２…インバータ４３…Ｐチャネルトランジスタ４４…Ｎチャネルトランジスタ４５…Ｐチャネルトランジスタの寄生ダイオード

Claims

【特許請求の範囲】

【請求項１】専用の電源を有する周辺装置に対してイ
ンターフェース信号を出力して、前記周辺装置の動作を
制御する機能を有するコンピュータ本体を備えたコンピ
ュータシステムであって、前記コンピュータ本体に設けられたシステム電源に含ま
れる所定の電源により動作し、前記周辺装置に接続して
前記インターフェース信号を出力するためのインターフ
ェース信号出力手段と、前記周辺装置の電源投入直後に、前記インターフェース
信号出力手段に電源供給の状態が発生しても、前記周辺
装置の初期化動作の実行に適合するインターフェース信
号の状態を設定するように前記インターフェース信号出
力手段の入力を制御する制御手段とを具備したことを特
徴とするコンピュータシステム。
【請求項２】専用の電源を有する周辺装置に対してイ
ンターフェース信号を出力して、前記周辺装置の動作を
制御する機能を有するコンピュータ本体を備えたコンピ
ュータシステムであって、前記インターフェース信号を出力するインターフェース
信号出力手段と、前記インターフェース信号出力手段の入力を制御して、
前記インターフェース信号の論理レベルを制御する制御
手段と、前記コンピュータ本体に設けられて、前記インターフェ
ース信号出力手段と前記制御手段のそれぞれに電源供給
を行なう電源手段とを有し、前記周辺装置の電源投入直後の初期化動作の実行時に、
前記制御手段の電源供給が停止の状態またはそれに相当
する入力制御の状態で、前記インターフェース信号出力
手段に対して電源供給の状態が発生したときに、前記初
期化動作の実行に適合する前記インターフェース信号の
論理レベル状態を維持するように構成されたことを特徴
とするコンピュータシステム。
【請求項３】前記周辺装置の電源投入直後に、前記イ
ンターフェース信号出力手段に対して前記周辺装置の電
源からの電源供給状態が発生したときに、前記制御手段
が動作停止の状態において、前記周辺装置の初期化動作
が実行可能であるように前記インターフェース信号出力
手段から出力されるインターフェース信号の論理レベル
状態を高インピーダンス状態に維持することを特徴とす
る請求項１または請求項２記載のコンピュータシステ
ム。
【請求項４】前記周辺装置の電源投入直後に、前記制
御手段と前記インターフェース信号出力手段に対して前
記コンピュータ本体に設けられた電源からの電源供給が
停止の状態において、前記インターフェース信号出力手
段に対して前記周辺装置の電源からの電源供給状態が発
生した場合でも、前記周辺装置の初期化動作が実行可能
であるように前記インターフェース信号の論理レベル状
態を高インピーダンス状態に維持し、前記制御手段と前記インターフェース信号出力手段に対
して前記コンピュータ本体に設けられた電源からの電源
供給が実行されたときに、前記インターフェース信号出
力手段から前記周辺装置の動作に有効な前記インターフ
ェース信号の論理レベルに設定するように構成されたこ
とを特徴とする請求項１または請求項２記載のコンピュ
ータシステム。
【請求項５】コンピュータ本体と周辺装置とからなる
コンピュータシステムにおいて、前記コンピュータ本体
に設けられて前記周辺装置の動作に必要なインターフェ
ース信号を出力する入出力インターフェース装置であっ
て、前記周辺装置に接続された信号線を介して前記インター
フェース信号を出力し、前記コンピュータ本体に設けら
れた電源からの電源供給の停止状態時に、前記周辺装置
の電源から前記信号線を介して電源供給が可能な構成の
インターフェース信号出力手段と、前記インターフェース信号出力手段の入力を制御して、
電源供給の停止状態またはそれに相当する入力制御の状
態時に、前記周辺装置の初期化動作が実行可能であるよ
うに前記インターフェース信号の中でその初期化動作に
対応するインターフェース信号の論理レベル状態を維持
し、電源供給時には前記周辺装置の動作に従った前記イ
ンターフェース信号の論理レベル状態を設定する制御手
段とを具備したことを特徴とする入出力インターフェー
ス装置。
【請求項６】前記周辺装置の電源投入直後に、前記イ
ンターフェース信号出力手段に対して前記周辺装置の電
源からの電源供給状態が発生したときに、前記制御手段
が動作停止の状態において、前記インターフェース信号
出力手段は前記周辺装置の初期化動作が実行可能である
ように、該当するインターフェース信号の論理レベル状
態を高インピーダンス状態に維持することを特徴とする
請求項５記載の入出力インターフェース装置。
【請求項７】前記制御手段は前記インターフェース信
号出力手段の入力を制御するための複数の制御信号を出
力し、前記制御手段の電源供給の停止状態に相当する前記各制
御信号の論理レベルの所定の第１の組合わせに従って、
前記周辺装置の初期化動作が実行可能であるように前記
インターフェース信号の論理レベル状態を高インピーダ
ンス状態に維持し、前記制御手段の電源供給時には前記各制御信号の論理レ
ベルの所定の第２の組合わせに従って前記インターフェ
ース信号の出力を禁止し、前記制御手段の電源供給時には前記第１の組合わせと前
記第２の組合わせ以外の前記各制御信号の組合わせに従
って前記周辺装置の動作に従った前記インターフェース
信号の論理レベル状態を設定するように構成されたこと
を特徴とする請求項５または請求項６記載の入出力イン
ターフェース装置。