JPH1040073A - ディジタル信号処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 ブロック・フローティング方式の正規化を行
うＤＳＰにおける正規化の高速化を図る。 【解決手段】 演算結果のダイナミックレンジを正規化
を施す前のダイナミックレンジに補正するための右バレ
ルシフタ１を演算部９の出力側に設ける。前記右バレル
シフタ１により演算結果のダイナミックレンジを正規化
を施す前のダイナミックレンジへの補正した演算結果を
メモリへストアする処理と並行して、前記演算結果を正
規化シフト量検出回路３に転送し、次の正規化シフト量
を検出させることで処理量を削減する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はブロック・フローデ
ィング方式の正規化を行なう固定小数点型のディジタル
・シグナル・プロセッサに関するものである。

【０００２】固定小数点型ディジタル・シグナル・プロ
セッサ(以下ＤＳＰと略する)を用いてダイナミックレン
ジの広い信号を処理する場合もしくはダイナミックレン
ジの狭い信号を処理する場合に疑似浮動小数点型に変換
して演算を行なうことが多い。この場合、処理する信号
がベクトル量になっている場合には処理量を抑えるため
に同一のベクトルの成分の個々に対して指数を設け正規
化を行なうのではなく、全ての成分に対して最適な共通
の指数部を設け一括して信号を正規化することが多い。

【０００３】

【従来の技術】図１１に上記のようなブロック・フロー
ティングを実現するための従来のＤＳＰのブロック図を
示す。図に示すように従来の固定小数点型ＤＳＰにおい
て、正規化後のデータのダイナミックレンジを正規化前
のダイナミックレンジに補正する場合は、ベクトルの各
成分をその成分内で絶対値が最大となる値を検出し、そ
の検出した値によりシフト量を求める正規化シフト量検
出回路２１、セレクタ２２、シフト量を格納するレジス
タ２３、レジスタファイル２４、ソースバス２５（通常
複数本あるが簡略化して１本にしている）、データを格
納するメモリ２６、バレルシフタ２７、乗算器・ＡＬＵ
等が含まれる演算部２８で構成されている。

【０００４】また、図１２に示すように正規化シフト量
検出回路２１は、負の値を正の値に変換する絶対値変換
回路３０の出力と現在までの最大が格納されているレジ
スタ３３の値とを比較器３１において比較し、絶対値が
大きい方がレジスタ３３に設定される。ベクトルの次数
分だけループが終了すると最大値が格納されているレジ
スタ３３の値は、デコーダ３２に入力され、出力の正規
化シフト量がシフト量設定レジスタ２３に設定される。

【０００５】次に図１１の従来のＤＳＰの動作について
図１０のフローチャートを用いて説明する。

【０００６】ステップ１１では、演算するデータをメモ
リ２６からデータをロードする。ステップ１２では、既
にシフト量設定レジスタ２３に設定されているシフト量
の分だけバレルシフタ２７で左シフトし、正規化を行な
う。

【０００７】ステップ１３では、演算部９で演算が行な
われる。ステップ１４では、アキュムレートが終了して
いなければ、ステップ１１に戻る。終了していればステ
ップ１５に進む。

【０００８】ステップ１５では、アキュムレータが終了
した演算結果をメモリ２６にストアする。

【０００９】ステップ１６では、ベクトルの次数分だけ
ループが終了していなければ、ステップ１１に戻る。終
了していればステップ１７に進む。

【００１０】ステップ１７では、ステップ１５でストア
した演算結果をメモリ２６からロードする。

【００１１】ステップ１８では、正規化を施す前のダイ
ナミックレンジに補正するために、ステップ１２で左シ
フトした分だけ、バレルシフタ２７によって右シフトす
る。

【００１２】ステップ１９では、補正した結果をメモリ
２６にストアする。ステップ１１０では、ベクトルの次
数分だけループが終了していなければ、ステップ１７に
戻る。終了していればステップ１１１に進む。

【００１３】ステップ１１１では、ステップ１９でスト
アした演算結果をメモリ２６からロードする。

【００１４】ステップ１１２では、ステップ１９でロー
ドされてきたデータは、正規化シフト量を検出するため
に、正規化シフト量検出回路１１２に送られる。

【００１５】ステップ１１３では、ベクトルの次数分だ
けループが終了していなければ、ステップ１１１に戻
る。終了していればステップ１１４に進む。

【００１６】ステップ１１４では、正規化シフト量検出
後のシフト量が、シフト量設定レジスタ２３にストアさ
れる。

【００１７】

【発明が解決しようとする課題】上記のような従来のブ
ロック・フローディング方式の正規化を行なうＤＳＰに
おいて、ベクトルの次数分の正規化を行い、さらに演算
結果のダイナミックレンジを正規化を施す前のダイナミ
ックレンジへ補正を行い、次の正規化シフト量を決定す
る一連の処理量が、かなり大きいため処理速度の向上の
妨げとなっている。また、正規化シフト量検出回路にお
いても回路規模が大きいため処理速度の向上の妨げとな
っている。

【００１８】

【課題を解決するための手段】上記の課題を解決するた
めに、演算結果のダイナミックレンジを正規化を施す前
のダイナミックレンジに補正するための右バレルシフタ
を演算部の出力側に設ける。前記右バレルシフタにより
演算結果のダイナミックレンジを正規化を施す前のダイ
ナミックレンジへの補正した演算結果をメモリへストア
する処理と並行して、前記演算結果を正規化シフト量検
出回路に転送し、次の正規化シフト量を検出させること
で処理量を削減する。

【００１９】これにより、ベクトルの次数分の正規化を
行い、さらに演算結果のダイナミックレンジを正規化を
施す前のダイナミックレンジへ補正を行い、次の正規化
シフト量の決定の一連の処理量を削減し、処理速度の向
上を図る。

【００２０】また、正規化シフト量検出回路を簡略化す
ることで、処理速度の向上を図る。

【００２１】

【発明の実施の形態】以下、本発明の実施形態につい
て、図１から図９を用いて説明する。

【００２２】（実施の形態１）第１の実施形態につい
て、図１から図６を参照しながら説明する。

【００２３】本発明の第１の実施形態のＤＳＰは、図１
に示すように、右方向にのみシフトを行う右バレルシフ
タ１、左方向のみシフトを行う左バレルシフタ２、ベク
トルの各成分をその成分内で絶対値が最大となる値を検
出し、その検出した値によりシフト量を求める正規化シ
フト量検出回路３、セレクタ４、左右のシフト量を格納
するレジスタ５、レジスタファイル６、ソースバス７
（通常複数本あるが簡略化して１本にしている）、デー
タを格納するメモリ８、乗算器、ＡＬＵ等が含まれる演
算部９で構成されている。

【００２４】また、図２は、語長が８ビットの場合の正
規化シフト量検出回路３の構成例であり、同図に示すよ
うにＥＸ−ＯＲ(排他的論理和)１０、ＯＲ（論理和）１
１、デコーダ１２、レジスタ１３で構成される。

【００２５】まず、正規化シフト量検出回路３の動作に
ついて、語長が８ビット、ベクトルの次数が５つの場合
で説明する。図２に示す８ビットの場合の正規化シフト
量検出回路３の入力値を図４に示す。

【００２６】最初に、図４に示す第１のベクトル”００
０１１１００”ついて、ＭＳＢであるａ１７の符号ビッ
ト”０”とその他のビットａ１６〜ａ１０とそれぞれ排
他的論理和をとり、図５に示す第１の７ビットの値”０
０１１１００”を得、さらに図６に示すレジスタ１３に
格納しているレジスタの初期値”０００００００”と論
理和をとり、”００１１１００”を得、レジスタ１３に
格納する（図６の第１の値）。

【００２７】次に、図４に示す第２のベクトル”１１１
１０００１”ついて、ＭＳＢであるａ１７の符号ビッ
ト”１”とその他のビットａ１６〜ａ１０とそれぞれ排
他的論理和をとり、図５に示す第２の７ビットの値”０
００１１１０”を得、さらに図６に示すレジスタ１３に
格納している値”００１１１００”（図６の第１の値）
と論理和をとり、”００１１１１０”を得、レジスタ１
３に格納する（図６の第２の値）。

【００２８】第３、第４、第５のベクトルについても同
様の処理を行い、最終的に”００１１１１１”（図６デ
コーダへの出力値）を得、その値はデコーダ１２に送ら
れ、図３に示すデコーダ１３の入力値と出力値の関係に
従い”０１０”すなわちシフト量２ビットを出力する。

【００２９】次に本実施形態の動作について図９のフロ
ーチャートを用いて説明する。ステップ１では、演算す
るデータをメモリ８からロードする。

【００３０】ステップ２では、既に前回のベクトル処理
時に決定された、左右シフト量設定レジスタ５に設定さ
れているシフト量の分だけ左バレルシフタ２により左シ
フトが行われ、正規化が行われる。

【００３１】ステップ３では、演算部９で演算が行われ
る。ステップ４では、アキュムレートが終了していなけ
れば、ステップ１に戻る。終了すればステップ５に進
む。

【００３２】ステップ５では、アキュムレートが終了し
た演算結果を正規化を施す前のダイナミックレンジに補
正するために、ステップ２で左シフトした分だけ、右バ
レルシフタ１によって右シフトする。

【００３３】ステップ６では、ステップ５でダイナミッ
クレンジが補正された演算結果をメモリにストアし、ス
トアの処理と平行して、次のベクトル処理時の正規化シ
フト量を決定するために演算結果は、正規化シフト量検
出回路３に送られる。

【００３４】ステップ７では、ベクトルの次数分だけル
ープが終了していなければ、ステップ１に戻る。終了す
ればステップ８に進む。

【００３５】ステップ８では、ベクトルの次数分だけル
ープが終了した段階で、正規化シフト量検出回路３の内
部のレジスタ１３に次のベクトル処理時の正規化シフト
量が格納されており、レジスタ１３に格納されている値
は、デコーダに送られシフト量が決定され、そのシフト
量は左右シフト量設定レジスタに格納される。

【００３６】従来のＤＳＰにおける正規化シフト量検出
回路２１は、絶対値変換回路３０、比較器３１、デコー
ダ３２、レジスタ３３を備えており、本実施形態の正規
化シフト量検出回路３は、デコーダ１２、レジスタ１
３、絶対値変換回路３０をＥＸ−ＯＲ（排他的論理和）
のみで構成される回路で代用し、比較器３１をＯＲ（論
理和）のみで構成される回路であり、大幅に回路構成を
簡略化することで、正規化シフト量の検出処理速度の向
上を実現することができる。

【００３７】さらに、従来のＤＳＰにおけるベクトルの
次数分の正規化、演算、演算結果のダイナミックレンジ
を正規化を施す前のダイナミックレンジへの補正、次の
正規化シフト量の決定の一連の処理には、図１１に示す
ようにベクトルの次数分のループを３回必要となる。一
方、前記の同一連の処理において、本実施形態にように
演算結果のダイナミックレンジを正規化を施す前のダイ
ナミックレンジに補正するための右バレルシフタ１を演
算部の出力側に設け、前記右バレルシフタにより演算結
果のダイナミックレンジを正規化を施す前のダイナミッ
クレンジへの補正した演算結果をメモリ８へストアする
処理と並行して、前記演算結果を正規化シフト量検出回
路３に転送し、次の正規化シフト量を検出させること
で、図１０に示すようにベクトルの次数分のループは１
回で実現できる。

【００３８】従って、前記の正規化シフト量検出回路３
は、従来の正規化シフト量検出回路２１より高速化して
いるため、ベクトルの次数分の正規化を行い、さらに演
算結果のダイナミックレンジを正規化を施す前のダイナ
ミックレンジへ補正を行い、次の正規化シフト量を決定
する一連の処理量は、従来の１／３以下に抑えることが
可能となり、処理速度の向上が実現できる。

【００３９】（実施の形態２）第２の実施形態につい
て、図７を参照しながら説明する。

【００４０】本発明の第２の実施形態のＤＳＰは、左シ
フト量補正レジスタ１４、減算器１５を備えた、実施形
態１に示したＤＳＰである。

【００４１】本実施形態の基本的な動作については、実
施形態１と同様であるので省略し、作用、効果について
説明する。

【００４２】従来のＤＳＰまたは、実施形態１のような
ＤＳＰにおける正規化は、ダイナミックレンジを全て使
いきるために、正規化の施した後の演算においてオーバ
ーフローが発生する確立が高くなるという問題が生じ
る。本実施形態のように、左シフト量設定レジスタ１４
に設定した値の分だけ、左右正規化シフト設定レジスタ
５に格納されている値を減算器１５によって縮小させ、
ダイナミックレンジを使いきるのを抑制することでオー
バーフローの発生を抑止することができる。

【００４３】（実施の形態３）第３の実施形態につい
て、図８を参照しながら説明する。

【００４４】本発明の第３の実施形態のＤＳＰは、右シ
フト量補正レジスタ１６、加算器１７、右シフト量設定
レジスタ１８を備えた、実施形態２に示したＤＳＰであ
る。本実施形態の基本的な動作については、実施形態１
と同様であるので省略する。

【００４５】図８において、左右シフト量設定レジスタ
５にシフト量Ｎビットが設定されているとし、Ａ＊Ｂの
演算を行なう場合（Ａ、Ｂは１０進数とする）を例にし
て本実施形態の作用、効果を説明する。

【００４６】まずＡついて正規化を行なうために、左バ
レルシフタ２によってＮビット左シフトを行なうとＡ＊
２＾Ｎとなる。

【００４７】同様にしてＢについても正規化を行なうた
めに、左バレルシフタ２によってＮビット左シフトを行
なうとＢ＊２＾Ｎとなる。従って、演算結果は、（Ａ＊
Ｂ）＊２＾（Ｎ＋１）となる。

【００４８】実施形態１、２に示すＤＳＰにおいては、
前記の演算結果のダイナミックレンジを正規化を施す前
のダイナミックレンジへの補正するために、右バレルシ
フタ１で左右シフト量設定レジスタ５のシフト量設定分
すなわちＮビット右シフトが行なわれ、前記演算結果
（Ａ＊Ｂ）＊２＾（Ｎ＋１）は、（Ａ＊Ｂ）＊２＾１と
なり、正しい補正が行なわれない。

【００４９】一方、本実施形態においては、右シフト量
補正レジスタ１６に補正シフト量１ビットをあらかじめ
設定しておけば、左右シフト量設定レジスタ５に設定し
ているＮビットに、加算器１７によって右シフト量補正
レジスタ１６の補正シフト量１ビットが加算された値で
あるＮ＋１ビットが右シフト量設定レジスタ１８に設定
される。従って、補正後の結果は、（Ａ＊Ｂ）＊２＾
（Ｎ＋１）をＮ＋１ビット右シフトされるので、Ａ＊Ｂ
となり正しい補正が行なわれる。

【００５０】

【発明の効果】以上、説明したように本発明のブロック
・フローディング方式の正規化を行なう固定小数点型の
ＤＳＰは、ベクトルの次数分の正規化を行い、さらに演
算結果のダイナミックレンジを正規化を施す前のダイナ
ミックレンジへ補正を行い、次の正規化シフト量を決定
する一連の処理量を従来の１／３以下に抑える効果を有
し、処理速度の向上が実現できる。

【図面の簡単な説明】

【図１】実施形態１のＤＳＰのブロック図

【図２】正規化シフト量検出回路のブロック図

【図３】正規化シフト量検出回路の動作を説明する図

【図４】正規化シフト量検出回路の動作を説明する図

【図５】正規化シフト量検出回路の動作を説明する図

【図６】正規化シフト量検出回路の動作を説明する図

【図７】実施形態２のＤＳＰのブロック図

【図８】実施形態３のＤＳＰのブロック図

【図９】本発明の動作の一例を示すフローチャート

【図１０】従来のＤＳＰの動作の一例を示すフローチャ
ート

【図１１】従来のＤＳＰの一例を示すブロック図

【図１２】従来のＤＳＰの正規化シフト量検出回路の一
例を示すブロック図

【符号の説明】

１ 右バレルシフタ ２ 左バレルシフタ ３，２１ 正規化シフト量検出回路 ４，２２ セレクタ ５ 左右シフト量設定レジスタ ６，２４ レジスタファイル ７，２５ ソースバス ８，２６ メモリ ９，２８ 演算部 １０ ＥＸ−ＯＲ（排他的論理和） １１ ＯＲ（論理和） １２，３２ デコーダ １３，３３ レジスタ １４ 左シフト量補正レジスタ １５ 算器 １６ 右シフト量補正レジスタ １７ 加算器 １８ 右シフト量設定レジスタ ２３ シフト量設定レジスタ ２７ バレルシフタ ３０ 絶対値変換回路 ３１ 比較器

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ベクトルの各成分をその成分内で絶対値
   が最大となる値を検出し、その検出した値によりシフト
   量を求め、ベクトルの各成分を一括して正規化を行なう
   固定小数点型ディジタル・シグナル・プロセッサにおい
   て、 Ｎビットの２進数のデータにおけるＭＳＢの符号ビット
   とその他のビットとそれぞれ２入力排他的論理和（以下
   ＥＸ−ＯＲ）をとる２入力ＥＸ−ＯＲの（Ｎ−１）個の
   部分回路と前記２入力ＥＸ−ＯＲの部分回路の（Ｎ−
   １）ビット出力を第１の入力とし、 前記２入力ＥＸ−ＯＲの部分回路の前回までの出力の中
   での最大値を格納する（Ｎ−１）ビットのレジスタの値
   を第２の入力とし、 第１の入力と第２の入力においてそれぞれＭＳＢ側から
   対応をとって入力とする（Ｎ−１）個の２入力論理和
   （以下ＯＲ）の部分回路を備え、 前記（Ｎ−１）個の２入力ＯＲの出力が、前記レジスタ
   と正規化シフト量ｌｏｇ２Ｎビット出力するデコーダの
   入力となる回路で構成された正規化ためのシフト量を検
   出するシフト量検出回路と、 前記正規化のためのシフト量を検出する回路で検出され
   た左右シフト量を格納する左右シフト量設定レジスタ
   と、 前記左右シフト量設定レジスタに格納されている値の分
   だけ左シフトする左バレルシフタを演算部の入力側に備
   え、 さらに演算部の出力側に演算後の出力結果のダイナミッ
   クレンジを正規化を施す前のダイナミックレンジへ補正
   するために前記左右シフト量設定レジスタに格納されて
   いる値の分だけ右シフトする右バレルシフタを備えたこ
   とを特徴とするディジタル信号処理装置。
2. 【請求項２】 左右シフト量設定レジスタに格納されて
   いる値を補正するための値を格納する左右シフト量補正
   値設定レジスタを設け、 左右シフト量補正値設定レジスタに格納されている値と
   シフト量検出回路の出力値を入力とし、前記左右シフト
   量設定レジスタへ出力を行なう減算器を備えたことを特
   徴とする請求項１記載のディジタル信号処理装置。
3. 【請求項３】 右シフト量設定レジスタに格納されてい
   る値を補正するための値を格納する右シフト量補正値設
   定レジスタと右バレルシフタのシフト量を格納する右シ
   フト量設定レジスタを設け、 左右シフト量設定レジスタに格納されている値と前記右
   シフト量補正値設定レジスタに格納している値を入力と
   し、前記右シフト量設定レジスタへ出力する加算器を備
   えたことを特徴とする請求項１記載のディジタル信号処
   理装置。