JPH1040696A - 半導体メモリ試験装置 - Google Patents
半導体メモリ試験装置Info
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- JPH1040696A JPH1040696A JP8193543A JP19354396A JPH1040696A JP H1040696 A JPH1040696 A JP H1040696A JP 8193543 A JP8193543 A JP 8193543A JP 19354396 A JP19354396 A JP 19354396A JP H1040696 A JPH1040696 A JP H1040696A
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Abstract
(57)【要約】
【課題】 メモリ試験時においてもフェイルの計数を高
速に実行する半導体メモリ試験装置を提供する。 【解決手段】 フェイルメモリ５として、奇数サイクル
のフェイルをカウントする２個のフェイルビットメモリ
５２Ａおよび５２Ｂと偶数サイクルのフェイルをカウン
トする２個のフェイルビットメモリ５２Ｃおよび５２Ｄ
を有し、フェイルの格納動作とフェイルの計数動作とを
パイプライン構造を採用してパラレルに実施することに
より、メモリ試験時においてフェイルの計数を実施する
半導体メモリ試験装置。
速に実行する半導体メモリ試験装置を提供する。 【解決手段】 フェイルメモリ５として、奇数サイクル
のフェイルをカウントする２個のフェイルビットメモリ
５２Ａおよび５２Ｂと偶数サイクルのフェイルをカウン
トする２個のフェイルビットメモリ５２Ｃおよび５２Ｄ
を有し、フェイルの格納動作とフェイルの計数動作とを
パイプライン構造を採用してパラレルに実施することに
より、メモリ試験時においてフェイルの計数を実施する
半導体メモリ試験装置。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体メモリ試
験装置に関し、特に、メモリ試験時においてもシステム
クロックに同期してフェイルの計数を高速に実行するこ
とができる半導体メモリ試験装置に関する。
験装置に関し、特に、メモリ試験時においてもシステム
クロックに同期してフェイルの計数を高速に実行するこ
とができる半導体メモリ試験装置に関する。
【０００２】
【従来の技術】図４を参照して半導体メモリ試験装置の
従来例を説明する。パターン発生器２より発生されたア
ドレス信号ＡＤＳ、データ信号ＴＰＤ、およびコントロ
ール信号ＣＳは波形整形器３に供給され、ここにおいて
波形成形されてから被試験メモリＭＵＴに印加される。
論理比較器４は、被試験メモリＭＵＴより読み出された
データＲＤとパターン発生器２から印加される期待値信
号ＥＤとを比較して、被試験メモリＭＵＴについてパス
或はフェイルの判定を行う。フェイルメモリ５は、論理
比較器４より出力されるフェイル信号ＦＳをパターン発
生器２より入力されるフェイル取り込みアドレス信号Ｆ
ＡＤＳに従って各アドレス毎に格納する。以上の一連の
動作はタイミング発生器１から各部に印加されるクロッ
クＣＬＫに同期して行なわれる。
従来例を説明する。パターン発生器２より発生されたア
ドレス信号ＡＤＳ、データ信号ＴＰＤ、およびコントロ
ール信号ＣＳは波形整形器３に供給され、ここにおいて
波形成形されてから被試験メモリＭＵＴに印加される。
論理比較器４は、被試験メモリＭＵＴより読み出された
データＲＤとパターン発生器２から印加される期待値信
号ＥＤとを比較して、被試験メモリＭＵＴについてパス
或はフェイルの判定を行う。フェイルメモリ５は、論理
比較器４より出力されるフェイル信号ＦＳをパターン発
生器２より入力されるフェイル取り込みアドレス信号Ｆ
ＡＤＳに従って各アドレス毎に格納する。以上の一連の
動作はタイミング発生器１から各部に印加されるクロッ
クＣＬＫに同期して行なわれる。
【０００３】図５を参照してフェイルメモリ５の内部構
造を説明する。フェイルメモリ５内に収容されているフ
ェイルビットメモリ５２は、被試験メモリＭＵＴと同一
記憶容量を有し、アドレスもすべて同一であり、入力さ
れるフェイルのビット数に対応して、データ入力端子Ｄ
in、書き込み端子／ＷＥを有している。アドレス選択器
５５はパターン発生器２から入力されるアドレス信号と
システムバスより入力されるＲ／Ｗ用アドレスを選択し
てフェイルビットメモリ５２のアドレス入力端子Ａinに
印加する。ＷＥコントロール部５３は論理比較器４より
入力されるフェイル信号ＦＳから書き込み信号を生成
し、これを書き込み端子／ＷＥに供給する。フェイル加
算器５６は、フェイルビットメモリ５２から読み出され
たフェイル信号の加算を行なう。
造を説明する。フェイルメモリ５内に収容されているフ
ェイルビットメモリ５２は、被試験メモリＭＵＴと同一
記憶容量を有し、アドレスもすべて同一であり、入力さ
れるフェイルのビット数に対応して、データ入力端子Ｄ
in、書き込み端子／ＷＥを有している。アドレス選択器
５５はパターン発生器２から入力されるアドレス信号と
システムバスより入力されるＲ／Ｗ用アドレスを選択し
てフェイルビットメモリ５２のアドレス入力端子Ａinに
印加する。ＷＥコントロール部５３は論理比較器４より
入力されるフェイル信号ＦＳから書き込み信号を生成
し、これを書き込み端子／ＷＥに供給する。フェイル加
算器５６は、フェイルビットメモリ５２から読み出され
たフェイル信号の加算を行なう。
【０００４】次に、このフェイルメモリ５の動作を説明
する。メモリ試験が開始されてフェイルが測定される
と、このフェイル信号ＦＳはメモリ試験装置の論理比較
器４よりフェイルメモリ５に入力される。このフェイル
信号ＦＳは、フェイルを格納するフェイルビットメモリ
５２のデータ入力端子Ｄinに印加されると共にフェイル
ビットメモリ５２への書き込みを制御するＷＥコントロ
ール部５３にも印加される。メモリ試験装置のパターン
発生器２より印加されるアドレス信号は、アドレス選択
器５５においてシステムバスより入力されるＲ／Ｗ用ア
ドレスとマルチプレクスされ、フェイルビットメモリ５
２のアドレス入力端子Ａinに印加される。ＷＥコントロ
ール部５３は、フェイルの発生したサイクルのみフェイ
ルビットメモリ５２に対して書き込み信号を発生して書
き込み端子／ＷＥに供給する。そして、メモリ試験終了
後にフェイルビットメモリ５２に記憶されたフェイルの
内容を読み出したり、或は被試験メモリＭＵＴに発生し
たトータルのフェイルを加算したりする場合に必要とさ
れるアドレスは、システムバスより供給印加される。フ
ェイルの加算は、フェイルビットメモリ５２の出力が
“１”のビットの数を、各アドレス毎に、フェイル加算
器５６により加算して行く。
する。メモリ試験が開始されてフェイルが測定される
と、このフェイル信号ＦＳはメモリ試験装置の論理比較
器４よりフェイルメモリ５に入力される。このフェイル
信号ＦＳは、フェイルを格納するフェイルビットメモリ
５２のデータ入力端子Ｄinに印加されると共にフェイル
ビットメモリ５２への書き込みを制御するＷＥコントロ
ール部５３にも印加される。メモリ試験装置のパターン
発生器２より印加されるアドレス信号は、アドレス選択
器５５においてシステムバスより入力されるＲ／Ｗ用ア
ドレスとマルチプレクスされ、フェイルビットメモリ５
２のアドレス入力端子Ａinに印加される。ＷＥコントロ
ール部５３は、フェイルの発生したサイクルのみフェイ
ルビットメモリ５２に対して書き込み信号を発生して書
き込み端子／ＷＥに供給する。そして、メモリ試験終了
後にフェイルビットメモリ５２に記憶されたフェイルの
内容を読み出したり、或は被試験メモリＭＵＴに発生し
たトータルのフェイルを加算したりする場合に必要とさ
れるアドレスは、システムバスより供給印加される。フ
ェイルの加算は、フェイルビットメモリ５２の出力が
“１”のビットの数を、各アドレス毎に、フェイル加算
器５６により加算して行く。
【０００５】ところで、トータルのフェイルの数および
データビット毎のフェイルの計数は全てのメモリ試験が
終了した後でなければ実施することはできない。という
のはメモリ試験装置によるメモリの試験は、同一アドレ
スに対して複数回の試験が実施されるのが普通であるの
で、試験を実施しながら入力されるフェイルをそのまま
加算するということは、同一アドレスについてフェイル
を多重に加算することになるからである。そこで、試験
結果のライト動作をするに先だってリード動作をすれ
ば、被試験メモリＭＵＴにおいて発生したフェイルの内
の同一アドレスで発生したフェイルを多重に加算するこ
とを回避することができる。この様にしてメモリ試験を
実施しながらこれと同時にフェイルの計数をも実施する
ことができる半導体メモリ試験装置が提案されている。
これを図６および図７を参照して説明する。
データビット毎のフェイルの計数は全てのメモリ試験が
終了した後でなければ実施することはできない。という
のはメモリ試験装置によるメモリの試験は、同一アドレ
スに対して複数回の試験が実施されるのが普通であるの
で、試験を実施しながら入力されるフェイルをそのまま
加算するということは、同一アドレスについてフェイル
を多重に加算することになるからである。そこで、試験
結果のライト動作をするに先だってリード動作をすれ
ば、被試験メモリＭＵＴにおいて発生したフェイルの内
の同一アドレスで発生したフェイルを多重に加算するこ
とを回避することができる。この様にしてメモリ試験を
実施しながらこれと同時にフェイルの計数をも実施する
ことができる半導体メモリ試験装置が提案されている。
これを図６および図７を参照して説明する。
【０００６】図６は、図５のフェイルメモリ５において
フェイルビットメモリ５２の読み出し端子Ｄout とフェ
イル加算器５６との間にＡＮＤゲート５７を介在させ、
フェイルビットメモリ５２の読み出し信号をＡＮＤゲー
ト５７の反転入力に入力すると共に論理比較器４より入
力されるフェイル信号ＦＳをＡＮＤゲート５７の非反転
入力に入力するものである。ここで、フェイルを格納す
るフェイルビットメモリ５２は、被試験メモリＭＵＴの
試験を開始するに先だって、全領域を予め論理値“０”
に初期化、クリアしておく。メモリ試験においては、パ
ターン発生器２より印加されるアドレスによりフェイル
ビットメモリ５２がアクセスされ、アクセスされたアド
レスに対応するデータが読み出される。フェイルビット
メモリ５２から読み出された出力はＡＮＤゲート５７の
反転入力に入力され、論理比較器４からＡＮＤゲート５
７の非反転入力に入力されるフェイル信号ＦＳとＡＮＤ
がとられる。フェイルビットメモリ５２から読み出され
た出力が“０”の時は、そのアドレスはそれ以前の試験
においてフェイルが発生していないことを示しており、
従って、ＡＮＤゲート５７からは入力されたフェイル信
号ＦＳがそのままフェイル加算器５６に出力されて加算
される。フェイルビットメモリ５２の出力が“１”の時
は、そのアドレスはそれ以前の試験においてフェイルが
発生していることを示しているので、ＡＮＤゲート５７
からは“０”が出力されて加算は行なわれない。フェイ
ル加算器５６は、フェイル選択器であるＡＮＤゲート５
７から出力される信号が“１”のビットの数を動作クロ
ックに同期して加算する。図７は図６のフェイルビット
メモリ５２の以上の動作タイミングチャートである。
フェイルビットメモリ５２の読み出し端子Ｄout とフェ
イル加算器５６との間にＡＮＤゲート５７を介在させ、
フェイルビットメモリ５２の読み出し信号をＡＮＤゲー
ト５７の反転入力に入力すると共に論理比較器４より入
力されるフェイル信号ＦＳをＡＮＤゲート５７の非反転
入力に入力するものである。ここで、フェイルを格納す
るフェイルビットメモリ５２は、被試験メモリＭＵＴの
試験を開始するに先だって、全領域を予め論理値“０”
に初期化、クリアしておく。メモリ試験においては、パ
ターン発生器２より印加されるアドレスによりフェイル
ビットメモリ５２がアクセスされ、アクセスされたアド
レスに対応するデータが読み出される。フェイルビット
メモリ５２から読み出された出力はＡＮＤゲート５７の
反転入力に入力され、論理比較器４からＡＮＤゲート５
７の非反転入力に入力されるフェイル信号ＦＳとＡＮＤ
がとられる。フェイルビットメモリ５２から読み出され
た出力が“０”の時は、そのアドレスはそれ以前の試験
においてフェイルが発生していないことを示しており、
従って、ＡＮＤゲート５７からは入力されたフェイル信
号ＦＳがそのままフェイル加算器５６に出力されて加算
される。フェイルビットメモリ５２の出力が“１”の時
は、そのアドレスはそれ以前の試験においてフェイルが
発生していることを示しているので、ＡＮＤゲート５７
からは“０”が出力されて加算は行なわれない。フェイ
ル加算器５６は、フェイル選択器であるＡＮＤゲート５
７から出力される信号が“１”のビットの数を動作クロ
ックに同期して加算する。図７は図６のフェイルビット
メモリ５２の以上の動作タイミングチャートである。
【０００７】
【発明が解決しようとする課題】図６に示される半導体
メモリ試験装置はメモリ試験を実施しながらこれと同時
にフェイルの計数をも実施することができるが、フェイ
ル格納時にリード動作およびライト動作を双方共に実施
することを前提とするものであるところから、フェイル
メモリ５のサイクルタイムは、フェイルを格納するフェ
イルビットメモリ５２のリードサイクルとライトサイク
ルを加算した時間ということになり、メモリ試験の不良
解析の高速化を達成する上において好ましくない。
メモリ試験装置はメモリ試験を実施しながらこれと同時
にフェイルの計数をも実施することができるが、フェイ
ル格納時にリード動作およびライト動作を双方共に実施
することを前提とするものであるところから、フェイル
メモリ５のサイクルタイムは、フェイルを格納するフェ
イルビットメモリ５２のリードサイクルとライトサイク
ルを加算した時間ということになり、メモリ試験の不良
解析の高速化を達成する上において好ましくない。
【０００８】この発明は、メモリ試験時においてもシス
テムクロックに同期してフェイルの計数を高速に実行す
る上述の問題を解消した半導体メモリ試験装置を提供す
るものである。
テムクロックに同期してフェイルの計数を高速に実行す
る上述の問題を解消した半導体メモリ試験装置を提供す
るものである。
【０００９】
【課題を解決するための手段】被試験メモリＭＵＴと同
一記憶容量を有して半導体メモリ試験のフェイル情報を
格納するフェイルメモリ５を有する半導体メモリ試験装
置において、フェイルメモリ５は、入力されるアドレス
信号をサイクルシフトさせる互に縦続接続する第１のフ
リップフロップＦＦＡ１ないし第３のフリップフロップ
ＦＦＡ３の３個のフリップフロップを有し、入力される
フェイル信号をサイクルシフトさせる互に縦続接続する
第１’のフリップフロップＦＦＤ１ないし第３’のフリ
ップフロップＦＦＤ３の３個のフリップフロップを有
し、フェイル信号を格納する第１のフェイルビットメモ
リ５２Ａないし第４のフェイルビットメモリ５２Ｄの４
個のフェイルビットメモリを有し、サイクルシフトされ
た各アドレス信号を選択切り換えて第１のフェイルビッ
トメモリ５２Ａないし第４のフェイルビットメモリ５２
Ｄに印加する第１のアドレスマルチプレクサＭＵＸ１な
いし第４のアドレスマルチプレクサＭＵＸ４の４個を有
し、第１のアドレスマルチプレクサＭＵＸ１ないし第４
のアドレスマルチプレクサＭＵＸ４の選択信号とリード
サイクルおよびライトサイクルを決める信号とを出力す
るリードサイクル指示フリップフロップＦＦＳを有し、
入力されるフェイル信号に基づいて第１のフェイルビッ
トメモリ５２Ａないし第４のフェイルビットメモリ５２
Ｄに対するライト信号を生成出力するＷＥコントロール
部５３を有し、第１のフェイルビットメモリ５２Ａない
し第４のフェイルビットメモリ５２Ｄの出力、入力され
るフェイル信号および入力されるアドレス信号を入力と
して加算されるべきフェイルビットメモリ出力を選択す
る選択ゲート回路を有し、選択ゲート回路から出力され
るフェイルデータの計数をシステムクロックに同期して
行うフェイル加算器５６を有する半導体メモリ試験装置
を構成した。
一記憶容量を有して半導体メモリ試験のフェイル情報を
格納するフェイルメモリ５を有する半導体メモリ試験装
置において、フェイルメモリ５は、入力されるアドレス
信号をサイクルシフトさせる互に縦続接続する第１のフ
リップフロップＦＦＡ１ないし第３のフリップフロップ
ＦＦＡ３の３個のフリップフロップを有し、入力される
フェイル信号をサイクルシフトさせる互に縦続接続する
第１’のフリップフロップＦＦＤ１ないし第３’のフリ
ップフロップＦＦＤ３の３個のフリップフロップを有
し、フェイル信号を格納する第１のフェイルビットメモ
リ５２Ａないし第４のフェイルビットメモリ５２Ｄの４
個のフェイルビットメモリを有し、サイクルシフトされ
た各アドレス信号を選択切り換えて第１のフェイルビッ
トメモリ５２Ａないし第４のフェイルビットメモリ５２
Ｄに印加する第１のアドレスマルチプレクサＭＵＸ１な
いし第４のアドレスマルチプレクサＭＵＸ４の４個を有
し、第１のアドレスマルチプレクサＭＵＸ１ないし第４
のアドレスマルチプレクサＭＵＸ４の選択信号とリード
サイクルおよびライトサイクルを決める信号とを出力す
るリードサイクル指示フリップフロップＦＦＳを有し、
入力されるフェイル信号に基づいて第１のフェイルビッ
トメモリ５２Ａないし第４のフェイルビットメモリ５２
Ｄに対するライト信号を生成出力するＷＥコントロール
部５３を有し、第１のフェイルビットメモリ５２Ａない
し第４のフェイルビットメモリ５２Ｄの出力、入力され
るフェイル信号および入力されるアドレス信号を入力と
して加算されるべきフェイルビットメモリ出力を選択す
る選択ゲート回路を有し、選択ゲート回路から出力され
るフェイルデータの計数をシステムクロックに同期して
行うフェイル加算器５６を有する半導体メモリ試験装置
を構成した。
【００１０】そして、先の半導体メモリ試験装置の選択
ゲート回路は、第１のフェイルビットメモリ５２Ａおよ
び第２のフェイルビットメモリ５２Ｂの両出力を入力と
する第１のＮＯＲゲート５８１を有し、第３のフェイル
ビットメモリ５２Ｃおよび第４のフェイルビットメモリ
５２Ｄの両出力を入力とする第２のＮＯＲゲート５８２
を有し、フェイル信号をサイクルシフトさせる第２’の
フリップフロップＦＦＤ２の出力、リードサイクル指示
フリップフロップＦＦＳの出力および第１のＮＯＲゲー
ト５８１の出力の３出力を入力とする第１のＡＮＤゲー
ト５７１を有し、アドレス信号をサイクルシフトさせる
第１のフリップフロップＦＦＡ１の出力および第２のフ
リップフロップＦＦＡ２の出力を入力とするアドレス一
致検出ＥＮＯＲゲート５８３を有し、アドレス一致検出
ＥＮＯＲゲート５８３の出力およびフェイル信号をサイ
クルシフトさせる第２’のフリップフロップＦＦＤ２の
出力を入力とする計数禁止ＮＡＮＤゲート５７４を有
し、計数禁止ＮＡＮＤゲート５７４の出力およびフェイ
ル信号をサイクルシフトさせる第１’のフリップフロッ
プＦＦＤ１の出力を入力とする第３のＡＮＤゲート５７
３を有し、第３のＡＮＤゲート５７３の出力、リードサ
イクル指示フリップフロップＦＦＳの出力および第２の
ＮＯＲゲート５８２の出力の３出力を入力とする第２の
ＡＮＤゲート５７２を有するものである半導体メモリ試
験装置を構成した。
ゲート回路は、第１のフェイルビットメモリ５２Ａおよ
び第２のフェイルビットメモリ５２Ｂの両出力を入力と
する第１のＮＯＲゲート５８１を有し、第３のフェイル
ビットメモリ５２Ｃおよび第４のフェイルビットメモリ
５２Ｄの両出力を入力とする第２のＮＯＲゲート５８２
を有し、フェイル信号をサイクルシフトさせる第２’の
フリップフロップＦＦＤ２の出力、リードサイクル指示
フリップフロップＦＦＳの出力および第１のＮＯＲゲー
ト５８１の出力の３出力を入力とする第１のＡＮＤゲー
ト５７１を有し、アドレス信号をサイクルシフトさせる
第１のフリップフロップＦＦＡ１の出力および第２のフ
リップフロップＦＦＡ２の出力を入力とするアドレス一
致検出ＥＮＯＲゲート５８３を有し、アドレス一致検出
ＥＮＯＲゲート５８３の出力およびフェイル信号をサイ
クルシフトさせる第２’のフリップフロップＦＦＤ２の
出力を入力とする計数禁止ＮＡＮＤゲート５７４を有
し、計数禁止ＮＡＮＤゲート５７４の出力およびフェイ
ル信号をサイクルシフトさせる第１’のフリップフロッ
プＦＦＤ１の出力を入力とする第３のＡＮＤゲート５７
３を有し、第３のＡＮＤゲート５７３の出力、リードサ
イクル指示フリップフロップＦＦＳの出力および第２の
ＮＯＲゲート５８２の出力の３出力を入力とする第２の
ＡＮＤゲート５７２を有するものである半導体メモリ試
験装置を構成した。
【００１１】
【発明の実施の形態】この発明の半導体メモリ試験装置
は、そのフェイルメモリとして、奇数サイクルのフェイ
ルをカウントする２個のフェイルビットメモリと偶数サ
イクルのフェイルをカウントする２個のフェイルビット
メモリを有し、フェイルの格納動作とフェイルの計数動
作とをパイプライン構造を採用してパラレルに実施する
ことにより、メモリ試験時においてもシステムクロック
に同期してフェイルの計数を高速に実施するものであ
る。
は、そのフェイルメモリとして、奇数サイクルのフェイ
ルをカウントする２個のフェイルビットメモリと偶数サ
イクルのフェイルをカウントする２個のフェイルビット
メモリを有し、フェイルの格納動作とフェイルの計数動
作とをパイプライン構造を採用してパラレルに実施する
ことにより、メモリ試験時においてもシステムクロック
に同期してフェイルの計数を高速に実施するものであ
る。
【００１２】
【実施例】この発明の実施例を図１を参照して説明す
る。図１はこの発明の半導体メモリ試験装置に使用され
るフェイルメモリを説明する図である。この発明の半導
体メモリ試験装置は、そのフェイルメモリ５として、奇
数サイクルのフェイルをリードしてカウントする第１の
フェイルビットメモリ５２Ａおよび第２のフェイルビッ
トメモリ５２Ｂの２個を有すると共に、偶数サイクルの
フェイルをリードしてカウントする第３のフェイルビッ
トメモリ５２Ｃおよび第４のフェイルビットメモリ５２
Ｄの２個を有し、フェイルの格納動作とフェイルの計数
動作とをパイプライン構造を採用してパラレルに実施す
ることによりメモリ試験時においてもシステムクロック
に同期してフェイルの計数を高速に実施するものであ
る。
る。図１はこの発明の半導体メモリ試験装置に使用され
るフェイルメモリを説明する図である。この発明の半導
体メモリ試験装置は、そのフェイルメモリ５として、奇
数サイクルのフェイルをリードしてカウントする第１の
フェイルビットメモリ５２Ａおよび第２のフェイルビッ
トメモリ５２Ｂの２個を有すると共に、偶数サイクルの
フェイルをリードしてカウントする第３のフェイルビッ
トメモリ５２Ｃおよび第４のフェイルビットメモリ５２
Ｄの２個を有し、フェイルの格納動作とフェイルの計数
動作とをパイプライン構造を採用してパラレルに実施す
ることによりメモリ試験時においてもシステムクロック
に同期してフェイルの計数を高速に実施するものであ
る。
【００１３】以下、この発明の半導体メモリ試験装置の
フェイルメモリ５を説明する。フェイルメモリ５に入力
されるアドレス信号ＡＤは、第１のフリップフロップＦ
ＦＡ１ないし第３のフリップフロップＦＦＡ３によりサ
イクルシフトされた後に、第１のアドレスマルチプレク
サＭＵＸ１ないし第４のアドレスマルチプレクサＭＵＸ
４を介して第１のフェイルビットメモリ５２Ａないし第
４のフェイルビットメモリ５２Ｄに入力される。そし
て、フェイルメモリ５に入力されるフェイル信号ＦＳは
第１’のフリップフロップＦＦＤ１ないし第３’のフリ
ップフロップＦＦＤ３によりサイクルシフトされた後
に、第１のフェイルビットメモリ５２Ａないし第４のフ
ェイルビットメモリ５２Ｄに入力される。ＷＥコントロ
ール部５３は、入力されるフェイル信号ＦＳから第１の
フェイルビットメモリ５２Ａないし第４のフェイルビッ
トメモリ５２Ｄに対する書き込み信号／ＷＥを生成して
出力する。
フェイルメモリ５を説明する。フェイルメモリ５に入力
されるアドレス信号ＡＤは、第１のフリップフロップＦ
ＦＡ１ないし第３のフリップフロップＦＦＡ３によりサ
イクルシフトされた後に、第１のアドレスマルチプレク
サＭＵＸ１ないし第４のアドレスマルチプレクサＭＵＸ
４を介して第１のフェイルビットメモリ５２Ａないし第
４のフェイルビットメモリ５２Ｄに入力される。そし
て、フェイルメモリ５に入力されるフェイル信号ＦＳは
第１’のフリップフロップＦＦＤ１ないし第３’のフリ
ップフロップＦＦＤ３によりサイクルシフトされた後
に、第１のフェイルビットメモリ５２Ａないし第４のフ
ェイルビットメモリ５２Ｄに入力される。ＷＥコントロ
ール部５３は、入力されるフェイル信号ＦＳから第１の
フェイルビットメモリ５２Ａないし第４のフェイルビッ
トメモリ５２Ｄに対する書き込み信号／ＷＥを生成して
出力する。
【００１４】図２は以上の動作タイミングを任意のサイ
クルｎ以上について示すタイミングチャートである。全
てのフェイルビットメモリ５２は連続した２サイクルを
リードサイクルとライトサイクルの順番に実行する。具
体的には、１番目のサイクルをリードサイクルとし、２
番目のサイクルをライトサイクルとする。第１のフェイ
ルビットメモリ５２Ａについてみると、リードサイクル
においてアドレスＡｎをリードし、ライトサイクルにお
いてアドレスＡｎにそのサイクルに発生したフェイルＦ
ｎをライトする。以下、同様に、アドレスＡｎ＋２をリ
ードしてアドレスＡｎ＋２にフェイルＦｎ＋２をライト
し、アドレスＡｎ＋４をリードしてアドレスＡｎ＋４に
フェイルＦｎ＋４をライトするという動作を繰り返す。
クルｎ以上について示すタイミングチャートである。全
てのフェイルビットメモリ５２は連続した２サイクルを
リードサイクルとライトサイクルの順番に実行する。具
体的には、１番目のサイクルをリードサイクルとし、２
番目のサイクルをライトサイクルとする。第１のフェイ
ルビットメモリ５２Ａについてみると、リードサイクル
においてアドレスＡｎをリードし、ライトサイクルにお
いてアドレスＡｎにそのサイクルに発生したフェイルＦ
ｎをライトする。以下、同様に、アドレスＡｎ＋２をリ
ードしてアドレスＡｎ＋２にフェイルＦｎ＋２をライト
し、アドレスＡｎ＋４をリードしてアドレスＡｎ＋４に
フェイルＦｎ＋４をライトするという動作を繰り返す。
【００１５】第２のフェイルビットメモリ５２Ｂは、リ
ードサイクルにおいてアドレスＡｎをリードして、ライ
トサイクルにおいてアドレスＡｎ＋１にそのサイクルに
発生したフェイルＦｎ＋１をライトする。以下、同様
に、アドレスＡｎ＋２をリードして、アドレスＡｎ＋３
にフェイルＦｎ＋３をライトし、アドレスＡｎ＋４をリ
ードして、アドレスＡｎ＋５にフェイルＦｎ＋５をライ
トするという動作を繰り返す。
ードサイクルにおいてアドレスＡｎをリードして、ライ
トサイクルにおいてアドレスＡｎ＋１にそのサイクルに
発生したフェイルＦｎ＋１をライトする。以下、同様
に、アドレスＡｎ＋２をリードして、アドレスＡｎ＋３
にフェイルＦｎ＋３をライトし、アドレスＡｎ＋４をリ
ードして、アドレスＡｎ＋５にフェイルＦｎ＋５をライ
トするという動作を繰り返す。
【００１６】第３のフェイルビットメモリ５２Ｃは、ア
ドレスＡｎ＋１をリードして、アドレスＡｎにそのサイ
クルに発生したフェイルＦｎをライトする。以下、同様
に、アドレスＡｎ＋３をリードして、アドレスＡｎ＋２
にフェイルＦｎ＋２をライトし、アドレスＡｎ＋５をリ
ードして、アドレスＡｎ＋４にフェイルＦｎ＋４をライ
トするという動作を繰り返す。
ドレスＡｎ＋１をリードして、アドレスＡｎにそのサイ
クルに発生したフェイルＦｎをライトする。以下、同様
に、アドレスＡｎ＋３をリードして、アドレスＡｎ＋２
にフェイルＦｎ＋２をライトし、アドレスＡｎ＋５をリ
ードして、アドレスＡｎ＋４にフェイルＦｎ＋４をライ
トするという動作を繰り返す。
【００１７】第４のフェイルビットメモリ５２Ｄは、ア
ドレスＡｎ＋１をリードして、アドレスＡｎ＋１にその
サイクルに発生したフェイルＦｎ＋１をライトする。以
下、同様に、アドレスＡｎ＋３をリードして、アドレス
Ａｎ＋３にＦｎ＋３をライトし、アドレスＡｎ＋５をリ
ードして、アドレスＡｎ＋５にフェイルＦｎ＋５をライ
トするという動作を繰り返す。
ドレスＡｎ＋１をリードして、アドレスＡｎ＋１にその
サイクルに発生したフェイルＦｎ＋１をライトする。以
下、同様に、アドレスＡｎ＋３をリードして、アドレス
Ａｎ＋３にＦｎ＋３をライトし、アドレスＡｎ＋５をリ
ードして、アドレスＡｎ＋５にフェイルＦｎ＋５をライ
トするという動作を繰り返す。
【００１８】以上の通りの動作により、第１のフェイル
ビットメモリ５２Ａおよび第３のフェイルビットメモリ
５２Ｃには第ｎ、（ｎ＋２）、（ｎ＋４）・・・の奇数
サイクルのフェイルが格納されるが、第２のフェイルビ
ットメモリ５２Ｂおよび第４のフェイルビットメモリ５
２Ｄには第（ｎ＋１）、（ｎ＋３）、（ｎ＋５）・・・
・の偶数サイクルのフェイルが格納される。即ち、第１
のフェイルビットメモリ５２Ａおよび第２のフェイルビ
ットメモリ５２Ｂを１ブロックとしてみると、このブロ
ックには連続する第ｎ、（ｎ＋１）サイクルにおいてフ
ェイルが発生していれば必ずこのフェイルがライトされ
ていることになる。第３のフェイルビットメモリ５２Ｃ
および第４のフェイルビットメモリ５２Ｄを１ブロック
としてみると、このブロックにも連続する第ｎ、（ｎ＋
１）サイクルにおいてフェイルが発生していれば、同様
に、必ずこのフェイルがライトされていることになる。
従って、第１のフェイルビットメモリ５２Ａおよび第２
のフェイルビットメモリ５２Ｂのブロックをリードすれ
ば、必ず、何れかのサイクルにそれ以前発生した全ての
フェイル情報をリードすることができる。そして、第３
のフェイルビットメモリ５２Ｃおよび第４のフェイルビ
ットメモリ５２Ｄ側についても同様に何れかのサイクル
にそれ以前発生した全てのフェイル情報をリードするこ
とができる。この発明は、このことを利用し、奇数サイ
クルについてこれがそれ以前にフェイルが発生したアド
レスであるか否かを判定するフェイル検出を第１のフェ
イルビットメモリ５２Ａおよび第２のフェイルビットメ
モリ５２Ｂのブロックにより行い、偶数サイクルのフェ
イルの検出を第３のフェイルビットメモリ５２Ｃおよび
第４のフェイルビットメモリ５２Ｄのブロックにより行
うものとした。
ビットメモリ５２Ａおよび第３のフェイルビットメモリ
５２Ｃには第ｎ、（ｎ＋２）、（ｎ＋４）・・・の奇数
サイクルのフェイルが格納されるが、第２のフェイルビ
ットメモリ５２Ｂおよび第４のフェイルビットメモリ５
２Ｄには第（ｎ＋１）、（ｎ＋３）、（ｎ＋５）・・・
・の偶数サイクルのフェイルが格納される。即ち、第１
のフェイルビットメモリ５２Ａおよび第２のフェイルビ
ットメモリ５２Ｂを１ブロックとしてみると、このブロ
ックには連続する第ｎ、（ｎ＋１）サイクルにおいてフ
ェイルが発生していれば必ずこのフェイルがライトされ
ていることになる。第３のフェイルビットメモリ５２Ｃ
および第４のフェイルビットメモリ５２Ｄを１ブロック
としてみると、このブロックにも連続する第ｎ、（ｎ＋
１）サイクルにおいてフェイルが発生していれば、同様
に、必ずこのフェイルがライトされていることになる。
従って、第１のフェイルビットメモリ５２Ａおよび第２
のフェイルビットメモリ５２Ｂのブロックをリードすれ
ば、必ず、何れかのサイクルにそれ以前発生した全ての
フェイル情報をリードすることができる。そして、第３
のフェイルビットメモリ５２Ｃおよび第４のフェイルビ
ットメモリ５２Ｄ側についても同様に何れかのサイクル
にそれ以前発生した全てのフェイル情報をリードするこ
とができる。この発明は、このことを利用し、奇数サイ
クルについてこれがそれ以前にフェイルが発生したアド
レスであるか否かを判定するフェイル検出を第１のフェ
イルビットメモリ５２Ａおよび第２のフェイルビットメ
モリ５２Ｂのブロックにより行い、偶数サイクルのフェ
イルの検出を第３のフェイルビットメモリ５２Ｃおよび
第４のフェイルビットメモリ５２Ｄのブロックにより行
うものとした。
【００１９】以上のフェイルのカウントの仕方を図３の
タイミングチャートをも参照して説明する。奇数サイク
ルのフェイルの計数についてみるに、第２のフリップフ
ロップＦＦＡ２の出力からアドレスマルチプレクサＭＵ
Ｘ１およびＭＵＸ２を介して、第１のフェイルビットメ
モリ５２Ａおよび第２のフェイルビットメモリ５２Ｂ
に、アドレスＡｎが入力されると、このアドレスＡｎに
対応したデータＡＱｎおよびＢＱｎがリードされ、両者
は第１のＮＯＲゲート５８１でＯＲされて第１のＡＮＤ
ゲート５７１に入力される。第１のＡＮＤゲート５７１
はこのＮＯＲゲート５８１の出力と、そのサイクルがリ
ードサイクルであることを示すリードサイクル指示フリ
ップフロップＦＦＳの出力と、そのサイクルのフェイル
信号を示す第２’のフリップフロップＦＦＤ２の出力の
３出力のＡＮＤをとる。そして、第１のＡＮＤゲート５
７１は、第１のフェイルビットメモリ５２Ａおよび第２
のフェイルビットメモリ５２Ｂの双方から以前にフェイ
ルが記憶されていないことを示す”０”がリードされた
とき、第１のＮＯＲゲート５８１から”１”が入力さ
れ、他の２出力の３者のＡＮＤをとり、フェイル加算器
５６に”１”を出力してシステムクロックに同期してこ
こにフェイルが計数される。以降、同様な動作を、アド
レスＡｎ＋２、Ａｎ＋４・・・が入力される度毎に行
う。即ち、リードサイクルにおいて、第１のフェイルビ
ットメモリ５２Ａおよび第２のフェイルビットメモリ５
２Ｂの内の何れからも“１”がリードされないときの
み、入力されたフェイルを加算する。
タイミングチャートをも参照して説明する。奇数サイク
ルのフェイルの計数についてみるに、第２のフリップフ
ロップＦＦＡ２の出力からアドレスマルチプレクサＭＵ
Ｘ１およびＭＵＸ２を介して、第１のフェイルビットメ
モリ５２Ａおよび第２のフェイルビットメモリ５２Ｂ
に、アドレスＡｎが入力されると、このアドレスＡｎに
対応したデータＡＱｎおよびＢＱｎがリードされ、両者
は第１のＮＯＲゲート５８１でＯＲされて第１のＡＮＤ
ゲート５７１に入力される。第１のＡＮＤゲート５７１
はこのＮＯＲゲート５８１の出力と、そのサイクルがリ
ードサイクルであることを示すリードサイクル指示フリ
ップフロップＦＦＳの出力と、そのサイクルのフェイル
信号を示す第２’のフリップフロップＦＦＤ２の出力の
３出力のＡＮＤをとる。そして、第１のＡＮＤゲート５
７１は、第１のフェイルビットメモリ５２Ａおよび第２
のフェイルビットメモリ５２Ｂの双方から以前にフェイ
ルが記憶されていないことを示す”０”がリードされた
とき、第１のＮＯＲゲート５８１から”１”が入力さ
れ、他の２出力の３者のＡＮＤをとり、フェイル加算器
５６に”１”を出力してシステムクロックに同期してこ
こにフェイルが計数される。以降、同様な動作を、アド
レスＡｎ＋２、Ａｎ＋４・・・が入力される度毎に行
う。即ち、リードサイクルにおいて、第１のフェイルビ
ットメモリ５２Ａおよび第２のフェイルビットメモリ５
２Ｂの内の何れからも“１”がリードされないときの
み、入力されたフェイルを加算する。
【００２０】偶数サイクルのフェイルの計数は、第３の
フェイルビットメモリ５２Ｃおよび第４のフェイルビッ
トメモリ５２ＤにアドレスＡｎ＋１が入力されると、そ
のアドレスに対応したデータＡＱｎ＋１およびＢＱｎ＋
１がリードされ、第２にＮＯＲゲート５８２でＯＲされ
て第２のＡＮＤゲート５７２に入力される。第２のＡＮ
Ｄゲート５７２はこのＮＯＲゲート５８２の出力と、そ
のサイクルがリードサイクルであることを示すリードサ
イクル指示フリップフロップＦＦＳの出力と、第３のＡ
ＮＤゲート５７３の３出力のＡＮＤをとる。そして、Ａ
ＮＤゲート５７２の出力はフェイル加算器５６に入力さ
れ、システムクロックに同期してフェイルが計数され
る。以降、同様な動作を、アドレスＡｎ＋３、Ａｎ＋５
・・・が入力される度毎に行う。
フェイルビットメモリ５２Ｃおよび第４のフェイルビッ
トメモリ５２ＤにアドレスＡｎ＋１が入力されると、そ
のアドレスに対応したデータＡＱｎ＋１およびＢＱｎ＋
１がリードされ、第２にＮＯＲゲート５８２でＯＲされ
て第２のＡＮＤゲート５７２に入力される。第２のＡＮ
Ｄゲート５７２はこのＮＯＲゲート５８２の出力と、そ
のサイクルがリードサイクルであることを示すリードサ
イクル指示フリップフロップＦＦＳの出力と、第３のＡ
ＮＤゲート５７３の３出力のＡＮＤをとる。そして、Ａ
ＮＤゲート５７２の出力はフェイル加算器５６に入力さ
れ、システムクロックに同期してフェイルが計数され
る。以降、同様な動作を、アドレスＡｎ＋３、Ａｎ＋５
・・・が入力される度毎に行う。
【００２１】ここで、偶数サイクルのフェイルの計数に
おいて、第３のＡＮＤゲート５７３を設けて、第１’の
フリップフロップＦＦＤ１の出力を直接に第２のＡＮＤ
ゲート５７２に入力しない理由を説明をする。第ｎサイ
クルから第ｎ＋１サイクルへと奇数サイクルから偶数サ
イクルに連続したサイクルにおいて同じアドレスがアク
セスされ、且つ、その時に双方のサイクルにフェイルが
発生した場合、フェイル加算器５６はそれだけ余分に計
数することになる。そこで、連続したサイクルでアドレ
スが一致していることを検出するアドレス一致検出ＥＮ
ＯＲゲート５８３と、その時に奇数サイクルでフェイル
が発生していたら無条件に偶数サイクルのフェイルの計
数を禁止する計数禁止ＮＡＮＤゲート５７４と、ＡＮＤ
ゲート５７３を設けて余分な計数を回避している。
おいて、第３のＡＮＤゲート５７３を設けて、第１’の
フリップフロップＦＦＤ１の出力を直接に第２のＡＮＤ
ゲート５７２に入力しない理由を説明をする。第ｎサイ
クルから第ｎ＋１サイクルへと奇数サイクルから偶数サ
イクルに連続したサイクルにおいて同じアドレスがアク
セスされ、且つ、その時に双方のサイクルにフェイルが
発生した場合、フェイル加算器５６はそれだけ余分に計
数することになる。そこで、連続したサイクルでアドレ
スが一致していることを検出するアドレス一致検出ＥＮ
ＯＲゲート５８３と、その時に奇数サイクルでフェイル
が発生していたら無条件に偶数サイクルのフェイルの計
数を禁止する計数禁止ＮＡＮＤゲート５７４と、ＡＮＤ
ゲート５７３を設けて余分な計数を回避している。
【００２２】
【発明の効果】以上の通りであって、この発明の半導体
メモリ試験装置は、フェイルメモリとして、奇数サイク
ルのフェイルをカウントする２個のフェイルビットメモ
リと偶数サイクルのフェイルをカウントする２個のフェ
イルビットメモリを有し、フェイルの格納動作とフェイ
ルの計数動作とをパイプライン構造を採用してパラレル
に実施することにより、メモリ試験時においてフェイル
の計数を高速に実施することができる。
メモリ試験装置は、フェイルメモリとして、奇数サイク
ルのフェイルをカウントする２個のフェイルビットメモ
リと偶数サイクルのフェイルをカウントする２個のフェ
イルビットメモリを有し、フェイルの格納動作とフェイ
ルの計数動作とをパイプライン構造を採用してパラレル
に実施することにより、メモリ試験時においてフェイル
の計数を高速に実施することができる。
【図１】実施例を説明する図。
【図２】実施例の動作タイミングチャート。
【図３】実施例の動作タイミングチャート。
【図４】半導体メモリ試験装置を説明する図。
【図５】フェイルメモリの従来例を説明する図。
【図６】フェイルメモリの他の従来例を説明する図。
【図７】図６の従来例の動作タイミングチャート。
５ フェイルメモリ ５２Ａ〜５２Ｄ 第１〜第４のフェイルビットメモリ ５３ ＷＥコントロール部 ５６ フェイル加算器 ＦＦＡ１〜ＦＦＡ３ 第１〜第３のフリップフロップ ＦＦＤ１〜ＦＦＤ３ 第１’〜第３’のフリップフロッ
プ ＦＦＳ リードサイクル指示フリップフロップ ＭＵＸ１〜ＭＵＸ４ 第１〜第４のアドレスマルチプレ
クサ
プ ＦＦＳ リードサイクル指示フリップフロップ ＭＵＸ１〜ＭＵＸ４ 第１〜第４のアドレスマルチプレ
クサ
Claims (2)
- 【請求項１】 被試験メモリと同一記憶容量を有して半
導体メモリ試験においてフェイル情報を格納するフェイ
ルメモリを有する半導体メモリ試験装置において、 フェイルメモリは、 入力されるアドレス信号をサイクルシフトさせる互に縦
続接続する第１のフリップフロップないし第３のフリッ
プフロップの３個のフリップフロップを有し、 入力されるフェイル信号をサイクルシフトさせる互に縦
続接続する第１’のフリップフロップないし第３’のフ
リップフロップの３個のフリップフロップを有し、 フェイル信号を格納する第１のフェイルビットメモリな
いし第４のフェイルビットメモリの４個のフェイルビッ
トメモリを有し、 サイクルシフトされた各アドレス信号を選択切り換えて
第１のフェイルビットメモリないし第４のフェイルビッ
トメモリに印加する第１のアドレスマルチプレクサない
し第４のアドレスマルチプレクサの４個を有し、 第１のアドレスマルチプレクサないし第４のアドレスマ
ルチプレクサの選択信号とリードサイクルおよびライト
サイクルを決める信号とを出力するリードサイクル指示
フリップフロップを有し、 入力されるフェイル信号に基づいて第１のフェイルビッ
トメモリないし第４のフェイルビットメモリに対するラ
イト信号を生成出力するＷＥコントロール部を有し、 第１のフェイルビットメモリないし第４のフェイルビッ
トメモリの出力、入力されるフェイル信号および入力さ
れるアドレス信号を入力として加算されるべきフェイル
ビットメモリ出力を選択する選択ゲート回路を有し、 選択ゲート回路から出力されるフェイルデータの計数を
システムクロックに同期して行うフェイル加算器を有す
る、 ことを特徴とする半導体メモリ試験装置。 - 【請求項２】 請求項１に記載される半導体メモリ試験
装置において、 選択ゲート回路は、 第１のフェイルビットメモリおよび第２のフェイルビッ
トメモリの両出力を入力とする第１のＮＯＲゲートを有
し、 第３のフェイルビットメモリおよび第４のフェイルビッ
トメモリの両出力を入力とする第２のＮＯＲゲートを有
し、 フェイル信号をサイクルシフトさせる第２’のフリップ
フロップの出力、リードサイクル指示フリップフロップ
の出力および第１のＮＯＲゲートの出力の３出力を入力
とする第１のＡＮＤゲートを有し、 アドレス信号をサイクルシフトさせる第１のフリップフ
ロップの出力および第２のフリップフロップの出力を入
力とするアドレス一致検出ＥＮＯＲゲートを有し、 アドレス一致検出ＥＮＯＲゲートの出力およびフェイル
信号をサイクルシフトさせる第２’のフリップフロップ
の出力を入力とする計数禁止ＮＡＮＤゲートを有し、 計数禁止ＮＡＮＤゲートの出力およびフェイル信号をサ
イクルシフトさせる第１’のフリップフロップの出力を
入力とする第３のＡＮＤゲートを有し、 第３のＡＮＤゲートの出力、リードサイクル指示フリッ
プフロップの出力および第２のＮＯＲゲートの出力の３
出力を入力とする第２のＡＮＤゲートを有するものであ
る、 ことを特徴とする半導体メモリ試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19354396A JP3465770B2 (ja) | 1996-07-23 | 1996-07-23 | 半導体メモリ試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19354396A JP3465770B2 (ja) | 1996-07-23 | 1996-07-23 | 半導体メモリ試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1040696A true JPH1040696A (ja) | 1998-02-13 |
| JP3465770B2 JP3465770B2 (ja) | 2003-11-10 |
Family
ID=16309827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19354396A Expired - Fee Related JP3465770B2 (ja) | 1996-07-23 | 1996-07-23 | 半導体メモリ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3465770B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6724684B2 (en) | 2001-12-24 | 2004-04-20 | Hynix Semiconductor Inc. | Apparatus for pipe latch control circuit in synchronous memory device |
-
1996
- 1996-07-23 JP JP19354396A patent/JP3465770B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6724684B2 (en) | 2001-12-24 | 2004-04-20 | Hynix Semiconductor Inc. | Apparatus for pipe latch control circuit in synchronous memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3465770B2 (ja) | 2003-11-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20030722 |
|
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