JPH1041243A - ドープ領域作製方法 - Google Patents
ドープ領域作製方法Info
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- JPH1041243A JPH1041243A JP9111441A JP11144197A JPH1041243A JP H1041243 A JPH1041243 A JP H1041243A JP 9111441 A JP9111441 A JP 9111441A JP 11144197 A JP11144197 A JP 11144197A JP H1041243 A JPH1041243 A JP H1041243A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】
【課題】 ドープ領域のドーパント分布を調製する方
法。 【解決手段】 ドーパント打ち込みの前に、シリコン等
の電気的に不活性な材料のサブアモルファス化打ち込み
を実行する。このエネルギーは所望のドーパント分布を
実現するように最適化される。低エネルギーは傾斜した
接合を与え、高エネルギーはより浅い接合領域を与え
る。本発明の１つの応用において、ホウ素の打ち込みに
先立ってシリコン等のサブアモルファス化打ち込みを行
うことによって、ＭＯＳＦＥＴのドレイン延長領域１６
を形成することができる。サブアモルファス化打ち込み
のエネルギーは、このサブアモルファス化打ち込みの投
影飛程がアモルファスなシリコン中でのホウ素打ち込み
の打ち込み直後の接合深さよりも３倍以上大きくなるよ
うに選ばれる。これにより、格子間原子は接合領域から
遠ざけられて、ＴＥＤが低減化される。
法。 【解決手段】 ドーパント打ち込みの前に、シリコン等
の電気的に不活性な材料のサブアモルファス化打ち込み
を実行する。このエネルギーは所望のドーパント分布を
実現するように最適化される。低エネルギーは傾斜した
接合を与え、高エネルギーはより浅い接合領域を与え
る。本発明の１つの応用において、ホウ素の打ち込みに
先立ってシリコン等のサブアモルファス化打ち込みを行
うことによって、ＭＯＳＦＥＴのドレイン延長領域１６
を形成することができる。サブアモルファス化打ち込み
のエネルギーは、このサブアモルファス化打ち込みの投
影飛程がアモルファスなシリコン中でのホウ素打ち込み
の打ち込み直後の接合深さよりも３倍以上大きくなるよ
うに選ばれる。これにより、格子間原子は接合領域から
遠ざけられて、ＴＥＤが低減化される。
Description
【０００１】
【発明の属する技術分野】本発明は一般的に半導体プロ
セスに関するものであって、更に詳細には浅い接合拡散
領域に関する。
セスに関するものであって、更に詳細には浅い接合拡散
領域に関する。
【０００２】
【従来の技術】集積回路の発展にはデバイス寸法のスケ
ーリングダウンが伴う。金属・酸化物・半導体電界効果
トランジスタ（ＭＯＳＦＥＴ）のチャンネル長がスケー
リングされるにつれて、短チャンネル効果を防止するた
めに、ソース／ドレイン（Ｓ／Ｄ）接合深さ（チャンネ
ル近くのドレイン延長領域において）を減らすことが必
要となってきている。しかし、ホウ素（Ｂ+ ）打ち込み
を用いて浅いｐ+ ／ｎのＳ／Ｄ接合を形成することは厳
しい物理的制約に直面している。
ーリングダウンが伴う。金属・酸化物・半導体電界効果
トランジスタ（ＭＯＳＦＥＴ）のチャンネル長がスケー
リングされるにつれて、短チャンネル効果を防止するた
めに、ソース／ドレイン（Ｓ／Ｄ）接合深さ（チャンネ
ル近くのドレイン延長領域において）を減らすことが必
要となってきている。しかし、ホウ素（Ｂ+ ）打ち込み
を用いて浅いｐ+ ／ｎのＳ／Ｄ接合を形成することは厳
しい物理的制約に直面している。
【０００３】
【発明の解決しようとする課題】接合深さを減らすため
には、従来、打ち込みエネルギーを下げて、それによっ
てドーパントの投影飛程（Ｒp ）を短くすることが行わ
れている。低エネルギー（１０ｋｅＶ未満）のＢ+ 打ち
込みにおいて、打ち込みエネルギーを下げることによっ
て接合深さを大幅に浅くすることは不可能である。Ｂ+
打ち込み時におけるチャンネリングテイルおよび打ち込
み後のアニーリング工程中の過渡的増速拡散（ＴＥＤ）
のために、接合深さは期待される値よりもずっと深いも
のとなる。ＴＥＤは、ホウ素ドーパントがシリコン中の
格子間原子と組むことで発生する。ホウ素と格子間原子
との組み合わせは、ホウ素だけの場合よりもアニーリン
グ中にずっと速く拡散し、より深い接合深さをもたら
す。更に、現在の装置では、５ｋｅＶ以下になるとビー
ム電流が減るため、そのようなエネルギーでの打ち込み
は実際的でない。
には、従来、打ち込みエネルギーを下げて、それによっ
てドーパントの投影飛程（Ｒp ）を短くすることが行わ
れている。低エネルギー（１０ｋｅＶ未満）のＢ+ 打ち
込みにおいて、打ち込みエネルギーを下げることによっ
て接合深さを大幅に浅くすることは不可能である。Ｂ+
打ち込み時におけるチャンネリングテイルおよび打ち込
み後のアニーリング工程中の過渡的増速拡散（ＴＥＤ）
のために、接合深さは期待される値よりもずっと深いも
のとなる。ＴＥＤは、ホウ素ドーパントがシリコン中の
格子間原子と組むことで発生する。ホウ素と格子間原子
との組み合わせは、ホウ素だけの場合よりもアニーリン
グ中にずっと速く拡散し、より深い接合深さをもたら
す。更に、現在の装置では、５ｋｅＶ以下になるとビー
ム電流が減るため、そのようなエネルギーでの打ち込み
は実際的でない。
【０００４】これに替わるものとして、ホウ素フッ化物
（ＢＦ2 ）の打ち込みを利用して浅いｐ+ ／ｎ接合を得
ることが行われるかもしれない。ＢＦ2 の打ち込みを利
用すれば、１１／４９の因子だけ実効的なＢ+ 打ち込み
エネルギーの低減化が図れる。しかし、ＢＦ2 でも、打
ち込み時のチャンネリングテイルとアニーリング時のＴ
ＥＤの問題は、Ｂ+ 打ち込み時ほど顕著ではないが存在
する。ＢＦ2 の用いることはまた、フッ素を導入するこ
とにもなり、これが複雑さを追加する。フッ素は、ゲー
ト酸化物を通過し、更にＭＯＳＦＥＴのチャンネル中ま
で到達するホウ素の侵入を促進する。このことはデバイ
スのスレッショルド電圧を変化させかねない。
（ＢＦ2 ）の打ち込みを利用して浅いｐ+ ／ｎ接合を得
ることが行われるかもしれない。ＢＦ2 の打ち込みを利
用すれば、１１／４９の因子だけ実効的なＢ+ 打ち込み
エネルギーの低減化が図れる。しかし、ＢＦ2 でも、打
ち込み時のチャンネリングテイルとアニーリング時のＴ
ＥＤの問題は、Ｂ+ 打ち込み時ほど顕著ではないが存在
する。ＢＦ2 の用いることはまた、フッ素を導入するこ
とにもなり、これが複雑さを追加する。フッ素は、ゲー
ト酸化物を通過し、更にＭＯＳＦＥＴのチャンネル中ま
で到達するホウ素の侵入を促進する。このことはデバイ
スのスレッショルド電圧を変化させかねない。
【０００５】ドーパントの打ち込みに先立って、シリコ
ンやゲルマニウムの打ち込みによって予めアモルファス
化しておく方法は、イオンのチャンネリング現象を完全
に解消することができる。この予備的なアモルファス化
は結晶性の基板中にアモルファス層を生成する。しか
し、それはまた、アモルファス層／結晶基板（ａ／ｃ）
界面を越えて欠陥（格子間原子）を生成する。生成され
たアモルファス層は打ち込み直後のドーパント分布をそ
の中に収容できるだけ幅広いのが普通である。打ち込み
によって導入された損傷を回復させるために、高温での
アニーリングが必要である。アニーリングの後、逆バイ
アス下で空乏領域がａ／ｃ界面を越えて拡がり、過剰な
リークの原因となることがないようにするために、元の
アモルファス／結晶（ａ／ｃ）界面を越えた場所に接合
が設置される。しかし、この高温アニーリングの結果、
アモルファス層のａ／ｃ界面を越えて存在する欠陥（格
子間原子）のために、ドーパント原子のＴＥＤが発生す
る。従って、接合はずっと深くなり、チャンネリングを
解決したことによる浅い接合のための利点は失われる。
ンやゲルマニウムの打ち込みによって予めアモルファス
化しておく方法は、イオンのチャンネリング現象を完全
に解消することができる。この予備的なアモルファス化
は結晶性の基板中にアモルファス層を生成する。しか
し、それはまた、アモルファス層／結晶基板（ａ／ｃ）
界面を越えて欠陥（格子間原子）を生成する。生成され
たアモルファス層は打ち込み直後のドーパント分布をそ
の中に収容できるだけ幅広いのが普通である。打ち込み
によって導入された損傷を回復させるために、高温での
アニーリングが必要である。アニーリングの後、逆バイ
アス下で空乏領域がａ／ｃ界面を越えて拡がり、過剰な
リークの原因となることがないようにするために、元の
アモルファス／結晶（ａ／ｃ）界面を越えた場所に接合
が設置される。しかし、この高温アニーリングの結果、
アモルファス層のａ／ｃ界面を越えて存在する欠陥（格
子間原子）のために、ドーパント原子のＴＥＤが発生す
る。従って、接合はずっと深くなり、チャンネリングを
解決したことによる浅い接合のための利点は失われる。
【０００６】予備的アモルファス化を利用する別の解決
策は、ずっと深いアモルファス層を形成するものであ
る。これによってチャンネリングとＴＥＤとを両方とも
に完全に解消することができる。しかし、欠陥はＭＯＳ
ＦＥＴのゲート領域の下で横方向にも拡がり、バンドか
らバンドへのトンネリングあるいはゲート誘起のドレイ
ンリークのために、リークが増大する結果につながる。
策は、ずっと深いアモルファス層を形成するものであ
る。これによってチャンネリングとＴＥＤとを両方とも
に完全に解消することができる。しかし、欠陥はＭＯＳ
ＦＥＴのゲート領域の下で横方向にも拡がり、バンドか
らバンドへのトンネリングあるいはゲート誘起のドレイ
ンリークのために、リークが増大する結果につながる。
【０００７】
【課題を解決するための手段】ドープ領域のドーパント
の分布を制御して形成するための方法がここに開示され
ている。ドーパントの打ち込みの前に、シリコンやゲル
マニウムのような電気的に不活性な材料の、アモルファ
ス化にまで至らないドーズ量の打ち込み（サブアモルフ
ァス化打ち込みと呼ぶ）が実行される。サブアモルファ
ス化打ち込みのエネルギーは、ドーパント分布を所望の
ものとするように最適化される。例えば、より低いエネ
ルギーによって傾斜した接合が得られ、一方、より高い
エネルギーではより浅い接合領域が形成できる。本発明
の１つの応用では、ホウ素の打ち込みに先立って、シリ
コンまたはゲルマニウムのサブアモルファス化打ち込み
を行うことにより、ＭＯＳＦＥＴのドレイン延長領域が
形成される。サブアモルファス化打ち込みのエネルギー
は、それの投影飛程（すなわち、サブアモルファス化打
ち込みによる過剰な格子間原子の位置）がアモルファス
シリコン中でのホウ素打ち込みの直後の接合深さの３倍
よりも大きくなるように選ばれる。これにより、格子間
原子が接合領域から遠ざけられ、ＴＥＤが減る。
の分布を制御して形成するための方法がここに開示され
ている。ドーパントの打ち込みの前に、シリコンやゲル
マニウムのような電気的に不活性な材料の、アモルファ
ス化にまで至らないドーズ量の打ち込み（サブアモルフ
ァス化打ち込みと呼ぶ）が実行される。サブアモルファ
ス化打ち込みのエネルギーは、ドーパント分布を所望の
ものとするように最適化される。例えば、より低いエネ
ルギーによって傾斜した接合が得られ、一方、より高い
エネルギーではより浅い接合領域が形成できる。本発明
の１つの応用では、ホウ素の打ち込みに先立って、シリ
コンまたはゲルマニウムのサブアモルファス化打ち込み
を行うことにより、ＭＯＳＦＥＴのドレイン延長領域が
形成される。サブアモルファス化打ち込みのエネルギー
は、それの投影飛程（すなわち、サブアモルファス化打
ち込みによる過剰な格子間原子の位置）がアモルファス
シリコン中でのホウ素打ち込みの直後の接合深さの３倍
よりも大きくなるように選ばれる。これにより、格子間
原子が接合領域から遠ざけられ、ＴＥＤが減る。
【０００８】本発明の１つの特長は、調製されたドーパ
ント分布を有するドープ領域を形成する方法を提供する
ことである。
ント分布を有するドープ領域を形成する方法を提供する
ことである。
【０００９】本発明の別の１つの特長は、チャンネリン
グテイルおよびＴＥＤを減らしてその結果、浅い接合を
実現できるように調製できるドープ領域形成方法を提供
することである。
グテイルおよびＴＥＤを減らしてその結果、浅い接合を
実現できるように調製できるドープ領域形成方法を提供
することである。
【００１０】本発明の別の１つの特長は、アモルファス
層／結晶基板界面に付随する問題点を回避するドープ領
域形成方法を提供することである。
層／結晶基板界面に付随する問題点を回避するドープ領
域形成方法を提供することである。
【００１１】これらおよびその他の特長は、図面および
特許請求の範囲と一緒に本明細書を参照することによ
り、当業者には明らかとなろう。
特許請求の範囲と一緒に本明細書を参照することによ
り、当業者には明らかとなろう。
【００１２】各図面において、同じ符号および記号は、
特に断らない限り対応する部品を指す。
特に断らない限り対応する部品を指す。
【００１３】
【発明の実施の形態】ｐ形ＭＯＳＦＥＴトランジスタの
浅いドレイン延長領域を形成する場合に関して、本発明
について説明することにする。当業者には明らかになる
であろうが、本発明は一般に、半導体基板内にドープ領
域を形成する場合に適用でき、急峻な接合（より浅い領
域）あるいはもっと傾斜した接合のいずれの場合につい
てもドープ領域のドーピング分布を調製するために使用
できる。
浅いドレイン延長領域を形成する場合に関して、本発明
について説明することにする。当業者には明らかになる
であろうが、本発明は一般に、半導体基板内にドープ領
域を形成する場合に適用でき、急峻な接合（より浅い領
域）あるいはもっと傾斜した接合のいずれの場合につい
てもドープ領域のドーピング分布を調製するために使用
できる。
【００１４】
【実施例】本発明に従うｐ形ＭＯＳＦＥＴ１０が図１に
示されている。ＭＯＳＦＥＴ１０は基板（または、ウエ
ル）１２の内部に形成される。ソース／ドレイン領域１
４は基板１２内にある高濃度にドープされたｐ形領域で
ある。ドレイン延長領域１６は、ソース／ドレイン領域
１４よりも低濃度にドープされた領域であるが、これも
ｐ形である。本発明に従うドレイン延長領域１６は従来
技術のドレイン延長領域よりも浅い。より浅いドレイン
延長領域１６を有することで、ＭＯＳＦＥＴ１０のチャ
ンネル長は、短チャンネル効果を回避しながら、それの
現在の限界にまでスケールダウンすることができる。ゲ
ート電極２０はゲート誘電体１８によってチャンネル領
域２２から分離される。ゲート電極２０はそれの垂直な
端部に側壁誘電体２４を含むのが普通である。
示されている。ＭＯＳＦＥＴ１０は基板（または、ウエ
ル）１２の内部に形成される。ソース／ドレイン領域１
４は基板１２内にある高濃度にドープされたｐ形領域で
ある。ドレイン延長領域１６は、ソース／ドレイン領域
１４よりも低濃度にドープされた領域であるが、これも
ｐ形である。本発明に従うドレイン延長領域１６は従来
技術のドレイン延長領域よりも浅い。より浅いドレイン
延長領域１６を有することで、ＭＯＳＦＥＴ１０のチャ
ンネル長は、短チャンネル効果を回避しながら、それの
現在の限界にまでスケールダウンすることができる。ゲ
ート電極２０はゲート誘電体１８によってチャンネル領
域２２から分離される。ゲート電極２０はそれの垂直な
端部に側壁誘電体２４を含むのが普通である。
【００１５】ＭＯＳＦＥＴ１０は、ドレイン延長領域１
６の形成を除けば従来の技術で形成できる。ＭＯＳＦＥ
Ｔ１０内にドレイン延長領域１６を形成するための方法
について、図２ａないし図２ｃを参照しながら説明す
る。
６の形成を除けば従来の技術で形成できる。ＭＯＳＦＥ
Ｔ１０内にドレイン延長領域１６を形成するための方法
について、図２ａないし図２ｃを参照しながら説明す
る。
【００１６】もしゲート電極２０の形成直後にｐ形ドー
パントを打ち込むのであれば、ｐ形ドーパントの打ち込
み時のチャンネリングテイルと以降のアニーリング中の
ＴＥＤとによって、接合は好ましい深さよりもずっと深
くなるであろう。チャンネリングテイルは、ｐ形ドーパ
ントが基板のミクロな構造の中でチャンネルを通って打
ち込まれることから生ずる。ＴＥＤは、ドーパント原子
が単独の場合よりもずっと速く拡散する、ドーパント原
子と格子間原子との対形成によって引き起こされる。
パントを打ち込むのであれば、ｐ形ドーパントの打ち込
み時のチャンネリングテイルと以降のアニーリング中の
ＴＥＤとによって、接合は好ましい深さよりもずっと深
くなるであろう。チャンネリングテイルは、ｐ形ドーパ
ントが基板のミクロな構造の中でチャンネルを通って打
ち込まれることから生ずる。ＴＥＤは、ドーパント原子
が単独の場合よりもずっと速く拡散する、ドーパント原
子と格子間原子との対形成によって引き起こされる。
【００１７】ゲート電極２０の形成後にｐ形ドーパント
を打ち込む代わりに、電気的に不活性な元素のサブアモ
ルファス化打ち込みが行われる。電気的に不活性な元素
としては、シリコンやゲルマニウムのような周期律表の
ＩＶ族元素から選ばれたものが好ましい。この打ち込み
は、基板１２の表面にアモルファス層を生成することを
避けるように、サブアモルファス化に留められる。アモ
ルファス層の形成に付随する問題点については既に述べ
た。
を打ち込む代わりに、電気的に不活性な元素のサブアモ
ルファス化打ち込みが行われる。電気的に不活性な元素
としては、シリコンやゲルマニウムのような周期律表の
ＩＶ族元素から選ばれたものが好ましい。この打ち込み
は、基板１２の表面にアモルファス層を生成することを
避けるように、サブアモルファス化に留められる。アモ
ルファス層の形成に付随する問題点については既に述べ
た。
【００１８】サブアモルファス化打ち込みのエネルギー
は、望ましいドーパント分布に基づいて選ばれる。例え
ば、もし傾斜したドーパント分布が望ましければ、低エ
ネルギーの打ち込みが用いられる。しかし、ここの場合
には、浅くより急峻な接合が望まれる。従って、より高
いエネルギーの打ち込みが用いられる。打ち込みエネル
ギーは打ち込まれる元素の投影飛程を決める。低エネル
ギーは短い投影飛程を与え、打ち込まれたドーパントの
投影飛程内に格子間原子が残される。ＴＥＤ効果のため
に、これはより深く、より傾斜したドーパント分布を与
える。高エネルギーの打ち込みは深い投影飛程を与え
る。これは格子間原子をドーパント打ち込みの投影飛程
よりも深い場所に生成するので、ＴＥＤを低減化でき
る。このように、より高エネルギーの打ち込みのほうが
ドレイン延長領域１６の形成には好ましい。
は、望ましいドーパント分布に基づいて選ばれる。例え
ば、もし傾斜したドーパント分布が望ましければ、低エ
ネルギーの打ち込みが用いられる。しかし、ここの場合
には、浅くより急峻な接合が望まれる。従って、より高
いエネルギーの打ち込みが用いられる。打ち込みエネル
ギーは打ち込まれる元素の投影飛程を決める。低エネル
ギーは短い投影飛程を与え、打ち込まれたドーパントの
投影飛程内に格子間原子が残される。ＴＥＤ効果のため
に、これはより深く、より傾斜したドーパント分布を与
える。高エネルギーの打ち込みは深い投影飛程を与え
る。これは格子間原子をドーパント打ち込みの投影飛程
よりも深い場所に生成するので、ＴＥＤを低減化でき
る。このように、より高エネルギーの打ち込みのほうが
ドレイン延長領域１６の形成には好ましい。
【００１９】図２ａに示されたように、サブアモルファ
ス化打ち込みによって、表面領域に近接して過剰な空孔
３２が生成され、過剰な格子間原子３４はこの領域より
も深い場所に生成される。過剰な空孔３２は、サブアモ
ルファス化打ち込みの投影飛程をＲpsとすれば、表面と
およそ０．８Ｒpsとの間に存在する傾向がある。過剰な
空孔が生成されることで、基板格子中にチャンネリング
を（すなわち、後続のドーパント打ち込みのチャンネリ
ングテイルを）防止するために十分な歪みが生成され
る。過剰な格子間原子はＲpsと２Ｒpsとの間に存在する
傾向がある。サブアモルファス化打ち込みのエネルギー
は、Ｓｉ+ 打ち込みのＲp （すなわち、格子間原子の過
剰分布の浅いほうの端部）がアモルファスＳｉ中のＢ+
またはＢＦ 2 + 打ち込み直後の接合深さよりも３倍以上
深くなるように選ばれた。このことは次のような事実を
考慮しながら行われた。１）アモルファスシリコン中の
打ち込み直後の接合深さを計算し、実際の打ち込み直後
のドーパント分布は、チャンネリングが完全には排除で
きないためこの値よりも深くなるであろう。また、２）
この深さ（すなわち、Ｓｉ+ 打ち込みのＲp ）はＳｉ+
の予備的打ち込みが行われない場合にドーパントが拡散
する深さにほぼ等しく、これによって格子間原子の過剰
な部分がドーパントから遠く離れる。最終的なドーパン
ト分布近似をＴ−ＳＵＰＲＥＭ ＩＩＩシミュレーショ
ンを用いて評価した。ＬＤＤ ＭＯＳＦＥＴのＳ／Ｄ延
長領域を作製するためにこの方法を使用する時に、Ｓｉ
+ の予備的打ち込みのエネルギーはゲート酸化物の上の
ポリシリコン層を通過してしまうほど高くすべきでな
い。そうしないと、ゲート酸化物の完全性が失われる。
各種元素についての打ち込みエネルギーと投影飛程との
関係については当該技術分野で文献化されている。（例
えば、１９９０年に発行された、ルンヤン（Ｒｕｎｙａ
ｎ）等による”Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｉｎｔｅ
ｇｒａｔｅｄ Ｃｉｒｃｕｉｔ Ｐｒｏｃｅｓｓｉｎｇ
Ｔｅｃｈｎｏｌｏｇｙ（半導体集積回路処理技術）”
のページ４８１を参照されたい。）サブアモルファス化
打ち込みの例をいくつか挙げれば、１００ｋｅＶのＳｉ
+ を予め打ち込んだ後、５ｋｅＶのＢ+を２×１０14ｃ
ｍ-2のドーズ量、１９０ÅのＳｉＯ2 を通して打ち込
む、８０ｋｅＶのＳｉ+ を予め打ち込んだ後、１５ｋｅ
ＶのＢＦ2 + を３．５×１０14ｃｍ -2のドーズ量、１９
０ÅのＳｉＯ2 を通して打ち込む、６０ｋｅＶのＳｉ+
を予め打ち込んだ後、８ｋｅＶのＢＦ2 + を６×１０14
ｃｍ-2のドーズ量、７０ÅのＳｉＯ2 を通して打ち込
む、５０ｋｅＶのＳｉ+ を予め打ち込んだ後、５ｋｅＶ
のＢＦ2 + を６×１０14ｃｍ-2のドーズ量、７０ÅのＳ
ｉＯ2 を通して打ち込む。ドーパント種、ドーパントエ
ネルギー、およびスクリーン酸化物の厚さがドーパント
分布の深さを決定し、それが次にＳｉ+ 予備的打ち込み
のエネルギーを決定する。
ス化打ち込みによって、表面領域に近接して過剰な空孔
３２が生成され、過剰な格子間原子３４はこの領域より
も深い場所に生成される。過剰な空孔３２は、サブアモ
ルファス化打ち込みの投影飛程をＲpsとすれば、表面と
およそ０．８Ｒpsとの間に存在する傾向がある。過剰な
空孔が生成されることで、基板格子中にチャンネリング
を（すなわち、後続のドーパント打ち込みのチャンネリ
ングテイルを）防止するために十分な歪みが生成され
る。過剰な格子間原子はＲpsと２Ｒpsとの間に存在する
傾向がある。サブアモルファス化打ち込みのエネルギー
は、Ｓｉ+ 打ち込みのＲp （すなわち、格子間原子の過
剰分布の浅いほうの端部）がアモルファスＳｉ中のＢ+
またはＢＦ 2 + 打ち込み直後の接合深さよりも３倍以上
深くなるように選ばれた。このことは次のような事実を
考慮しながら行われた。１）アモルファスシリコン中の
打ち込み直後の接合深さを計算し、実際の打ち込み直後
のドーパント分布は、チャンネリングが完全には排除で
きないためこの値よりも深くなるであろう。また、２）
この深さ（すなわち、Ｓｉ+ 打ち込みのＲp ）はＳｉ+
の予備的打ち込みが行われない場合にドーパントが拡散
する深さにほぼ等しく、これによって格子間原子の過剰
な部分がドーパントから遠く離れる。最終的なドーパン
ト分布近似をＴ−ＳＵＰＲＥＭ ＩＩＩシミュレーショ
ンを用いて評価した。ＬＤＤ ＭＯＳＦＥＴのＳ／Ｄ延
長領域を作製するためにこの方法を使用する時に、Ｓｉ
+ の予備的打ち込みのエネルギーはゲート酸化物の上の
ポリシリコン層を通過してしまうほど高くすべきでな
い。そうしないと、ゲート酸化物の完全性が失われる。
各種元素についての打ち込みエネルギーと投影飛程との
関係については当該技術分野で文献化されている。（例
えば、１９９０年に発行された、ルンヤン（Ｒｕｎｙａ
ｎ）等による”Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｉｎｔｅ
ｇｒａｔｅｄ Ｃｉｒｃｕｉｔ Ｐｒｏｃｅｓｓｉｎｇ
Ｔｅｃｈｎｏｌｏｇｙ（半導体集積回路処理技術）”
のページ４８１を参照されたい。）サブアモルファス化
打ち込みの例をいくつか挙げれば、１００ｋｅＶのＳｉ
+ を予め打ち込んだ後、５ｋｅＶのＢ+を２×１０14ｃ
ｍ-2のドーズ量、１９０ÅのＳｉＯ2 を通して打ち込
む、８０ｋｅＶのＳｉ+ を予め打ち込んだ後、１５ｋｅ
ＶのＢＦ2 + を３．５×１０14ｃｍ -2のドーズ量、１９
０ÅのＳｉＯ2 を通して打ち込む、６０ｋｅＶのＳｉ+
を予め打ち込んだ後、８ｋｅＶのＢＦ2 + を６×１０14
ｃｍ-2のドーズ量、７０ÅのＳｉＯ2 を通して打ち込
む、５０ｋｅＶのＳｉ+ を予め打ち込んだ後、５ｋｅＶ
のＢＦ2 + を６×１０14ｃｍ-2のドーズ量、７０ÅのＳ
ｉＯ2 を通して打ち込む。ドーパント種、ドーパントエ
ネルギー、およびスクリーン酸化物の厚さがドーパント
分布の深さを決定し、それが次にＳｉ+ 予備的打ち込み
のエネルギーを決定する。
【００２０】次に、図２ｂに示されたように、所望のド
ーズ量とエネルギーでｐ形ドーパントが打ち込まれる。
このｐ形ドーパントは好ましくはホウ素であるが、ＢＦ
2 やその他のｐ形ドーパントでも構わない。図２ｃに示
されたように、次にアニーリングが行われて、ｐ形ドー
パント３６を、アニーリング後の所望の接合深さｘｊへ
拡散させる。Ｒpsは最終的なシミュレートされた接合深
さｘj よりも大きい値に選ばれる。このことによって格
子間原子３４が接合よりも深い場所に生成され、ＴＥＤ
の抑制が保証される。ＴＥＤの減少は、ＢＦ2 + 打ち込
みよりもＢ+ 打ち込みのほうが顕著である。その後、通
常の処理が行われて、側壁誘電体およびソース／ドレイ
ン領域の形成が行われる。
ーズ量とエネルギーでｐ形ドーパントが打ち込まれる。
このｐ形ドーパントは好ましくはホウ素であるが、ＢＦ
2 やその他のｐ形ドーパントでも構わない。図２ｃに示
されたように、次にアニーリングが行われて、ｐ形ドー
パント３６を、アニーリング後の所望の接合深さｘｊへ
拡散させる。Ｒpsは最終的なシミュレートされた接合深
さｘj よりも大きい値に選ばれる。このことによって格
子間原子３４が接合よりも深い場所に生成され、ＴＥＤ
の抑制が保証される。ＴＥＤの減少は、ＢＦ2 + 打ち込
みよりもＢ+ 打ち込みのほうが顕著である。その後、通
常の処理が行われて、側壁誘電体およびソース／ドレイ
ン領域の形成が行われる。
【００２１】アモルファス化するための室温でのシリコ
ン打ち込みのしきい値ドーズ量は２×１０15ｃｍ-2であ
る。本発明ではサブアモルファス化打ち込みが望まし
い。従って、以下に述べるように、シリコンの予備的打
ち込みに関しては４×１０14ｃｍ-2のサブアモルファス
化ドーズ量が選ばれた。図３は、シリコンの予備的打ち
込みを行った場合と行わない場合とについて、５ｋｅＶ
のＢＦ2 + を６×１０14ｃｍ-2のドーズ量だけ打ち込ん
だ時の、打ち込み直後の分布を示している。５０ｋｅＶ
のシリコンの予備的打ち込みが用いられたが、それは６
９６Åの投影飛程を有する。この打ち込みは７０ÅのＳ
ｉＯ2 （これはＳｉ中のＳｉ+ の飛程を計算する目的に
対しては、９６ÅのＳｉに等価である）を通して行われ
るので、格子間原子の過剰部分は６００Åに位置する。
これは打ち込み直後の分布のテイルよりも深い。５ｋｅ
ＶのＢＦ2 + 打ち込み時のチャンネリングテイルの低減
化が行われる。打ち込み直後のドーパント分布は、ほぼ
表面から約０．８Ｒps（すなわち、４８０Å）の範囲に
拡がるＳｉ+ 予備的打ち込みの空孔過剰部分内に位置す
る。空孔過剰部分は、イオンチャンネリングを防止し、
従ってチャンネリングテイルを最小化するのに十分な歪
みを格子中に生成する。
ン打ち込みのしきい値ドーズ量は２×１０15ｃｍ-2であ
る。本発明ではサブアモルファス化打ち込みが望まし
い。従って、以下に述べるように、シリコンの予備的打
ち込みに関しては４×１０14ｃｍ-2のサブアモルファス
化ドーズ量が選ばれた。図３は、シリコンの予備的打ち
込みを行った場合と行わない場合とについて、５ｋｅＶ
のＢＦ2 + を６×１０14ｃｍ-2のドーズ量だけ打ち込ん
だ時の、打ち込み直後の分布を示している。５０ｋｅＶ
のシリコンの予備的打ち込みが用いられたが、それは６
９６Åの投影飛程を有する。この打ち込みは７０ÅのＳ
ｉＯ2 （これはＳｉ中のＳｉ+ の飛程を計算する目的に
対しては、９６ÅのＳｉに等価である）を通して行われ
るので、格子間原子の過剰部分は６００Åに位置する。
これは打ち込み直後の分布のテイルよりも深い。５ｋｅ
ＶのＢＦ2 + 打ち込み時のチャンネリングテイルの低減
化が行われる。打ち込み直後のドーパント分布は、ほぼ
表面から約０．８Ｒps（すなわち、４８０Å）の範囲に
拡がるＳｉ+ 予備的打ち込みの空孔過剰部分内に位置す
る。空孔過剰部分は、イオンチャンネリングを防止し、
従ってチャンネリングテイルを最小化するのに十分な歪
みを格子中に生成する。
【００２２】図４は、固定された４×１０14ｃｍ-2のド
ーズ量のＳｉ+ 打ち込みを３０、５０、あるいは６０ｋ
ｅＶで行った後、５ｋｅＶのＢＦ2 + を６×１０14ｃｍ
-2だけ打ち込んだ時のホウ素分布を示している。これら
の打ち込みはすべて７０Åのスクリーン酸化物層を通し
て行われる。３種類のアニーリングが続けて実施され
る。９００℃での高速サーマルアニーリング（ＲＴ
Ａ）、次に７００℃での炉アニーリング、そして１００
０℃でのＲＴＡ。図４から分かるように、Ｓｉ+ 予備的
打ち込みのエネルギーが増大すると、ドーパント分布は
浅くなっている。３０、５０、および６０ｋｅＶの打ち
込みの投影飛程はぞれぞれ、４１３、６９６、および８
４５Åである。７０Åのスクリーン酸化物を考慮する
と、３０、５０、および６０ｋｅＶの予備的打ち込みに
関する過剰格子間原子の分布はおよそ３１７、６００、
および７４９Åの付近に位置する。Ｓｉのエネルギーが
大きくなれば、過剰格子間原子分布は益々ドーパント分
布から遠ざかる（すなわち、ＴＥＤが少なくなる）の
で、ドーパント分布は徐々に浅くなってくる。過剰空孔
分布はまたドーパント分布と一致し、空孔がドーパント
打ち込みによって生成された格子間原子と結びつくこと
で更にＴＥＤが減少する。ＴＥＤの正味の減少を示すた
めに、図５には６０ｋｅＶのＳｉ+ の予備的打ち込みの
ある場合とない場合とについて、５ｋｅＶのＢＦ2 + 打
ち込み時に得られるＢの分布を比較して示してある。
ーズ量のＳｉ+ 打ち込みを３０、５０、あるいは６０ｋ
ｅＶで行った後、５ｋｅＶのＢＦ2 + を６×１０14ｃｍ
-2だけ打ち込んだ時のホウ素分布を示している。これら
の打ち込みはすべて７０Åのスクリーン酸化物層を通し
て行われる。３種類のアニーリングが続けて実施され
る。９００℃での高速サーマルアニーリング（ＲＴ
Ａ）、次に７００℃での炉アニーリング、そして１００
０℃でのＲＴＡ。図４から分かるように、Ｓｉ+ 予備的
打ち込みのエネルギーが増大すると、ドーパント分布は
浅くなっている。３０、５０、および６０ｋｅＶの打ち
込みの投影飛程はぞれぞれ、４１３、６９６、および８
４５Åである。７０Åのスクリーン酸化物を考慮する
と、３０、５０、および６０ｋｅＶの予備的打ち込みに
関する過剰格子間原子の分布はおよそ３１７、６００、
および７４９Åの付近に位置する。Ｓｉのエネルギーが
大きくなれば、過剰格子間原子分布は益々ドーパント分
布から遠ざかる（すなわち、ＴＥＤが少なくなる）の
で、ドーパント分布は徐々に浅くなってくる。過剰空孔
分布はまたドーパント分布と一致し、空孔がドーパント
打ち込みによって生成された格子間原子と結びつくこと
で更にＴＥＤが減少する。ＴＥＤの正味の減少を示すた
めに、図５には６０ｋｅＶのＳｉ+ の予備的打ち込みの
ある場合とない場合とについて、５ｋｅＶのＢＦ2 + 打
ち込み時に得られるＢの分布を比較して示してある。
【００２３】もしＳｉ+ の予備的打ち込みによって生成
された過剰な格子間原子分布がドーパント打ち込みから
十分遠ざかっていなければ、Ｓｉ+ 予備的打ち込みは実
際にはＴＥＤを増大させることになろう。３０ｋｅＶの
Ｓｉ+ による予備的打ち込みでは、事実、この打ち込み
によって生成する格子間原子がドーパント分布に余りに
近づきすぎてＴＥＤに寄与するため、ＴＥＤが増大して
いる。格子間原子はホウ素原子と対になって増速拡散を
引き起こす。打ち込みドーズ量が同じであれば、エネル
ギーが増大するにつれて損傷も増大する。しかし、Ｒps
が大きくなるので格子間原子はそれだけドーパント原子
から遠ざかる。従って、より高エネルギーのＳｉ+ 打ち
込みを先に行うことによって、ＢＦ2 + 打ち込みに関す
るＴＥＤは低減化される。
された過剰な格子間原子分布がドーパント打ち込みから
十分遠ざかっていなければ、Ｓｉ+ 予備的打ち込みは実
際にはＴＥＤを増大させることになろう。３０ｋｅＶの
Ｓｉ+ による予備的打ち込みでは、事実、この打ち込み
によって生成する格子間原子がドーパント分布に余りに
近づきすぎてＴＥＤに寄与するため、ＴＥＤが増大して
いる。格子間原子はホウ素原子と対になって増速拡散を
引き起こす。打ち込みドーズ量が同じであれば、エネル
ギーが増大するにつれて損傷も増大する。しかし、Ｒps
が大きくなるので格子間原子はそれだけドーパント原子
から遠ざかる。従って、より高エネルギーのＳｉ+ 打ち
込みを先に行うことによって、ＢＦ2 + 打ち込みに関す
るＴＥＤは低減化される。
【００２４】図６は２６または１００ｋｅＶで、サブア
モルファス化ドーズ量である４×１０14ｃｍ-2のＳｉ+
予備的打ち込みを行った場合と行わない場合とについ
て、５ｋｅＶで２×１０14ｃｍ-2のＢ+ を打ち込んだ後
のホウ素分布を比較している。これらの打ち込みは１９
０Åのスクリーン酸化物層を通して行われ、試料は、ま
ず８００℃で炉アニールされた後、１０００℃でＲＴＡ
された。バックグラウンドの濃度が１×１０17ｃｍ-3の
場合、１００ｋｅＶでの最適なＳｉ+ 打ち込みによっ
て、接合深さを４５０Åだけ減らすことができる。１０
０ｋｅＶと２６ｋｅＶでのＳｉ+ 打ち込みのＲp は、そ
れぞれ、１４６９Åと３５０Åである。１００ｋｅＶの
Ｓｉ+ 予備的打ち込みは、シリコン中の１２１７Åより
も深い場所に過剰な格子間原子を生成する（１９０Åの
ＳｉＯ2 はシリコン基板中のＳｉ+ の飛程を計算する上
で、約２５０Åのシリコンに相当する）。これはＴＥＤ
の低減化に有効であり、これによってより浅い分布が得
られる。しかし、２６ｋｅＶにおけるＳｉ+ 予備的打ち
込みは、格子間原子の過剰部分がドーパント分布に近づ
きすぎる結果、ＴＥＤを増大させ、Ｓｉ+ 予備的打ち込
みを行わない場合よりも深いＢ分布をもたらす。
モルファス化ドーズ量である４×１０14ｃｍ-2のＳｉ+
予備的打ち込みを行った場合と行わない場合とについ
て、５ｋｅＶで２×１０14ｃｍ-2のＢ+ を打ち込んだ後
のホウ素分布を比較している。これらの打ち込みは１９
０Åのスクリーン酸化物層を通して行われ、試料は、ま
ず８００℃で炉アニールされた後、１０００℃でＲＴＡ
された。バックグラウンドの濃度が１×１０17ｃｍ-3の
場合、１００ｋｅＶでの最適なＳｉ+ 打ち込みによっ
て、接合深さを４５０Åだけ減らすことができる。１０
０ｋｅＶと２６ｋｅＶでのＳｉ+ 打ち込みのＲp は、そ
れぞれ、１４６９Åと３５０Åである。１００ｋｅＶの
Ｓｉ+ 予備的打ち込みは、シリコン中の１２１７Åより
も深い場所に過剰な格子間原子を生成する（１９０Åの
ＳｉＯ2 はシリコン基板中のＳｉ+ の飛程を計算する上
で、約２５０Åのシリコンに相当する）。これはＴＥＤ
の低減化に有効であり、これによってより浅い分布が得
られる。しかし、２６ｋｅＶにおけるＳｉ+ 予備的打ち
込みは、格子間原子の過剰部分がドーパント分布に近づ
きすぎる結果、ＴＥＤを増大させ、Ｓｉ+ 予備的打ち込
みを行わない場合よりも深いＢ分布をもたらす。
【００２５】この技術を０．３５μｍゲート長のＣＭＯ
Ｓ技術へ使用することの可能性を検証した。ＬＤＤ ｐ
−ＭＯＳＦＥＴのＳ／Ｄ延長領域を形成するためのＢま
たはＢＦ2 + ドーパント打ち込みに先立って、Ｓｉ+ サ
ブアモルファス化しきい値ドーズ量の打ち込みが行われ
た。ゲート酸化物の厚さは５５Åであった。Ｓ／Ｄ延長
領域のためのＢ+ およびＢＦ2 + 打ち込みとＳｉ+ 予備
的打ち込みとの組み合わせの数値は次のようなものであ
る。 ウエハ＃１：５０ｋｅＶのＳｉ+ に続いて５ｋｅＶ、６
×１０14ｃｍ-2のＢＦ2 + 打ち込みを、７０ÅのＳｉＯ
2 を通して行う。 ウエハ＃２：６０ｋｅＶのＳｉ+ に続いて８ｋｅＶ、６
×１０14ｃｍ-2のＢＦ2 + 打ち込みを、７０ÅのＳｉＯ
2 を通して行う。 ウエハ＃３：８０ｋｅＶのＳｉ+ に続いて１５ｋｅＶ、
３．５×１０14ｃｍ-2のＢＦ2 + 打ち込みを、１９０Å
のＳｉＯ2 を通して行う。 ウエハ＃４：１００ｋｅＶのＳｉ+ に続いて５ｋｅＶ、
２×１０14ｃｍ-2のＢＦ 2 + 打ち込みを、７０ÅのＳｉ
Ｏ2 を通して行う。 Ｓｉ+ 打ち込みのドーズ量はすべての場合について４×
１０14ｃｍ-2であった。ゲート酸化物の上のポリシリコ
ン層の厚さは２７００Åであった。最終的な高温アニー
リングは１０００℃でのＲＴＡであった。上述のＳｉ+
サブアモルファス化しきい値ドーズ量での予備的打ち込
みを使用した４種類の異なる条件に対する関連デバイス
特性のいくつかを表１に示してある。
Ｓ技術へ使用することの可能性を検証した。ＬＤＤ ｐ
−ＭＯＳＦＥＴのＳ／Ｄ延長領域を形成するためのＢま
たはＢＦ2 + ドーパント打ち込みに先立って、Ｓｉ+ サ
ブアモルファス化しきい値ドーズ量の打ち込みが行われ
た。ゲート酸化物の厚さは５５Åであった。Ｓ／Ｄ延長
領域のためのＢ+ およびＢＦ2 + 打ち込みとＳｉ+ 予備
的打ち込みとの組み合わせの数値は次のようなものであ
る。 ウエハ＃１：５０ｋｅＶのＳｉ+ に続いて５ｋｅＶ、６
×１０14ｃｍ-2のＢＦ2 + 打ち込みを、７０ÅのＳｉＯ
2 を通して行う。 ウエハ＃２：６０ｋｅＶのＳｉ+ に続いて８ｋｅＶ、６
×１０14ｃｍ-2のＢＦ2 + 打ち込みを、７０ÅのＳｉＯ
2 を通して行う。 ウエハ＃３：８０ｋｅＶのＳｉ+ に続いて１５ｋｅＶ、
３．５×１０14ｃｍ-2のＢＦ2 + 打ち込みを、１９０Å
のＳｉＯ2 を通して行う。 ウエハ＃４：１００ｋｅＶのＳｉ+ に続いて５ｋｅＶ、
２×１０14ｃｍ-2のＢＦ 2 + 打ち込みを、７０ÅのＳｉ
Ｏ2 を通して行う。 Ｓｉ+ 打ち込みのドーズ量はすべての場合について４×
１０14ｃｍ-2であった。ゲート酸化物の上のポリシリコ
ン層の厚さは２７００Åであった。最終的な高温アニー
リングは１０００℃でのＲＴＡであった。上述のＳｉ+
サブアモルファス化しきい値ドーズ量での予備的打ち込
みを使用した４種類の異なる条件に対する関連デバイス
特性のいくつかを表１に示してある。
【００２６】
【表１】
【００２７】４種類すべての試料についてリーク電流は
非常に小さく、Ｓｉ+ 予備的打ち込みによって生成する
欠陥がないことを示唆している。測定されたすべてのパ
ラメータはこの技術ノードに関する仕様内にある。浅い
ＬＤＤデバイスによる短チャンネル効果の低減化は、次
世代のより短いゲート長のデバイスでもっとはっきりす
るであろう。
非常に小さく、Ｓｉ+ 予備的打ち込みによって生成する
欠陥がないことを示唆している。測定されたすべてのパ
ラメータはこの技術ノードに関する仕様内にある。浅い
ＬＤＤデバイスによる短チャンネル効果の低減化は、次
世代のより短いゲート長のデバイスでもっとはっきりす
るであろう。
【００２８】本発明は例示実施例に関して説明してきた
が、この説明は限定的な意図のものではない。本発明の
その他の実施例とともに、例示実施例に対する各種の修
正、組み合わせが可能であることは、本明細書を参照す
ることで当業者には明らかであろう。従って、本発明の
特許請求の範囲はそのような修正や組み合わせをすべて
包含するものと解釈されるべきである。
が、この説明は限定的な意図のものではない。本発明の
その他の実施例とともに、例示実施例に対する各種の修
正、組み合わせが可能であることは、本明細書を参照す
ることで当業者には明らかであろう。従って、本発明の
特許請求の範囲はそのような修正や組み合わせをすべて
包含するものと解釈されるべきである。
【００２９】以上の説明に関して更に以下の項を開示す
る。 （１）基板中へドープ領域を形成する方法であって、次
の工程、前記基板中へ電気的に不活性な元素を、第１の
投影飛程の深さに、サブアモルファス化ドーズ量打ち込
むこと、および前記基板中へドーパントを打ち込み、前
記基板をアニールして、与えられた接合深さｘj を得る
こと、を含む方法。
る。 （１）基板中へドープ領域を形成する方法であって、次
の工程、前記基板中へ電気的に不活性な元素を、第１の
投影飛程の深さに、サブアモルファス化ドーズ量打ち込
むこと、および前記基板中へドーパントを打ち込み、前
記基板をアニールして、与えられた接合深さｘj を得る
こと、を含む方法。
【００３０】（２）第１項記載の方法であって、浅く、
急峻な接合を得るように、前記第１の投影飛程が前記接
合深さｘj よりも大きい値である方法。
急峻な接合を得るように、前記第１の投影飛程が前記接
合深さｘj よりも大きい値である方法。
【００３１】（３）第１項記載の方法であって、深く、
傾斜した接合を得るように、前記第１の投影飛程が前記
接合深さｘj よりも小さい値である方法。
傾斜した接合を得るように、前記第１の投影飛程が前記
接合深さｘj よりも小さい値である方法。
【００３２】（４）第１項記載の方法であって、前記電
気的に不活性な元素が周期律表のＩＶ族元素である方
法。
気的に不活性な元素が周期律表のＩＶ族元素である方
法。
【００３３】（５）第１項記載の方法であって、前記電
気的に不活性な元素がシリコンである方法。
気的に不活性な元素がシリコンである方法。
【００３４】（６）第１項記載の方法であって、前記電
気的に不活性な元素がゲルマニウムである方法。
気的に不活性な元素がゲルマニウムである方法。
【００３５】（７）第１項記載の方法であって、前記ド
ーパントがホウ素である方法。
ーパントがホウ素である方法。
【００３６】（８）第１項記載の方法であって、前記ド
ープ領域が浅い領域であり、前記電気的に不活性な元素
を打ち込む工程が、ドーパントのドーズ量、ドーパント
のエネルギー、およびスクリーン酸化物の厚さによって
決まるエネルギーで行われる方法。
ープ領域が浅い領域であり、前記電気的に不活性な元素
を打ち込む工程が、ドーパントのドーズ量、ドーパント
のエネルギー、およびスクリーン酸化物の厚さによって
決まるエネルギーで行われる方法。
【００３７】（９）第１項記載の方法であって、前記ド
ーパントがＢＦ2 + である方法。
ーパントがＢＦ2 + である方法。
【００３８】（１０）基板中にＭＯＳＦＥＴトランジス
タの浅いドレイン延長領域を形成する方法であって、次
の工程、前記基板の１つの領域中へ周期律表のＩＶ族か
ら選ばれた元素を、シミュレートされた、打ち込み直後
の接合深さよりも３倍程度深い第１の投影飛程の深さ
に、サブアモルファス化ドーズ量打ち込むこと、前記基
板の前記領域中へ、ドーパントを、前記シミュレートさ
れた打ち込み直後の接合深さをほぼ与えるエネルギー
で、所望のドーズ量打ち込むこと、および前記基板をア
ニールして、前記ドーパントを拡散させること、を含む
方法。
タの浅いドレイン延長領域を形成する方法であって、次
の工程、前記基板の１つの領域中へ周期律表のＩＶ族か
ら選ばれた元素を、シミュレートされた、打ち込み直後
の接合深さよりも３倍程度深い第１の投影飛程の深さ
に、サブアモルファス化ドーズ量打ち込むこと、前記基
板の前記領域中へ、ドーパントを、前記シミュレートさ
れた打ち込み直後の接合深さをほぼ与えるエネルギー
で、所望のドーズ量打ち込むこと、および前記基板をア
ニールして、前記ドーパントを拡散させること、を含む
方法。
【００３９】（１１）第１０項記載の方法であって、前
記ドーパントを、前記第１の投影飛程よりも浅い接合深
さにまで拡散させる方法。
記ドーパントを、前記第１の投影飛程よりも浅い接合深
さにまで拡散させる方法。
【００４０】（１２）第１０項記載の方法であって、前
記元素がシリコンである方法。
記元素がシリコンである方法。
【００４１】（１３）第１０項記載の方法であって、前
記元素がゲルマニウムである方法。
記元素がゲルマニウムである方法。
【００４２】（１４）第１０項記載の方法であって、前
記ドーパントがホウ素である方法。
記ドーパントがホウ素である方法。
【００４３】（１５）ドープ領域のドーパント分布を調
製する方法。ドーパント打ち込みの前に、シリコンやゲ
ルマニウムのような電気的に不活性な材料のサブアモル
ファス化打ち込みを実行する。アモルファス化打ち込み
のエネルギーは所望のドーパント分布を実現するように
最適化される。例えば、低エネルギーは傾斜した接合を
与え、一方、高エネルギーはより浅い接合領域を生成す
るために用いることができる。本発明の１つの応用にお
いて、ホウ素の打ち込みに先立ってシリコンまたはゲル
マニウムのサブアモルファス化打ち込みを行うことによ
って、ＭＯＳＦＥＴのドレイン延長領域を形成すること
ができる。サブアモルファス化打ち込みのエネルギー
は、このサブアモルファス化打ち込みの投影飛程がアモ
ルファスなシリコン中でのホウ素打ち込みの打ち込み直
後の接合深さよりも３倍以上大きくなるように選ばれ
る。これにより、格子間原子は接合領域から遠ざけられ
て、ＴＥＤが低減化される。
製する方法。ドーパント打ち込みの前に、シリコンやゲ
ルマニウムのような電気的に不活性な材料のサブアモル
ファス化打ち込みを実行する。アモルファス化打ち込み
のエネルギーは所望のドーパント分布を実現するように
最適化される。例えば、低エネルギーは傾斜した接合を
与え、一方、高エネルギーはより浅い接合領域を生成す
るために用いることができる。本発明の１つの応用にお
いて、ホウ素の打ち込みに先立ってシリコンまたはゲル
マニウムのサブアモルファス化打ち込みを行うことによ
って、ＭＯＳＦＥＴのドレイン延長領域を形成すること
ができる。サブアモルファス化打ち込みのエネルギー
は、このサブアモルファス化打ち込みの投影飛程がアモ
ルファスなシリコン中でのホウ素打ち込みの打ち込み直
後の接合深さよりも３倍以上大きくなるように選ばれ
る。これにより、格子間原子は接合領域から遠ざけられ
て、ＴＥＤが低減化される。
【図１】本発明に従うＭＯＳＦＥＴの断面図。
【図２】ａないしｃは、本発明のプロセスにおける各段
階を示す断面図。
階を示す断面図。
【図３】５０ｋｅＶのＳｉ+ を４×１０14ｃｍ-2だけ予
め打ち込んだ場合と打ち込まない場合とについて、５ｋ
ｅＶのＢＦ2 + を６×１０14ｃｍ-2打ち込んだ直後のホ
ウ素分布についての基板内ドーパント深さ分布を示す
図。
め打ち込んだ場合と打ち込まない場合とについて、５ｋ
ｅＶのＢＦ2 + を６×１０14ｃｍ-2打ち込んだ直後のホ
ウ素分布についての基板内ドーパント深さ分布を示す
図。
【図４】３０、５０、および６０ｋｅＶのエネルギーで
４×１０14ｃｍ-2のＳｉ+ を予め打ち込んだ場合の、５
ｋｅＶ、６×１０14ｃｍ-2のＢＦ2 + を打ち込み、アニ
ールした後のホウ素分布についての基板内ドーパント深
さ分布。
４×１０14ｃｍ-2のＳｉ+ を予め打ち込んだ場合の、５
ｋｅＶ、６×１０14ｃｍ-2のＢＦ2 + を打ち込み、アニ
ールした後のホウ素分布についての基板内ドーパント深
さ分布。
【図５】６０ｋｅＶのＳｉ+ を４×１０14ｃｍ-2予め打
ち込んだ場合と打ち込まない場合とについて、５ｋｅＶ
のＢＦ2 + を６×１０14ｃｍ-2だけ打ち込み、アニール
した後のホウ素分布についての基板内ドーパント深さ分
布。
ち込んだ場合と打ち込まない場合とについて、５ｋｅＶ
のＢＦ2 + を６×１０14ｃｍ-2だけ打ち込み、アニール
した後のホウ素分布についての基板内ドーパント深さ分
布。
【図６】２６または１００ｋｅＶのＳｉ+ を４×１０14
ｃｍ-2だけ予め打ち込んだ場合と打ち込まない場合とに
ついて、５ｋｅＶのＢＦ2 + を６×１０14ｃｍ-2打ち込
んだ時のホウ素分布についての基板内ドーパント深さ分
布。
ｃｍ-2だけ予め打ち込んだ場合と打ち込まない場合とに
ついて、５ｋｅＶのＢＦ2 + を６×１０14ｃｍ-2打ち込
んだ時のホウ素分布についての基板内ドーパント深さ分
布。
【符号の説明】 １０ ｐ形ＭＯＳＦＥＴ １２ 基板 １４ ソース／ドレイン領域 １６ ドレイン延長領域 １８ ゲート誘電体 ２０ ゲート電極 ２２ チャンネル領域 ２４ 側壁誘電体 ３２ 過剰な空孔 ３６ ｐ形ドーパント
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ビンセント モーリス マクネイル アメリカ合衆国テキサス州ダラス，マーク ビル ドライブ 9030，アパートメント 4214
Claims (1)
- 【請求項１】 基板中へドープ領域を形成する方法であ
って、次の工程、 前記基板中へ電気的に不活性な元素を、第１の投影飛程
の深さに、サブアモルファス化ドーズ量打ち込むこと、
および前記基板中へドーパントを打ち込み、前記基板を
アニールして、与えられた接合深さｘj を得ること、を
含む方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US016397 | 1993-02-11 | ||
| US1639796P | 1996-04-29 | 1996-04-29 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1041243A true JPH1041243A (ja) | 1998-02-13 |
Family
ID=21776917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9111441A Pending JPH1041243A (ja) | 1996-04-29 | 1997-04-28 | ドープ領域作製方法 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0806794A3 (ja) |
| JP (1) | JPH1041243A (ja) |
| KR (1) | KR970072066A (ja) |
| TW (1) | TW348286B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002510861A (ja) * | 1998-03-30 | 2002-04-09 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 横方向の拡散を強化するためにサブアモルファスのティルト角の大きい注入を用いる、チャネル長が減じられたライトリー・ドープト・ドレイン・トランジスタ |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997042652A1 (en) * | 1996-05-08 | 1997-11-13 | Advanced Micro Devices, Inc. | Control of junction depth and channel length using generated interstitial gradients to oppose dopant diffusion |
| US6136673A (en) * | 1998-02-12 | 2000-10-24 | Lucent Technologies Inc. | Process utilizing selective TED effect when forming devices with shallow junctions |
| US6475885B1 (en) * | 2001-06-29 | 2002-11-05 | Advanced Micro Devices, Inc. | Source/drain formation with sub-amorphizing implantation |
| GB0200879D0 (en) * | 2002-01-16 | 2002-03-06 | Univ Surrey | Ion implanted junctions in silicon wafers |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0151585A4 (en) * | 1983-07-25 | 1986-02-20 | American Telephone & Telegraph | SEMICONDUCTOR DEVICE WITH SHALLOW JUNCTION. |
| FR2578096A1 (fr) * | 1985-02-28 | 1986-08-29 | Bull Sa | Procede de fabrication d'un transistor mos et dispositif a circuits integres en resultant |
| JP2773957B2 (ja) * | 1989-09-08 | 1998-07-09 | 富士通株式会社 | 半導体装置の製造方法 |
| US5585286A (en) * | 1995-08-31 | 1996-12-17 | Lsi Logic Corporation | Implantation of a semiconductor substrate with controlled amount of noble gas ions to reduce channeling and/or diffusion of a boron dopant subsequently implanted into the substrate to form P- LDD region of a PMOS device |
-
1997
- 1997-04-28 EP EP97106982A patent/EP0806794A3/en not_active Withdrawn
- 1997-04-28 JP JP9111441A patent/JPH1041243A/ja active Pending
- 1997-04-28 KR KR1019970015965A patent/KR970072066A/ko not_active Ceased
- 1997-04-29 TW TW086105923A patent/TW348286B/zh active
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002510861A (ja) * | 1998-03-30 | 2002-04-09 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 横方向の拡散を強化するためにサブアモルファスのティルト角の大きい注入を用いる、チャネル長が減じられたライトリー・ドープト・ドレイン・トランジスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| TW348286B (en) | 1998-12-21 |
| KR970072066A (ko) | 1997-11-07 |
| EP0806794A2 (en) | 1997-11-12 |
| EP0806794A3 (en) | 1998-09-02 |
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