JPH104126A - 実装基板、電子部品実装方法及び半導体装置 - Google Patents

実装基板、電子部品実装方法及び半導体装置

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JPH104126A
JPH104126A JP8175646A JP17564696A JPH104126A JP H104126 A JPH104126 A JP H104126A JP 8175646 A JP8175646 A JP 8175646A JP 17564696 A JP17564696 A JP 17564696A JP H104126 A JPH104126 A JP H104126A
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wiring board
anisotropic conductive
electronic components
mounting
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Akihiko Okuhora
明彦 奥洞
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Original Assignee
Sony Corp
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Publication date
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  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】 【課題】ノイズ対策及び高密度実装する点において、各
電子部品の配置間隔を実用上十分に近づけることが困難
な問題があつた。 【解決手段】異方性導電部材（４２）を介して各電子部
品（３４、３６）の各電極（３５、３６Ａ）をそれぞれ
配線基板（３１）の対応するランド（３７Ａ）に接合す
ると共に、各電子部品（３４、３６）と配線基板（３
１）とを一体に保持する。これにより、各電子部品（３
４、３６）の間隔は異方性導電部材（４２）の切取り精
度及び配線基板（３１）に対する位置決め精度に依存し
ないので、各電子部品（３４、３６）の配置間隔を大幅
に狭めることができる。かくして高密度実装し得る実装
基板（３０）、電子部品実装方法及び半導体装置を実現
することができる。

Description

【発明の詳細な説明】
【０００１】
【目次】以下の順序で本発明を説明する。 発明の属する技術分野 従来の技術（図７及び図８） 発明が解決しようとする課題 課題を解決するための手段 発明の実施の形態 （１）第１実施例（図１及び図２） （２）第２実施例（図３） （３）他の実施例（図４〜図６） 発明の効果
【０００２】
【発明の属する技術分野】本発明は実装基板、電子部品
実装方法及び半導体装置に関し、例えば多層配線基板の
一方の面にベアチツプ及びチツプ部品が実装されてなる
実装基板、電子部品実装方法及び半導体装置に適用して
好適なものである。
【０００３】
【従来の技術】従来、エンジニアリングワークステーシ
ヨン（Engineering Work Station、ＥＷＳ）やパーソナ
ルコンピユータ等の情報処理装置においては、並列処理
化の促進及びクロツク速度の高速化によつて処理能力が
向上していると同時に、半導体集積化技術及び実装技術
の向上に伴つて、この種の情報処理装置は小型化されて
きている。
【０００４】またこの種の情報処理装置においては、取
り扱う情報量が増加し、これに伴つてシステムクロツク
も高速化している。さらにセルラ電話、ＩＳＤＮ（Inte
grated Services Digital Network 、総合デイジタル通
信サービス網）やパーソナルコンピユータ等の情報通信
（ネツトワーク）技術の向上に伴つて、様々な機器に高
周波通信ブロツクや光速シリアルインタフエース等が用
いられている。
【０００５】このように特に情報処理分野や情報通信分
野では、情報のデイジタル化及び信号の高速化に伴つて
システムが変化しており、上述のようなパーソナルコン
ピユータ等の機器に用いられる高周波回路ブロツクにお
ける低ノイズ化及び機器の小型化が望まれている。この
ような要望を実現するため、半導体チツプの実装方法と
して、マルチチツプモジユール（Multichip Module、Ｍ
ＣＭ）やフリツプチツプ実装等のベアチツプ実装が利用
されている。
【０００６】通常、ベアチツプを用いたフリツプチツプ
実装においては、当該ベアチツプの回路面に形成された
複数の電極（以下、これをパツドと呼ぶ）上にそれぞれ
はんだ等でなるバンプを形成した後、ベアチツプの回路
面とマザーボードの一方の面とを対向させてベアチツプ
の各バンプをそれぞれマザーボードの一方の面に配設さ
れた対応するランドに接合させることにより、当該マザ
ーボードの一方の面にベアチツプを実装するようになさ
れている。
【０００７】なおベアチツプが実装されるマザーボード
としては、通常、ガラスエポキシ又はガラスポリイミド
等の有機基板と所定の配線パターンとが順次積層されて
なる多層配線基板、アルミナ又はムライト等のセラミツ
ク基板と所定の配線パターンとが順次積層形成されてな
る多層配線基板又はシリコン基板の一方の面に銅等でな
る所定の配線パターン層とポリイミド層とが順次積層形
成されてなる多層配線基板等が用いられる。
【０００８】このフリツプチツプによる実装としては、
ベアチツプのパツド上に高融点はんだでなるバンプを形
成し、マザーボード上にはんだプリコートを行うことに
より、ベアチツプの各パツドとマザーボードの対応する
各ランドとを接続するはんだフリツプチツプ法や、ベア
チツプの各パツド上にＡｕ（金）ワイヤボンデイング法
を用いてＡｕバンプを形成し、Ａｇ（銀）ペースト等の
導電性ペーストをバンプ上に適量だけ転写した後、ベア
チツプをマザーボード上に直接マウントする導電性樹脂
フリツプチツプ法などがある。
【０００９】ここではんだフリツプチツプ実装によつて
マザーボードの一方の面にベアチツプが実装された実装
基板の一例を図７に示す。図７（Ａ）及び図７（Ｂ）に
示すように、この実装基板１においては、ベアチツプ２
の回路面２Ａの最外周に沿つて所定ピツチに複数設けら
れたパツド３と、これら各パツド３に対応してマザーボ
ード４の一方の面４Ａに設けられたランド５とが例えば
高融点はんだでなるバンプ６を介して接合することによ
り、当該マザーボード４の一方の面４Ａにベアチツプ２
が実装されている。またこの実装基板１においては、抵
抗やコンデンサ等のノイズ対策部品であるチツプ部品７
がはんだ８によつてマザーボード４の一方の面４Ａの対
応するランド５に実装されている。
【００１０】この場合、マザーボード４はセラミツク基
板９と銅等でなる所定の配線パターン層１０とが交互に
積層形成されてなり、当該マザーボード４の一方の面４
Ａ及び他方の面４Ｂの所定の領域にはソルダレジスト１
１が形成されている。またマザーボード４の一方の面４
Ａの各ランド５上には例えば共晶はんだでなるはんだプ
リコート層１２が形成されている。これにより、この実
装基板１においては、リフロー時、高融点はんだは溶融
せず、かつ共晶はんだが溶融する程度の温度ではんだプ
リコート層１２がリフローされ、溶融したはんだプリコ
ート層１２が各バンプ６に溶着される。
【００１１】またこの実装基板１においては、マザーボ
ードの一方の面４Ａにベアチツプ２が実装された後、当
該マザーボード４の一方の面４Ａとベアチツプ２の回路
面２Ａとの間の間隙に絶縁性樹脂１３が充填されてベア
チツプ２が封止される。これにより、マザーボード４と
ベアチツプ２との熱膨張係数の違いに起因して各バンプ
６に応力が集中することにより生ずる各バンプ６の破損
を防止するようになされている。
【００１２】ここで図７（Ｂ）に示すように、ベアチツ
プ２の周囲には絶縁性樹脂１３を封入したときチツプ部
品７が絶縁性樹脂１３によつて固着することを防止する
ための部品搭載禁止領域１４が形成されている。この場
合、絶縁性樹脂１３を封入する側の部品搭載禁止領域１
４Ａは、当該絶縁性樹脂１３を封入する封入口となるた
め大きく形成されている。
【００１３】ところがこのように絶縁性樹脂１３によつ
てベアチツプ２を封止する必要があるフリツプチツプ実
装の場合、上述のように部品搭載禁止領域１４を設ける
必要があるため、その分ベアチツプ２とチツプ部品７と
の配置間隔が大きくなり、この結果実装密度が低下する
と共にノイズの低減化を損なうおそれがある。特にデイ
ジタル回路の場合にはベアチツプ２にノイズ対策部品で
あるデカツプリングコンデンサや終端抵抗を実装する場
合が多いため、絶縁性樹脂１３による封止が必要なフリ
ツプチツプ実装を行つた場合には、実装密度が低下する
と共にノイズの低減化を損なうおそれがある。
【００１４】そこでこのような問題を解決するための１
つの方法として、異方性導電フイルム（Annisotropic C
onductive Film、ＡＣＦ）を用いたフリツプチツプ実装
法が提案されている。ここで異方性導電フイルム（接着
剤）を用いた実装基板の一例を図７との対応部分に同一
符号を付して示す図８に示す。
【００１５】この実装基板２０においては、各パツド３
上に例えばＡｕワイヤボンデイング法を用いてＡｕバン
プ２１が形成されたベアチツプ２の回路面２Ａを、マザ
ーボード４の一方の面４Ａにパツド３に対応して設けら
れた各ランド５を覆うように接着された異方性導電フイ
ルム２２に対して、例えば100 〜 240〔℃〕の圧着温
度、50〜40〔秒〕の圧着時間、１バンプ当たり５〜100
〔ｇ〕の圧力で熱圧着することにより、マザーボード４
の一方の面４Ａにベアチツプ２が実装されている。
【００１６】この場合、ベアチツプ２においては、回路
面２Ａに設けられた各パツド３上には、例えばチタン、
白金、金でなる金属被膜層が順次積層形成されてなるＢ
ＬＭ（Ball Limiting Metal ）膜層２３が形成されてお
り、当該各ＢＬＭ膜層２３上にそれぞれＡｕバンプ２１
が形成されている。このＢＬＭ膜層２３はＡｕバンプ２
１のパツド３への拡散を防止するようになされている。
ここでこの実装基板２０においては、各バンプ２１が異
方性導電フイルム２２中に均一に分散された導電性粒子
２２Ａを介してマザーボード４の各ランド５に接合され
ることにより、ベアチツプ２の各パツド３とマザーボー
ド４の対応するランド５が電気的に接合するようになさ
れている。
【００１７】
【発明が解決しようとする課題】ところでこの異方性導
電フイルムを用いたフリツプチツプ実装法では、マザー
ボード４の一方の面４Ａに異方性導電フイルム２２を位
置合わせして仮付けを行う際、ノイズ対策チツプ部品７
をできる限りベアチツプ２の近傍に配設すれば、高密度
実装及びノイズの低減化を実現することができると考え
られる。
【００１８】ところがかかる方法によつてベアチツプ２
及びチツプ部品７をマザーボード４に実装する場合、異
方性導電フイルムの周縁部の位置がベアチツプ２とチツ
プ部品７との間に配置されるように、異方性導電フイル
ム２２を大きな異方性導電フイルムから切り取る必要が
あると共に、切り取つた異方性導電フイルム２２をマザ
ーボード４に対して位置決めしなければならない。この
場合、互いに隣り合うベアチツプ２及びチツプ部品７
は、大きな異方性導電フイルムから各ベアチツプ２に対
応した大きさの異方性導電フイルム２２を切り取る際に
生ずる寸法誤差と、当該切り取られた異方性導電フイル
ム２２をマザーボード４の一方の面４Ａに接着する際の
位置決め誤差を考慮して、これら寸法誤差及び位置決め
誤差よりも大きな間隔で配置しなければならず、ノイズ
対策及び高密度実装する点においてベアチツプ２とチツ
プ部品７との配置間隔を実用上十分に近づけることが困
難な問題があつた。
【００１９】本発明は以上の点を考慮してなされたもの
で、高密度実装し得る実装基板、電子部品実装方法及び
半導体装置を提案しようとするものである。
【００２０】
【課題を解決するための手段】かかる課題を解決するた
め本発明においては、異方性導電部材を介して各電子部
品の各電極をそれぞれ配線基板の対応するランドに接合
すると共に、各電子部品と配線基板とを一体に保持す
る。異方性導電部材上に各電子部品が配置されるので、
各電子部品の間隔は異方性導電部材の切取り精度及び配
線基板に対する位置決め精度に依存せず、各電子部品の
配置間隔を大幅に狭めることができる。
【００２１】
【発明の実施の形態】以下図面について、本発明の一実
施例を詳述する。
【００２２】（１）第１実施例 図１において、３０は全体として実装基板を示し、マザ
ーボード３１はガラスエポキシ基板３２と所定の配線パ
ターン層３３とが交互に積層形成されてなる。このマザ
ーボード３１の一方の面３１Ａには、電子部品としての
ベアチツプ３４の回路面３４Ａに設けられた各パツド３
５と、当該ベアチツプ３４の周囲に配置された電子部品
としてのチツプ部品３６の一方の面に設けられた電極３
６Ａとにそれぞれ対応したランド３７Ａが、例えばＣｕ
（銅）箔をエツチングすることにより形成されている。
またマザーボード３１の他方の面３１Ｂにも例えばＣｕ
箔をエツチングすることにより複数のランド３７Ｂが形
成されている。
【００２３】また各ランド３７Ａ上にはニツケル（Ｎ
ｉ）／金（Ａｕ）めつき層３８が形成されており、これ
によりベアチツプ３４の各パツト３５上にＢＬＭ膜層３
９を介して形成されたＡｕバンプ４０とランド３７Ａと
の接続抵抗を低下させると共に、Ａｕバンプ４０とラン
ド３７Ａとの導電性を向上させ得るようになされてい
る。またマザーボード３４の一方の面３４Ａ及び他方の
面３４Ｂの所定の領域にはソルダレジスト４１が形成さ
れている。
【００２４】ベアチツプ３４の回路面３４Ａには当該回
路面３４Ａの最外周に沿つて例えばＡｌ、ＡｌＳi 又は
ＡｌＳi Ｃu でなるパツド３５が複数設けられており
（図１（Ｂ））、当該各パツド３５上にはそれぞれＢＬ
Ｍ膜層３９が形成されている。またＢＬＭ膜層３９上に
はそれぞれＡｕバンプ４０が形成されており、このＢＬ
Ｍ膜層３９はＡｕバンプ４０のパツド３５への拡散を防
止し得るようになされている。
【００２５】ここでマザーボード３１の一方の面３１Ａ
には、所定の厚みでなる接着フイルム状の異方性導電フ
イルム４２が各ランド３７Ａを覆うように接着されてお
り、この異方性導電フイルム４２はマザーボード３１、
ベアチツプ３４及びチツプ部品３６を一体に保持するよ
うになされている。この異方性導電フイルム４２中に
は、プラスチツクボールに例えばＡｕ及びＮｉ等がめつ
きされた直径約２〜10〔μｍ〕の導電性粒子４２Ａが均
一に分散されており、ベアチツプ３４の各バンプ３５と
チツプ部品３６の電極３６Ａとはこの導電性粒子４２Ａ
を介してマザーボード３１の対応するランド３７Ａに電
気的に接合されている。
【００２６】また図１（Ｂ）に示すように、異方性導電
フイルム４２の大きさは、ベアチツプ３４及び当該ベア
チツプ３４の周囲に配置されるチツプ部品３６を当該異
方性導電フイルム４２を介してマザーボード３１の一方
の面３１Ａに実装し得るような大きさに選定されてい
る。
【００２７】ここでマザーボード３１の一方の面３１Ａ
にベアチツプ３４及びチツプ部品３６を実装する工程を
図２に示す。まずベアチツプ３４の回路面３４Ａに設け
られた各パツド３５のＢＬＭ膜層３９上に、例えばワイ
ヤボンデイングツールを用いてＡｕバンプ４０を形成す
る。続いてマザーボード３１を作製した後、当該マザー
ボード３１の他方の面３１Ｂを所定の支持装置４３によ
つて支持した状態で、マザーボード３１の一方の面３１
Ａに、各ランド３７Ａを覆うような所定の大きさでなる
異方性導電フイルム４２を仮付けする。この場合、異方
性導電フイルム４２のガラス転移点温度以下の温度で当
該異方性導電フイルム４２をマザーボード３１の一方の
面３１Ａに仮付けする（図２（Ａ））。
【００２８】続いてベアチツプ３４の回路面３４Ａに対
向する他方の面３４Ｂを所定の吸着装置４４で吸着し、
ベアチツプ３４の回路面３４Ａをマザーボード３１の一
方の面３１Ａに対向させると共に、ベアチツプ３４の各
パツド３５をマザーボード３１の対応する各ランド３７
Ａに位置決めした後、 100〜 240〔℃〕の圧着温度、５
〜40〔秒〕の圧着時間、１バンプ当たり５〜100 〔ｇ〕
程度の圧力の熱圧着条件でベアチツプ３４を異方性導電
フイルム４２に対して熱圧着する（図２（Ｂ））。
【００２９】次にチツプ部品３６の電極３６Ａをマザー
ボード３１の対応するランド３７Ａに位置決めした後、
加熱ヘツドを有するツール（図示せず）を用いて上述の
熱圧着条件でチツプ部品３６を異方性導電フイルム４２
に対して熱圧着させることにより、当該チツプ部品３６
をマザーボード３１の一方の面３１Ａに固定させる（図
２（Ｃ））。このときベアチツプ３４の各パツド３５に
設けられたパンプ３９及びチツプ部品３６の電極３６Ａ
と、マザーボード３１の対応するランド３７Ａとは、異
方性導電フイルム４２中に存在する導電性粒子４２Ａを
介して電気的に接合される。かくしてマザーボード３１
の一方の面３１Ａにベアチツプ３４及びチツプ部品３６
が機械的及び電気的に実装される。
【００３０】以上の構成において、この実装基板３０で
は、異方性導電フイルム４２上にベアチツプ３４及びチ
ツプ部品３６を配置したことにより、異方性導電フイル
ム４２の周縁部の位置を、チツプ部品３６の外側に配置
することができるので、１つの大きな異方性導電フイル
ムから異方性導電フイルム４２を切り取る際の切り取り
精度及び当該切り取つた異方性導電フイルム４２をマザ
ーボード３１に対して接着する際の位置決め精度を従来
の実装基板２０に比して大幅に緩和することができる。
従つてベアチツプ３４とチツプ部品３６との間隔は異方
性導電フイルム４２の切取り精度及びマザーボード３１
に対する位置決め精度に依存しないので、従来の実装基
板２０に比してベアチツプ３４とチツプ部品３６との間
隔を大幅に狭くすることができる。
【００３１】またこの実装基板３０では、異方性導電フ
イルム４２上にベアチツプ３４及びチツプ部品３６を配
置したことにより、ベアチツプ３４とチツプ部品３６と
を同じ方法でマザーボード３１に実装し得るので、従来
の実装基板１及び２０のようにベアチツプとは別個の方
法でチツプ部品を実装する場合に比して、実装工程を簡
易化し得ると共に実装時間を短縮することができる。
【００３２】またこの実装基板３０では、ベアチツプ３
４及びチツプ部品３６は異方性導電フイルム４２中の導
電性粒子４２Ａを介してマザーボード３１の対応するラ
ンド３７Ａと電気的に接続されるので、ベアチツプ３４
及びチツプ部品３６をマザーボード３１の対応するラン
ド３７Ａと低抵抗で接続することができる。またこの実
装基板３０では、異方性導電フイルム４２上にベアチツ
プ３４及びチツプ部品３６を配置したことにより、はん
だを使用していない分、実装基板３０を軽量化し得ると
共に、当該実装基板３０を廃棄処分する際にはんだの廃
棄を防止することができる。
【００３３】さらにこの実装基板３０では、マザーボー
ド３１の一方の面３１Ａに設けられた各ランド３７Ａ上
にＮｉ／Ａｕめつき層３８が形成されているので、ベア
チツプ３４及びチツプ部品３６とマザーボード３１との
接続抵抗を低下させることができると共に、マザーボー
ド３１の各ランド３７Ａとベアチツプ３４の各パツド３
５及びチツプ部品３６の電極３６Ａとの導電性を向上さ
せることができる。
【００３４】以上の構成によれば、ベアチツプ３４の各
パツド３５とチツプ部品３６の電極３６Ａとをそれぞれ
異方性導電フイルム４２を介してマザーボード３１の対
応するランドに接合すると共に、異方性導電フイルムを
介してベアチツプ３４及びチツプ部品３６とマザーボー
ド３１とを一体に保持したことにより、１つの大きな異
方性導電フイルムから異方性導電フイルム４２を切り取
る際の切取り精度及び当該切り取つた異方性導電フイル
ム４２をマザーボード３１に対して接着する際の位置決
め精度を従来の実装基板２０に比して大幅に緩和するこ
とができるので、従来の実装基板２０に比してベアチツ
プ３４と当該ベアチツプ３４の周囲に配置されるチツプ
部品３６との間隔を大幅に狭くすることができる。また
ベアチツプ３４及びチツプ部品３６を同じ方法でマザー
ボード３１に対して実装し得るので、実装工程を簡単に
できる。かくして簡易な工程によつて高密度実装し得る
低ノイズの実装基板３０及び実装方法を実現することが
できる。
【００３５】（２）第２実施例 図１との対応部分に同一符号を付して示す図３におい
て、５０は全体として半導体装置を示し、ベアチツプ３
１及びチツプ部品３６が異方性導電フイルム４２を介し
て、ガラスエポキシ基板５１及び所定の配線パターン層
５２が交互に積層形成されてなる多層配線基板５３の一
方の面５３Ａに実装されたチツプサイズパツケージで構
成されている。
【００３６】この半導体装置５０は、ベアチツプ３４の
各パツド３５上に設けられたＡｕバンプ３９とチツプ部
品３６の電極３６Ａとは、異方性導電フイルム４２中に
存在する導電性粒子４２Ａを介して多層配線基板５３の
一方の面５３Ａに設けられた対応するランド５４Ａに電
気的に接合されていると共に、異方性導電フイルム４２
を介してベアチツプ３４及びチツプ部品３６と多層配線
基板５３とが一体に保持されている。またこの半導体装
置５０の場合、ベアチツプ３４及びチツプ部品３６は、
当該ベアチツプ３４の回路面３４Ａと対向する面３４Ｂ
側及びチツプ部品３６の電極３６Ａが形成される面と対
向する面側がエポキシ樹脂５５によつて覆われている。
【００３７】またこの半導体装置５０は、多層配線基板
５３の他方の面５３Ｂに設けられた各ランド５４Ｂ上
に、 0.3〜 1.0〔mm〕程度のピツチではんだボール５６
が形成されたいわゆるＢＧＡ（Ball Grid Array ）で構
成されており、マザーボードに実装し得るようになされ
ている。この場合、多層配線基板５３の他方の面５３Ｂ
に設けられた各ランド５４Ｂにはんだボール５６を形成
せずに、多層配線基板５３の他方の面５３Ｂ側のランド
５４Ｂを剥き出しの状態にしてもよい。
【００３８】以上の構成において、この半導体装置５０
では、異方性導電フイルム４２上にベアチツプ３４及び
チツプ部品３６を配置したことにより、異方性導電フイ
ルム４２の周縁部の位置を、チツプ部品３６の外側に配
置することができるので、１つの大きな異方性導電フイ
ルムから異方性導電フイルム４２を切り取る際の切り取
り精度及び当該切り取つた異方性導電フイルム４２を多
層配線基板５３に対して接着する際の位置決め精度を従
来の半導体装置に比して大幅に緩和することができる。
従つてベアチツプ３４とチツプ部品３６との間隔は異方
性導電フイルム４２の切取り精度及び多層配線基板５３
に対する位置決め精度に依存しないので、従来の半導体
装置に比してベアチツプ３４とチツプ部品３６との間隔
を大幅に狭くすることができる。
【００３９】またこの半導体装置５０では、異方性導電
フイルム４２上にベアチツプ３４及びチツプ部品３６を
配置したことにより、ベアチツプ３４とチツプ部品３６
とを同じ方法で多層配線基板５３に対して実装し得るの
で、従来の実装方法に比して実装工程を簡易化し得ると
共に実装時間を大幅に短縮することができる。またこの
半導体装置５０では、ベアチツプ３４及びチツプ部品３
６は異方性導電フイルム４２中の導電性粒子４２Ａを介
して多層配線基板５３の対応するランド５４Ａと電気的
に接続されるので、ベアチツプ３４及びチツプ部品３６
を多層配線基板５３の対応するランド５４Ａと低抵抗で
接続することができる。
【００４０】またこの半導体装置５０では、異方性導電
フイルム４２上にベアチツプ３４及びチツプ部品３６を
配置したことにより、はんだを使用していない分、半導
体装置５０を軽量化し得ると共に、当該半導体装置５０
を廃棄処分する際にはんだの廃棄を防止することができ
る。またこの半導体装置５０では、多層配線基板５３の
一方の面５３Ａに設けられた各ランド５４Ａ上にＮｉ／
Ａｕめつき層３８が形成されているので、ベアチツプ３
４及びチツプ部品３６と多層配線基板５３との接続抵抗
を低下させることができると共に、多層配線基板５３の
各ランド５４Ａとベアチツプ３４の各パツド３５及びチ
ツプ部品３６の電極３６Ａとの導電性を向上させること
ができる。
【００４１】またこの半導体装置５０では、半導体装置
５０の実装密度を従来の半導体装置に比して高密度にし
得るので、マザーボードに対する半導体装置５０の実装
密度を向上させることができる。さらにこの半導体装置
５０では、ベアチツプ３４及びチツプ部品３６がエポキ
シ樹脂５５によつて被覆されているので、半導体装置５
０を外部から保護することができる。
【００４２】以上の構成によれば、異方性導電フイルム
４２上にベアチツプ３４及びチツプ部品３６を配置した
ことにより、１つの大きな異方性導電フイルムから異方
性導電フイルム４２を切り取る際の切り取り精度及び当
該切り取つた異方性導電フイルム４２を多層配線基板５
３に対して接着する際の位置決め精度を従来の半導体装
置に比して大幅に緩和することができるので、従来の半
導体装置に比してベアチツプ３４と当該ベアチツプ３４
の周囲に配置されるチツプ部品３６との間隔を大幅に狭
くすることができる。かくして簡易な工程によつて高密
度実装し得る低ノイズの半導体装置５０を実現すること
ができる。
【００４３】（３）他の実施例 なお上述の実施例においては、異方性導電フイルム４２
上にベアチツプ３４及びチツプ部品３６が配置された実
装基板３０について述べたが、本発明はこれに限らず、
図４に示すように、ベアチツプ３４の回路面３４Ａと対
向する面側及びチツプ部品３６の電極３６Ａが形成され
ている面と対向する面側を、例えばエポキシ樹脂６１に
よつて被覆するようにしても上述の実施例と同様の効果
を得ることができる。
【００４４】このエポキシ樹脂６１を形成する工程は、
図２（Ｃ）に示す工程を実行した後、低粘度の液状樹脂
（例えばエポキシ樹脂）を、例えばデイスペンサ等を用
いてベアチツプ３４の回路面３４Ａと対向する面及びチ
ツプ部品３６の電極３６Ａが形成されている面と対向す
る面上に滴下した後、硬化させることにより行われる。
これにより、ベアチツプ３４及びチツプ部品３６がエポ
キシ樹脂６１によつて封止されるので実装基板３０を外
部から保護することができる。
【００４５】また上述の実施例においては、本発明をチ
ツプサイズパツケージで構成される半導体装置５０に適
用した場合について述べたが、本発明はこれに限らず、
図３との対応部分に同一符号を付して示す図５に示すよ
うに、マルチチツプモジユール型の半導体装置７０に本
発明を適用しても上述の実施例と同様の効果を得ること
ができる。
【００４６】図５に示すように、半導体装置７０はベア
チツプ３４の各パツド３５及びチツプ部品３６の電極３
６Ａと、ガラスエポキシ基板７１及び所定の配線パター
ン層７２が交互に積層形成されてなる多層配線基板７３
の一方の面７３Ａに設けられた対応するランド７４Ａと
が、異方性導電フイルム４２中の導電性粒子４２Ａを介
して電気的に接合されることにより、多層配線基板７３
の一方の面７３Ａにベアチツプ３４及びチツプ部品３６
が実装されて構成されている。この場合、上述の半導体
装置５０と同様にベアチツプ３４及びチツプ部品３６を
エポキシ樹脂６１によつて封止してもよい。
【００４７】またこの半導体装置７０の場合、多層配線
基板７３の他面７３Ｂに設けられた各ランド７４Ｂ上に
所定のピツチで例えばＣｕでなるはんだボール７５が形
成されたいわゆるＢＧＡで構成されており、マザーボー
ドに実装し得るようになされている。ここで多層配線基
板７３の他面７３Ｂに設けられた各ランド７４上にはん
だボール７５を形成せずに、多層配線基板７３の他方の
面７３Ｂ側の各ランド７４Ｂを剥き出しの状態にしても
よい。
【００４８】さらに図６に示すように、半導体装置７０
において、はんだボール７５に代えて、多層配線基板７
３の他方の面７３Ｂにピン型コネクタ７６を装着しても
よい。この場合、ピン型コネクタ７６は多層配線基板７
３の他方の面７３Ｂに設けられた各ランド７４Ｂと電気
的に接続される。従つて半導体装置７０をマザーボード
に実装する際、当該半導体装置７０を容易に取り扱うこ
とができると共に、当該半導体装置７０を容易に交換す
ることができる。このピン型コネクタ７６は半導体装置
５０にも適用することができ、同様の効果を得ることが
できる。
【００４９】また上述の実施例においては、ベアチツプ
３４をマザーボード３１に実装した後、チツプ部品３６
をマザーボード３１に実装した場合について述べたが、
本発明はこれに限らず、チツプ部品３６をマザーボード
３１に実装した後、ベアチツプ３４をマザーボード３１
に実装するようにしても上述の実施例と同様の効果を得
ることができる。また上述の実施例においては、ベアチ
ツプ３４及びチツプ部品３６を別個にマザーボード３１
に実装した場合について述べたが、本発明はこれに限ら
ず、ベアチツプ３４及びチツプ部品３６を一括してマザ
ーボード３１に実装してもよい。この場合、ベアチツプ
３４及びチツプ部品３６を同一工程でマザーボード３１
に実装し得るので、実装工程を一段と簡易化することが
できると共に、実装時間を一段と短縮することができ
る。
【００５０】また上述の実施例においては、ベアチツプ
３４及びチツプ部品３６を異方性導電フイルム４２のガ
ラス転移点温度以下の温度でマザーボード３１に仮付け
した後、ベアチツプ３４及びチツプ部品３６をマザーボ
ード３１に熱圧着して実装した場合について述べたが、
本発明はこれに限らず、ベアチツプ３４及びチツプ部品
３６を異方性導電フイルム４２のガラス転移点温度以下
の温度でマザーボード３１に仮付けし、ベアチツプ３４
及びチツプ部品３６の導通テスト及び動作テストを行つ
た後、これらベアチツプ３４及びチツプ部品３６を一括
して熱圧着するようにしてもよい。これにより、実装基
板３０の不良品の発生を未然に防止することができる。
【００５１】また上述の実施例においては、 100〜 240
〔℃〕の圧着温度、５〜40〔秒〕の圧着時間、１バンプ
当たり５〜10〔ｇ〕程度の圧力の熱圧着条件でベアチツ
プ３４及びチツプ部品３６を異方性導電フイルム４２に
対して熱圧着した場合について述べたが、本発明はこれ
に限らず、要はベアチツプ３４及びチツプ部品３６を異
方性導電フイルム４２に熱圧着し得れば、この他種々の
熱圧着条件でベアチツプ３４及びチツプ部品３６を異方
性導電フイルム４２に対して熱圧着してもよい。
【００５２】また上述の実施例においては、一方の面に
複数の電子部品の各電極に対応したランドが設けられた
配線基板として、マザーボード３４、多層配線基板５３
及び多層配線基板７３を用いた場合について述べたが、
本発明はこれに限らず、一方の面に複数の電子部品の各
電極に対応したランドが設けられた配線基板として、紙
エポキシ基板、アラミド基板、ポリイミド基板及びビス
マレイドトリアジン（ＢＴ）−レジン基板等の有機配線
基板、アルミナ、ムライト及びガラスセラミツク等のセ
ラミツク多層配線基板及びシリコン基板上のＣｕ／ポリ
イミド配線基板などの配線基板等、この他種々の配線基
板を適用し得る。
【００５３】また上述の実施例においては、各電子部品
の各電極をそれぞれ配線基板の対応するランドに接合す
ると共に、各電子部品と配線基板とを一体に保持する異
方性導電部材として異方性導電フイルム４２を用いた場
合について述べたが、本発明はこれに限らず、各電子部
品の各電極をそれぞれ配線基板の対応するランドに接合
すると共に、各電子部品と配線基板とを一体に保持する
異方性導電部材として、例えば熱硬化性エポキシ樹脂や
熱可塑性のゴム系樹脂と導電性粒子と溶剤とが混合され
てなるペースト状の異方性導電フイルムや、例えばＡｕ
及びＮｉ等の金属粒子が分散された異方性導電フイルム
を用いてもよい。ペースト状の異方性導電部材を用いる
場合には、スクリーン印刷法を用いてマザーボード３１
の一方の面３４Ａに形成するか、又はデイスペンサ等を
用いて接合面に直接滴下してもよい。
【００５４】また上述の実施例においては、各電子部品
の電極が設けられている面と対向する面側を被覆する絶
縁性樹脂としてエポキシ樹脂５５及び６１を用いた場合
について述べたが、本発明はこれに限らず、各電子部品
の電極が設けられている面と対向する面側を被覆する絶
縁性樹脂としてこの他種々の絶縁性樹脂を適用し得る。
さらに上述の実施例においては、ランド上に設けられた
電気的接続手段としてはんだボール５６、７５及びピン
型コネクタ７６を用いた場合について述べたが、本発明
はこれに限らず、ランド上に設けられた電気的接続手段
としてこの他種々の電気的接続手段を適用し得る。
【００５５】
【発明の効果】上述のように本発明によれば、異方性導
電部材を介して各電子部品の各電極をそれぞれ配線基板
の対応するランドに接合すると共に、各電子部品と配線
基板とを一体に保持するようにしたことにより、各電子
部品の間隔は異方性導電部材の切取り精度及び配線基板
に対する位置決め精度に依存しないので、各電子部品の
配置間隔を大幅に狭めることができる。かくして高密度
実装し得る実装基板、電子部品実装方法及び半導体装置
を実現することができる。
【図面の簡単な説明】
【図１】本発明による実装基板の一実施例を示す略線的
断面図（Ａ）及び略線的上面図（Ｂ）である。
【図２】本発明による実装基板の製造工程の一実施例を
示す略線的断面図である。
【図３】本発明による半導体装置の一実施例を示す略線
的断面図である。
【図４】他の実施例による実装基板を示す略線的断面図
である。
【図５】他の実施例による半導体装置を示す略線的断面
図である。
【図６】他の実施例による半導体装置を示す略線的断面
図である。
【図７】従来の実装基板を示す略線的断面図（Ａ）及び
略線的上面図（Ｂ）である。
【図８】異方性導電フイルムを用いた従来の実装基板を
示す略線的断面図（Ａ）及び略線的上面図（Ｂ）であ
る。
【符号の説明】
３０……実装基板、３１……マザーボード、３４……ベ
アチツプ、３５……パツド、３６……チツプ部品、３７
Ａ、３７Ｂ……ランド、４０……バンプ、４２……異方
性導電フイルム、５０、７０……半導体装置、５３、７
３……配線基板、５５、６１……エポキシ樹脂、５６、
７５……はんだボール、７６……ピン型コネクタ。

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】複数の電子部品と、 一方の面に上記複数の電子部品の各電極に対応したラン
    ドが設けられた配線基板と、 上記各電子部品の上記各電極をそれぞれ配線基板の対応
    する上記ランドに接合すると共に、上記各電子部品と上
    記配線基板とを一体に保持する異方性導電部材とを具え
    ることを特徴とする実装基板。
  2. 【請求項２】上記各電子部品の上記各電極が設けられて
    いる面と対向する面側を被覆する絶縁性樹脂を具えるこ
    とを特徴とする請求項１に記載の実装基板。
  3. 【請求項３】複数の電子部品の各電極に対応させて一方
    の面にランドが設けられた配線基板を作製する第１の工
    程と、 上記複数の電子部品の上記各電極をそれぞれ異方性導電
    部材を介して上記配線基板の対応する上記ランドに接合
    すると共に、上記異方性導電部材を介して上記複数の電
    子部品及び上記配線基板を一体に保持する第２の工程と
    を具えることを特徴とする電子部品実装方法。
  4. 【請求項４】上記各電子部品の上記各電極が設けられて
    いる面と対向する面側から絶縁性樹脂を滴下することに
    より、当該絶縁性樹脂によつて上記複数の電子部品を被
    覆する第３の工程を具えることを特徴とする請求項３に
    記載の電子部品実装方法。
  5. 【請求項５】配線基板の一方の面に実装される半導体装
    置において、 複数の電子部品と、 一方の面に上記複数の電子部品の各電極に対応したラン
    ドが設けられた配線基板と、 上記各電子部品の上記各電極をそれぞれ配線基板の対応
    する上記ランドに接合すると共に、上記各電子部品と上
    記配線基板とを一体に保持する異方性導電部材とを具え
    ることを特徴とする半導体装置。
  6. 【請求項６】上記各電子部品の上記各電極が設けられて
    いる面と対向する面側を被覆する絶縁性樹脂を具えるこ
    とを特徴とする請求項５に記載の半導体装置。
  7. 【請求項７】上記配線基板は、 他方の面に設けられたランドと、 上記ランド上に設けられた電気的接続手段とを具えるこ
    とを特徴とする請求項５に記載の半導体装置。
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