JPH1041436A - 半導体パッケージの製造方法 - Google Patents

半導体パッケージの製造方法

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JPH1041436A
JPH1041436A JP22578696A JP22578696A JPH1041436A JP H1041436 A JPH1041436 A JP H1041436A JP 22578696 A JP22578696 A JP 22578696A JP 22578696 A JP22578696 A JP 22578696A JP H1041436 A JPH1041436 A JP H1041436A
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JP
Japan
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insulating layer
semiconductor package
wiring pattern
electric insulating
resistance
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JP22578696A
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English (en)
Inventor
Takatsugu Komatsu
隆次 小松
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Nihon Micron Co Ltd
Original Assignee
Nihon Micron Co Ltd
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Publication date
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Abstract

(57)【要約】 【目的】 金属板を絞り加工して成る半導体パッケージ
において、無電解金メッキの適用を可能とし、PCT耐
性に優れた信頼性の高い多層の半導体パッケージの製造
方法を提供する。 【構成】 Tg値が250℃と高耐熱性で吸水率が0.
05%以下と小さく、耐薬品性や銅箔との密着強度等も
良好であり、また電気特性も半導体パッケージに好適な
熱硬化性ポリフェニレンエーテル(PPE)樹脂を、ガ
ラスクロスを含まずに用いて多層の電気的絶縁層の形成
することをことを特徴とする。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、金属板をパッケージの
基板に使用した半導体パッケージの製造方法に関する。
【0002】
【従来の技術】金属板を基板に使用した半導体パッケー
ジは、金属板の表面に電気的絶縁層を介して配線パター
ンを形成して絞り加工して成るものであり、半導体素子
を金属板に直に搭載するので優れた熱放散性を有し、電
気特性にも優れ、十分な強度を有して信頼性の高い製品
の提供を可能とする。電気的絶縁層は、エポキシ樹脂や
ビスマレイミド系ポリイミド樹脂等の熱硬化性樹脂また
は熱可塑性樹脂などが使用されている。
【0003】
【発明が解決しようとする課題】しかしながら、電気的
絶縁層を形成する上記の樹脂においては、エポキシ樹脂
は汎用材料としてコスト的に優位であるが、絞り加工に
おける変形に耐えるため、混合物を加えて柔軟性をもた
せると、Tg点が低くなってボンディングができなくな
ってしまうので半導体パッケージには不向きである。ビ
スマレイミド系ポリイミド樹脂は耐熱性が高く寸法安定
性に優れているが、吸水率が高い短所がありPCTに耐
えない。また、熱可塑性樹脂は熱によって溶融するの
で、単層構造の形成は可能であるが、多層構造のための
電気的絶縁層を形成することはできない。また、ガラス
クロスを含むものは絞り加工において損傷してしまうの
で不適であることはいうまでもない。本発明はこのよう
な問題点を鑑みてなされ、金属板を絞り加工して成る半
導体パッケージにおいて、高耐熱性かつ低吸水性の熱硬
化性PPE樹脂を、ガラスクロスを含まずに用いて電気
的絶縁層を形成することにより、無電解金メッキの適用
を可能とし、PCT耐性に優れた信頼性の高い半導体パ
ッケージの製造方法を提供することを目的とする。
【0004】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明のパッケージは次の構成を備える。すなわ
ち、金属板の表面に電気的絶縁層を介して配線パターン
を形成して絞り加工して成る半導体パッケージにおい
て、Tg値が180℃と高耐熱性で吸水率は0.05%
以下と小さく、耐薬品性や銅箔との密着強度等も良好で
あり、また電気特性も半導体パッケージに好適な熱硬化
性PPE樹脂を、ガラスクロスを含まずに用いて、多層
構造の電気的絶縁層の形成することをことを特徴とす
る。
【0005】
【作用】本発明によれば、金属板の表面に電気的絶縁層
を介して配線パターンを形成して絞り加工して成る半導
体パッケージにおいて、高耐熱性で、Tg値180℃、
吸水率0.05%以下の熱硬化性PPE樹脂を、ガラス
クロスを含まずに用いて電気的絶縁層を形成することに
より、無電解金メッキの適用が可能とし、PCT耐性に
優れた高信頼性の多層の半導体パッケージを提供するこ
とを可能とする。
【0006】
【実施例】以下、本発明の好適な実施例について説明す
る。図1は、本発明に係る多層の半導体パッケージの製
造方法の理解を容易にするために、先ず、本発明に係る
単層の半導体パッケージの製造方法を示した説明図であ
る。図1(a)はパッケージの基板として使用する金属
板10を示す。金属板10は後工程で絞り加工を施すか
ら、この絞り加工の際にできるだけ変形が生じないよう
に5%程度以上の伸び率が容易に確保できる材料が好適
である。本実施例では0.4mm厚の銅板を使用した。
金属板10は、電気的絶縁層との密着性を向上させるた
め、電気的絶縁層を形成する面に化学処理等の下地処理
15を施す。図1(b)は下地処理を施した金属板10
に電気的絶縁層20を被着形成した状態を示す。電気的
絶縁層20は熱硬化性PPE樹脂をフィルム状にして被
着したが、液状の樹脂を塗布する方法でもよい。電気的
絶縁層20の厚さは20μm程度であっても十分な電気
的絶縁性が得られる。電気的絶縁層20には、はんだ付
け工程における260℃以上の耐熱性と、ボンディング
工程において軟化しないためのTg値140℃以上が必
要とされる。また、後工程で無電解金メッキを施すので
耐薬品性も必要とされ、さらに所定の湿度環境下で所要
の絶縁性を有するために耐湿性も要求される。これらの
要求特性を満たす電気的絶縁層の形成材料として、熱硬
化性PPE樹脂をガラスクロスを含まずに適用して多層
構造を形成することが本発明の特徴である。図1(c)
は電気的絶縁層20に配線パターンを形成するための銅
箔30を被着した状態を示す。銅箔30は、後工程の絞
り加工の際に配線パターンに断線が生じないように10
%程度の伸び率が確保できることが必要である。所要の
伸び率と電気特性を有するものであれば銅箔以外の金属
箔を使用することも可能である。本実施例では18〜3
5μmの銅箔を使用した。図1(d)は所要の配線パタ
ーン40を形成した状態を示す。本実施例は通常のパタ
ーン形成方法を適用し、銅箔30をエッチングして配線
パターン40を形成した。図1(e)は、無電解金メッ
キを施す部位以外を被覆した金メッキレジスト層50を
形成した後、金属板10の半導体素子搭載面を被覆する
電気的絶縁層20を除去した状態を示す。この金メッキ
レジスト層50も電気的絶縁層20と同様の要求特性を
満たす必要があるので、熱硬化性PPE樹脂を用いて金
メッキレジスト層50を形成することは好適である。図
1(f)は、プレス加工機を用いて金属板10に絞り加
工を施し、半導体素子を搭載する収容凹部10a、イン
ナーリード45を支持する段差面10b、外部接続端子
を取り付ける実装面10cを成形した状態を示す。この
とき、収容凹部10aと段差面10bとの接続部分に配
線パターンは形成されていないので傾斜を急角度にして
ボンディング距離を短くすることができ、また、段差面
10bと実装面10cとの接続部分は配線パターン4
0、電気的絶縁層20、金メッキレジスト層50と共に
曲げ成形するので緩やかな傾斜面にすることが配線パタ
ーン40の断線等の問題を防止する上で肝要である。本
実施例では段差面10bと実装面10cの2段絞り加工
を施した。製品によっては1段あるいは多段に成形する
ことも可能である。図1(g)は、インナーリード4
5、接続パッド46等に無電解金メッキを施した、半導
体パッケージの断面図である。マスクを用いて、インナ
ーリード45のみに無電解金メッキを厚付けすることも
可能である。その後、ワイヤーボンディング等を行って
半導体チップを搭載後、ソルダーボールを取り付けてパ
ッケージ組み立てを完成する。
【0007】図1は、本発明に係る単層の半導体パッケ
ージの製造方法を示したが、図2は本発明の特徴である
配線パターンを多層形成する製造方法を示す説明図であ
る。尚、図2では多層形成する特徴的部分のみを示す。
図2(a)は金属板10に前述した熱硬化性PPE樹脂
を用いた電気的絶縁層20を介して銅箔30を被着形成
した状態を示す。図2(b)は、金属板10と所要の配
線パターン40とを電気的に接続するため、銅箔30を
エッチングして所要の部位に孔20aをあけた状態を示
す。この孔20aは、電気的絶縁層20に層間接続用の
接続孔70を設けるためのものである。図2(c)は、
孔20aの部位にレーザー光を照射して、電気的絶縁層
20に接続孔70を設けた状態を示す。図2(d)は、
銅メッキによって接続孔70の内壁面に導電部80を形
成した状態を示す。このとき、銅箔30の表面にも銅メ
ッキ層85が形成される。図2(e)は、銅箔30およ
び銅メッキ層85をエッチングして、電気的絶縁層20
に支持された所要の配線パターン40を形成した状態を
示す。この配線パターン40は導電部80を介して金属
板10と電気的に接続する。図2(f)は、配線パター
ン40の上層にさらに配線パターンを形成するために、
さらに電気的絶縁層201および銅箔301を被着形成
した状態を示す。図2(g)は、図2(f)の状態から
図2(b)乃至図2(e)までの工程を実施した状態を
示す。こうして次々と電気的導通をとりながら配線パタ
ーンを多層形成することができる。
【0008】
【発明の効果】本発明に係る半導体パッケージよれば、
金属板の表面に電気的絶縁層を介して配線パターンを形
成して絞り加工して成る半導体パッケージにおいて、高
耐熱性で、Tg値180℃、吸水率0.05%以下の熱
硬化性PPE樹脂を、ガラスクロスを含まずに用いて電
気的絶縁層を形成することにより、無電解金メッキの適
用が可能とし、PCT耐性に優れた信頼性の高い多層の
半導体パッケージを提供することができる。本発明が、
COB、LCC、BGA、MCM等の基板に広く応用す
ることができることは勿論である。
【図面の簡単な説明】
【図1】本発明に係る半導体パッケージの製造方法の一
実施例を示す説明図。
【図2】本発明に係る配線パターンを多層形成の製造方
法を示す説明図。
【符号の説明】
10 金属板 20 電気的絶縁層 30 銅箔 40 配線パターン 45 インナーリード 46 接続パッド 50 金メッキレジスト層 60 ニッケル・金めっき 70 接続孔 80 導電部 85 銅メッキ層 201 電気的絶縁層 301 銅箔 401 配線パターン 801 導電部
【手続補正書】
【提出日】平成8年10月7日
【手続補正1】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図1】
【図2】

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】金属板によって形成した基板の片面上に半
    導体素子と外部接続端子とを接続する配線パターンが電
    気的絶縁層を介して被着形成され、前記基板とともに前
    記配線パターン及び前記電気的絶縁層を絞り加工するこ
    とにより、半導体素子を搭載する収容凹部と、該収容凹
    部の周囲の前記配線パターンを支持するための1または
    複数の段差面と、該段差面の周囲の外部接続端子を接合
    するための実装面とを形成する半導体パッケージの製造
    方法において、 前記電気的絶縁層を、熱硬化性のポリフェニレンエーテ
    ル樹脂(以下、PPE樹脂)を、ガラスクロスを含まず
    に用いて多層構造を形成することを特徴とする半導体パ
    ッケージの製造方法。
JP22578696A 1996-07-24 1996-07-24 半導体パッケージの製造方法 Pending JPH1041436A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6111311A (en) * 1997-12-26 2000-08-29 Nec Corporation Semiconductor device and method of forming the same
JP2009540590A (ja) * 2006-06-13 2009-11-19 バレオ・エチユード・エレクトロニク 電気コンポーネントのためのホルダならびにそのホルダおよびコンポーネントを含む電気装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6111311A (en) * 1997-12-26 2000-08-29 Nec Corporation Semiconductor device and method of forming the same
JP2009540590A (ja) * 2006-06-13 2009-11-19 バレオ・エチユード・エレクトロニク 電気コンポーネントのためのホルダならびにそのホルダおよびコンポーネントを含む電気装置
US8742259B2 (en) 2006-06-13 2014-06-03 Valeo Etudes Electroniques Holder for electrical component and electrical device including the holder and component

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