JPH104146A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH104146A JPH104146A JP8175598A JP17559896A JPH104146A JP H104146 A JPH104146 A JP H104146A JP 8175598 A JP8175598 A JP 8175598A JP 17559896 A JP17559896 A JP 17559896A JP H104146 A JPH104146 A JP H104146A
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- semiconductor layer
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- crystal silicon
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 ＣＭＯＳインバータのレイアウト面積を縮小
する。 【解決手段】 ｎ型単結晶シリコン基板部２１の上に比
較的薄い埋め込み酸化膜層２を介して単結晶シリコン層
２２が設けられたＳＯＩ構造基板を用い、埋め込み酸化
膜層２との界面部分におけるシリコン基板部２１内にｐ
チャネルＭＯＳＦＥＴのソース／ドレイン１１、１２を
形成し、単結晶シリコン層２２内にｎチャネルＭＯＳＦ
ＥＴのソース／ドレイン１３、１４を形成し、単結晶シ
リコン層２２の上にゲート酸化膜４を介してｎチャネル
ＭＯＳＦＥＴのゲート電極５を形成する。ｎチャネルＭ
ＯＳＦＥＴのチャネル部分がｐチャネルＭＯＳＦＥＴの
ゲート電極として機能する。
する。 【解決手段】 ｎ型単結晶シリコン基板部２１の上に比
較的薄い埋め込み酸化膜層２を介して単結晶シリコン層
２２が設けられたＳＯＩ構造基板を用い、埋め込み酸化
膜層２との界面部分におけるシリコン基板部２１内にｐ
チャネルＭＯＳＦＥＴのソース／ドレイン１１、１２を
形成し、単結晶シリコン層２２内にｎチャネルＭＯＳＦ
ＥＴのソース／ドレイン１３、１４を形成し、単結晶シ
リコン層２２の上にゲート酸化膜４を介してｎチャネル
ＭＯＳＦＥＴのゲート電極５を形成する。ｎチャネルＭ
ＯＳＦＥＴのチャネル部分がｐチャネルＭＯＳＦＥＴの
ゲート電極として機能する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板上に絶
縁膜を介して単結晶半導体層が配されてなる、いわゆる
ＳＯＩ（Silicon On Insulator又は Semiconductor On
Insulator)構造の半導体装置及びその製造方法に関す
る。
縁膜を介して単結晶半導体層が配されてなる、いわゆる
ＳＯＩ（Silicon On Insulator又は Semiconductor On
Insulator)構造の半導体装置及びその製造方法に関す
る。
【０００２】
【従来の技術】ＣＭＯＳ回路のレイアウト面積を縮小す
るものとして特開平６−１３６０６号公報に三次元構造
のＣＭＯＳＦＥＴが開示されている。
るものとして特開平６−１３６０６号公報に三次元構造
のＣＭＯＳＦＥＴが開示されている。
【０００３】その構造を図９に示すが、ＳｉＯ2 層１１
５の上に設けられた第１のＳＯＩ層にｎＭＯＳＦＥＴの
ソース／ドレイン１１６ａ、１１６ｂが形成され、その
上に、ゲート酸化膜を介してゲート電極１１８が形成さ
れている。そして、更にその上に、ｐＭＯＳＦＥＴのソ
ース／ドレイン１１９ａ、１１９ｂがゲート酸化膜を介
して形成されており、ゲート電極１１８は、上下のｐＭ
ＯＳＦＥＴとｎＭＯＳＦＥＴに共通のデュアルゲートに
構成されている。
５の上に設けられた第１のＳＯＩ層にｎＭＯＳＦＥＴの
ソース／ドレイン１１６ａ、１１６ｂが形成され、その
上に、ゲート酸化膜を介してゲート電極１１８が形成さ
れている。そして、更にその上に、ｐＭＯＳＦＥＴのソ
ース／ドレイン１１９ａ、１１９ｂがゲート酸化膜を介
して形成されており、ゲート電極１１８は、上下のｐＭ
ＯＳＦＥＴとｎＭＯＳＦＥＴに共通のデュアルゲートに
構成されている。
【０００４】このように、ｐＭＯＳＦＥＴとｎＭＯＳＦ
ＥＴを三次元的に配置することにより、ＣＭＯＳインバ
ータ等のＣＭＯＳ回路のレイアウト面積が縮小される。
ＥＴを三次元的に配置することにより、ＣＭＯＳインバ
ータ等のＣＭＯＳ回路のレイアウト面積が縮小される。
【０００５】
【発明が解決しようとする課題】上述した特開平６−１
３６０６号公報に開示されている構造では、ｐＭＯＳＦ
ＥＴのソース／ドレイン１１９ａ、１１９ｂは、ｐＭＯ
ＳＦＥＴのゲート酸化膜であるＳｉＯ2 層の上に形成さ
れた第２のＳＯＩ層に形成されることになる。一方、こ
の第２のＳＯＩ層は、その下に或る程度の素子構造を形
成した後に形成されなければならないことを考えると、
エピタキシャル成長や他の堆積手段により形成しなけれ
ばならない。ところが、現在の技術では、エピタキシャ
ル成長や他の堆積手段によりＳｉＯ2 層の上に単結晶シ
リコン層を形成することは事実上不可能である。そこ
で、この第２のＳＯＩ層は、必然的に、多結晶シリコン
層ということになり、そこに形成されたｐＭＯＳＦＥＴ
は、多結晶半導体薄膜トランジスタ（ＴＦＴ）というこ
とになる。
３６０６号公報に開示されている構造では、ｐＭＯＳＦ
ＥＴのソース／ドレイン１１９ａ、１１９ｂは、ｐＭＯ
ＳＦＥＴのゲート酸化膜であるＳｉＯ2 層の上に形成さ
れた第２のＳＯＩ層に形成されることになる。一方、こ
の第２のＳＯＩ層は、その下に或る程度の素子構造を形
成した後に形成されなければならないことを考えると、
エピタキシャル成長や他の堆積手段により形成しなけれ
ばならない。ところが、現在の技術では、エピタキシャ
ル成長や他の堆積手段によりＳｉＯ2 層の上に単結晶シ
リコン層を形成することは事実上不可能である。そこ
で、この第２のＳＯＩ層は、必然的に、多結晶シリコン
層ということになり、そこに形成されたｐＭＯＳＦＥＴ
は、多結晶半導体薄膜トランジスタ（ＴＦＴ）というこ
とになる。
【０００６】ところが、多結晶シリコンに形成した薄膜
トランジスタは、単結晶シリコンに形成したトランジス
タに比べて、動作速度やリーク電流特性が劣るという欠
点がある。特に、リーク電流特性の劣化は、回路の消費
電力を増加させる原因となり、このため、上述した特開
平６−１３６０６号公報に開示された構造は低消費電力
ＬＳＩには不向きであるという欠点があった。
トランジスタは、単結晶シリコンに形成したトランジス
タに比べて、動作速度やリーク電流特性が劣るという欠
点がある。特に、リーク電流特性の劣化は、回路の消費
電力を増加させる原因となり、このため、上述した特開
平６−１３６０６号公報に開示された構造は低消費電力
ＬＳＩには不向きであるという欠点があった。
【０００７】また、ＬＳＩの集積度を一層高めるため
に、上述したＣＭＯＳインバータに限らず、キャパシタ
や抵抗を組み合わせた電気回路、例えば、フィルター回
路やアンプ回路等においても、そのレイアウト面積の縮
小化が望まれていた。
に、上述したＣＭＯＳインバータに限らず、キャパシタ
や抵抗を組み合わせた電気回路、例えば、フィルター回
路やアンプ回路等においても、そのレイアウト面積の縮
小化が望まれていた。
【０００８】そこで、本発明の目的は、動作速度やリー
ク電流特性を劣化させない三次元構造の半導体装置及び
その製造方法を提供することである。
ク電流特性を劣化させない三次元構造の半導体装置及び
その製造方法を提供することである。
【０００９】
【課題を解決するための手段】本発明の半導体装置は、
単結晶半導体基板部の上に絶縁層を介して半導体層が設
けられてなるものであって、上記半導体層の上にゲート
絶縁膜を介して設けられたゲート電極と、上記ゲート電
極の両側の上記単結晶半導体基板部に設けられた一対の
第１の不純物拡散層と、上記ゲート電極の両側の上記半
導体層に設けられた一対の第２の不純物拡散層とを有す
る。
単結晶半導体基板部の上に絶縁層を介して半導体層が設
けられてなるものであって、上記半導体層の上にゲート
絶縁膜を介して設けられたゲート電極と、上記ゲート電
極の両側の上記単結晶半導体基板部に設けられた一対の
第１の不純物拡散層と、上記ゲート電極の両側の上記半
導体層に設けられた一対の第２の不純物拡散層とを有す
る。
【００１０】本発明の半導体装置の一態様例は、上記第
１の不純物拡散層と上記第２の不純物拡散層とが互いに
反対導電型とされて構成される。
１の不純物拡散層と上記第２の不純物拡散層とが互いに
反対導電型とされて構成される。
【００１１】本発明の半導体装置の一態様例において
は、上記半導体層が単結晶半導体からなり、上記単結晶
半導体基板部及び上記絶縁層とともにＳＯＩ構造基板を
構成する。
は、上記半導体層が単結晶半導体からなり、上記単結晶
半導体基板部及び上記絶縁層とともにＳＯＩ構造基板を
構成する。
【００１２】本発明の半導体装置の製造方法は、単結晶
半導体基板部の上に絶縁層を介して設けられた半導体層
の表面にゲート絶縁膜となる絶縁膜を形成する工程と、
上記絶縁膜の上に所定パターンのゲート電極を形成する
工程と、上記ゲート電極をマスクとして、上記ゲート電
極の両側の上記単結晶半導体基板部内に第１の不純物を
導入する工程と、上記ゲート電極をマスクとして、上記
ゲート電極の両側の上記半導体層内に第２の不純物を導
入する工程とを有する。
半導体基板部の上に絶縁層を介して設けられた半導体層
の表面にゲート絶縁膜となる絶縁膜を形成する工程と、
上記絶縁膜の上に所定パターンのゲート電極を形成する
工程と、上記ゲート電極をマスクとして、上記ゲート電
極の両側の上記単結晶半導体基板部内に第１の不純物を
導入する工程と、上記ゲート電極をマスクとして、上記
ゲート電極の両側の上記半導体層内に第２の不純物を導
入する工程とを有する。
【００１３】本発明の半導体装置の製造方法の一態様例
においては、上記半導体層を単結晶半導体層とし、上記
単結晶半導体基板部の上に上記絶縁層を介して上記単結
晶半導体層が設けられてなるＳＯＩ構造基板を用いる。
においては、上記半導体層を単結晶半導体層とし、上記
単結晶半導体基板部の上に上記絶縁層を介して上記単結
晶半導体層が設けられてなるＳＯＩ構造基板を用いる。
【００１４】本発明の半導体装置は、単結晶半導体基板
部の上に絶縁層を介して半導体層が設けられてなるもの
であって、上記半導体層の上にゲート絶縁膜を介して設
けられたゲート電極と、上記ゲート電極の直下の部分を
含む上記単結晶半導体基板部に設けられた第１の不純物
拡散層と、上記ゲート電極の両側の上記半導体層に設け
られた一対の第２の不純物拡散層とを有する。
部の上に絶縁層を介して半導体層が設けられてなるもの
であって、上記半導体層の上にゲート絶縁膜を介して設
けられたゲート電極と、上記ゲート電極の直下の部分を
含む上記単結晶半導体基板部に設けられた第１の不純物
拡散層と、上記ゲート電極の両側の上記半導体層に設け
られた一対の第２の不純物拡散層とを有する。
【００１５】本発明の半導体装置の一態様例において
は、上記半導体層が単結晶半導体からなり、上記単結晶
半導体基板部及び上記絶縁層とともにＳＯＩ構造基板を
構成する。
は、上記半導体層が単結晶半導体からなり、上記単結晶
半導体基板部及び上記絶縁層とともにＳＯＩ構造基板を
構成する。
【００１６】本発明の半導体装置の製造方法は、上部表
面に絶縁層を介して半導体層が設けられた単結晶半導体
基板部内に第１の不純物を導入する工程と、上記半導体
層の表面にゲート絶縁膜となる絶縁膜を形成する工程
と、上記絶縁膜の上に所定パターンのゲート電極を形成
する工程と、上記ゲート電極をマスクとして、上記ゲー
ト電極の両側の上記半導体層内に第２の不純物を導入す
る工程とを有する。
面に絶縁層を介して半導体層が設けられた単結晶半導体
基板部内に第１の不純物を導入する工程と、上記半導体
層の表面にゲート絶縁膜となる絶縁膜を形成する工程
と、上記絶縁膜の上に所定パターンのゲート電極を形成
する工程と、上記ゲート電極をマスクとして、上記ゲー
ト電極の両側の上記半導体層内に第２の不純物を導入す
る工程とを有する。
【００１７】本発明の半導体装置の製造方法の一態様例
においては、上記半導体層を単結晶半導体層とし、上記
単結晶半導体基板部の上に上記絶縁層を介して上記単結
晶半導体層が設けられてなるＳＯＩ構造基板を用いる。
においては、上記半導体層を単結晶半導体層とし、上記
単結晶半導体基板部の上に上記絶縁層を介して上記単結
晶半導体層が設けられてなるＳＯＩ構造基板を用いる。
【００１８】本発明の半導体装置は、単結晶半導体基板
部の上に絶縁層を介して半導体層が設けられてなもので
あって、上記半導体層の上にゲート絶縁膜を介して設け
られたゲート電極と、上記ゲート電極の直下の部分を含
む上記単結晶半導体基板部に設けられた第１の不純物拡
散層と、上記ゲート電極の直下の部分を含む上記半導体
層に設けられた第２の不純物拡散層とを有する。
部の上に絶縁層を介して半導体層が設けられてなもので
あって、上記半導体層の上にゲート絶縁膜を介して設け
られたゲート電極と、上記ゲート電極の直下の部分を含
む上記単結晶半導体基板部に設けられた第１の不純物拡
散層と、上記ゲート電極の直下の部分を含む上記半導体
層に設けられた第２の不純物拡散層とを有する。
【００１９】本発明の半導体装置の一態様例において
は、上記半導体層が単結晶半導体からなり、上記単結晶
半導体基板部及び上記絶縁層とともにＳＯＩ構造基板を
構成する。
は、上記半導体層が単結晶半導体からなり、上記単結晶
半導体基板部及び上記絶縁層とともにＳＯＩ構造基板を
構成する。
【００２０】本発明の半導体装置の製造方法は、上部表
面に絶縁層を介して半導体層が設けられた単結晶半導体
基板部内に第１の不純物を導入する工程と、上記半導体
層内に第２の不純物を導入する工程と、上記半導体層の
表面にゲート絶縁膜となる絶縁膜を形成する工程と、上
記絶縁膜の上に所定パターンのゲート電極を形成する工
程とを有する。
面に絶縁層を介して半導体層が設けられた単結晶半導体
基板部内に第１の不純物を導入する工程と、上記半導体
層内に第２の不純物を導入する工程と、上記半導体層の
表面にゲート絶縁膜となる絶縁膜を形成する工程と、上
記絶縁膜の上に所定パターンのゲート電極を形成する工
程とを有する。
【００２１】本発明の半導体装置の製造方法の一態様例
においては、上記半導体層を単結晶半導体層とし、上記
単結晶半導体基板部の上に上記絶縁層を介して上記単結
晶半導体層が設けられてなるＳＯＩ構造基板を用いる。
においては、上記半導体層を単結晶半導体層とし、上記
単結晶半導体基板部の上に上記絶縁層を介して上記単結
晶半導体層が設けられてなるＳＯＩ構造基板を用いる。
【００２２】
【発明の実施の形態】以下、本発明を適用したいくつか
の具体的な実施の形態について、図面を参照しながら詳
細に説明する。
の具体的な実施の形態について、図面を参照しながら詳
細に説明する。
【００２３】（第１の実施の形態）先ず、第１の実施の
形態について説明する。この第１の実施の形態において
は、半導体装置としてＣＭＯＳインバータを例示する。
図１は、このＣＭＯＳインバータの回路レイアウトを示
す平面図であり、図２は、図１中の一点鎖線Ａ−Ａ’に
よる断面に対応した断面図である。
形態について説明する。この第１の実施の形態において
は、半導体装置としてＣＭＯＳインバータを例示する。
図１は、このＣＭＯＳインバータの回路レイアウトを示
す平面図であり、図２は、図１中の一点鎖線Ａ−Ａ’に
よる断面に対応した断面図である。
【００２４】上記ＣＭＯＳインバータにおいては、図２
に示すように、単結晶シリコン半導体基板部２１上に埋
め込み酸化膜層２を介してＳＯＩ層である単結晶シリコ
ン半導体層２２が設けられている。そして、主として単
結晶シリコン半導体層２２の部分にフィールド酸化膜７
が形成され、このフィールド酸化膜７により素子分離が
なされて素子形成領域が形成されている。
に示すように、単結晶シリコン半導体基板部２１上に埋
め込み酸化膜層２を介してＳＯＩ層である単結晶シリコ
ン半導体層２２が設けられている。そして、主として単
結晶シリコン半導体層２２の部分にフィールド酸化膜７
が形成され、このフィールド酸化膜７により素子分離が
なされて素子形成領域が形成されている。
【００２５】図２に示すように、ｎ型の単結晶シリコン
半導体基板部２１の表面部分（埋め込み酸化膜層２の界
面部分）にボロン（Ｂ）がイオン注入されて表面から深
さ方向にｐＭＯＳＦＥＴのソース拡散層１１及びドレイ
ン拡散層１２が後述のゲート電極５の両側にそれぞれ形
成されている。一方、単結晶シリコン半導体層２２に
は、その素子形成領域の全面にボロン（Ｂ）がイオン注
入されてｐ型半導体層とされた後、続いてその中にリン
（Ｐ）がイオン注入されてｎＭＯＳＦＥＴのソース拡散
層１３及びドレイン拡散層１４が後述のゲート電極５の
両側にそれぞれ形成されている。
半導体基板部２１の表面部分（埋め込み酸化膜層２の界
面部分）にボロン（Ｂ）がイオン注入されて表面から深
さ方向にｐＭＯＳＦＥＴのソース拡散層１１及びドレイ
ン拡散層１２が後述のゲート電極５の両側にそれぞれ形
成されている。一方、単結晶シリコン半導体層２２に
は、その素子形成領域の全面にボロン（Ｂ）がイオン注
入されてｐ型半導体層とされた後、続いてその中にリン
（Ｐ）がイオン注入されてｎＭＯＳＦＥＴのソース拡散
層１３及びドレイン拡散層１４が後述のゲート電極５の
両側にそれぞれ形成されている。
【００２６】さらに、単結晶シリコン半導体層２２の上
にゲート酸化膜４を介してゲート電極５がパターン形成
され、フィールド酸化膜７上及び上記素子形成領域上に
ＢＰＳＧ等の層間絶縁膜６が形成されている。この層間
絶縁膜６及びゲート酸化膜４を穿って単結晶シリコン半
導体層２２のドレイン拡散層１４の直上に開口するコン
タクト孔８、層間絶縁膜６及びゲート酸化膜４並びに単
結晶シリコン半導体層２２のソース拡散層１３及び埋め
込み絶縁膜層２を穿って単結晶シリコン半導体基板部２
１のソース拡散層１１の直上に開口するコンタクト孔
９、層間絶縁膜６及び埋め込み絶縁膜層２を穿って単結
晶シリコン半導体基板部２１のドレイン拡散層１２の直
上に開口するコンタクト孔１０がそれぞれ形成されてい
る。
にゲート酸化膜４を介してゲート電極５がパターン形成
され、フィールド酸化膜７上及び上記素子形成領域上に
ＢＰＳＧ等の層間絶縁膜６が形成されている。この層間
絶縁膜６及びゲート酸化膜４を穿って単結晶シリコン半
導体層２２のドレイン拡散層１４の直上に開口するコン
タクト孔８、層間絶縁膜６及びゲート酸化膜４並びに単
結晶シリコン半導体層２２のソース拡散層１３及び埋め
込み絶縁膜層２を穿って単結晶シリコン半導体基板部２
１のソース拡散層１１の直上に開口するコンタクト孔
９、層間絶縁膜６及び埋め込み絶縁膜層２を穿って単結
晶シリコン半導体基板部２１のドレイン拡散層１２の直
上に開口するコンタクト孔１０がそれぞれ形成されてい
る。
【００２７】そして、コンタクト孔８，９，１０内にそ
れぞれアルミニウム合金が充填されてコンタクト孔８内
のアルミニウム合金と単結晶シリコン半導体層２２のド
レイン拡散層１４、コンタクト孔９内のアルミニウム合
金と単結晶シリコン半導体基板部２１のソース拡散層１
１及び単結晶シリコン半導体層２２のソース拡散層１
３、コンタクト孔１０内のアルミニウム合金と単結晶シ
リコン半導体基板部２１のドレイン拡散層１２がそれぞ
れ電気的に接続されてなる金属配線膜１５，１６，１７
が形成されて上記ＣＭＯＳインバータが構成されてい
る。ここで、ゲート電極５には入力端子が電気的に接続
されるとともに、金属配線膜１５，１６，１７にはそれ
ぞれ接地端子，出力端子，電源端子が電気的に接続され
る。
れぞれアルミニウム合金が充填されてコンタクト孔８内
のアルミニウム合金と単結晶シリコン半導体層２２のド
レイン拡散層１４、コンタクト孔９内のアルミニウム合
金と単結晶シリコン半導体基板部２１のソース拡散層１
１及び単結晶シリコン半導体層２２のソース拡散層１
３、コンタクト孔１０内のアルミニウム合金と単結晶シ
リコン半導体基板部２１のドレイン拡散層１２がそれぞ
れ電気的に接続されてなる金属配線膜１５，１６，１７
が形成されて上記ＣＭＯＳインバータが構成されてい
る。ここで、ゲート電極５には入力端子が電気的に接続
されるとともに、金属配線膜１５，１６，１７にはそれ
ぞれ接地端子，出力端子，電源端子が電気的に接続され
る。
【００２８】以下、第１の実施の形態に係るＣＭＯＳイ
ンバータの動作原理について説明する。上記入力端子に
高（”Ｈ”）レベルの信号が入力すると、ゲート電極５
下の単結晶シリコン半導体層２２におけるチャネルが通
電状態となり、単結晶シリコン半導体層２２のチャネル
の部分が実質的に完全に空乏化する。したがって、この
単結晶シリコン半導体層２２が単結晶シリコン半導体基
板部２１の仮想的なゲート電極となり、ゲート電極５に
印加された入力信号電圧から単結晶シリコン半導体層２
２のしきい電圧を差し引いた電圧により埋め込み酸化膜
層２を介して単結晶シリコン半導体基板部２１に電界が
印加される。このとき、単結晶シリコン半導体層２２が
仮想的なゲート電極となって単結晶シリコン半導体基板
部２１とともにｐＭＯＳＦＥＴとして機能して開放状態
となり、上記出力端子から低（”Ｌ”）レベルの信号が
出力される。
ンバータの動作原理について説明する。上記入力端子に
高（”Ｈ”）レベルの信号が入力すると、ゲート電極５
下の単結晶シリコン半導体層２２におけるチャネルが通
電状態となり、単結晶シリコン半導体層２２のチャネル
の部分が実質的に完全に空乏化する。したがって、この
単結晶シリコン半導体層２２が単結晶シリコン半導体基
板部２１の仮想的なゲート電極となり、ゲート電極５に
印加された入力信号電圧から単結晶シリコン半導体層２
２のしきい電圧を差し引いた電圧により埋め込み酸化膜
層２を介して単結晶シリコン半導体基板部２１に電界が
印加される。このとき、単結晶シリコン半導体層２２が
仮想的なゲート電極となって単結晶シリコン半導体基板
部２１とともにｐＭＯＳＦＥＴとして機能して開放状態
となり、上記出力端子から低（”Ｌ”）レベルの信号が
出力される。
【００２９】一方、上記入力端子に低（”Ｌ”）レベル
の信号が入力した場合には、上述の動作とは逆に、ｐＭ
ＯＳＦＥＴが通電状態となり、ｎＭＯＳＦＥＴが開放状
態となって上記出力端子から高（”Ｈ”）レベルの信号
が出力される。
の信号が入力した場合には、上述の動作とは逆に、ｐＭ
ＯＳＦＥＴが通電状態となり、ｎＭＯＳＦＥＴが開放状
態となって上記出力端子から高（”Ｈ”）レベルの信号
が出力される。
【００３０】上述のように、第１の実施の形態に係るＣ
ＭＯＳインバータにおいては、単結晶シリコン半導体基
板部２１上に埋め込み酸化膜層２を介して単結晶シリコ
ン半導体層２２が形成され、単結晶シリコン半導体層２
２はゲート電極５ととともにｎＭＯＳＦＥＴとなり、単
結晶シリコン半導体基板部２１は単結晶シリコン半導体
層２２が仮想的なゲート電極となってｐＭＯＳＦＥＴと
なる。すなわち、このＣＭＯＳインバータは、１つのゲ
ート電極下に絶縁膜を介して２層の不純物拡散層が形成
された比較的単純な構造で実質的にｐＭＯＳＦＥＴの上
にｎＭＯＳＦＥＴが設けられた３次元構造に構成されて
おり、しかも単結晶シリコン半導体基板部２１及び単結
晶シリコン半導体層２２が単結晶半導体（ここでは単結
晶シリコン）を材料として構成されるため、動作速度や
リーク電流特性を劣化させることなく素子面積を縮小さ
せ、高集積化を達成することが可能となる。
ＭＯＳインバータにおいては、単結晶シリコン半導体基
板部２１上に埋め込み酸化膜層２を介して単結晶シリコ
ン半導体層２２が形成され、単結晶シリコン半導体層２
２はゲート電極５ととともにｎＭＯＳＦＥＴとなり、単
結晶シリコン半導体基板部２１は単結晶シリコン半導体
層２２が仮想的なゲート電極となってｐＭＯＳＦＥＴと
なる。すなわち、このＣＭＯＳインバータは、１つのゲ
ート電極下に絶縁膜を介して２層の不純物拡散層が形成
された比較的単純な構造で実質的にｐＭＯＳＦＥＴの上
にｎＭＯＳＦＥＴが設けられた３次元構造に構成されて
おり、しかも単結晶シリコン半導体基板部２１及び単結
晶シリコン半導体層２２が単結晶半導体（ここでは単結
晶シリコン）を材料として構成されるため、動作速度や
リーク電流特性を劣化させることなく素子面積を縮小さ
せ、高集積化を達成することが可能となる。
【００３１】なお、ここではｐＭＯＳＦＥＴの上にｎＭ
ＯＳＦＥＴが積層形成されたＣＭＯＳインバータについ
て例示したが、これに限定されることなく、例えば逆に
ｎＭＯＳＦＥＴの上にｐＭＯＳＦＥＴを積層形成してＣ
ＭＯＳインバータを構成してもよい。さらに、ｐＭＯＳ
ＦＥＴを２層構造に構成したものや、ｎＭＯＳＦＥＴを
２層構造に構成したものも実現可能である。
ＯＳＦＥＴが積層形成されたＣＭＯＳインバータについ
て例示したが、これに限定されることなく、例えば逆に
ｎＭＯＳＦＥＴの上にｐＭＯＳＦＥＴを積層形成してＣ
ＭＯＳインバータを構成してもよい。さらに、ｐＭＯＳ
ＦＥＴを２層構造に構成したものや、ｎＭＯＳＦＥＴを
２層構造に構成したものも実現可能である。
【００３２】以下、第１の実施の形態に係るＣＭＯＳイ
ンバータの製造方法について例示する。図３は、上記Ｃ
ＭＯＳインバータの製造方法を工程順に示す図２に対応
した断面図であり、各図はそれぞれ図１中の一点鎖線Ａ
−Ａ’による断面に対応している。
ンバータの製造方法について例示する。図３は、上記Ｃ
ＭＯＳインバータの製造方法を工程順に示す図２に対応
した断面図であり、各図はそれぞれ図１中の一点鎖線Ａ
−Ａ’による断面に対応している。
【００３３】先ず、図３（ａ）に示すように、ｎ型の単
結晶シリコン半導体基板部２１の上に埋め込み酸化膜層
２を介して単結晶シリコン半導体層２２が設けられたＳ
ＯＩ構造基板を作成する。このＳＯＩ構造基板は、いわ
ゆる貼り合わせ基板で良く、単結晶シリコン半導体基板
部２１の表面に熱酸化処理を施して埋め込み酸化膜層２
を３０ｎｍ程度の膜厚に形成し、この埋め込み酸化膜層
２の上に単結晶シリコン半導体基板を貼り合わせ、この
単結晶半導体基板の全面を研磨又はエッチングして膜厚
を５０ｎｍ程度に調整して単結晶シリコン半導体層２２
を形成する。なお、いわゆるＳＩＭＯＸにより、ｎ型シ
リコン半導体基板内に埋め込み酸化膜を形成してＳＯＩ
構造基板を作成してもよい。但し、この場合には、ＳＯ
Ｉ層である単結晶シリコン半導体層２２の結晶性が若干
悪くなる。続いて、ＳＯＩ構造基板の単結晶シリコン半
導体層２２の全面に１×１０12（／ｃｍ2 ）のドーズ量
でボロン（Ｂ）をイオン注入して当該単結晶シリコン半
導体層２２をｐ型半導体層とする。
結晶シリコン半導体基板部２１の上に埋め込み酸化膜層
２を介して単結晶シリコン半導体層２２が設けられたＳ
ＯＩ構造基板を作成する。このＳＯＩ構造基板は、いわ
ゆる貼り合わせ基板で良く、単結晶シリコン半導体基板
部２１の表面に熱酸化処理を施して埋め込み酸化膜層２
を３０ｎｍ程度の膜厚に形成し、この埋め込み酸化膜層
２の上に単結晶シリコン半導体基板を貼り合わせ、この
単結晶半導体基板の全面を研磨又はエッチングして膜厚
を５０ｎｍ程度に調整して単結晶シリコン半導体層２２
を形成する。なお、いわゆるＳＩＭＯＸにより、ｎ型シ
リコン半導体基板内に埋め込み酸化膜を形成してＳＯＩ
構造基板を作成してもよい。但し、この場合には、ＳＯ
Ｉ層である単結晶シリコン半導体層２２の結晶性が若干
悪くなる。続いて、ＳＯＩ構造基板の単結晶シリコン半
導体層２２の全面に１×１０12（／ｃｍ2 ）のドーズ量
でボロン（Ｂ）をイオン注入して当該単結晶シリコン半
導体層２２をｐ型半導体層とする。
【００３４】次いで、図３（ｂ）に示すように、いわゆ
るＬＯＣＯＳ法により、ｐ型半導体層とされた単結晶シ
リコン半導体層２２の上に不図示のパッド酸化膜を介し
てやはり図示しない窒化シリコン膜をパターン形成し、
この窒化シリコン層をマスクとして主としてｎ型の単結
晶シリコン半導体層２２の上部を酸化することにより素
子分離領域として機能するフィールド酸化膜７を形成す
る。なお、フィールド酸化膜７の代わりに、いわゆるフ
ィールドシールド素子分離法により、単結晶シリコン半
導体層２２の上に酸化膜、導電膜、酸化膜を順次積層形
成し、フォトリソグラフィー及びそれに続くエッチング
を施すことにより、酸化層内にフィールドシールドゲー
トが埋設されてなる素子分離領域を形成してもよい。
るＬＯＣＯＳ法により、ｐ型半導体層とされた単結晶シ
リコン半導体層２２の上に不図示のパッド酸化膜を介し
てやはり図示しない窒化シリコン膜をパターン形成し、
この窒化シリコン層をマスクとして主としてｎ型の単結
晶シリコン半導体層２２の上部を酸化することにより素
子分離領域として機能するフィールド酸化膜７を形成す
る。なお、フィールド酸化膜７の代わりに、いわゆるフ
ィールドシールド素子分離法により、単結晶シリコン半
導体層２２の上に酸化膜、導電膜、酸化膜を順次積層形
成し、フォトリソグラフィー及びそれに続くエッチング
を施すことにより、酸化層内にフィールドシールドゲー
トが埋設されてなる素子分離領域を形成してもよい。
【００３５】続いて、ＬＯＣＯＳ法で使用した窒化シリ
コン膜及びその下のパッド酸化膜を除去した後に、フィ
ールド酸化膜７により囲まれた素子形成領域に熱酸化法
によりゲート酸化膜４を形成し、このゲート酸化膜４の
上にＣＶＤ法により多結晶シリコン膜を堆積形成する。
そして、この多結晶シリコン膜の上にレジストを塗布形
成した後、フォトリソグラフィーによりそのレジストか
らなるマスク２３を形成し、続いてエッチングによりマ
スク２３の形状に倣って多結晶シリコン膜をパターニン
グして所定形状のゲート電極５を形成する。
コン膜及びその下のパッド酸化膜を除去した後に、フィ
ールド酸化膜７により囲まれた素子形成領域に熱酸化法
によりゲート酸化膜４を形成し、このゲート酸化膜４の
上にＣＶＤ法により多結晶シリコン膜を堆積形成する。
そして、この多結晶シリコン膜の上にレジストを塗布形
成した後、フォトリソグラフィーによりそのレジストか
らなるマスク２３を形成し、続いてエッチングによりマ
スク２３の形状に倣って多結晶シリコン膜をパターニン
グして所定形状のゲート電極５を形成する。
【００３６】次に、図３（ｃ）に示すように、ゲート電
極５上のマスク２３に例えばＯ2 プラズマを用いた灰化
処理を施して除去した後に、ゲート電極５をイオン注入
用のマスクとして用いて、ｐ型半導体層とされた単結晶
シリコン半導体層２２の全面に加速エネルギーを５０
（ｋｅＶ）として１×１０15（／ｃｍ2 ）のドーズ量で
ボロン（Ｂ）をイオン注入し、ソース拡散層１１及びド
レイン拡散層１２をｎ型シリコン半導体基板部２１のゲ
ート電極５の両側にそれぞれ形成して、ｐＭＯＳＦＥＴ
の単結晶シリコン半導体基板部２１を形成する。続い
て、ｐ型半導体層とされた単結晶シリコン半導体層２２
の全面に今度は加速エネルギーを３０（ｋｅＶ）として
２×１０15（／ｃｍ2 ）のドーズ量でヒ素（Ａｓ）をイ
オン注入し、ｎＭＯＳＦＥＴのソース拡散層１３及びド
レイン拡散層１４をゲート電極５の両側にそれぞれ形成
して、ｎＭＯＳＦＥＴの単結晶シリコン半導体層２２を
形成する。
極５上のマスク２３に例えばＯ2 プラズマを用いた灰化
処理を施して除去した後に、ゲート電極５をイオン注入
用のマスクとして用いて、ｐ型半導体層とされた単結晶
シリコン半導体層２２の全面に加速エネルギーを５０
（ｋｅＶ）として１×１０15（／ｃｍ2 ）のドーズ量で
ボロン（Ｂ）をイオン注入し、ソース拡散層１１及びド
レイン拡散層１２をｎ型シリコン半導体基板部２１のゲ
ート電極５の両側にそれぞれ形成して、ｐＭＯＳＦＥＴ
の単結晶シリコン半導体基板部２１を形成する。続い
て、ｐ型半導体層とされた単結晶シリコン半導体層２２
の全面に今度は加速エネルギーを３０（ｋｅＶ）として
２×１０15（／ｃｍ2 ）のドーズ量でヒ素（Ａｓ）をイ
オン注入し、ｎＭＯＳＦＥＴのソース拡散層１３及びド
レイン拡散層１４をゲート電極５の両側にそれぞれ形成
して、ｎＭＯＳＦＥＴの単結晶シリコン半導体層２２を
形成する。
【００３７】次いで、図３（ｄ）に示すように、単結晶
シリコン半導体層２２のドレイン拡散層１４側の端部及
びその上のゲート酸化膜４をフォトリソグラフィー及び
それに続くエッチングにより選択的に除去する。続い
て、フィールド酸化膜７を含む全面に層間絶縁膜６を堆
積形成する。
シリコン半導体層２２のドレイン拡散層１４側の端部及
びその上のゲート酸化膜４をフォトリソグラフィー及び
それに続くエッチングにより選択的に除去する。続い
て、フィールド酸化膜７を含む全面に層間絶縁膜６を堆
積形成する。
【００３８】次に、図３（ｅ）に示すように、層間絶縁
膜６の表面から単結晶シリコン半導体層２２のドレイン
拡散層１４の表面にかけてコンタクト孔８を、層間絶縁
膜６の表面から単結晶シリコン半導体基板部２１のソー
ス拡散層１１の表面にかけてコンタクト孔９を、層間絶
縁膜６の表面から単結晶シリコン半導体基板部２１のド
レイン拡散層１２の表面にかけてコンタクト孔１０をそ
れぞれ開口形成する。
膜６の表面から単結晶シリコン半導体層２２のドレイン
拡散層１４の表面にかけてコンタクト孔８を、層間絶縁
膜６の表面から単結晶シリコン半導体基板部２１のソー
ス拡散層１１の表面にかけてコンタクト孔９を、層間絶
縁膜６の表面から単結晶シリコン半導体基板部２１のド
レイン拡散層１２の表面にかけてコンタクト孔１０をそ
れぞれ開口形成する。
【００３９】そして、スパッタ法により層間絶縁膜６の
上にアルミニウム合金膜を堆積形成し、コンタクト孔
８，９，１０内にそれぞれアルミニウム合金を充填させ
てコンタクト孔８内のアルミニウム合金と単結晶シリコ
ン半導体層２２のドレイン拡散層１４、コンタクト孔９
内のアルミニウム合金と単結晶シリコン半導体基板部２
１のソース拡散層１１及び単結晶シリコン半導体層２２
のソース拡散層１３、コンタクト孔１０内のアルミニウ
ム合金と単結晶シリコン半導体基板部２１のドレイン拡
散層１２をそれぞれ電気的に接続させる。そして、層間
絶縁膜６の上のアルミニウム合金膜をパターニングして
それぞれ所定形状の金属配線膜１５，１６，１７を形成
し、ゲート電極５に入力端子を電気的に接続するととも
に、金属配線１５，１６，１７の端部をそれぞれ接地端
子，出力端子，電源端子として、図２に示すＣＭＯＳイ
ンバータを完成させる。
上にアルミニウム合金膜を堆積形成し、コンタクト孔
８，９，１０内にそれぞれアルミニウム合金を充填させ
てコンタクト孔８内のアルミニウム合金と単結晶シリコ
ン半導体層２２のドレイン拡散層１４、コンタクト孔９
内のアルミニウム合金と単結晶シリコン半導体基板部２
１のソース拡散層１１及び単結晶シリコン半導体層２２
のソース拡散層１３、コンタクト孔１０内のアルミニウ
ム合金と単結晶シリコン半導体基板部２１のドレイン拡
散層１２をそれぞれ電気的に接続させる。そして、層間
絶縁膜６の上のアルミニウム合金膜をパターニングして
それぞれ所定形状の金属配線膜１５，１６，１７を形成
し、ゲート電極５に入力端子を電気的に接続するととも
に、金属配線１５，１６，１７の端部をそれぞれ接地端
子，出力端子，電源端子として、図２に示すＣＭＯＳイ
ンバータを完成させる。
【００４０】（第２の実施の形態）以下、本発明の第２
の実施の形態について説明する。この第２の実施の形態
においては、半導体装置として抵抗負荷型のＭＯＳイン
バータを例示する。図４は、この抵抗負荷型のＭＯＳイ
ンバータを示す概略断面図である。ここで、第１の実施
の形態において例示したＣＭＯＳインバータの構成要素
に対応するものについては同符号を記して説明を省略す
る。
の実施の形態について説明する。この第２の実施の形態
においては、半導体装置として抵抗負荷型のＭＯＳイン
バータを例示する。図４は、この抵抗負荷型のＭＯＳイ
ンバータを示す概略断面図である。ここで、第１の実施
の形態において例示したＣＭＯＳインバータの構成要素
に対応するものについては同符号を記して説明を省略す
る。
【００４１】この抵抗負荷型のＭＯＳインバータにおい
ては、単結晶シリコン半導体基板部２１の表面部分（埋
め込み酸化膜層２の界面部分）にボロン（Ｂ）がイオン
注入されて表面から深さ方向にｐ型拡散層３１が形成さ
れて構成されている。このｐ型拡散層３１は、ｐ型の電
気抵抗層として機能するものである。
ては、単結晶シリコン半導体基板部２１の表面部分（埋
め込み酸化膜層２の界面部分）にボロン（Ｂ）がイオン
注入されて表面から深さ方向にｐ型拡散層３１が形成さ
れて構成されている。このｐ型拡散層３１は、ｐ型の電
気抵抗層として機能するものである。
【００４２】そして、第１の実施の形態に係るＣＭＯＳ
インバータと同様に、単結晶シリコン半導体基板部２１
のｐ型拡散層３１の上に、埋め込み絶縁膜層２を介して
ｎＭＯＳＦＥＴの単結晶シリコン半導体層２２が形成さ
れている。
インバータと同様に、単結晶シリコン半導体基板部２１
のｐ型拡散層３１の上に、埋め込み絶縁膜層２を介して
ｎＭＯＳＦＥＴの単結晶シリコン半導体層２２が形成さ
れている。
【００４３】さらに、単結晶シリコン半導体層２２の上
に、ゲート酸化膜４を介してゲート電極５がパターニン
グ形成されている。そして、フィールド酸化膜７上を含
む全面に層間絶縁膜６が堆積形成され、コンタクト孔
８，９，１０がそれぞれ開口形成されている。ここで、
コンタクト孔８は単結晶シリコン半導体層２２のドレイ
ン拡散層１４の直上に、コンタクト孔９，１０はそれぞ
れ単結晶シリコン半導体基板部２１のｐ型拡散層３１の
直上に開口する。
に、ゲート酸化膜４を介してゲート電極５がパターニン
グ形成されている。そして、フィールド酸化膜７上を含
む全面に層間絶縁膜６が堆積形成され、コンタクト孔
８，９，１０がそれぞれ開口形成されている。ここで、
コンタクト孔８は単結晶シリコン半導体層２２のドレイ
ン拡散層１４の直上に、コンタクト孔９，１０はそれぞ
れ単結晶シリコン半導体基板部２１のｐ型拡散層３１の
直上に開口する。
【００４４】そして、上記ＣＭＯＳインバータと同様
に、コンタクト孔８，９，１０内にそれぞれアルミニウ
ム合金が充填されてコンタクト孔８内のアルミニウム合
金と単結晶シリコン半導体層２２のドレイン拡散層１
４、コンタクト孔９内のアルミニウム合金と単結晶シリ
コン半導体基板部２１のソース拡散層１１及び単結晶シ
リコン半導体基板部２１のｐ型拡散層３１、コンタクト
孔１０内のアルミニウム合金と単結晶シリコン半導体基
板部２１のｐ型拡散層３１がそれぞれ電気的に接続され
てなる金属配線膜１５，１６，１７が形成されて上記抵
抗負荷型のＭＯＳインバータが構成されている。
に、コンタクト孔８，９，１０内にそれぞれアルミニウ
ム合金が充填されてコンタクト孔８内のアルミニウム合
金と単結晶シリコン半導体層２２のドレイン拡散層１
４、コンタクト孔９内のアルミニウム合金と単結晶シリ
コン半導体基板部２１のソース拡散層１１及び単結晶シ
リコン半導体基板部２１のｐ型拡散層３１、コンタクト
孔１０内のアルミニウム合金と単結晶シリコン半導体基
板部２１のｐ型拡散層３１がそれぞれ電気的に接続され
てなる金属配線膜１５，１６，１７が形成されて上記抵
抗負荷型のＭＯＳインバータが構成されている。
【００４５】このように、第２の実施の形態に係る抵抗
負荷型のＭＯＳインバータにおいては、単結晶シリコン
半導体基板部３１上に埋め込み酸化膜層２を介して単結
晶シリコン半導体層２２が形成され、単結晶シリコン半
導体層２２はゲート電極５ととともにｎＭＯＳＦＥＴと
なり、単結晶シリコン半導体基板部２１のｐ型拡散層３
１はｐ型の電気抵抗層として機能する。すなわち、この
抵抗負荷型のＭＯＳインバータは、１つのゲート電極下
に絶縁膜を介して２層の不純物拡散層が設けられた比較
的単純な構造で実質的にｐ型の電気抵抗層の上にｎＭＯ
ＳＦＥＴが積層形成された３次元構造に構成されてお
り、しかも単結晶シリコン半導体基板部２１及び単結晶
シリコン半導体層２２が単結晶半導体（ここでは単結晶
シリコン）を材料として構成されるため、動作速度やリ
ーク電流特性を劣化させることなく素子面積を縮小さ
せ、高集積化を達成することが可能となる。
負荷型のＭＯＳインバータにおいては、単結晶シリコン
半導体基板部３１上に埋め込み酸化膜層２を介して単結
晶シリコン半導体層２２が形成され、単結晶シリコン半
導体層２２はゲート電極５ととともにｎＭＯＳＦＥＴと
なり、単結晶シリコン半導体基板部２１のｐ型拡散層３
１はｐ型の電気抵抗層として機能する。すなわち、この
抵抗負荷型のＭＯＳインバータは、１つのゲート電極下
に絶縁膜を介して２層の不純物拡散層が設けられた比較
的単純な構造で実質的にｐ型の電気抵抗層の上にｎＭＯ
ＳＦＥＴが積層形成された３次元構造に構成されてお
り、しかも単結晶シリコン半導体基板部２１及び単結晶
シリコン半導体層２２が単結晶半導体（ここでは単結晶
シリコン）を材料として構成されるため、動作速度やリ
ーク電流特性を劣化させることなく素子面積を縮小さ
せ、高集積化を達成することが可能となる。
【００４６】なお、ここでは、ｐ型の電気抵抗層の上に
ｎＭＯＳＦＥＴが積層形成された抵抗負荷型のＭＯＳイ
ンバータについて例示したが、これに限定されることな
く、例えばｎ型の電気抵抗層の上にｐＭＯＳＦＥＴを積
層形成して抵抗負荷型のＭＯＳインバータを構成しても
よい。さらに、ｐ型の電気抵抗層の上にｐＭＯＳＦＥＴ
を積層したものや、ｎ型の電気抵抗層の上にｎＭＯＳＦ
ＥＴを積層したものも実現可能である。
ｎＭＯＳＦＥＴが積層形成された抵抗負荷型のＭＯＳイ
ンバータについて例示したが、これに限定されることな
く、例えばｎ型の電気抵抗層の上にｐＭＯＳＦＥＴを積
層形成して抵抗負荷型のＭＯＳインバータを構成しても
よい。さらに、ｐ型の電気抵抗層の上にｐＭＯＳＦＥＴ
を積層したものや、ｎ型の電気抵抗層の上にｎＭＯＳＦ
ＥＴを積層したものも実現可能である。
【００４７】以下、抵抗負荷型のＭＯＳインバータの製
造方法について例示する。図５は、抵抗負荷型のＭＯＳ
インバータの製造方法を工程順に示す断面図であり、図
３の各工程で形成される部材に対応するものには同符号
を記して説明を省略する。
造方法について例示する。図５は、抵抗負荷型のＭＯＳ
インバータの製造方法を工程順に示す断面図であり、図
３の各工程で形成される部材に対応するものには同符号
を記して説明を省略する。
【００４８】先ず、ｎ型の単結晶シリコン半導体基板部
２１の上に埋め込み酸化膜層２を介して単結晶半導体板
を貼り合わせ、膜厚を調整することにより単結晶シリコ
ン半導体層２２を形成してＳＯＩ構造基板を作成し、単
結晶シリコン半導体層２２の全面に１×１０12（／ｃｍ
2 ）のドーズ量でボロン（Ｂ）をイオン注入して単結晶
シリコン半導体層２２をｐ型半導体層とする。
２１の上に埋め込み酸化膜層２を介して単結晶半導体板
を貼り合わせ、膜厚を調整することにより単結晶シリコ
ン半導体層２２を形成してＳＯＩ構造基板を作成し、単
結晶シリコン半導体層２２の全面に１×１０12（／ｃｍ
2 ）のドーズ量でボロン（Ｂ）をイオン注入して単結晶
シリコン半導体層２２をｐ型半導体層とする。
【００４９】次いで、図５（ａ）に示すように、素子分
離領域として機能するフィールド酸化膜７を形成して素
子形成領域を画定し、加速エネルギーを５０（ｋｅＶ）
として４×１０15（／ｃｍ2 ）のドーズ量で素子形成領
域における単結晶シリコン半導体層２２上にボロン
（Ｂ）をイオン注入し、当該単結晶シリコン半導体基板
部２１の表面から深さ方向にｐ型の電気抵抗層として機
能するｐ型拡散層３１を形成する。
離領域として機能するフィールド酸化膜７を形成して素
子形成領域を画定し、加速エネルギーを５０（ｋｅＶ）
として４×１０15（／ｃｍ2 ）のドーズ量で素子形成領
域における単結晶シリコン半導体層２２上にボロン
（Ｂ）をイオン注入し、当該単結晶シリコン半導体基板
部２１の表面から深さ方向にｐ型の電気抵抗層として機
能するｐ型拡散層３１を形成する。
【００５０】次に、図５（ｂ）に示すように、単結晶シ
リコン半導体層２２の上にシリコン酸化膜からなるゲー
ト酸化膜４を形成し、このゲート酸化膜４の上にＣＶＤ
法により多結晶シリコン膜を堆積形成して、フォトリソ
グラフィーにより多結晶シリコン膜上にマスク２３を形
成した後に、エッチングによりこのマスク２３の形状に
倣って多結晶シリコン膜をパターニングしてゲート電極
５を形成する。
リコン半導体層２２の上にシリコン酸化膜からなるゲー
ト酸化膜４を形成し、このゲート酸化膜４の上にＣＶＤ
法により多結晶シリコン膜を堆積形成して、フォトリソ
グラフィーにより多結晶シリコン膜上にマスク２３を形
成した後に、エッチングによりこのマスク２３の形状に
倣って多結晶シリコン膜をパターニングしてゲート電極
５を形成する。
【００５１】続いて、図５（ｃ）に示すように、ゲート
電極５上のマスク２３を灰化処理等の手法により除去し
た後に、ゲート電極５をイオン注入用のマスクとして用
いて、ｐ型半導体層とされた単結晶シリコン半導体層２
２の全面に加速エネルギーを３０（ｋｅＶ）として２×
１０15（／ｃｍ2 ）のドーズ量でヒ素（Ａｓ）をイオン
注入し、ｎＭＯＳＦＥＴのソース拡散層１３及びドレイ
ン拡散層１４をゲート電極５の両側にそれぞれ形成す
る。
電極５上のマスク２３を灰化処理等の手法により除去し
た後に、ゲート電極５をイオン注入用のマスクとして用
いて、ｐ型半導体層とされた単結晶シリコン半導体層２
２の全面に加速エネルギーを３０（ｋｅＶ）として２×
１０15（／ｃｍ2 ）のドーズ量でヒ素（Ａｓ）をイオン
注入し、ｎＭＯＳＦＥＴのソース拡散層１３及びドレイ
ン拡散層１４をゲート電極５の両側にそれぞれ形成す
る。
【００５２】次いで、図５（ｄ）に示すように、単結晶
シリコン半導体層２２のドレイン拡散層１４側の端部及
びその上のゲート酸化膜４をフォトリソグラフィー及び
それに続くエッチングにより選択的に除去する。続い
て、フィールド酸化膜７を含む全面に層間絶縁膜６を堆
積形成する。
シリコン半導体層２２のドレイン拡散層１４側の端部及
びその上のゲート酸化膜４をフォトリソグラフィー及び
それに続くエッチングにより選択的に除去する。続い
て、フィールド酸化膜７を含む全面に層間絶縁膜６を堆
積形成する。
【００５３】次に、図５（ｅ）に示すように、層間絶縁
膜６の表面から単結晶シリコン半導体層２２のドレイン
拡散層１４の表面にかけてコンタクト孔８を、層間絶縁
膜６の表面から単結晶シリコン半導体基板部２１のｐ型
拡散層３１の一端側の表面にかけてコンタクト孔９を、
層間絶縁膜６の表面から単結晶シリコン半導体基板部２
１のｐ型拡散層３１の他端側の表面にかけてコンタクト
孔１０をそれぞれ開口形成する。
膜６の表面から単結晶シリコン半導体層２２のドレイン
拡散層１４の表面にかけてコンタクト孔８を、層間絶縁
膜６の表面から単結晶シリコン半導体基板部２１のｐ型
拡散層３１の一端側の表面にかけてコンタクト孔９を、
層間絶縁膜６の表面から単結晶シリコン半導体基板部２
１のｐ型拡散層３１の他端側の表面にかけてコンタクト
孔１０をそれぞれ開口形成する。
【００５４】そして、スパッタ法により層間絶縁膜６の
上にアルミニウム合金膜を堆積形成し、コンタクト孔
８，９，１０内にそれぞれアルミニウム合金を充填させ
てコンタクト孔８内のアルミニウム合金と単結晶シリコ
ン半導体層２２のドレイン拡散層１４、コンタクト孔９
内のアルミニウム合金と単結晶シリコン半導体基板部２
１のｐ型拡散層３１の一端側、コンタクト孔１０内のア
ルミニウム合金と単結晶シリコン半導体基板部２１のｐ
型拡散層３１の他端側をそれぞれ電気的に接続させる。
そして、層間絶縁膜６の上のアルミニウム合金膜をパタ
ーニングしてそれぞれ所定形状の金属配線膜１５，１
６，１７を形成し、ゲート電極５に入力端子を電気的に
接続するとともに、金属配線１５，１６，１７の端部を
それぞれ接地端子，出力端子，電源端子として、図４に
示す抵抗負荷型のＭＯＳインバータを完成させる。
上にアルミニウム合金膜を堆積形成し、コンタクト孔
８，９，１０内にそれぞれアルミニウム合金を充填させ
てコンタクト孔８内のアルミニウム合金と単結晶シリコ
ン半導体層２２のドレイン拡散層１４、コンタクト孔９
内のアルミニウム合金と単結晶シリコン半導体基板部２
１のｐ型拡散層３１の一端側、コンタクト孔１０内のア
ルミニウム合金と単結晶シリコン半導体基板部２１のｐ
型拡散層３１の他端側をそれぞれ電気的に接続させる。
そして、層間絶縁膜６の上のアルミニウム合金膜をパタ
ーニングしてそれぞれ所定形状の金属配線膜１５，１
６，１７を形成し、ゲート電極５に入力端子を電気的に
接続するとともに、金属配線１５，１６，１７の端部を
それぞれ接地端子，出力端子，電源端子として、図４に
示す抵抗負荷型のＭＯＳインバータを完成させる。
【００５５】（第３の実施の形態）以下、本発明の第３
の実施の形態について説明する。この第３の実施の形態
においては、半導体装置としてＭＯＳダイオードを例示
する。図６は、このＭＯＳトランジスタを示す概略断面
図である。ここで、第１の実施の形態において例示した
ＣＭＯＳインバータ及び第２の実施の形態において例示
した抵抗負荷型のＭＯＳインバータの構成要素に対応す
るものについては同符号を記して説明を省略する。
の実施の形態について説明する。この第３の実施の形態
においては、半導体装置としてＭＯＳダイオードを例示
する。図６は、このＭＯＳトランジスタを示す概略断面
図である。ここで、第１の実施の形態において例示した
ＣＭＯＳインバータ及び第２の実施の形態において例示
した抵抗負荷型のＭＯＳインバータの構成要素に対応す
るものについては同符号を記して説明を省略する。
【００５６】このＭＯＳダイオードは、抵抗負荷型のＭ
ＯＳインバータと同様に、単結晶シリコン半導体基板部
２１の素子形成領域にｐ型拡散層３１が形成されて構成
されている。このｐ型拡散層３１は、ｐ型の電気抵抗層
として機能するものである。
ＯＳインバータと同様に、単結晶シリコン半導体基板部
２１の素子形成領域にｐ型拡散層３１が形成されて構成
されている。このｐ型拡散層３１は、ｐ型の電気抵抗層
として機能するものである。
【００５７】そして、単結晶シリコン半導体基板部２１
のｐ型拡散層３１の上に、埋め込み絶縁膜層２を介して
ｎ型半導体層とされてなる単結晶シリコン半導体層４１
が形成されている。
のｐ型拡散層３１の上に、埋め込み絶縁膜層２を介して
ｎ型半導体層とされてなる単結晶シリコン半導体層４１
が形成されている。
【００５８】さらに、単結晶シリコン半導体層４１の上
に、ゲート酸化膜４を介してゲート電極４５がパターン
形成されている。そして、フィールド酸化膜７上を含む
全面に層間絶縁膜６が堆積形成され、コンタクト孔４
２，４３，４４がそれぞれ開口形成されている。ここ
で、コンタクト孔４２はゲート電極４５の直上に、コン
タクト孔４３，４４はそれぞれ単結晶シリコン半導体基
板部２１のｐ型拡散層３１の直上に開口するものであ
る。
に、ゲート酸化膜４を介してゲート電極４５がパターン
形成されている。そして、フィールド酸化膜７上を含む
全面に層間絶縁膜６が堆積形成され、コンタクト孔４
２，４３，４４がそれぞれ開口形成されている。ここ
で、コンタクト孔４２はゲート電極４５の直上に、コン
タクト孔４３，４４はそれぞれ単結晶シリコン半導体基
板部２１のｐ型拡散層３１の直上に開口するものであ
る。
【００５９】そして、コンタクト孔４２，４３，４４内
にそれぞれアルミニウム合金が充填されてコンタクト孔
４２内のアルミニウム合金とゲート電極４５、コンタク
ト孔４３内のアルミニウム合金と単結晶シリコン半導体
層４１及び単結晶シリコン半導体基板部２１のｐ型拡散
層３１、コンタクト孔４４内のアルミニウム合金と単結
晶シリコン半導体基板部２１のｐ型拡散層３１がそれぞ
れ電気的に接続されてなる金属配線膜１５，１６，１７
が形成されている。そして、金属配線膜１５，１６，１
７の各端部がそれぞれ電極端子１５ａ，１６ａ，１７ａ
となってＭＯＳダイオードが構成されている。
にそれぞれアルミニウム合金が充填されてコンタクト孔
４２内のアルミニウム合金とゲート電極４５、コンタク
ト孔４３内のアルミニウム合金と単結晶シリコン半導体
層４１及び単結晶シリコン半導体基板部２１のｐ型拡散
層３１、コンタクト孔４４内のアルミニウム合金と単結
晶シリコン半導体基板部２１のｐ型拡散層３１がそれぞ
れ電気的に接続されてなる金属配線膜１５，１６，１７
が形成されている。そして、金属配線膜１５，１６，１
７の各端部がそれぞれ電極端子１５ａ，１６ａ，１７ａ
となってＭＯＳダイオードが構成されている。
【００６０】ここで、上記ＭＯＳダイオードの動作機能
について説明する。電極端子１５ａと電極端子１６ａと
の間では、ｎ型半導体層とされた単結晶シリコン半導体
層４１とゲート電極４５とが絶縁膜であるゲート酸化膜
４を介して対向配置されており、これら単結晶シリコン
半導体層４１，ゲート酸化膜４，及びゲート電極４５で
キャパシタＣが構成される。一方、電極端子１６ａと電
極端子１７ａとの間では、これらの電極端子が単結晶シ
リコン半導体基板部２１のｐ型拡散層３１を介して接続
されており、このｐ型拡散層３１が電気抵抗Ｒとして機
能する。
について説明する。電極端子１５ａと電極端子１６ａと
の間では、ｎ型半導体層とされた単結晶シリコン半導体
層４１とゲート電極４５とが絶縁膜であるゲート酸化膜
４を介して対向配置されており、これら単結晶シリコン
半導体層４１，ゲート酸化膜４，及びゲート電極４５で
キャパシタＣが構成される。一方、電極端子１６ａと電
極端子１７ａとの間では、これらの電極端子が単結晶シ
リコン半導体基板部２１のｐ型拡散層３１を介して接続
されており、このｐ型拡散層３１が電気抵抗Ｒとして機
能する。
【００６１】電極端子１５ａと電極端子１７ａとを短絡
させて使用する場合には、図７（ａ）に示すように、キ
ャパシタＣと電気抵抗Ｒとが並列に接続された回路とし
て機能する。また、電極端子１５ａと電極端子１７ａと
を短絡させることなく使用する場合には、図７（ｂ）に
示すように、キャパシタＣと電気抵抗Ｒとが直列に接続
された回路として機能する。これらの回路は、フィルタ
回路や交流増幅回路の一部として常用される基本的なも
のである。
させて使用する場合には、図７（ａ）に示すように、キ
ャパシタＣと電気抵抗Ｒとが並列に接続された回路とし
て機能する。また、電極端子１５ａと電極端子１７ａと
を短絡させることなく使用する場合には、図７（ｂ）に
示すように、キャパシタＣと電気抵抗Ｒとが直列に接続
された回路として機能する。これらの回路は、フィルタ
回路や交流増幅回路の一部として常用される基本的なも
のである。
【００６２】上述のように、第３の実施の形態に係るＭ
ＯＳダイオードにおいては、単結晶シリコン半導体基板
部２１上に埋め込み酸化膜層２を介して単結晶シリコン
半導体層４１が形成され、単結晶シリコン半導体層４１
はゲート電極４５ととともにキャパシタＣとなり、単結
晶シリコン半導体基板部２１のｐ型拡散層３１は電気抵
抗Ｒとして機能する。すなわち、このＭＯＳダイオード
は、１つのゲート電極下に絶縁膜を介して２層の不純物
拡散層が設けられた比較的単純な構造で実質的に電気抵
抗の上にキャパシタが積層形成された３次元構造に構成
されており、しかも単結晶シリコン半導体基板部２１及
び単結晶シリコン半導体層４１が単結晶半導体（ここで
は単結晶シリコン）を材料として構成されるため、動作
速度やリーク電流特性を劣化させることなく素子面積を
縮小させ、高集積化を達成することが可能となる。
ＯＳダイオードにおいては、単結晶シリコン半導体基板
部２１上に埋め込み酸化膜層２を介して単結晶シリコン
半導体層４１が形成され、単結晶シリコン半導体層４１
はゲート電極４５ととともにキャパシタＣとなり、単結
晶シリコン半導体基板部２１のｐ型拡散層３１は電気抵
抗Ｒとして機能する。すなわち、このＭＯＳダイオード
は、１つのゲート電極下に絶縁膜を介して２層の不純物
拡散層が設けられた比較的単純な構造で実質的に電気抵
抗の上にキャパシタが積層形成された３次元構造に構成
されており、しかも単結晶シリコン半導体基板部２１及
び単結晶シリコン半導体層４１が単結晶半導体（ここで
は単結晶シリコン）を材料として構成されるため、動作
速度やリーク電流特性を劣化させることなく素子面積を
縮小させ、高集積化を達成することが可能となる。
【００６３】なお、ここでは、電気抵抗の上にキャパシ
タが積層形成されたＭＯＳダイオードについて例示した
が、これに限定されることなく、電気抵抗のみの組み合
わせやキャパシタのみの組み合わせとすることも実現可
能である。さらに、ゲート電極４５も電気抵抗として使
用することもできる。また、導電型もｐ型とｎ型との組
み合わせのみに限定されるものではなく、ｐ型のみの組
み合わせやｎ型のみの組み合わせも実現可能である。
タが積層形成されたＭＯＳダイオードについて例示した
が、これに限定されることなく、電気抵抗のみの組み合
わせやキャパシタのみの組み合わせとすることも実現可
能である。さらに、ゲート電極４５も電気抵抗として使
用することもできる。また、導電型もｐ型とｎ型との組
み合わせのみに限定されるものではなく、ｐ型のみの組
み合わせやｎ型のみの組み合わせも実現可能である。
【００６４】以下、ＭＯＳダイオードの製造方法につい
て例示する。図８は、ＭＯＳダイオードの製造方法を工
程順に示す断面図であり、図３の各工程及び図５の各工
程で形成される部材に対応するものには同符号を記して
説明を省略する。
て例示する。図８は、ＭＯＳダイオードの製造方法を工
程順に示す断面図であり、図３の各工程及び図５の各工
程で形成される部材に対応するものには同符号を記して
説明を省略する。
【００６５】先ず、ｎ型のシリコン半導体基板部２１の
上に埋め込み酸化膜層２を介して単結晶半導体板を貼り
合わせ、膜厚を調整して単結晶シリコン半導体層２２を
形成してＳＯＩ基板を作成し、単結晶シリコン半導体層
２２の全面に１×１０12（／ｃｍ2 ）のドーズ量でボロ
ン（Ｂ）をイオン注入して単結晶シリコン半導体層２２
をｐ型半導体層とする。
上に埋め込み酸化膜層２を介して単結晶半導体板を貼り
合わせ、膜厚を調整して単結晶シリコン半導体層２２を
形成してＳＯＩ基板を作成し、単結晶シリコン半導体層
２２の全面に１×１０12（／ｃｍ2 ）のドーズ量でボロ
ン（Ｂ）をイオン注入して単結晶シリコン半導体層２２
をｐ型半導体層とする。
【００６６】次いで、素子分離領域として機能するフィ
ールド酸化膜７を形成して素子形成領域を画定し、加速
エネルギーを５０（ｋｅＶ）として４×１０15（／ｃｍ
2 ）のドーズ量で素子形成領域における単結晶シリコン
半導体層２２上にボロン（Ｂ）をイオン注入し、シリコ
ン半導体基板部２１の表面から深さ方向にｐ型の電気抵
抗層として機能するｐ型拡散層３１を形成する。
ールド酸化膜７を形成して素子形成領域を画定し、加速
エネルギーを５０（ｋｅＶ）として４×１０15（／ｃｍ
2 ）のドーズ量で素子形成領域における単結晶シリコン
半導体層２２上にボロン（Ｂ）をイオン注入し、シリコ
ン半導体基板部２１の表面から深さ方向にｐ型の電気抵
抗層として機能するｐ型拡散層３１を形成する。
【００６７】次に、図８（ａ）に示すように、ｐ型半導
体層とされた単結晶シリコン半導体層２２の全面に加速
エネルギーを５０（ｋｅＶ）として３×１０15（／ｃｍ
2 ）のドーズ量でヒ素（Ａｓ）をイオン注入し、ｎ型半
導体層である単結晶シリコン半導体層４１を形成する。
体層とされた単結晶シリコン半導体層２２の全面に加速
エネルギーを５０（ｋｅＶ）として３×１０15（／ｃｍ
2 ）のドーズ量でヒ素（Ａｓ）をイオン注入し、ｎ型半
導体層である単結晶シリコン半導体層４１を形成する。
【００６８】続いて、図８（ｂ）に示すように、単結晶
シリコン半導体層４１の上にシリコン酸化膜からなるゲ
ート酸化膜４を形成し、このゲート酸化膜４の上にＣＶ
Ｄ法により多結晶シリコン膜を堆積形成して、フォトリ
ソグラフィーにより多結晶シリコン膜多結晶シリコン膜
をパターニングしてゲート電極４５を形成するととも
に、当該ゲート電極４５の一端からその下部に存するゲ
ート酸化膜４及び単結晶シリコン半導体層４１の一部を
選択的に除去し、続いてフィールド酸化膜７を含む全面
に層間絶縁膜６を堆積形成する。
シリコン半導体層４１の上にシリコン酸化膜からなるゲ
ート酸化膜４を形成し、このゲート酸化膜４の上にＣＶ
Ｄ法により多結晶シリコン膜を堆積形成して、フォトリ
ソグラフィーにより多結晶シリコン膜多結晶シリコン膜
をパターニングしてゲート電極４５を形成するととも
に、当該ゲート電極４５の一端からその下部に存するゲ
ート酸化膜４及び単結晶シリコン半導体層４１の一部を
選択的に除去し、続いてフィールド酸化膜７を含む全面
に層間絶縁膜６を堆積形成する。
【００６９】次に、図８（ｃ）に示すように、層間絶縁
膜６の表面からゲート電極４５の表面にかけてコンタク
ト孔４２を、層間絶縁膜６の表面から単結晶シリコン半
導体基板部２１のｐ型拡散層３１の一端側の表面にかけ
てコンタクト孔４３を、層間絶縁膜６の表面から単結晶
シリコン半導体基板部２１のｐ型拡散層３１の他端側の
表面にかけてコンタクト孔４４をそれぞれ開口形成す
る。
膜６の表面からゲート電極４５の表面にかけてコンタク
ト孔４２を、層間絶縁膜６の表面から単結晶シリコン半
導体基板部２１のｐ型拡散層３１の一端側の表面にかけ
てコンタクト孔４３を、層間絶縁膜６の表面から単結晶
シリコン半導体基板部２１のｐ型拡散層３１の他端側の
表面にかけてコンタクト孔４４をそれぞれ開口形成す
る。
【００７０】そして、スパッタ法により層間絶縁膜６の
上にアルミニウム合金膜を堆積形成し、コンタクト孔４
２，４３，４４内にそれぞれアルミニウム合金を充填さ
せてコンタクト孔４２内のアルミニウム合金とゲート電
極４５、コンタクト孔４３内のアルミニウム合金と単結
晶シリコン半導体層４１及び単結晶シリコン半導体基板
部２１のｐ型拡散層３１の一端側、コンタクト孔４４内
のアルミニウム合金と単結晶シリコン半導体基板部２１
のｐ型拡散層３１の他端側をそれぞれ電気的に接続させ
る。そして、層間絶縁膜６の上のアルミニウム合金膜を
パターニングしてそれぞれ所定形状の金属配線膜１５，
１６，１７を形成し、ゲート電極５に入力端子を電気的
に接続するとともに、金属配線１５，１６，１７の端部
をそれぞれ電極端子１５ａ，１６ａ，１７ａとして、図
６に示すＭＯＳダイオードを完成させる。
上にアルミニウム合金膜を堆積形成し、コンタクト孔４
２，４３，４４内にそれぞれアルミニウム合金を充填さ
せてコンタクト孔４２内のアルミニウム合金とゲート電
極４５、コンタクト孔４３内のアルミニウム合金と単結
晶シリコン半導体層４１及び単結晶シリコン半導体基板
部２１のｐ型拡散層３１の一端側、コンタクト孔４４内
のアルミニウム合金と単結晶シリコン半導体基板部２１
のｐ型拡散層３１の他端側をそれぞれ電気的に接続させ
る。そして、層間絶縁膜６の上のアルミニウム合金膜を
パターニングしてそれぞれ所定形状の金属配線膜１５，
１６，１７を形成し、ゲート電極５に入力端子を電気的
に接続するとともに、金属配線１５，１６，１７の端部
をそれぞれ電極端子１５ａ，１６ａ，１７ａとして、図
６に示すＭＯＳダイオードを完成させる。
【００７１】
【発明の効果】本発明によれば、例えばＣＭＯＳインバ
ータのように１つの素子形成領域内に２種の半導体回路
が設けられてなる半導体装置において、動作速度やリー
ク電流特性を劣化させたりラッチアップを生ぜしめたり
することの無い三次元構造の半導体装置を実現すること
が可能となる。
ータのように１つの素子形成領域内に２種の半導体回路
が設けられてなる半導体装置において、動作速度やリー
ク電流特性を劣化させたりラッチアップを生ぜしめたり
することの無い三次元構造の半導体装置を実現すること
が可能となる。
【図１】本発明の第１の実施の形態に係る半導体装置を
示す概略平面図である。
示す概略平面図である。
【図２】本発明の第１の実施の形態に係る半導体装置を
示す概略断面図である。
示す概略断面図である。
【図３】本発明の第１の実施の形態に係る半導体装置の
製造方法を工程順に示す概略断面図である。
製造方法を工程順に示す概略断面図である。
【図４】本発明の第２の実施の形態に係る半導体装置を
示す概略断面図である。
示す概略断面図である。
【図５】本発明の第２の実施の形態に係る半導体装置の
製造方法を工程順に示す概略断面図である。
製造方法を工程順に示す概略断面図である。
【図６】本発明の第３の実施の形態に係る半導体装置を
示す概略断面図である。
示す概略断面図である。
【図７】キャパシタＣと電気抵抗Ｒとの接続状態を示す
等価回路図である。
等価回路図である。
【図８】本発明の第３の実施の形態に係る半導体装置の
製造方法を工程順に示す概略断面図である。
製造方法を工程順に示す概略断面図である。
【図９】従来の３次元構造のＣＭＯＳインバータの一部
を示す概略断面図である。
を示す概略断面図である。
２ 埋め込み酸化膜層 ５，４５ ゲート電極 １１，１３ ソース拡散層 １２，１４ ドレイン拡散層 ２１ 単結晶シリコン半導体基板部 ２２，４１ 単結晶シリコン半導体層 ３１ ｐ型拡散層
Claims (13)
- 【請求項１】 単結晶半導体基板部の上に絶縁層を介し
て半導体層が設けられてなる半導体装置であって、 上記半導体層の上にゲート絶縁膜を介して設けられたゲ
ート電極と、 上記ゲート電極の両側の上記単結晶半導体基板部に設け
られた一対の第１の不純物拡散層と、 上記ゲート電極の両側の上記半導体層に設けられた一対
の第２の不純物拡散層とを有することを特徴とする半導
体装置。 - 【請求項２】 上記半導体層が単結晶半導体からなり、
上記単結晶半導体基板部及び上記絶縁層とともにＳＯＩ
構造基板を構成することを特徴とする請求項１に記載の
半導体装置。 - 【請求項３】 上記第１の不純物拡散層と上記第２の不
純物拡散層とが互いに反対導電型であることを特徴とす
る請求項１に記載の半導体装置。 - 【請求項４】 単結晶半導体基板部の上に絶縁層を介し
て設けられた半導体層の表面にゲート絶縁膜となる絶縁
膜を形成する工程と、 上記絶縁膜の上に所定パターンのゲート電極を形成する
工程と、 上記ゲート電極をマスクとして、上記ゲート電極の両側
の上記単結晶半導体基板部内に第１の不純物を導入する
工程と、 上記ゲート電極をマスクとして、上記ゲート電極の両側
の上記半導体層内に第２の不純物を導入する工程とを有
することを特徴とする半導体装置の製造方法。 - 【請求項５】 上記半導体層を単結晶半導体層とし、上
記単結晶半導体基板部の上に上記絶縁層を介して上記単
結晶半導体層が設けられてなるＳＯＩ構造基板を用いる
ことを特徴とする請求項４に記載の半導体装置の製造方
法。 - 【請求項６】 単結晶半導体基板部の上に絶縁層を介し
て半導体層が設けられてなる半導体装置であって、 上記半導体層の上にゲート絶縁膜を介して設けられたゲ
ート電極と、 上記ゲート電極の直下の部分を含む上記単結晶半導体基
板部に設けられた第１の不純物拡散層と、 上記ゲート電極の両側の上記半導体層に設けられた一対
の第２の不純物拡散層とを有することを特徴とする半導
体装置。 - 【請求項７】 上記半導体層が単結晶半導体からなり、
上記単結晶半導体基板部及び上記絶縁層とともにＳＯＩ
構造基板を構成することを特徴とする請求項６に記載の
半導体装置。 - 【請求項８】 上部表面に絶縁層を介して半導体層が設
けられた単結晶半導体基板部内に第１の不純物を導入す
る工程と、 上記半導体層の表面にゲート絶縁膜となる絶縁膜を形成
する工程と、 上記絶縁膜の上に所定パターンのゲート電極を形成する
工程と、 上記ゲート電極をマスクとして、上記ゲート電極の両側
の上記半導体層内に第２の不純物を導入する工程とを有
することを特徴とする半導体装置の製造方法。 - 【請求項９】 上記半導体層を単結晶半導体層とし、上
記単結晶半導体基板部の上に上記絶縁層を介して上記単
結晶半導体層が設けられてなるＳＯＩ構造基板を用いる
ことを特徴とする請求項８に記載の半導体装置の製造方
法。 - 【請求項１０】 単結晶半導体基板部の上に絶縁層を介
して半導体層が設けられてなる半導体装置であって、 上記半導体層の上にゲート絶縁膜を介して設けられたゲ
ート電極と、 上記ゲート電極の直下の部分を含む上記単結晶半導体基
板部に設けられた第１の不純物拡散層と、 上記ゲート電極の直下の部分を含む上記半導体層に設け
られた第２の不純物拡散層とを有することを特徴とする
半導体装置。 - 【請求項１１】 上記半導体層が単結晶半導体からな
り、上記単結晶半導体基板部及び上記絶縁層とともにＳ
ＯＩ構造基板を構成することを特徴とする請求項１０に
記載の半導体装置。 - 【請求項１２】 上部表面に絶縁層を介して半導体層が
設けられた単結晶半導体基板部内に第１の不純物を導入
する工程と、 上記半導体層内に第２の不純物を導入する工程と、 上記半導体層の表面にゲート絶縁膜となる絶縁膜を形成
する工程と、 上記絶縁膜の上に所定パターンのゲート電極を形成する
工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項１３】 上記半導体層を単結晶半導体層とし、
上記単結晶半導体基板部の上に上記絶縁層を介して上記
単結晶半導体層が設けられてなるＳＯＩ構造基板を用い
ることを特徴とする請求項１２に記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8175598A JPH104146A (ja) | 1996-06-14 | 1996-06-14 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8175598A JPH104146A (ja) | 1996-06-14 | 1996-06-14 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH104146A true JPH104146A (ja) | 1998-01-06 |
Family
ID=15998896
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8175598A Withdrawn JPH104146A (ja) | 1996-06-14 | 1996-06-14 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH104146A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018190757A (ja) * | 2017-04-28 | 2018-11-29 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
-
1996
- 1996-06-14 JP JP8175598A patent/JPH104146A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018190757A (ja) * | 2017-04-28 | 2018-11-29 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
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