JPH1041503A - Ｍｏｓトランジスタおよびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】外部からのサージ電圧等に対する耐性が高い、
信頼性の高いＭＯＳトランジスタとする。 【解決手段】ＭＯＳトランジスタのソース領域、ドレイ
ン領域内にソース領域、ドレイン領域と同じ導電型で、
ソース電極、ドレイン電極との接触部を包含し、ソース
領域、ドレイン領域より接合深さの深い補助領域を設け
る。オフセット領域のあるものではそのオフセット領域
より接合深さの深い補助領域を設ける。補助領域をソー
ス領域、ドレイン領域の形成前に形成しても、ソース領
域、ドレイン領域の形成後に高い加速電圧でイオン注入
しアニールしてもよい。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＭＯＳ型電界効果
トランジスタ（以下ＭＯＳトランジスタと記す）、特に
半導体集積回路に入出力段トランジスタとして集積され
たＭＯＳトランジスタおよびその製造方法に関する。

【０００２】

【従来の技術】多数のトランジスタ等の半導体素子を集
積した半導体集積回路（以下ＩＣと記す）、特に金属−
酸化膜−半導体構造のＭＯＳトランジスタを集積したＭ
ＯＳ型集積回路（以下ＭＯＳＩＣと記す）の高集積化、
微細化の進展には目ざましいものがある。

【０００３】図６（ａ）〜（ｃ）は一般的なＭＯＳＩＣ
の製造方法を示す工程順のＭＯＳトランジスタ部分の断
面図である。ｐ型シリコン基板１の表面に難酸化性の皮
膜のパターンを形成し、酸化して選択酸化膜２を形成す
る。次に、難酸化性の皮膜のパターンを除去したｐ型シ
リコン基板１の表面に薄いゲート酸化膜３を形成し、そ
のゲート酸化膜３の上に多結晶シリコンを堆積し、パタ
ーンを形成してゲート電極層４とする［図６（ａ）］。

【０００４】選択酸化膜２およびゲート電極層４をマス
クとして、砒素およびホウ素をイオン注入し、熱処理し
てｎソース領域５、ｎドレイン領域６およびｐ⁺ 固定領
域７を形成し、続いてＣＶＤ法により層間絶縁膜８を堆
積する［同図（ｂ）］。フォトエツチングにより層間絶
縁膜８にコンタクト孔を設けた後、アルミニウム合金を
スパッタ蒸着し、パターン形成してｎソース領域５、ｎ
ドレイン領域６、ｐ⁺ 固定領域７およびゲート電極層４
にそれぞれ接触するソース電極９、ドレイン電極１０、
基板固定電極１１およびゲート電極１２を設け、最後に
保護膜１３を堆積する［同図（ｂ）］。

【０００５】図６（ａ）〜（ｃ）はｎチャネル型ＭＯＳ
トランジスタの製造方法を示したが、ｐチャネル型ＭＯ
Ｓトランジスタも導入する不純物の導電型を変えれば、
同様にして形成できる。

【０００６】

【発明が解決しようとする課題】ＩＣ、ＭＯＳＩＣにお
いては、入力信号線や出力信号線に乗って外部からＩＣ
に侵入する静電気等の高電圧のノイズあるいはサージ電
圧によって、入出力段トランジスタとして集積されたＭ
ＯＳトランジスタが破壊されるのを防止するために、通
常入出力パッドと入出力段トランジスタとの間に抵抗や
ダイオードなどの保護素子が設けられる。

【０００７】しかし、近年、ＭＯＳＩＣの高集積化、微
細化の進展に伴い、ソース・ドレイン領域の接合深さが
従来より浅くなってきており、前記のような保護素子を
設けていても、外部から侵入する静電気等の高電圧ノイ
ズ等が原因と思われる破壊が起きることがあった。図７
（ａ）はＭＯＳＩＣ内の破壊したＭＯＳトランジスタの
シリコン基板表面における平面図、図７（ｂ）はその断
面図である。

【０００８】図のＭＯＳトランジスタはｐ型基板１の表
面層にｎソース領域５、ｎドレイン領域６が形成され、
図の右方にはｐ型シリコン基板１の電位固定のためのｐ
⁺ 固定領域７が形成されている。細線はそれぞれの領域
上に設けられた電極の接触部を表している。図７（ｂ）
の断面図に見られるように、ｎソース領域５とｎドレイ
ン領域６との間のシリコン基板表面上にゲート酸化膜３
を介してゲート電極層４が設けられたｎチャネル型ＭＯ
Ｓトランジスタである。

【０００９】破壊はドレイン電極１０の直下で起きてお
り、溶融部１４を生じて、ｎドレイン領域６とｐ型基板
１との間のｐｎ接合が短絡されている。ｎソース領域５
とｐ型基板１との間のｐｎ接合が短絡されている場合も
ある。このような破壊は、外部から印加される静電気等
の高電圧ノイズによって、ＭＯＳトランジスタのソース
電極４またはドレイン電極５のコンタクト部が瞬間的に
高温に加熱され、電極−接合間が溶融して、接合が短絡
したものと考えられる。

【００１０】以上の問題に鑑みて本発明の目的は、外部
からの高電圧ノイズ等に対して耐性のある半導体装置お
よびその製造方法を提供することにある。

【００１１】

【課題を解決するための手段】上記課題解決のため本発
明は、第一導電型半導体層の表面側に形成された第二導
電型のソース領域およびドレイン領域を有するＭＯＳト
ランジスタにおいて、ソース領域およびドレイン領域に
接触して設けられたソース電極、ドレイン電極との接触
部を包含してソース領域、ドレイン領域内に形成され
た、ソース領域、ドレイン領域より接合深さの深い第二
導電型補助領域を有するものとする。

【００１２】また、ソース領域、ドレイン領域の少なく
とも一方を包含して形成された、ソース領域、ドレイン
領域より接合深さの深い第二導電型オフセット領域を有
するＭＯＳトランジスタにおいては、第二導電型オフセ
ット領域より接合深さの深い第二導電型補助領域を有す
るものとする。そのようにすれば、接合深さの深い第二
導電型補助領域があるため、 サージ電圧により溶融部
が発生しても、接合が短絡される可能性が殆どなくな
り、静電破壊耐量が向上する。

【００１３】上記のようなＭＯＳトランジスタの製造方
法としては、第二導電型ソース領域、ドレイン領域の形
成に先立って第二導電型補助領域を形成することものと
する。接合深さの深い拡散領域を先に形成すれば、後の
熱処理時間も利用できるので都合がよい。逆に接合深さ
の浅い拡散領域を先に形成すれば、後の熱処理時間によ
り必要以上に接合深さが深くなることがある。

【００１４】特に、第二導電型ガードリングを有し、そ
の第二導電型ガードリングと同時に第二導電型補助領域
を形成するものとする。そのようにすれば、特に第二導
電型補助領域を形成するための工程は不要である。ま
た、第二導電型ソース領域、ドレイン領域の形成後、半
導体基板上の絶縁膜に電極接続用のコンタクト孔を設
け、そのコンタクト孔を通じて第二導電型不純物を１Ｍ
ｅＶ以上の加速電圧でイオン注入し、第二導電型補助領
域を形成してもよい。

【００１５】そのようにすれば、接合深さの深い第二導
電型補助領域を形成するための熱処理が不要であり、工
程が短縮できる。

【００１６】

【発明の実施の形態】以下、実施例を基に本発明の実施
の形態を説明する。 ［実施例１］図１（ａ）は本発明第一の実施例のＭＯＳ
ＩＣの一つのＭＯＳトランジスタ部のシリコン基板表面
における平面図、同図（ｂ）はそのＡ−Ａ’線に沿った
断面図である。なお、このＭＯＳＩＣはｎチャネル型Ｍ
ＯＳトランジスタとｐチャネル型ＭＯＳトランジスタと
を含むＣＭＯＳＩＣであってもよい。

【００１７】図１（ａ）において、５、６はそれぞれｎ
ソース領域、ｎドレイン領域である。図の右方には、ｐ
型基板１の電位固定のためのｐ⁺ 拡散領域７が設けられ
ている。点線で示されているのはゲート電極層４、ｎソ
ース領域５、ｎドレイン領域６およびｐ⁺ 固定領域７中
に細線で示されているのはソース電極、ドレイン電極お
よび固定電極の接触部を表している。ｎソース領域５お
よびｎドレイン領域６中のソース電極、ドレイン電極の
接触部には、接触部より大きいｎ補助領域１５が形成さ
れている。

【００１８】図１（ｂ）に示した断面は、従来の一般的
なＭＯＳトランジスタとほぼ同じで、ｐ型基板１の表面
層にｎソース領域５、ｎドレイン領域６が形成され、そ
の間の基板１の表面上にはゲート酸化膜３を介して多結
晶シリコンのゲート電極層４が設けられている。９、１
０、１１、１２はそれぞれソース電極、ドレイン電極、
固定電極、ゲート電極である。図７（ｂ）の従来のＭＯ
Ｓトランジスタと異なっている点は、ソース電極９、ド
レイン電極１０の直下の基板表面層にｎ補助領域１５が
形成されている点である。ｎ補助領域１５は、ｎソース
領域５、ｎドレイン領域６と同じ導電型で、その接合深
さは１μｍと、ｎソース領域５、ｎドレイン領域６の
０．３μｍより深く形成されている。

【００１９】図１（ｃ）は、本発明第一の実施例のＭＯ
ＳＩＣに高電圧ノイズを印加した後のＭＯＳトランジス
タ部の断面図である。外部から印加される静電気等の高
電圧ノイズによって、ＭＯＳトランジスタのソース電極
９の接触部が瞬間的に高温に加熱され、電極−接合間が
溶融した溶融部１４が見られるが、溶融部１４は、ｎ補
助領域１５の中に留まっているため、ｎドレイン領域１
０とｐ型シリコン基板１との間の接合が短絡されてはい
ない。

【００２０】実施例１のＭＯＳトランジスタを、Ｃ＝２
００［μＦ］、Ｒ＝０［Ω］の静電破壊耐性試験におい
て、従来は破壊耐性が３００［Ｖ］程度であったもの
が、５００［Ｖ］程度にまで破壊耐性が向上した。この
ように、ソース電極９、ドレイン電極１０の直下に、ｎ
ソース領域５、ｎドレイン領域６と同じ導電型で、それ
らより接合深さの深いｎ補助領域１５を形成することに
よって、外部からの高電圧ノイズ等に対して耐性のある
高信頼性の半導体装置とすることができる。

【００２１】図２（ａ）〜（ｄ）は本発明の実施例のＭ
ＯＳＩＣの製造方法を示すＭＯＳトランジスタ部分の工
程順の断面図である。ｐ型シリコン基板１の表面に難酸
化性の皮膜のパターンを形成し、酸化して選択酸化膜２
を形成する。次に、難酸化性の皮膜のパターンを除去し
たｐ型シリコン基板１の表面に、厚さ約２５ｎｍのゲー
ト酸化膜３を形成し、そのゲート酸化膜３の上に多結晶
シリコンを堆積し、パターンを形成してゲート電極層４
とする［図２（ａ）］。

【００２２】次に、ｎチャネル型ＭＯＳトランジスタの
ソース電極、ドレイン電極のコンタクト孔形成予定の場
所に、フォトレジストをマスクとして選択的に燐をイオ
ン注入し（注入条件；加速電圧１５０ｋｅＶ、ドーズ量
５×１０¹⁴原子／ｃｍ² ）、続いて熱処理して（熱処理
条件；温度１０００℃、４０分間）、接合深さ約１μｍ
のｎ補助領域１５を形成する［同図（ｂ）］。図示され
ない断面では、ｐチャネル型ＭＯＳトランジスタのソー
ス電極、ドレイン電極のコンタクト孔形成予定の場所
に、ホウ素のイオン注入および熱処理により、ｐ補助領
域が形成される。

【００２３】選択酸化膜２およびゲート電極層４をマス
クとして、砒素（注入条件；加速電圧９０ｋｅＶ、ドー
ズ量４×１０¹⁵原子／ｃｍ² ）およびホウ素をイオン注
入し、熱処理（熱処理条件；温度９００℃、２５分間）
してｎソース領域５、ｎドレイン領域６およびｐ⁺ 固定
領域７を形成する。同様にして、ｐチャネル型ＭＯＳト
ランジスタのｐソース領域、ｐドレイン領域等を形成
し、続いてＣＶＤ法によりＰＳＧ（燐シリケートガラ
ス）を堆積し、リフロー処理（熱処理条件；温度９５０
℃、１５分間）をして層間絶縁膜８とする［同図
（ｃ）］。この後では、ｎソース領域５、ｎドレイン領
域６の接合深さは、約０．３μｍとなつている。

【００２４】フォトエツチングにより層間絶縁膜８にコ
ンタクト孔を設けた後、アルミニウム合金をスパッタ蒸
着し、パターン形成してｎソース領域５、ｎドレイン領
域６、ｐ⁺ 固定領域７およびゲート電極層４にそれぞれ
接触するソース電極９、ドレイン電極１０、基板固定電
極１１およびゲート電極１２を設け、最後にプラズマＣ
ＶＤ法により窒化シリコンの保護膜１３を堆積する［同
図（ｄ）］。

【００２５】このようにして、ｎソース領域５、ｎドレ
イン領域６より接合深さの深いｎ補助領域１５を有する
ＭＯＳトランジスタが実現できる。 ［実施例２］図３（ａ）は本発明第二の実施例のＭＯＳ
ＩＣの一つのＭＯＳトランジスタ部のシリコン基板表面
における平面図、同図（ｂ）はそのＢ−Ｂ’線に沿った
断面図である。なお、このＭＯＳＩＣはｎチャネル型Ｍ
ＯＳトランジスタとｐチャネル型ＭＯＳトランジスタと
を含むＣＭＯＳＩＣであってもよい。

【００２６】この例では、シリコン基板がｎ型基板であ
り、その上に積層されたｐウェルの表面層にｎチャネル
型ＭＯＳトランジスタが形成されている。また、ｎチャ
ネル型ＭＯＳトランジスタに、低耐圧ＭＯＳトランジス
タと高耐圧ＭＯＳトランジスタがあり、図に示したのは
高耐圧ＭＯＳトランジスタの方である。図３（ａ）にお
いて、ｐウェル１７の表面層にｎソース領域５、ｎドレ
イン領域６が形成され、その間の基板表面上にはゲート
酸化膜を介して多結晶シリコンのゲート電極層４が設け
られている。高耐圧化のためｎソース領域５、ｎドレイ
ン領域６の外側に同じ導電型のｎオフセット領域１８が
形成されている。また、ｎチャネル型ＭＯＳトランジス
タとｐ⁺ 固定領域７との間にｎガードリング領域１９が
形成されている。

【００２７】図３（ｂ）は、実施例２のＭＯＳトランジ
スタ部の断面図である。ｎ型基板１７の上に積層された
ｐウェル１７の表面層にｎオフセット領域１８が形成さ
れている。ｎオフセット領域１８内にｎソース領域５、
ｎドレイン領域６が形成されている。９、１０、１１、
１２はソース電極、ドレイン電極、固定電極およびゲー
ト電極である。ソース電極９、ドレイン電極１０の直下
の基板表面層に、電極の接触部を含み、ｎソース領域
５、ｎドレイン領域６、ｎオフセット領域１８より接合
深さの深いｎ補助領域１５が形成されている。ｎ補助領
域１５の接合深さは３μｍで、ｎソース領域の０．３μ
ｍ、ｎオフセット領域の２μｍより深い。

【００２８】図３（ｃ）は、実施例２のＭＯＳＩＣに高
電圧ノイズを印加した後のＭＯＳトランジスタ部の断面
図である。外部から印加される静電気等の高電圧ノイズ
によって、ＭＯＳトランジスタのソース電極９またはド
レイン電極１０の接触部が瞬間的に高温に加熱され、電
極−接合間が溶融した溶融部１４が見られるが、溶融部
１４は、ｎ補助領域１５の中に留まっているため、接合
が短絡されてはいない。

【００２９】このように、ソース電極９、ドレイン電極
１０の直下に、ｎソース領域５、ｎドレイン領域６、ｎ
オフセット領域１８と同じ導電型で、それらより接合深
さの深いｎ補助領域１５を形成することによって、外部
からの高電圧ノイズ等に対して耐性のある半導体装置と
することができる。図４（ａ）〜（ｄ）は本発明の実施
例のＭＯＳＩＣの製造方法を示すＭＯＳトランジスタ部
分の工程順の断面図である。なお、このＭＯＳＩＣはｎ
チャネル型ＭＯＳトランジスタとｐチャネル型ＭＯＳト
ランジスタとを含むＣＭＯＳＩＣである。

【００３０】まず、ｎ型基板１６の表面層にホウ素をイ
オン注入し（注入条件；ドーズ量１０¹²原子／ｃ
ｍ² ）、でｐウェル１７を形成する。同様に燐をイオン
注入し、ｐチャネル型ＭＯＳトランジスタのためのｎウ
ェルを形成する。次にｐウェル１７内に、フォトレジス
トをマスクとして選択的にｎオフセット領域１８形成の
ため燐をイオン注入（注入条件；加速電圧１５０ｋｅ
Ｖ、ドーズ量 １０¹³原子／ｃｍ² ）する。続いて、燐
をイオン注入し選択酸化膜の下となる部分にｎガードリ
ングのため燐をイオン注入（注入条件；加速電圧１５０
ｋｅＶ、ドーズ量５×１０¹⁴原子／ｃｍ² ）する。この
ときに、同時にｎチャネル型ＭＯＳＦＥＴのソース電
極、ドレイン電極のコンタクト孔形成予定の場所に、燐
をイオン注入する。続くオフセット熱処理（熱処理条件
１１５０℃、１２０分間）によって、接合深さが約２μ
ｍのｎオフセツト領域１８、接合深さが３μｍのｎガー
ドリング１９が形成される。同時にｎオフセツト領域１
８内に接合深さが３μｍのｎ補助領域１５が形成される
［図４（ａ）］。図示されない断面では、ｐチャネル型
ＭＯＳＦＥＴのソース電極、ドレイン電極のコンタクト
孔形成予定の場所に、ホウ素のイオン注入および熱処理
により、ｐ保護領域が形成される。

【００３１】ｐウェル１７の表面に難酸化性の皮膜のパ
ターンを形成後酸化して選択酸化膜２を形成し、素子形
成領域を分離する。次に、難酸化性の皮膜のパターンを
除去したｐウェル１７の表面に、厚さ約１３０ｎｍのゲ
ート酸化膜３を形成し、そのゲート酸化膜３の上に厚さ
約３２０ｎｍの多結晶シリコンを堆積し、パターニン
グ、エッチングをおこなって、ゲート電極層４とする
［同図（ｂ）］。多結晶シリコンは堆積する際に、燐を
導入することにより、導体として使用できるようにして
ある。

【００３２】選択酸化膜２およびゲート電極層４をマス
クとして、前記のオフセット拡散内に砒素（注入条件；
加速電圧９０ｋｅＶ、ドーズ量４×１０¹⁵原子／ｃ
ｍ² ）をイオン注入し、熱処理（熱処理条件；温度９０
０℃、２５分間）してｎソース領域５、ｎドレイン領域
６を形成する。同様にホウ素のイオン注入により、ｐ⁺
固定領域７を形成する。このとき、ｐチャネル型ＭＯＳ
トランジスタのｐソース領域、ｐドレイン領域等を形成
してもよい。続いてＣＶＤ法によりＰＳＧ（燐シリケー
トガラス）を堆積し、リフロー処理（熱処理条件；温度
９５０℃、１５分間）をして層間絶縁膜８とする［同図
（ｃ）］。この後では、ｎソース領域５、ｎドレイン領
域６の接合深さは、約０．３μｍとなつている。

【００３３】フォトエツチングにより層間絶縁膜８にパ
ターニング、エッチングをおこない、コンタクト孔を設
けた後、アルミニウム合金をスパッタ蒸着し、パターン
形成してｎソース領域５、ｎドレイン領域６、ｐ⁺ 固定
領域７およびゲート電極層４にそれぞれ接触するソース
電極９、ドレイン電極１０、基板固定電極１１およびゲ
ート電極１２を設け、最後にプラズマＣＶＤ法により窒
化シリコンの保護膜１３を堆積する［同図（ｄ）］。

【００３４】このようにｎガードリング１９形成のため
の燐イオン注入を利用してｎ補助領域１５を形成すれ
ば、プロセスを新たに追加する必要が無く、現状のプロ
セスをそのまま利用できる。 ［実施例３］図５（ａ）〜（ｄ）は本発明の実施例２の
ＭＯＳトランジスタを含むＭＯＳＩＣの別の製造方法を
示す工程順のＭＯＳトランジスタ部の断面図である。な
お、このＭＯＳＩＣはｎチャネル型ＭＯＳＦＥＴとｐチ
ャネル型ＭＯＳトランジスタとを含むＣＭＯＳＩＣであ
る。

【００３５】まず、ｎ型基板１６の表面層にｐウェル１
７形成のため、ホウ素をイオン注入する。（注入条件；
ドーズ量１０¹²原子／ｃｍ² ）必要によりｎウェルを形
成するための、燐のイオン注入をおこなう。次にｐウェ
ル１７の表面層に、フォトレジストをマスクとして選択
的にｎオフセット領域１８形成のため燐をイオン注入
（注入条件；ドーズ量１０¹³原子／ｃｍ² ）する。続い
て、選択酸化膜の下となる部分に部分にｎガードリング
１９形成のための燐をイオン注入（注入条件；加速電圧
１５０ｋｅＶ、ドーズ量５×１０¹⁴原子／ｃｍ² ）す
る。続くオフセット熱処理（熱処理条件１１５０℃、１
２０分間）によって、接合深さが約２μｍのｎオフセツ
ト領域１８、接合深さが３μｍのｎガードリング１９が
形成される［図５（ａ）］。

【００３６】次に、ｐウェル１７の表面に難酸化性の皮
膜のパターンを形成し、酸化して選択酸化膜２を形成
し、素子形成領域を分離する。その後、難酸化性の皮膜
のパターンを除去したｐ型シリコン基板１の表面に、厚
さ約１３０ｎｍのゲート酸化膜３を形成し、そのゲート
酸化膜３の上に減圧ＣＶＤ法により厚さ約３２０ｎｍの
多結晶シリコンを堆積し、パターニング、エッチングを
おこなって、ゲート電極層４とする。多結晶シリコン
は、堆積する際に燐を導入することにより、導体として
使用できるようにしてある。

【００３７】前記のｎオフセット領域１８内に選択酸化
膜２およびゲート電極層４をマスクとして、砒素をイオ
ン注入（注入条件；加速電圧９０ｋｅＶ、ドーズ量４×
１０ ¹⁵原子／ｃｍ² ）し、熱処理（熱処理条件；温度９
００℃、２５分間）してｎソース領域５、ｎドレイン領
域６を形成する。同様にホウ素をイオン注入し熱処理し
てｐ⁺ 固定領域７や、ｐチャネル型ＭＯＳトランジスタ
のｐソース領域、ｐドレイン領域等を形成し、続いてＣ
ＶＤ法によりＰＳＧ（燐シリケートガラス）を堆積し、
リフロー処理（熱処理条件；温度９５０℃、１５分間）
をして層間絶縁膜８とする［同図（ｂ）］。

【００３８】フォトエツチングにより、層間絶縁膜８の
ソース電極、ドレイン電極コンタクト用のコンタクト孔
を開口した後、燐をイオン注入（注入条件；加速電圧
３ＭｅＶ、ドーズ量 ５×１０¹⁴原子／ｃｍ² ）し、低
温アニール（熱処理条件８００℃、２５分間）によっ
て、コンタクト形成部下にのみｎオフセット領域１８よ
り接合深さの深いｎ補助領域１５を形成する［同図
（ｃ）］。コンタクト形成部下の拡散層の接合深さは、
約３μｍになる。図示されない断面では、ｐチャネル型
ＭＯＳＦＥＴのソース電極、ドレイン電極のコンタクト
孔形成予定の場所に、ホウ素のイオン注入および熱処理
により、ｐ補助領域が形成される。

【００３９】アルミニウム合金をスパッタ蒸着し、パタ
ーン形成してｎソース領域５、ｎドレイン領域６、ｐ⁺
固定領域７およびゲート電極層４にそれぞれ接触するソ
ース電極９、ドレイン電極１０、基板固定電極１１およ
びゲート電極１２を設け、最後にプラズマＣＶＤ法によ
り窒化シリコンの保護膜１３を堆積し、ＭＯＳＩＣを完
成する［同図（ｄ）］。

【００４０】

【発明の効果】以上説明したように本発明によれば、Ｍ
ＯＳトランジスタのソース領域、ドレイン領域内にソー
ス電極、ドレイン電極との接触部を包含し、ソース領
域、ドレイン領域あるいはオフセット領域のあるもので
はそのオフセット領域より接合深さの深い補助領域を設
けることによって、サージ電圧により溶融部が発生して
も、接合が短絡されず、外部から印加される高電圧のノ
イズ等に対する耐性が高い、ＭＯＳトランジスタとな
る。

【００４１】例えば、実施例において説明したように、
Ｃ＝２００［μＦ］、Ｒ＝０［Ω］の静電破壊耐性試験
において、従来は破壊耐圧が３００［Ｖ］であったもの
が、５００［Ｖ］にまで向上した。

【図面の簡単な説明】

【図１】（ａ）は本発明第一の実施例のＭＯＳトランジ
スタのシリコン表面における平面図、（ｂ）はＡ−Ａ’
線における部分断面図、（ｃ）はサージ電圧印加後の部
分断面図

【図２】（ａ）〜（ｄ）は本発明第一の実施例のＭＯＳ
トランジスタの製造工程順の部分断面図

【図３】（ａ）は本発明第二の実施例のＭＯＳトランジ
スタのシリコン表面における平面図、（ｂ）はＢ−Ｂ’
線における部分断面図、（ｃ）はサージ電圧印加後の部
分断面図

【図４】（ａ）〜（ｄ）は本発明第二の実施例のＭＯＳ
トランジスタの製造工程順の部分断面図

【図５】（ａ）〜（ｄ）は本発明第二の実施例のＭＯＳ
トランジスタの別の製造工程順の部分断面図

【図６】（ａ）〜（ｃ）は従来のＭＯＳトランジスタの
別の製造工程順の部分断面図

【図７】従来のＭＯＳトランジスタのシリコン表面にお
ける平面図、（ｂ）ははサージ電圧印加後の部分断面図

【符号の説明】

１ ｐ型基板 ２ 選択酸化膜 ３ ゲート酸化膜 ４ ゲート電極層 ５ ｎソース領域 ６ ｎドレイン領域 ７ ｐ⁺ 固定領域 ８ 層間絶縁膜 ９ ソース電極 １０ ドレイン電極 １１ 固定電極 １２ ゲート電極 １３ 保護膜 １４ 溶融部 １５ ｎ補助領域 １６ ｎ型基板 １７ ｐウェル １８ ｎオフセット領域 １９ ｎガードリング

Claims (5)

【特許請求の範囲】
1. 【請求項１】第一導電型半導体層の表面側に形成された
   第二導電型のソース領域およびドレイン領域を有するＭ
   ＯＳトランジスタにおいて、ソース領域およびドレイン
   領域に接触して設けられたソース電極、ドレイン電極と
   の接触部を包含してソース領域、ドレイン領域内に形成
   された、ソース領域、ドレイン領域より接合深さの深い
   第二導電型補助領域を有することを特徴とするＭＯＳト
   ランジスタ。
2. 【請求項２】ソース領域、ドレイン領域の少なくとも一
   方を包含して形成された、ソース領域、ドレイン領域よ
   り接合深さの深い第二導電型オフセット領域を有するＭ
   ＯＳトランジスタにおいて、第二導電型オフセット領域
   より接合深さの深い第二導電型補助領域を有することを
   特徴とする請求項１記載のＭＯＳトランジスタ。
3. 【請求項３】第一導電型半導体層の表面側に形成された
   第二導電型のソース領域およびドレイン領域と、第二導
   電型ソース領域とドレイン領域とに挟まれた第一導電型
   半導体層の表面上にゲート絶縁膜を介して設けられたゲ
   ート電極層と、第二導電型ソース領域、ドレイン領域、
   ゲート電極層にそれぞれ接触して設けられたソース電
   極、ドレイン電極、ゲート電極と、ソース電極、ドレイ
   ン電極との接触部を包含してソース領域、ドレイン領域
   内に形成された、ソース領域、ドレイン領域より接合深
   さの深い第二導電型補助領域とを有するＭＯＳトランジ
   スタの製造方法において、第二導電型ソース領域、ドレ
   イン領域の形成に先立って第二導電型補助領域を形成す
   ることを特徴とするＭＯＳトランジスタの製造方法。
4. 【請求項４】第二導電型ガードリングを有し、その第二
   導電型ガードリングと同時に第二導電型補助領域を形成
   することを特徴とする請求項３記載のＭＯＳトランジス
   タの製造方法。
5. 【請求項５】第一導電型半導体層の表面側に形成された
   第二導電型のソース領域およびドレイン領域と、第二導
   電型ソース領域とドレイン領域とに挟まれた第一導電型
   半導体層の表面上にゲート絶縁膜を介して設けられたゲ
   ート電極層と、第二導電型ソース領域、ドレイン領域、
   ゲート電極層にそれぞれ接触して設けられたソース電
   極、ドレイン電極、ゲート電極と、ソース電極、ドレイ
   ン電極との接触部を包含してソース領域、ドレイン領域
   内に形成された、ソース領域、ドレイン領域より接合深
   さの深い第二導電型補助領域とを有するＭＯＳトランジ
   スタの製造方法において、第二導電型ソース領域、ドレ
   イン領域の形成後、半導体基板上の絶縁膜に電極接続用
   のコンタクト孔を設け、そのコンタクト孔を通じて第二
   導電型不純物を１ＭｅＶ以上の加速電圧でイオン注入
   し、第二導電型補助領域を形成することを特徴とするＭ
   ＯＳトランジスタの製造方法。