JPH1041759A - オペアンプ用電力段 - Google Patents
オペアンプ用電力段Info
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- JPH1041759A JPH1041759A JP9108395A JP10839597A JPH1041759A JP H1041759 A JPH1041759 A JP H1041759A JP 9108395 A JP9108395 A JP 9108395A JP 10839597 A JP10839597 A JP 10839597A JP H1041759 A JPH1041759 A JP H1041759A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3083—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the power transistors being of the same type
- H03F3/3086—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the power transistors being of the same type two power transistors being controlled by the input signal
- H03F3/3096—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the power transistors being of the same type two power transistors being controlled by the input signal using a single transistor with output on emitter and collector as phase splitter
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Abstract
(57)【要約】
【課題】 零入力電流が制御され、回路設計や集積が容
易でありかつ正確に制御でき、信頼性があり、面積が小
さくてすむオペアンプ用電力段を提供する。 【解決手段】 オペアンプ１用の電力段３は、トーテム
ポール構成の第１および第２のＮＰＮ（出力）トランジ
スタ１２，１３により形成された出力段６を含んでお
り、それぞれのベース端子およびエミッタ端子の間にそ
れぞれ抵抗器１６，１７を有する。ＮＰＮトランジスタ
１２，１３は、電流源段８により供給される零入力電流
によってＡＢ級にバイアスされており、ゲイン段５によ
り動的に制御されている。ゲイン段５は、ＮＰＮ（ゲイ
ン）トランジスタ１８を含んでおり、そのコレクタ端子
は第１のＮＰＮトランジスタ１２のベース端子に接続さ
れており、エミッタ端子は第２のＮＰＮトランジスタ１
３のベース端子に接続されている。
易でありかつ正確に制御でき、信頼性があり、面積が小
さくてすむオペアンプ用電力段を提供する。 【解決手段】 オペアンプ１用の電力段３は、トーテム
ポール構成の第１および第２のＮＰＮ（出力）トランジ
スタ１２，１３により形成された出力段６を含んでお
り、それぞれのベース端子およびエミッタ端子の間にそ
れぞれ抵抗器１６，１７を有する。ＮＰＮトランジスタ
１２，１３は、電流源段８により供給される零入力電流
によってＡＢ級にバイアスされており、ゲイン段５によ
り動的に制御されている。ゲイン段５は、ＮＰＮ（ゲイ
ン）トランジスタ１８を含んでおり、そのコレクタ端子
は第１のＮＰＮトランジスタ１２のベース端子に接続さ
れており、エミッタ端子は第２のＮＰＮトランジスタ１
３のベース端子に接続されている。
Description
【０００１】
【発明の属する技術分野】本発明は、電力段に関し、特
にオペアンプのための電力段に適用して有効な技術に関
する。
にオペアンプのための電力段に適用して有効な技術に関
する。
【０００２】
【従来の技術】知られているように、ＮＰＮ電力出力ト
ランジスタを特徴とするオペアンプ用の広範な種類の電
力段が存在しており、それらは採用されているバイアス
方式によって分類されている。以下の説明においてはＡ
Ｂ級アンプについて言及するが、そのアンプでは、クロ
スオーバひずみを除去するために、零入力状態のときで
も弱い電流が供給される。
ランジスタを特徴とするオペアンプ用の広範な種類の電
力段が存在しており、それらは採用されているバイアス
方式によって分類されている。以下の説明においてはＡ
Ｂ級アンプについて言及するが、そのアンプでは、クロ
スオーバひずみを除去するために、零入力状態のときで
も弱い電流が供給される。
【０００３】
【発明が解決しようとする課題】ＡＢ級アンプの場合、
零入力電流の正確な制御は特に重要であり、通常、きわ
めて多くのＮＰＮおよびＰＮＰ素子を含む複雑な回路網
を用いてなされるが、しかし、それらには幾つかの問題
がある。
零入力電流の正確な制御は特に重要であり、通常、きわ
めて多くのＮＰＮおよびＰＮＰ素子を含む複雑な回路網
を用いてなされるが、しかし、それらには幾つかの問題
がある。
【０００４】実際、制御網にはきわめて多くの極が導入
されるが、それはオペアンプの帯域を損ない、オペアン
プの集積のために必要な面積の増大は無視できるもので
はなく、また、零入力電流を常に正確に制御し、再生で
きるわけではない。
されるが、それはオペアンプの帯域を損ない、オペアン
プの集積のために必要な面積の増大は無視できるもので
はなく、また、零入力電流を常に正確に制御し、再生で
きるわけではない。
【０００５】このタイプの電力段はまた、容量性負荷が
出力に接続されている場合には不安定であるが、この不
安定性は、抵抗の非常に小さな（数Ω）抵抗器と、数百
ｎＦオーダーの電気容量のキャパシタとの直列の接続を
有してなる、オペアンプとグランドとの間に配置される
回路網（ブシュロセル（Boucherot cell）として知られ
ている）を提供することにより除去される。しかし、そ
のようなセルは、アンプのコストを増大させるという欠
点がある。
出力に接続されている場合には不安定であるが、この不
安定性は、抵抗の非常に小さな（数Ω）抵抗器と、数百
ｎＦオーダーの電気容量のキャパシタとの直列の接続を
有してなる、オペアンプとグランドとの間に配置される
回路網（ブシュロセル（Boucherot cell）として知られ
ている）を提供することにより除去される。しかし、そ
のようなセルは、アンプのコストを増大させるという欠
点がある。
【０００６】本発明の目的は、前述の問題を克服するよ
うに設計されたアンプ段を提供することにある。
うに設計されたアンプ段を提供することにある。
【０００７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【０００９】本発明によれば、請求項１に請求されたオ
ペアンプ用電力段が提供される。すなわち、本発明のオ
ペアンプ用電力段は、出力端子（７）を備え、上側トラ
ンジスタ素子（１２；１２ａ，１２ｂ）と下側トランジ
スタ素子（１３；１３ａ，１３ｂ）とを有する、ＡＢ級
で動作する出力段（６；６’）を有し、前記上側トラン
ジスタ素子（１２；１２ａ，１２ｂ）が、前記出力端子
（７）に接続された第１の端子と、第１の基準電位線
（１４）に接続された第２の端子と、制御端子とを有
し、前記下側トランジスタ素子（１３；１３ａ，１３
ｂ）が、第２の基準電位線（１５）に接続された第１の
端子と、前記出力端子（７）に接続された第２の端子
と、制御端子とを有してなり、前記上側トランジスタ素
子（１２；１２ａ，１２ｂ）の前記制御端子と前記第１
の端子との間に接続された第１の抵抗素子（１６；２
８，２９）と、前記下側トランジスタ素子（１３；１３
ａ，１３ｂ）の前記制御端子と前記第１の端子との間に
接続された第２の抵抗素子（１７；３０，３１）とを有
することを特徴としている。
ペアンプ用電力段が提供される。すなわち、本発明のオ
ペアンプ用電力段は、出力端子（７）を備え、上側トラ
ンジスタ素子（１２；１２ａ，１２ｂ）と下側トランジ
スタ素子（１３；１３ａ，１３ｂ）とを有する、ＡＢ級
で動作する出力段（６；６’）を有し、前記上側トラン
ジスタ素子（１２；１２ａ，１２ｂ）が、前記出力端子
（７）に接続された第１の端子と、第１の基準電位線
（１４）に接続された第２の端子と、制御端子とを有
し、前記下側トランジスタ素子（１３；１３ａ，１３
ｂ）が、第２の基準電位線（１５）に接続された第１の
端子と、前記出力端子（７）に接続された第２の端子
と、制御端子とを有してなり、前記上側トランジスタ素
子（１２；１２ａ，１２ｂ）の前記制御端子と前記第１
の端子との間に接続された第１の抵抗素子（１６；２
８，２９）と、前記下側トランジスタ素子（１３；１３
ａ，１３ｂ）の前記制御端子と前記第１の端子との間に
接続された第２の抵抗素子（１７；３０，３１）とを有
することを特徴としている。
【００１０】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００１１】本発明の好適な、しかし限定を意図したも
のではない２つの実施の形態を、添付図面を参照しなが
ら例示のために説明する。
のではない２つの実施の形態を、添付図面を参照しなが
ら例示のために説明する。
【００１２】（実施の形態１）図１において参照番号１
はオペアンプを示しており、オペアンプ１は、差動入力
段２（略図的にのみ示されており、詳細には示されてい
ない）と、差動入力段２の出力４に接続された電力段３
とからなっている。電力段３は、ゲイン段５と、ゲイン
段５に接続されて出力信号Ｖo を供給する出力端子７を
画定する電力出力段（出力段、以下、出力段と略す）６
と、出力段６をバイアスするための電流源段８とからな
っている。
はオペアンプを示しており、オペアンプ１は、差動入力
段２（略図的にのみ示されており、詳細には示されてい
ない）と、差動入力段２の出力４に接続された電力段３
とからなっている。電力段３は、ゲイン段５と、ゲイン
段５に接続されて出力信号Ｖo を供給する出力端子７を
画定する電力出力段（出力段、以下、出力段と略す）６
と、出力段６をバイアスするための電流源段８とからな
っている。
【００１３】出力段６は、トーテムポール構成（Totem-
Pole configuration）の２つのＮＰＮトランジスタ（以
下、トランジスタと略す）１２，１３を有する。トラン
ジスタ１２のエミッタ端子は出力端子７に接続されてお
り、ベース端子はノード３５を画定しており、コレクタ
端子は（供給電圧ＶCCの）電源線１４に接続されてい
る。トランジスタ１３のエミッタ端子はグランド線１５
に接続されており、ベース端子はノード３６を画定して
おり、コレクタ端子は出力端子７に接続されている。ト
ランジスタ１２，１３の占める面積はＡ12, Ａ13であ
り、それぞれ反転飽和電流がＩS,12, ＩS,13であり、ベ
ースとエミッタ端子間の電圧はそれぞれＶbe ,12,Ｖ
be,13 であり、また、それぞれに電流Ｉ12, Ｉ13が供給
されている。
Pole configuration）の２つのＮＰＮトランジスタ（以
下、トランジスタと略す）１２，１３を有する。トラン
ジスタ１２のエミッタ端子は出力端子７に接続されてお
り、ベース端子はノード３５を画定しており、コレクタ
端子は（供給電圧ＶCCの）電源線１４に接続されてい
る。トランジスタ１３のエミッタ端子はグランド線１５
に接続されており、ベース端子はノード３６を画定して
おり、コレクタ端子は出力端子７に接続されている。ト
ランジスタ１２，１３の占める面積はＡ12, Ａ13であ
り、それぞれ反転飽和電流がＩS,12, ＩS,13であり、ベ
ースとエミッタ端子間の電圧はそれぞれＶbe ,12,Ｖ
be,13 であり、また、それぞれに電流Ｉ12, Ｉ13が供給
されている。
【００１４】出力段６はまた、それぞれのトランジスタ
１２および１３のベースとエミッタ端子の間に配置され
た、同じ抵抗Ｒの２つの抵抗器１６および１７を有して
いる。
１２および１３のベースとエミッタ端子の間に配置され
た、同じ抵抗Ｒの２つの抵抗器１６および１７を有して
いる。
【００１５】ゲイン段５は、ＮＰＮトランジスタ（以
下、トランジスタと略す）１８と、トランジスタ１８の
ベース端子とコレクタ端子との間に配置された安定キャ
パシタ１９とを有しており、トランジスタ１８のベース
端子は差動入力段２の出力４に接続されており、コレク
タ端子はトランジスタ１２のベース端子（ノード３５）
に接続されており、エミッタ端子はトランジスタ１３の
ベース端子に接続されている。
下、トランジスタと略す）１８と、トランジスタ１８の
ベース端子とコレクタ端子との間に配置された安定キャ
パシタ１９とを有しており、トランジスタ１８のベース
端子は差動入力段２の出力４に接続されており、コレク
タ端子はトランジスタ１２のベース端子（ノード３５）
に接続されており、エミッタ端子はトランジスタ１３の
ベース端子に接続されている。
【００１６】電流源段８はＮＰＮ基準トランジスタ（以
下、基準トランジスタと略す）２１を有しており、基準
トランジスタ２１のエミッタ端子はグランド線１５に接
続されており、コレクタ端子は等価電流源２２を介して
電源線１４に接続されており、ベース端子は抵抗Ｒ／２
の抵抗器２３を介してグランド線１５に接続されてい
る。上述のように、Ｒは抵抗器１６，１７の抵抗であ
る。基準トランジスタ２１の面積はＡ21であり、ベース
とエミッタ端子間の電圧降下はＶbe,21 である。等価電
流源２２は基準トランジスタ２１に電流Ｉr を供給す
る。
下、基準トランジスタと略す）２１を有しており、基準
トランジスタ２１のエミッタ端子はグランド線１５に接
続されており、コレクタ端子は等価電流源２２を介して
電源線１４に接続されており、ベース端子は抵抗Ｒ／２
の抵抗器２３を介してグランド線１５に接続されてい
る。上述のように、Ｒは抵抗器１６，１７の抵抗であ
る。基準トランジスタ２１の面積はＡ21であり、ベース
とエミッタ端子間の電圧降下はＶbe,21 である。等価電
流源２２は基準トランジスタ２１に電流Ｉr を供給す
る。
【００１７】トランジスタ２４のベース端子とエミッタ
端子はそれぞれ基準トランジスタ２１のコレクタ端子と
ベース端子に接続されており、コレクタ端子はノード３
８を画定している。
端子はそれぞれ基準トランジスタ２１のコレクタ端子と
ベース端子に接続されており、コレクタ端子はノード３
８を画定している。
【００１８】最後に、電流源段８は、電流ミラー回路を
形成するような２つのＰＮＰトランジスタ（以下、トラ
ンジスタと略す）２５，２６を有している。より具体的
に述べると、トランジスタ２５，２６はベース端子が互
いに接続されており、エミッタ端子は電源線１４に接続
されている。トランジスタ２５は、コレクタ端子とベー
ス端子が互いに、そしてノード３８へと接続されてい
る。トランジスタ２６は、コレクタ端子が出力段６のノ
ード３５へと接続されており、等価電流源２２により供
給される電流Ｉr に比例するバイアス電流Ｉp を供給す
る。
形成するような２つのＰＮＰトランジスタ（以下、トラ
ンジスタと略す）２５，２６を有している。より具体的
に述べると、トランジスタ２５，２６はベース端子が互
いに接続されており、エミッタ端子は電源線１４に接続
されている。トランジスタ２５は、コレクタ端子とベー
ス端子が互いに、そしてノード３８へと接続されてい
る。トランジスタ２６は、コレクタ端子が出力段６のノ
ード３５へと接続されており、等価電流源２２により供
給される電流Ｉr に比例するバイアス電流Ｉp を供給す
る。
【００１９】次に、出力段の動作を、まずオペアンプの
入力に信号が全く存在しない零入力状態について、まず
回路トランジスタのベース電流を無視して、説明する。
入力に信号が全く存在しない零入力状態について、まず
回路トランジスタのベース電流を無視して、説明する。
【００２０】等価電流源２２により生成される電流Ｉp
のすべては基準トランジスタ２１へと流れて、電圧降下
Ｖbe,21 を生じさせ、それにより今度は、抵抗Ｒ／２の
抵抗器２３に電流２Ｖbe,21 ／Ｒを生じさせ、それが電
流ミラー回路（トランジスタ２５，２６を含む）により
鏡映されて、電流Ｉp としてノード３５に供給される。
のすべては基準トランジスタ２１へと流れて、電圧降下
Ｖbe,21 を生じさせ、それにより今度は、抵抗Ｒ／２の
抵抗器２３に電流２Ｖbe,21 ／Ｒを生じさせ、それが電
流ミラー回路（トランジスタ２５，２６を含む）により
鏡映されて、電流Ｉp としてノード３５に供給される。
【００２１】零入力状態において、電流Ｉp は分割され
て、出力段６のトランジスタ１２および１３により供給
される電流Ｉ12およびＩ13は等しくなる。トランジスタ
１２および１３が同一（即ち、Ａ12＝Ａ13でＩs,12＝Ｉ
s,13）の場合には、トランジスタ１２および１３に供給
される電流Ｉ1 およびＩ2 はＶbe,21 ／Ｒに等しい。
て、出力段６のトランジスタ１２および１３により供給
される電流Ｉ12およびＩ13は等しくなる。トランジスタ
１２および１３が同一（即ち、Ａ12＝Ａ13でＩs,12＝Ｉ
s,13）の場合には、トランジスタ１２および１３に供給
される電流Ｉ1 およびＩ2 はＶbe,21 ／Ｒに等しい。
【００２２】この場合、トランジスタ１２および１３の
ベース端子およびエミッタ端子間の電圧Ｖbe,12 および
Ｖbe,13 は互いに、また、Ｖbe,21 に等しい。トランジ
スタ１３の零入力時の性能は、トランジスタ１２のそれ
と同一であるため、以下の説明では、単純化のため、ト
ランジスタ１２に関する量についてだけ言及する。
ベース端子およびエミッタ端子間の電圧Ｖbe,12 および
Ｖbe,13 は互いに、また、Ｖbe,21 に等しい。トランジ
スタ１３の零入力時の性能は、トランジスタ１２のそれ
と同一であるため、以下の説明では、単純化のため、ト
ランジスタ１２に関する量についてだけ言及する。
【００２３】図１の回路において、トランジスタ１２の
零入力電流Ｉ12は次式により与えられる： Ｉ12＝Ｉs,12・exp （Ｖbe,12 ／Ｖt ） ＝Ｉs,12・exp （（Ｒ・（Ｉp ／２））／Ｖt ） …（１） ここで、Ｖt は熱電圧である。
零入力電流Ｉ12は次式により与えられる： Ｉ12＝Ｉs,12・exp （Ｖbe,12 ／Ｖt ） ＝Ｉs,12・exp （（Ｒ・（Ｉp ／２））／Ｖt ） …（１） ここで、Ｖt は熱電圧である。
【００２４】基準トランジスタ２１における電流Ｉr は
次式の通りである： Ｉr ＝Ｉs,21 exp（Ｖbe,21 ／Ｖt ） …（２） ここで、Ｉs,21は基準トランジスタ２１の飽和電流であ
る。従って： Ｖbe,21 ＝Ｖt ｌｎ（Ｉr ／Ｉs,21） …（３） また、上述のように、Ｉp ＝２Ｖbe,21 ／Ｒであるた
め： Ｉp ＝２・（Ｖt ／Ｒ）・ｌｎ（Ｉr ／Ｉs,21） …（４） （４）式を（１）式に代入することにより、次式が得ら
れる： Ｉ12＝Ｉs,12・（Ｉr ／Ｉs,21） また、トランジスタの飽和電流は占められている面積に
正比例するので、これから次式が得られる： Ｉ12＝Ｉr ・（Ａ12／Ａ21） …（５） 次に、トランジスタ１２が最大電流を供給しているもの
として、動的動作を説明する。
次式の通りである： Ｉr ＝Ｉs,21 exp（Ｖbe,21 ／Ｖt ） …（２） ここで、Ｉs,21は基準トランジスタ２１の飽和電流であ
る。従って： Ｖbe,21 ＝Ｖt ｌｎ（Ｉr ／Ｉs,21） …（３） また、上述のように、Ｉp ＝２Ｖbe,21 ／Ｒであるた
め： Ｉp ＝２・（Ｖt ／Ｒ）・ｌｎ（Ｉr ／Ｉs,21） …（４） （４）式を（１）式に代入することにより、次式が得ら
れる： Ｉ12＝Ｉs,12・（Ｉr ／Ｉs,21） また、トランジスタの飽和電流は占められている面積に
正比例するので、これから次式が得られる： Ｉ12＝Ｉr ・（Ａ12／Ａ21） …（５） 次に、トランジスタ１２が最大電流を供給しているもの
として、動的動作を説明する。
【００２５】この状態において、電流Ｉp ＝２Ｖbe,21
／Ｒはすべてトランジスタ１２を含む分岐へと流れ、そ
こから一部が抵抗器１６を経由して流れ、一部はベース
端子を介してトランジスタ１２へと流れる。
／Ｒはすべてトランジスタ１２を含む分岐へと流れ、そ
こから一部が抵抗器１６を経由して流れ、一部はベース
端子を介してトランジスタ１２へと流れる。
【００２６】零入力状態と比較すると、トランジスタ１
２のベースとエミッタ間の電圧降下Ｖbe,12 は次式の分
だけ増加する： δＶbe,12 ＝Ｖbe,12,max −Ｖbe,12 ＝Ｖt ・ｌｎ（Ｉ12,max／Ｉ12）…（６） ここで、Ｖbe,12,max は、最大電流状態におけるトラン
ジスタ１２のベースおよびエミッタ間の電圧降下であ
り、Ｉ12,maxはトランジスタ１２により供給される最大
電流である。
２のベースとエミッタ間の電圧降下Ｖbe,12 は次式の分
だけ増加する： δＶbe,12 ＝Ｖbe,12,max −Ｖbe,12 ＝Ｖt ・ｌｎ（Ｉ12,max／Ｉ12）…（６） ここで、Ｖbe,12,max は、最大電流状態におけるトラン
ジスタ１２のベースおよびエミッタ間の電圧降下であ
り、Ｉ12,maxはトランジスタ１２により供給される最大
電流である。
【００２７】抵抗器１６を経由して流れ、Ｖbe,12 を増
加させる電流成分は、次式の通りである： δＩr ＝δＶbe,12 ／Ｒ＝（Ｖt ／Ｒ）・ｌｎ（Ｉ12,max／Ｉ12） …（７） 他方、トランジスタ１２のベースにおける電流の増加は
次式に等しい： δＩb,12＝（Ｉ12,max−Ｉ12）／β …（８） ここで、βはトランジスタ１２の電流ゲインである。
加させる電流成分は、次式の通りである： δＩr ＝δＶbe,12 ／Ｒ＝（Ｖt ／Ｒ）・ｌｎ（Ｉ12,max／Ｉ12） …（７） 他方、トランジスタ１２のベースにおける電流の増加は
次式に等しい： δＩb,12＝（Ｉ12,max−Ｉ12）／β …（８） ここで、βはトランジスタ１２の電流ゲインである。
【００２８】所定の最大電流Ｉ12,maxが供給されれば、
零入力状態に関して、トランジスタ１２のベースとエミ
ッタ間の電圧の増加に起因するトランジスタのベースに
おける電流の増加および抵抗器１６における電流の増加
を供給するのに十分な過電流を確保するように、抵抗器
１６の抵抗Ｒはかなり低くなければならない。
零入力状態に関して、トランジスタ１２のベースとエミ
ッタ間の電圧の増加に起因するトランジスタのベースに
おける電流の増加および抵抗器１６における電流の増加
を供給するのに十分な過電流を確保するように、抵抗器
１６の抵抗Ｒはかなり低くなければならない。
【００２９】実際には、ＩR が抵抗器１６を流れる電流
であるとすれば、次式が適用されなければならない： （Ｖbe,21 ／Ｒ）≧δＩb,12＋δＩR …（９） （７）式および（８）式から得られるδＩR およびδＩ
b,12を（９）式に代入して、次式が得られる： Ｒ≦ｂ（Ｖbe,21 −Ｖt ・ｌｎ（Ｉ12,max／Ｉ12））／（Ｉ12,max−Ｉ12） …（１０） 最大電流がトランジスタ１３により供給される場合にも
同じことが当てはまる。
であるとすれば、次式が適用されなければならない： （Ｖbe,21 ／Ｒ）≧δＩb,12＋δＩR …（９） （７）式および（８）式から得られるδＩR およびδＩ
b,12を（９）式に代入して、次式が得られる： Ｒ≦ｂ（Ｖbe,21 −Ｖt ・ｌｎ（Ｉ12,max／Ｉ12））／（Ｉ12,max−Ｉ12） …（１０） 最大電流がトランジスタ１３により供給される場合にも
同じことが当てはまる。
【００３０】上述に示されているように零入力電流を計
算するに当たって、トランジスタ１２のベース電流Ｉ
b,12は全く考慮に入れられておらず、それは零入力電流
Ｉ12に誤差を導入するので、実際の電流は上に計算され
た理論的な電流より低くなる。ベース電流も考慮し、Ｉ
b,12＝Ｉ12／β（ここで、Ｉはトランジスタ１２のコレ
クタ電流）であることを留意すると、抵抗器１６の電圧
降下（それがトランジスタ１２のベース−エミッタ電圧
降下を決定する）は、基準電圧Ｖbe,21 に比べて次式の
分だけ低い： ｄＶ' be＝−（Ｉ'12 ／ｂ）・Ｒ …（１１） ここでＩ'12 は、トランジスタ１２の（また、トランジ
スタ１３の）公称零入力電流である。
算するに当たって、トランジスタ１２のベース電流Ｉ
b,12は全く考慮に入れられておらず、それは零入力電流
Ｉ12に誤差を導入するので、実際の電流は上に計算され
た理論的な電流より低くなる。ベース電流も考慮し、Ｉ
b,12＝Ｉ12／β（ここで、Ｉはトランジスタ１２のコレ
クタ電流）であることを留意すると、抵抗器１６の電圧
降下（それがトランジスタ１２のベース−エミッタ電圧
降下を決定する）は、基準電圧Ｖbe,21 に比べて次式の
分だけ低い： ｄＶ' be＝−（Ｉ'12 ／ｂ）・Ｒ …（１１） ここでＩ'12 は、トランジスタ１２の（また、トランジ
スタ１３の）公称零入力電流である。
【００３１】抵抗器１６の電圧降下における上記の変動
を考慮に入れると、零入力電流Ｉ12 ,rはほぼ次式に等し
い： Ｉ12,r＝Ｉs,12 exp〔（Ｖbe,12 ＋δＶ' be,12 ／Ｖt 〕 ＝Ｉs,12 exp（Ｖbe,12 ／Ｖt ）・exp （δＶbe,12 ／Ｖt ） ＝Ｉ'12 ・exp （δＶ'bbe,12 ／Ｖt ） ＝Ｉ'12 ・exp （Ｉ'12 ・Ｒ／β・Ｖt ） …（１２） ここから分かるように、抵抗Ｒが、ベース電流を介して
零入力電流に影響し、実際の零入力電流と公称零入力電
流との比Ｉ12,r／Ｉ'12 によって最大許容誤差を確立す
ることにより、最小のＲの値は次式のように計算され
る： Ｒ≦〔（β・Ｖt ）／Ｉ'12 〕・ｌｎ（Ｉ12,r／Ｉ'12) …（１３） （実施の形態２）図２の実施の形態２においては、電力
段（この場合、参照番号３’で示されている）はゲイン
段５’を含んでおり、このゲイン段５’がゲイン段５と
異なるのは、トランジスタ１８とは異なり、ダーリント
ン構成（Darlington configuration）の第１の対のトラ
ンジスタ１８ａ，１８ｂが示されている点である。電力
段３’はまた、出力段６’を含んでおり、それが出力段
６と異なるのは、トランジスタ１２および１３の代わり
に、第２の対のトランジスタ１２ａ，１２ｂ、および第
３の対のトランジスタ１３ａ，１３ｂが、やはりダーリ
ントン構成で示されている点である。
を考慮に入れると、零入力電流Ｉ12 ,rはほぼ次式に等し
い： Ｉ12,r＝Ｉs,12 exp〔（Ｖbe,12 ＋δＶ' be,12 ／Ｖt 〕 ＝Ｉs,12 exp（Ｖbe,12 ／Ｖt ）・exp （δＶbe,12 ／Ｖt ） ＝Ｉ'12 ・exp （δＶ'bbe,12 ／Ｖt ） ＝Ｉ'12 ・exp （Ｉ'12 ・Ｒ／β・Ｖt ） …（１２） ここから分かるように、抵抗Ｒが、ベース電流を介して
零入力電流に影響し、実際の零入力電流と公称零入力電
流との比Ｉ12,r／Ｉ'12 によって最大許容誤差を確立す
ることにより、最小のＲの値は次式のように計算され
る： Ｒ≦〔（β・Ｖt ）／Ｉ'12 〕・ｌｎ（Ｉ12,r／Ｉ'12) …（１３） （実施の形態２）図２の実施の形態２においては、電力
段（この場合、参照番号３’で示されている）はゲイン
段５’を含んでおり、このゲイン段５’がゲイン段５と
異なるのは、トランジスタ１８とは異なり、ダーリント
ン構成（Darlington configuration）の第１の対のトラ
ンジスタ１８ａ，１８ｂが示されている点である。電力
段３’はまた、出力段６’を含んでおり、それが出力段
６と異なるのは、トランジスタ１２および１３の代わり
に、第２の対のトランジスタ１２ａ，１２ｂ、および第
３の対のトランジスタ１３ａ，１３ｂが、やはりダーリ
ントン構成で示されている点である。
【００３２】出力段６’のトランジスタ１２ａ，１２
ｂ，１３ａ，１３ｂは、それぞれベース−エミッタ電圧
がＶbe,12a, Ｖbe,12b, Ｖbe,13a, Ｖbe,13bであり、飽
和電流がＩs,12a , Ｉs,12b , Ｉs,13a , Ｉs,13b であ
り、面積がＡ12a , Ａ12b , Ａ13a , Ａ13b である。
ｂ，１３ａ，１３ｂは、それぞれベース−エミッタ電圧
がＶbe,12a, Ｖbe,12b, Ｖbe,13a, Ｖbe,13bであり、飽
和電流がＩs,12a , Ｉs,12b , Ｉs,13a , Ｉs,13b であ
り、面積がＡ12a , Ａ12b , Ａ13a , Ａ13b である。
【００３３】出力段６’はまた、出力段６と違って、抵
抗器１６および１７の代わりに、それぞれのトランジス
タ１２ａ，１３ａのベース端子とエミッタ端子との間に
配置された抵抗器２８，２９、および、それぞれのトラ
ンジスタ１２ｂ，１３ｂのベース端子とエミッタ端子と
の間に介在された抵抗器３０，３１が示されている。抵
抗器２８，２９，３０，３１はすべて同じ抵抗値Ｒ1 を
有している。
抗器１６および１７の代わりに、それぞれのトランジス
タ１２ａ，１３ａのベース端子とエミッタ端子との間に
配置された抵抗器２８，２９、および、それぞれのトラ
ンジスタ１２ｂ，１３ｂのベース端子とエミッタ端子と
の間に介在された抵抗器３０，３１が示されている。抵
抗器２８，２９，３０，３１はすべて同じ抵抗値Ｒ1 を
有している。
【００３４】電流源段８（その抵抗器２３の抵抗値は、
このケースではＲ／４である）により供給されるバイア
ス電流ＩP1は次式に等しい： Ｉp1＝（４・Ｖt ／Ｒ）・ｌｎ（Ｉr ／Ｉs,21） …（１４） トランジスタ１２ａおよび１３ａのベース電流を無視
し、また、零入力状態において、図１を参照して述べた
ように、バイアス電流がトランジスタ１２ａ，１２ｂお
よび１３ａ，１３ｂの間で等しく分割されるものとする
と、同一の抵抗器２８，３０の電圧降下は次式の通りで
ある： ＶR ＝２・Ｖt ・ｌｎ（Ｉr ／Ｉs,21） …（１５） トランジスタ１２ｂ（あるいは、トランジスタ１２ｂと
同一と仮定されているトランジスタ１３ｂ）のベース−
エミッタ電圧降下は次式に等しくなる： Ｖbe,12b＝ＶR −Ｖbe,12a ＝２・Ｖt ・ｌｎ（Ｉr ／Ｉs,21）−Ｖt ・ｌｎ〔Ｖbe,12b／（Ｉs,12a ・ Ｒ1)〕 ＝Ｖt ・ｌｎ〔（Ｉr ／Ｉs,21）2 ・（（Ｉs,12a ・Ｒ1)／Ｖbe,12a）〕 …（１６） 従って、零入力電流は次式に等しい： Ｉ12b ＝〔（Ｉs,12b ・Ｉs,12a ）／（Ｖbe,12b／Ｒ1)〕・（Ｉr 2 ／Ｉs,21 2) ＝〔（Ａ12b ・Ａ12a ）／Ａ21 2 〕・〔Ｉr 2 ／（Ｖbe,12b／Ｒ1)〕 …（１７） この場合にもまた、（１７）式に明瞭に示されているよ
うに、零入力電流値は抵抗値を操作することにより規制
することができる。
このケースではＲ／４である）により供給されるバイア
ス電流ＩP1は次式に等しい： Ｉp1＝（４・Ｖt ／Ｒ）・ｌｎ（Ｉr ／Ｉs,21） …（１４） トランジスタ１２ａおよび１３ａのベース電流を無視
し、また、零入力状態において、図１を参照して述べた
ように、バイアス電流がトランジスタ１２ａ，１２ｂお
よび１３ａ，１３ｂの間で等しく分割されるものとする
と、同一の抵抗器２８，３０の電圧降下は次式の通りで
ある： ＶR ＝２・Ｖt ・ｌｎ（Ｉr ／Ｉs,21） …（１５） トランジスタ１２ｂ（あるいは、トランジスタ１２ｂと
同一と仮定されているトランジスタ１３ｂ）のベース−
エミッタ電圧降下は次式に等しくなる： Ｖbe,12b＝ＶR −Ｖbe,12a ＝２・Ｖt ・ｌｎ（Ｉr ／Ｉs,21）−Ｖt ・ｌｎ〔Ｖbe,12b／（Ｉs,12a ・ Ｒ1)〕 ＝Ｖt ・ｌｎ〔（Ｉr ／Ｉs,21）2 ・（（Ｉs,12a ・Ｒ1)／Ｖbe,12a）〕 …（１６） 従って、零入力電流は次式に等しい： Ｉ12b ＝〔（Ｉs,12b ・Ｉs,12a ）／（Ｖbe,12b／Ｒ1)〕・（Ｉr 2 ／Ｉs,21 2) ＝〔（Ａ12b ・Ａ12a ）／Ａ21 2 〕・〔Ｉr 2 ／（Ｖbe,12b／Ｒ1)〕 …（１７） この場合にもまた、（１７）式に明瞭に示されているよ
うに、零入力電流値は抵抗値を操作することにより規制
することができる。
【００３５】本発明による電力段の有利な点は次の通り
である。
である。
【００３６】出力段に追加の抵抗素子を設けるだけで、
即ち、複雑な回路網を全く必要とせずに、零入力電流が
制御されるので、回路は設計が単純で、集積が容易であ
り、そのパラメータが正確に制御できるので信頼性があ
り、面積が小さくてすむ。
即ち、複雑な回路網を全く必要とせずに、零入力電流が
制御されるので、回路は設計が単純で、集積が容易であ
り、そのパラメータが正確に制御できるので信頼性があ
り、面積が小さくてすむ。
【００３７】そのように形成された出力段は、専らＮＰ
Ｎ電力トランジスタ（これは周波数応答およびサイズの
点でＰＮＰトランジスタに勝っている）を有しており、
局所的なフィードバックループが全く設けられておら
ず、また、ブシュロセルを全く必要としないで、数十ｎ
Ｆまでの容量性負荷に耐えることができ、加えて、広い
帯域を提供する。
Ｎ電力トランジスタ（これは周波数応答およびサイズの
点でＰＮＰトランジスタに勝っている）を有しており、
局所的なフィードバックループが全く設けられておら
ず、また、ブシュロセルを全く必要としないで、数十ｎ
Ｆまでの容量性負荷に耐えることができ、加えて、広い
帯域を提供する。
【００３８】説明された電力段の位相はトーテムポール
ＴＴＬ装置のものに類似しているが、トーテムポールＴ
ＴＬ装置はディジタルロジックによるＣ級で動作する。
逆に、本発明の電力段はＡＢ級のバイアスに貢献し、歪
みの小さいことが求められるアナログ分野に用いること
ができる。
ＴＴＬ装置のものに類似しているが、トーテムポールＴ
ＴＬ装置はディジタルロジックによるＣ級で動作する。
逆に、本発明の電力段はＡＢ級のバイアスに貢献し、歪
みの小さいことが求められるアナログ分野に用いること
ができる。
【００３９】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【００４０】たとえば、特定の要求に適合させるために
上記の数値を変更することができ、また、構成要素のい
ずれでもその技術的な等価物に置き換えることができ
る。
上記の数値を変更することができ、また、構成要素のい
ずれでもその技術的な等価物に置き換えることができ
る。
【００４１】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００４２】すなわち、出力段に追加の抵抗素子を設け
るだけで、複雑な回路網を全く必要とせずに零入力電流
を制御できる。従って、回路設計が単純となり、かつ集
積が容易となる。また、パラメータが正確に制御できる
ので信頼性があり、面積も小さくなる。
るだけで、複雑な回路網を全く必要とせずに零入力電流
を制御できる。従って、回路設計が単純となり、かつ集
積が容易となる。また、パラメータが正確に制御できる
ので信頼性があり、面積も小さくなる。
【図１】図１は、本発明の実施の形態１であるオペアン
プ用電力段の回路図である。
プ用電力段の回路図である。
【図２】図２は、本発明の実施の形態２であるオペアン
プ用電力段の回路図である。
プ用電力段の回路図である。
１ オペアンプ ２ 差動入力段 ３ 電力段 ４ 出力 ５ ゲイン段 ６ 電力出力段（出力段） ７ 出力端子 ８ 電流源段 １２ ＮＰＮトランジスタ（上側トランジスタ素子） １２ａ トランジスタ（上側トランジスタ素子, 第１の
トランジスタ） １２ｂ トランジスタ（上側トランジスタ素子, 第２の
トランジスタ） １３ ＮＰＮトランジスタ（下側トランジスタ素子） １３ａ トランジスタ（下側トランジスタ素子, 第３の
トランジスタ） １３ｂ トランジスタ（下側トランジスタ素子, 第４の
トランジスタ） １４ 電源線（第１の基準電位線） １５ グランド線（第２の基準電位線） １６ 抵抗器（第１の抵抗素子） １７ 抵抗器（第２の抵抗素子） １８ ＮＰＮトランジスタ（ゲイントランジスタ素
子） １８ａ トランジスタ（ゲイントランジスタ素子, 第５
のトランジスタ） １８ｂ トランジスタ（ゲイントランジスタ素子, 第６
のトランジスタ） １９ 安定キャパシタ ２１ ＮＰＮ基準トランジスタ ２２ 等価電流源 ２３ 抵抗器 ２４ トランジスタ ２５ ＰＮＰトランジスタ ２６ ＰＮＰトランジスタ ２８ 抵抗器（第１の抵抗素子, 第１の抵抗器） ２９ 抵抗器（第１の抵抗素子, 第２の抵抗器） ３０ 抵抗器（第２の抵抗素子, 第３の抵抗器） ３１ 抵抗器（第２の抵抗素子, 第４の抵抗器） ３５ ノード ３６ ノード ３８ ノード
トランジスタ） １２ｂ トランジスタ（上側トランジスタ素子, 第２の
トランジスタ） １３ ＮＰＮトランジスタ（下側トランジスタ素子） １３ａ トランジスタ（下側トランジスタ素子, 第３の
トランジスタ） １３ｂ トランジスタ（下側トランジスタ素子, 第４の
トランジスタ） １４ 電源線（第１の基準電位線） １５ グランド線（第２の基準電位線） １６ 抵抗器（第１の抵抗素子） １７ 抵抗器（第２の抵抗素子） １８ ＮＰＮトランジスタ（ゲイントランジスタ素
子） １８ａ トランジスタ（ゲイントランジスタ素子, 第５
のトランジスタ） １８ｂ トランジスタ（ゲイントランジスタ素子, 第６
のトランジスタ） １９ 安定キャパシタ ２１ ＮＰＮ基準トランジスタ ２２ 等価電流源 ２３ 抵抗器 ２４ トランジスタ ２５ ＰＮＰトランジスタ ２６ ＰＮＰトランジスタ ２８ 抵抗器（第１の抵抗素子, 第１の抵抗器） ２９ 抵抗器（第１の抵抗素子, 第２の抵抗器） ３０ 抵抗器（第２の抵抗素子, 第３の抵抗器） ３１ 抵抗器（第２の抵抗素子, 第４の抵抗器） ３５ ノード ３６ ノード ３８ ノード
───────────────────────────────────────────────────── フロントページの続き (72)発明者 サンドロ・ストルティ イタリア国、 20099 セスト・サン・ジ ョヴァンニ、ヴィア・フラテッリ・バンデ ィエーラ、48 (72)発明者 クラウディオ・タヴァッツァーニ イタリア国、 27100 パヴィア、ストラ ーダ・パイオーラ、802
Claims (8)
- 【請求項１】 オペアンプ（１）用電力段（３；３’）
であって、 出力端子（７）を備え、上側トランジスタ素子（１２；
１２ａ，１２ｂ）と下側トランジスタ素子（１３；１３
ａ，１３ｂ）とを有する、ＡＢ級で動作する出力段
（６；６’）を有し、 前記上側トランジスタ素子（１２；１２ａ，１２ｂ）
が、前記出力端子（７）に接続された第１の端子と、第
１の基準電位線（１４）に接続された第２の端子と、制
御端子とを有し、 前記下側トランジスタ素子（１３；１３ａ，１３ｂ）
が、第２の基準電位線（１５）に接続された第１の端子
と、前記出力端子（７）に接続された第２の端子と、制
御端子とを有してなり、 前記上側トランジスタ素子（１２；１２ａ，１２ｂ）の
前記制御端子と前記第１の端子との間に接続された第１
の抵抗素子（１６；２８，２９）と、 前記下側トランジスタ素子（１３；１３ａ，１３ｂ）の
前記制御端子と前記第１の端子との間に接続された第２
の抵抗素子（１７；３０，３１）とを有することを特徴
とするオペアンプ用電力段。 - 【請求項２】 請求項１記載のオペアンプ用電力段であ
って、 前記出力段（６；６’）の前記上側トランジスタ素子
（１２；１２ａ，１２ｂ）の前記制御端子と前記下側ト
ランジスタ素子（１３；１３ａ，１３ｂ）の前記制御端
子との間に接続されたゲイン段（５；５’）と、 前記出力段（６；６’）の前記上側トランジスタ素子
（１２；１２ａ，１２ｂ）の前記制御端子に接続された
電流源段（８）とを有することを特徴とするオペアンプ
用電力段。 - 【請求項３】 請求項２記載のオペアンプ用電力段であ
って、 前記ゲイン段（５；５’）が、前記上側トランジスタ素
子（１２；１２ａ，１２ｂ）の前記制御端子に接続され
た第１の端子と、前記下側トランジスタ素子（１３；１
３ａ，１３ｂ）の前記制御端子に接続された第２の端子
とを備えたゲイントランジスタ素子（１８；１８ａ，１
８ｂ）を有することを特徴とするオペアンプ用電力段。 - 【請求項４】 請求項１〜３のいずれか１項に記載のオ
ペアンプ用電力段であって、前記上側トランジスタ素子
および前記下側トランジスタ素子がダーリントントラン
ジスタ（１２ａ，１３ａ，１２ｂ，１３ｂ）からなるこ
とを特徴とするオペアンプ用電力段。 - 【請求項５】 請求項４記載のオペアンプ用電力段であ
って、 前記上側トランジスタ素子が第１のトランジスタ（１２
ａ）および第２のトランジスタ（１２ｂ）を有し、 前記下側トランジスタ素子が第３のトランジスタ（１３
ａ）および第４のトランジスタ（１３ｂ）を有し、 前記トランジスタの各々は、第１の端子と、第２の端子
と、制御端子とを有し、 前記第１および第３のトランジスタ（１２ａ，１３ａ）
の前記制御端子はそれぞれ、前記上側および下側トラン
ジスタ素子の前記制御端子を画定し、 前記第２および第４のトランジスタ（１２ｂ，１３ｂ）
の前記第１の端子はそれぞれ、前記上側および下側トラ
ンジスタ素子の前記第１の端子を画定し、 前記第１の抵抗素子は、第１の抵抗器（２８）および第
２の抵抗器（２９）を有し、 前記第２の抵抗素子は、第３の抵抗器（３０）および第
４の抵抗器（３１）を有し、 前記第１の抵抗器（２８）は、前記第１のトランジスタ
（１２ａ）の前記制御端子と前記第２のトランジスタ
（１２ｂ）の前記第１の端子との間に接続されており、 前記第２の抵抗器（２９）は、前記第２のトランジスタ
（１２ｂ）の前記制御端子と前記第１の端子との間に接
続されており、 前記第３の抵抗器（３０）は、前記第３のトランジスタ
（１３ａ）の前記制御端子と前記第４のトランジスタ
（１３ｂ）の前記第１の端子との間に接続されており、 前記第４の抵抗器（３１）は、前記第４のトランジスタ
（１３ｂ）の前記制御端子と前記第１の端子との間に接
続されていることを特徴とするオペアンプ用電力段。 - 【請求項６】 請求項４または５記載のオペアンプ用電
力段であって、 前記ゲイン段（５’）の前記ゲイントランジスタ素子
は、ダーリントン構成の第５のトランジスタ（１８ａ）
と第６のトランジスタ（１８ｂ）とを有することを特徴
とするオペアンプ用電力段。 - 【請求項７】 請求項３〜６のいずれか１項に記載のオ
ペアンプ用電力段であって、 前記出力段（６；６’）の前記上側トランジスタ素子
（１２；１２ａ，１２ｂ）と前記下側トランジスタ素子
（１３；１３ａ，１３ｂ）、および前記ゲイン段（５；
５’）の前記ゲイントランジスタ素子（１８；１８ａ，
１８ｂ）が、ＮＰＮトランジスタよりなることを特徴と
するオペアンプ用電力段。 - 【請求項８】 請求項１〜７のいずれか１項に記載のオ
ペアンプ用電力段であって、 前記上側トランジスタ素子（１２；１２ａ，１２ｂ）お
よび下側トランジスタ素子（１３；１３ａ，１３ｂ）の
前記第１の端子がエミッタ端子であり、前記第２の端子
がコレクタ端子であり、前記制御端子がベース端子であ
ることを特徴とするオペアンプ用電力段。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP96830235A EP0803975B1 (en) | 1996-04-26 | 1996-04-26 | Power stage, particularly for an operational amplifier |
| IT96830235.6 | 1996-04-26 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1041759A true JPH1041759A (ja) | 1998-02-13 |
Family
ID=8225886
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9108395A Pending JPH1041759A (ja) | 1996-04-26 | 1997-04-25 | オペアンプ用電力段 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5952881A (ja) |
| EP (1) | EP0803975B1 (ja) |
| JP (1) | JPH1041759A (ja) |
| DE (1) | DE69628911D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000307365A (ja) * | 1999-03-29 | 2000-11-02 | Motorola Inc | Ｒｆバッファ回路および動作方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6292057B1 (en) * | 1998-12-18 | 2001-09-18 | Texas Instruments Incorporated | Output stage of an operational amplifier and method having a latchup-free sourcing current booster for driving low impedance loads |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3903479A (en) * | 1974-01-24 | 1975-09-02 | Rca Corp | Transistor base biasing using semiconductor junctions |
| US4078207A (en) * | 1977-01-07 | 1978-03-07 | Rca Corporation | Push-pull transistor amplifier with driver circuitry providing over-current protection |
| US4295101A (en) * | 1979-12-10 | 1981-10-13 | Rca Corporation | Class AB push-pull quasi-linear amplifiers |
| DE3920802A1 (de) * | 1989-06-24 | 1991-01-10 | Telefunken Electronic Gmbh | Pull- und push-verstaerkerschaltung mit ruhestromstabilisierung |
| US5019789A (en) * | 1990-06-26 | 1991-05-28 | Burr-Brown Corporation | Adaptive bias circuit for preventing turnoff in a push-pull stage |
-
1996
- 1996-04-26 EP EP96830235A patent/EP0803975B1/en not_active Expired - Lifetime
- 1996-04-26 DE DE69628911T patent/DE69628911D1/de not_active Expired - Lifetime
-
1997
- 1997-04-24 US US08/839,231 patent/US5952881A/en not_active Expired - Lifetime
- 1997-04-25 JP JP9108395A patent/JPH1041759A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000307365A (ja) * | 1999-03-29 | 2000-11-02 | Motorola Inc | Ｒｆバッファ回路および動作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0803975A1 (en) | 1997-10-29 |
| DE69628911D1 (de) | 2003-08-07 |
| US5952881A (en) | 1999-09-14 |
| EP0803975B1 (en) | 2003-07-02 |
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