JPH104181A

JPH104181A - 強誘電体素子及び半導体装置

Info

Publication number: JPH104181A
Application number: JP8155651A
Authority: JP
Inventors: Seiichi Yokoyama; 誠一横山; Yasuyuki Ito; 康幸伊藤; Maho Ushikubo; 真帆牛久保; Hironori Matsunaga; 宏典松永
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1996-06-17
Filing date: 1996-06-17
Publication date: 1998-01-06

Abstract

(57)【要約】【解決手段】基板１上に下部電極層４、層状ペロブス
カイト構造を有する強誘電体薄膜６及び上部電極層７を
この順で備えてなり、下部電極層４と強誘電体薄膜６と
の間に、Ｆｅ、Ｔｉ、Ｎｂ、Ｔａ、Ｗ、Ｍｏからなる群
から選択される金属元素の１つを含有する薄膜５を備え
る強誘電体素子。【効果】残留分極が大きく、動作電圧、リーク電流が
小さい強誘電体素子を得ることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、強誘電体素子及び
半導体装置に関し、より詳細には強誘電体メモリ素子、
焦電センサ素子、圧電素子などに用いられる強誘電体素
子及びこれら強誘電体素子が集積回路に搭載されてなる
半導体装置に関する。

【０００２】

【従来の技術及び発明が解決しようとする課題】強誘電
体は、自発分極、高誘電率、電気光学効果、圧電効果及
び焦電効果等の多くの機能を持つことから、広範なデバ
イス開発に応用されている。例えば、その焦電性を利用
して赤外線リニアアレイセンサに、また、その圧電性を
利用して超音波センサに、その電気光学効果を利用して
導波路型光変調器に、その高誘電性を利用してＤＲＡＭ
やＭＭＩＣ用キャパシタにと、様々な方面で用いられて
いる。中でも、近年の薄膜形成技術の進展に伴って、半
導体メモリ技術との組み合わせにより高密度でかつ高速
に動作する強誘電体不揮発性メモリ（ＦＲＡＭ）の開発
が盛んである。

【０００３】強誘電体薄膜を用いた不揮発性メモリは、
その高速書き込み／読み出し，低電圧動作，及び書き込
み／読み出しの繰り返し耐性の高さ等の良好な特性か
ら、従来の不揮発性メモリの置き換えだけでなく、ＳＲ
ＡＭ、ＤＲＡＭ分野における置き換えも可能なメモリと
して、実用化に向けての研究開発が盛んに行われてい
る。

【０００４】この様なデバイス開発には残留分極（Ｐ
ｒ）が大きく、かつ抗電場（Ｅｃ）が小さく、リーク電
流が低く、分極反転の繰り返し耐性の大きな材料が必要
である。さらに、動作電圧の低減と半導体微細加工プロ
セスに適合するために膜厚２００ｎｍ以下の薄膜で上記
の特性を実現することが望ましい。従来、これらの用途
に用いられる強誘電体又は高誘電体材料としては、ＰＺ
Ｔ（チタン酸ジルコン酸鉛、Ｐｂ（Ｔｉ_x，Ｚｒ_1-x）Ｏ
₃）に代表されるペロブスカイト構造の酸化物材料が主
流であった。ところが、ＰＺＴのように鉛をその構成元
素として含む材料は、鉛又はその酸化物の蒸気圧が高い
ため、成膜時に鉛成分が蒸発して膜中に欠陥を発生させ
たり、さらにはピンホールを形成することがある。この
結果、リーク電流が増大したり、分極反転を繰り返した
場合の自発分極の大きさが減少する疲労現象が起こるな
どの欠点があった。従って、強誘電体不揮発性メモリに
よるＤＲＡＭ分野における置き換えを考えた場合には、
１０¹⁵回の分極反転後も特性の変化がないことを保証し
なければならないことから、疲労のない強誘電体薄膜の
開発が望まれている。

【０００５】近年、ＦＲＡＭ用強誘電体材料としてビス
マス層状構造化合物材料の研究開発がなされている。ビ
スマス層状構造化合物材料は、１９５９年に、Smolensk
iiらによって発見され（G.A. Smolenskii, V.A. Isupov
and A.I. Agranovskaya, Soviet Phys. Solid State,
1, 149 (1959））、その後、Subbaraoにより詳細な検討
がなされた（E.C. Subbarao, J. Phys. Chem. Solids,
23,665 (1962））。

【０００６】また、最近、Carlos A. Paz de Araujoら
は、このビスマス層状構造化合物薄膜が強誘電体及び高
誘電体集積回路応用に適していることを発見し、特にＳ
ｒＢｉ₂Ｔａ₂Ｏ₉薄膜の場合には１０¹²回以上の分極反
転後も特性に変化が見られないという優れた疲労特性を
報告している（International Application No. PCT/US
92/10542）。

【０００７】ビスマス系層状結晶構造は、Ｂｉ₂Ａ_m-1Ｂ_mＯ_3m+3 （ＡはＮａ、Ｋ、Ｐｂ、Ｃａ、Ｓｒ、Ｂａ又はＢｉ；Ｂ
はＦｅ、Ｔｉ、Ｎｂ、Ｔａ、Ｗ又はＭｏ）で示される材
料であり、この層状結晶構造の基本は、（ｍ−１）個の
ＡＢＯ₃からなるペロブスカイト格子が連なった層状ペ
ロブスカイト層の上下を（Ｂｉ₂Ｏ₂）²⁺層が挟み込んだ
構造をなすものである。なお、Ａ及びＢとして選択され
るものは単一とは限らない。

【０００８】この様な層状ペロブスカイト構造を有する
強誘電体薄膜としては、代表的なＳｒＢｉ₂Ｔａ₂Ｏ₉以
外に、ＳｒＢｉ₂Ｎｂ₂Ｏ₉、Ｂｉ₄Ｔｉ₃Ｏ₁₂、ＢａＢｉ₂
Ｎｂ₂Ｏ₉、ＢａＢｉ₂Ｔａ₂Ｏ₉、ＰｂＢｉ₂Ｎｂ₂Ｏ₉、Ｐ
ｂＢｉ₂Ｔａ₂Ｏ₉、ＳｒＢｉ₄Ｔｉ₄Ｏ₁₅、ＰｂＢｉ₄Ｔｉ
₄Ｏ₁₅、Ｎａ_0.5Ｂｉ_4.5Ｔｉ₄Ｏ₁₅、Ｋ_0.5Ｂｉ_4.5Ｔｉ ₄
Ｏ₁₅、Ｓｒ₂Ｂｉ₄Ｔｉ₅Ｏ₁₈、Ｂａ₂Ｂｉ₄Ｔｉ₅Ｏ₁₈、Ｐ
ｂ₂Ｂｉ₄Ｔｉ₅Ｏ₁₈等が挙げられる。

【０００９】これら強誘電体薄膜又は誘電体薄膜は、一
般に、真空蒸着法、スパッタリング法、レーザーアブレ
ーション法等の物理的方法、及び有機金属化合物を出発
原料としこれらを熱分解酸化して酸化物強誘電体を得る
ゾルゲル法又はＭＯＤ（Metal Organic Decomposition)
法、ＭＯＣＶＤ（Metal Organic Chemical Vapor Depos
ition)法等の化学的方法が用いられている。

【００１０】これらの成膜法の中で、ＭＯＣＶＤ法は、
段差被覆性に優れ低温成膜の可能性もあるため、特にＦ
ＲＡＭの高集積化を図る場合には有望であり、最近研究
開発が盛んになってきている。一方、ゾルゲル法又はＭ
ＯＤ法は、原子レベルの均質な混合が可能な原材料溶液
を用いることで、組成制御が容易で再現性に優れるこ
と、特別な真空装置が必要なく常圧で大面積の成膜が可
能であること、工業的に低コストである等の利点から広
く利用されている。

【００１１】以下に従来のＭＯＤ法の成膜プロセスを示
す（International Application No. PCT/US92/1054
2）。１）複合アルコキシド等からなる前駆体溶液をスピンコ
ート法等で基板上に塗布成膜し、２）溶媒や１）の工程において反応生成したアルコール
や残留水分を膜中より離脱させるために、得られた膜を
１５０℃で３０秒〜数分間、加熱・乾燥し、３）膜中の有機成分を熱分解除去するためにＲＴＡ（Ra
pid Thermal Annealing)法を用いて酸素雰囲気中で７２
５℃で３０秒間、加熱処理し、４）膜を結晶化させるために、酸素雰囲気中で８００℃
で１時間、加熱処理し、５）上部電極を形成した後、酸素雰囲気中で８００℃で
３０分間、加熱処理する。

【００１２】なお、所望の膜厚を得るためには、１）か
ら３）の工程を繰り返し、最後に４）、５）の工程を行
なう。特に、現在では上記のビスマス層状構造化合物薄
膜の成膜方法として、上述のＭＯＤ法が用いられてい
る。しかし、ＭＯＤ法においては、薄膜の結晶化のため
の焼成温度が８００℃と極めて高い上に、焼成時間も１
時間以上と長い。よって、スタック構造の集積回路上に
形成する場合には、ヴィアホール材料（コンタクトプラ
グ）と電極間の相互拡散や酸化によるコンタクト不良や
特性劣化などのダメージの問題が発生し、特に高集積化
する場合の障害となっていた。また、焼成温度が高いた
めに薄膜中の結晶粒径が１００〜２００ｎｍと大きく、
表面の凹凸も同様に大きいことから、高集積デバイスの
作製に必要なサブミクロンの微細加工には適応できない
という問題もあった。従って、ＭＯＤ法においては、特
に焼成温度の低温化が望まれている。

【００１３】その一方で、４Ｍｂｉｔ〜１６Ｍｂｉｔ以
上の高集積ＦＲＡＭを作製する場合には、キャパシタ面
積が小さくなるために強誘電体材料に求められるＰｒの
値が大きくなり、少なくとも１０μＣ／cm²程度以上の
Ｐｒが必要とされる。しかし、強誘電体としてＳｒＢｉ
₂Ｔａ₂Ｏ₉を作製する場合には、焼成温度の低下と共に
Ｐｒの値も小さくなってしまうために、焼成温度を低く
すると高集積ＦＲＡＭに必要なＰｒが得られなくなると
いう問題がある。

【００１４】これに対して、ＳｒＢｉ₂Ｔａ₂Ｏ₉薄膜の
Ｐｒを大きくするために、ＳｒＢｉ₂Ｔａ₂Ｏ₉薄膜にＮ
ｂを添加する方法が提案されている。しかし、Ｎｂの添
加によって、ＳｒＢｉ₂Ｔａ₂Ｏ₉のＰｒは増大するが、
逆にＥｃが大きくなって動作電圧が上昇するとともに、
リーク電流も大きくなり、さらに疲労特性も悪化すると
いう問題がある。

【００１５】また、基体表面に形成された電極上に金属
の酸化膜を１０〜１００ｎｍ形成し、その上にペロブス
カイト型強誘電体を形成することで強誘電体特性の劣化
がなくリーク電流の小さい強誘電体キャパシタを形成す
る方法が提案されているが（特開平６−１３５４２号公
報）、この方法では、強誘電体自体の特性の向上を実現
するものではない。

【００１６】このように、比較的低い焼成温度で高集積
ＦＲＡＭに適用可能な強誘電体特性、リーク電流特性、
膜疲労特性の全てを満足させる強誘電体薄膜が得られて
いないのが現状である。

【００１７】

【課題を解決するための手段】本発明によれば、基板上
に下部電極層、層状ペロブスカイト構造を有する強誘電
体薄膜及び上部電極層をこの順で備えてなり、前記下部
電極層と強誘電体薄膜との間に、Ｆｅ、Ｔｉ、Ｎｂ、Ｔ
ａ、Ｗ及びＭｏからなる群から選択される金属元素の少
なくとも１つを含有する薄膜を備える強誘電体素子が提
供される。

【００１８】また、上記強誘電体素子が、集積回路ウェ
ハを構成する基板上であって、前記集積回路の回路部に
形成されている半導体装置が提供される。

【００１９】

【発明の実施の形態】本発明における強誘電体素子に用
いる基板は、通常、半導体装置や集積回路等の基板とし
て使用することができるものであれば特に限定されるも
のではなく、シリコン等の半導体基板、ＧａＡｓ等の化
合物半導体基板、ＭｇＯ等の酸化物結晶基板、硝子基板
等、形成しようとする素子の種類、用途等により適宜選
択することができるが、中でも、シリコン基板が好まし
い。

【００２０】この基板上には、下部電極層を備えてい
る。この下部電極層は、本発明において形成される強誘
電体素子の一部、つまりキャパシタの容量材料として使
用する場合に利用される電極層を意味する。この下部電
極層は、基板上に形成されるものであり、基板上に直接
形成されていてもよいし、絶縁膜、下層配線、所望の素
子、層間絶縁膜等又はこれらの複数を備えた基板上に形
成されていてもよい。電極材料としては、通常電極とし
て用いられるものであれば特に限定されるものではな
く、例えば、Ｔａ、Ｔｉ、Ｐｔ、Ｐｔ／Ｔｉ、Ｐｔ／Ｔ
ａ等を用いることができ、その際の膜厚も特に限定され
るものではない。ただし、後工程の強誘電体薄膜を形成
する場合に、その成膜プロセスに耐えることができる材
料であることが好ましい。これらの電極材料は、例えば
スパッタリング、蒸着等により形成することができる。

【００２１】上記下部電極層の上には、Ｆｅ、Ｔｉ、Ｎ
ｂ、Ｔａ、Ｗ及びＭｏからなる群から選択される金属元
素の少なくとも１つを含有する薄膜を介して強誘電体薄
膜が形成されている。この場合の薄膜としては、Ｆｅ、
Ｔｉ、Ｎｂ、Ｔａ、Ｗ及びＭｏからなる群から選択され
る１種の金属薄膜、あるいはこれら金属元素の少なくと
も１つを含有する化合物、具体的には、Ｆｅ（ＯＲ）₃
〔ここで、ＲはＣＨ₃、Ｃ₂Ｈ₅、ｎ−Ｃ₃Ｈ₇、ｉ−
Ｃ₃Ｈ₇、ｎ−Ｃ₄Ｈ₉、ｉ−Ｃ₄Ｈ₉、ｔ−Ｃ₄Ｈ₉
等のアルキル基を示す、以下同じ。〕、Ｆｅ（Ｃ₇Ｈ₁₅
ＣＯＯ）₃、Ｔｉ（ＯＲ）₄、Ｔｉ（Ｃ₇Ｈ₁₅ＣＯＯ）
₄、Ｎｂ（ＯＲ）₅、Ｎｂ（Ｃ₇Ｈ₁₅ＣＯＯ）₅、Ｔａ
（ＯＲ）₅、Ｔａ（Ｃ₇Ｈ₁₅ＣＯＯ）₅、ＷＣｌ₆、Ｍ
ｏＣｌ₅、ＭｏＢｒ₂等が挙げられ、なかでもＮｂ薄
膜、Ｎｂ（Ｃ₇Ｈ₁₅ＣＯＯ）₅薄膜、Ｎｂ₂Ｏ₅薄膜が
好ましい。なお、本発明におけるこの薄膜は、上記金属
の単独の薄膜として形成された場合でも、後工程におい
て強誘電体薄膜を形成する際の熱処理時等において、強
誘電体薄膜を構成する元素が幾分導入されることがある
が、そのような元素を含有する薄膜をも含む。

【００２２】また、強誘電体薄膜は、層状ペロブスカイ
ト構造を有するＢｉ系強誘電体であれば特に限定される
ものではなく強誘電体薄膜が、Ｂｉ₂Ａ_m-1Ｂ_mＯ_3m+3 （ＡはＮａ、Ｋ、Ｐｂ、Ｃａ、Ｓｒ、Ｂａ又はＢｉ；Ｂ
はＦｅ、Ｔｉ、Ｎｂ、Ｔａ、Ｗ又はＭｏ）で示される強
誘電体材料が好ましく、ｍが自然数である化合物がより
好ましい。具体的には、Ｂｉ₄Ｔｉ₃Ｏ₁₂、ＳｒＢｉ₂Ｔ
ａ₂Ｏ₉、ＳｒＢｉ₂Ｎｂ₂Ｏ₉、ＢａＢｉ₂Ｎｂ₂Ｏ₉、Ｂａ
Ｂｉ₂Ｔａ₂Ｏ₉、ＰｂＢｉ₂Ｎｂ₂Ｏ₉、ＰｂＢｉ₂Ｔａ₂Ｏ
₉、ＰｂＢｉ₄Ｔｉ₄Ｏ₁₅、ＳｒＢｉ₄Ｔｉ₄Ｏ₁₅、Ｂａ
Ｂｉ₄Ｔｉ₄Ｏ₁₅、ＰｂＢｉ₄Ｔｉ₄Ｏ₁₅、Ｓｒ₂Ｂｉ
₄Ｔｉ₅Ｏ₁₈、Ｂａ₂Ｂｉ₄Ｔｉ₅Ｏ₁₈、Ｐｂ₂Ｂｉ₄
Ｔｉ₅Ｏ₁₈、Ｎａ_0.5Ｂｉ_4.5Ｔｉ₄Ｏ₁₅、Ｋ_0.5Ｂｉ_4.5
Ｔｉ₄Ｏ₁₅、Ｓｒ₂Ｂｉ₄Ｔｉ₅Ｏ₁₈、Ｂａ₂Ｂｉ₄Ｔｉ₅Ｏ
₁₈、Ｐｂ₂Ｂｉ₄Ｔｉ₅Ｏ₁₈等が挙げられ、中でもＳｒＢ
ｉ₂Ｔａ₂Ｏ₉が好ましい。

【００２３】上記Ｆｅ、Ｔｉ、Ｎｂ、Ｔａ、Ｗ及びＭｏ
からなる群から選択される金属元素の１つを含有する薄
膜又は強誘電体薄膜は、公知の方法、例えば、ゾル−ゲ
ル法、ＭＯＤ（Metal Organic Decomposition:有機金属
分解成膜）法、ＭＯＣＶＤ法、反応性蒸着法、ＥＢ蒸着
法、スパッタ法、レーザーアブレーション法等の方法を
適宜選択して行うことができる。例えば、ゾルーゲル
法、ＭＯＤ法等においては、上記薄膜を構成する一部の
元素の塩又は金属アルコキシド等を含む有機溶媒と、他
の元素の塩又は金属アルコキシド等を含む有機溶媒と混
合することによって原料溶液を調製し、この原料溶液を
スピンコート法等により、１回の塗布で２０〜５０ｎｍ
程度の膜厚で塗布し、続いてランプアニール、炉アニー
ル、高速アニール（ＲＴＡ）等により熱処理を、５００
〜８００℃程度、１０秒間〜６０分間程度、酸素雰囲気
下で行うことができる。

【００２４】また、ＭＯＣＶＤ法においては、金属アル
コキシド等の有機金属原料を加熱気化し、キャリアガス
及び反応ガスと共に、加熱保持した基板上に供給するこ
とで成膜することができる。反応性蒸着法においては、
例えば、強誘電体を構成する金属元素を加熱蒸発せし
め、加熱保持した基板上に酸素ガスやオゾンガス又は酸
素プラズマ中で供給することで成膜することができる。
さらにスパッタ法においては、例えば、強誘電体を構成
する一部の元素又はその酸化物等を含有するターゲット
を使用し、所望の温度、圧力下で不活性ガス又は酸素と
の混合ガスを用いること等により成膜することができ
る。なおこれらの方法において成膜した場合において
も、適宜熱処理工程又は焼成工程を１回以上行ってもよ
い。この場合の熱処理／焼成工程は、５００〜８００℃
程度の温度範囲で、材料、膜厚、得ようとする膜の膜質
等を考慮して適当な条件を選択して行うことができる。

【００２５】この際の膜厚は、薄膜よりも強誘電体薄膜
の膜厚の方が厚いことが好ましい。具体的には、薄膜の
膜厚は２ｎｍ〜１０ｎｍ程度、強誘電体薄膜の膜厚は５
０ｎｍ〜５００ｎｍ程度であることが好ましい。なお、
強誘電体薄膜は、１回の成膜工程で所望の膜厚の薄膜に
成膜してもよいが、１回の成膜工程での膜厚を１０〜１
００ｎｍ程度として、複数回の成膜工程で、最終的に所
望の膜厚に成膜することが好ましい。

【００２６】強誘電体薄膜の上には、上部電極層が形成
されている。この上部電極層は、下部電極層と同様の材
料で同様の方法により形成することができる。この上部
電極層の上には、所望の配線工程、絶縁膜工程等を適宜
行うことにより、強誘電体キャパシタを形成することが
できる。本発明の強誘電体素子は、強誘電体素子自体を
強誘電体キャパシタとして、また、強誘電体素子を強誘
電体デバイス又は半導体装置の構成の一部として、集積
回路用のウェハに搭載して、集積回路を構成することが
できる。例えば、強誘電体素子を不揮発性メモリの容量
部として、また、強誘電体素子を電極部及び容量部とし
て使用し、さらにゲート絶縁膜、ソース／ドレイン領域
等を適宜組み合わせて形成することによりＭＦＭＩＳ−
ＦＥＴ、ＭＦＳ−ＦＥＴ等として使用することもでき
る。

【００２７】

【実施例】以下に本発明の強誘電体素子及び半導体装置
を実施例に基づいて詳述する。実施例１図１に示すように、シリコン単結晶（１００）面基板１
の表面に膜厚２００ｎｍの熱酸化膜２が形成され、その
上にスパッタ法によって形成された２０ｎｍのＴａ膜３
を接着層として介して、スパッタ法により形成された強
誘電体キャパシタの下部電極層４となる膜厚２００ｎｍ
のＰｔ膜が形成されている。さらに、この下部電極層４
上には、ゾルゲル法によって成膜された膜厚０〜２０ｎ
ｍのＮｂを含む薄膜５と膜厚２００ｎｍの強誘電体薄膜
（ＳｒＢｉ₂Ｔａ₂Ｏ₉）６が形成されている。強誘電体
薄膜６上には、さらに強誘電体キャパシタの上部電極層
７となる膜厚１２０ｎｍのＰｔ膜が形成されている。

【００２８】ゾルゲル法を用いたＮｂを含む薄膜５及び
強誘電体薄膜（ＳｒＢｉ₂Ｔａ₂Ｏ₉）６は、以下のよう
に成膜した。なお、これら薄膜５及び６を成膜するため
のゾルゲル法の出発原料としては、タンタルエトキシド
（Ｔａ（ＯＣ₂Ｈ₅）₅）、ニオブエトキシド（Ｎｂ（Ｏ
Ｃ₂Ｈ₅）₅）、ビスマス２エチルヘキサネート（Ｂｉ
（Ｃ₇Ｈ₁₅ＣＯＯ）₂）及びストロンチウム２エチルヘキ
サネート（Ｓｒ（Ｃ₇Ｈ₁ ₅ＣＯＯ）₂）を使用した。

【００２９】まず、Ｎｂを含む薄膜５を成膜するための
コーティング液を調製した。図２に示すように、ニオブ
エトキシドを３．８ｇ秤量し（ステップ１）、このニオ
ブエトキシドを２−エチルヘキサネートに溶解させた
（ステップ２）。次いで、反応を促進させるために１０
０〜１２０℃の温度範囲で加熱しながら撹拌し、３０分
間反応させた（ステップ３）。その後、１２０℃で反応
によって生成したエタノールと水分とを除去し、続い
て、この溶液からダストを除去するために、０．４５μ
ｍ径のフィルタで濾過した（ステップ４）。このように
して得られた溶液の濃度をキシレンを加えて０．０５ｍ
ｏｌ／ｌに調整し、これをＮｂを含む薄膜５のコーティ
ング溶液とした（ステップ５）。

【００３０】次に、強誘電体薄膜（ＳｒＢｉ₂Ｔａ
₂Ｏ₉）６を作製するためのゾルゲル溶液の前駆体溶液を
調製した。図３に示すように、タンタルエトキシドを
５．０ｇ秤量し（ステップ６）、このタンタルエトキシ
ドを２−エチルヘキサネートに溶解させた（ステップ
７）。次いで、反応を促進させるために１００〜１２０
℃の温度範囲で加熱しながら撹拌し、３０分間反応させ
た（ステップ８）。その後、１２０℃で反応によって生
成したエタノールと水分とを除去し、続いてこの溶液
に、２０ml〜３０mlのキシレンに溶解させたストロンチ
ウム２−エチルヘキサネートを加え（ステップ９）、１
２５〜１４０℃の温度範囲で３０分加熱、撹拌した（ス
テップ１０）。その後、この溶液に、１０mlのキシレン
に溶解させたビスマス２−エチルヘキサネートを加え
（ステップ１１）、１３０〜１５０℃の温度範囲で１０
〜２０時間加熱、撹拌した（ステップ１２）。次に、こ
の溶液から低分子量のアルコール、水及び溶媒として使
用したキシレンを除去するために１３０〜１５０℃の温
度範囲で５時間蒸留し、さらにこの溶液からダストを除
去するために０．４５μｍ径のフィルタで濾過した（ス
テップ１３）。このようにして得られた溶液のＳｒＢｉ
₂Ｔａ₂Ｏ₉の濃度が０．１ｍｏｌ／ｌになるようにキシ
レンを加えて調整し、これを前駆体溶液とした（ステッ
プ１４）。

【００３１】続いて、上述のように調製したコーティン
グ溶液を、図４に示すように、シリコン基板１上に下部
電極層４として形成されたＰｔ膜上に滴下し、２０秒
間、３０００〜５０００ｒｐｍでスピンコーティングし
た（ステップ１５）。Ｎｂを含む薄膜５の膜厚は回転数
で制御した。その後、これを２５０℃に加熱したホット
プレート上に載置し、５分間大気中でベークして乾燥さ
せた（ステップ１６）。この温度は上記で使用した溶媒
の沸点以上で行い、さらに工程時間の短縮のために２５
０℃程度の温度で行うことが好ましい。このように、Ｐ
ｔ膜上にＮｂを含む薄膜５を形成した（ステップ１
７）。

【００３２】さらに、図５に示すように、Ｎｂを含む薄
膜５上に、上述のように調製した前駆体溶液を滴下し、
２０秒間、３０００ｒｐｍでスピンコーティングした
（ステップ１８）。その後、これを１２０℃に加熱した
ホットプレート上に載置し、５分間大気中でベークして
乾燥させた（ステップ１９）。この際、乾燥を均一に進
ませるために温度範囲を１００〜１３０℃とした。これ
より高い温度、例えば１５０℃で乾燥を行った場合、積
層する段階で膜応力によりクラックが認められたため、
最適な乾燥温度を１２０℃とした。次いで、溶媒を完全
に揮発させるため、基板１を２５０℃に加熱したホット
プレート上に載置し、５分間大気中でベークして焼成し
た（ステップ２０）。この温度は溶媒の沸点以上で行
い、さらに工程時間の短縮のため２５０℃程度の温度で
行うことが好ましい。上記ステップ１８〜２０の工程を
３回繰り返すことにより、２００ｎｍの膜厚の薄膜を形
成し、さらに、第１焼成としてＲＴＡ（Rapid Termal A
nnealing）法を用いて酸素雰囲気中、５８０℃、３０分
で仮焼成を行った（ステップ２１）。その後、ＥＢ（el
ectric beam)蒸着法により上部電極層７としてＰｔ膜を
マスク蒸着した（ステップ２２）。この際のＰｔ膜の大
きさはマスク径に依存し、強誘電体特性評価用の電極サ
イズとして１００μｍφの大きさで作製した。次に、Ｐ
ｔ膜を形成した後、第２焼成として本焼成を、酸素雰囲
気中、７５０℃、３０分のＲＴＡ法により行った（ステ
ップ２３）。この第２焼成の温度は第１焼成の温度より
高温であることが望ましい。このようにして強誘電体薄
膜６を形成するとともに、上部電極層７であるＰｔ膜を
形成した（ステップ２４）。

【００３３】上記で得られた膜の強誘電体特性を示す。
強誘電体特性は、図１に示す強誘電体キャパシタを図６
に示すような回路を使用したソーヤタワー法により、印
加電圧を１〜１２Ｖの間で変化させて評価した。ソーヤ
タワー法においては、図６の回路でオシロスコープを用
いヒステリシス曲線を表示させてソーヤタワーブリッジ
を得た。この方法では、オシロスコープの横軸端子に強
誘電体薄膜に印加された電圧Ｖを分割した電圧Ｖ_Xが入
力される。強誘電体キャパシタＣの強誘電体薄膜と直列
に接続された基準コンデンサＣ_Rは基準となるキャパシ
タである。

【００３４】ここで、分極表面電荷密度をＰ、真電荷面
密度をＤとすると、（Ｐ⁺ε_OＥ）×Ａ、すなわちＤ×Ａ
と基準コンデンサに蓄えられた電荷Ｃ_RＶ_Xは共にＱに等
しいので、縦軸端子にはＤに比例した電圧Ｖ_Y（ＤＡ／
Ｃ_R）が入力される。強誘電体においては、ＰはεＥに
比べて十分に大きいので、Ｄ＝Ｐと見なせる。従って、
このＶ_Y−Ｖ_X曲線を、既知の値である膜厚ｔ、分圧比、
電極面積、基準コンデンサＣ_Rの静電容量を用いて目盛
り直せばＤ−ＥあるいはＰ−Ｅヒステリシス曲線が得ら
れる。そこから各Ｐｒ、Ｅｃの値を読みとった。

【００３５】図７はＮｂを含む薄膜５を有する強誘電体
薄膜６の印加電圧３Ｖでの残留分極Ｐｒの値をＮｂを含
む薄膜５の膜厚に対してグラフ化したものである。これ
によると、Ｎｂを含む薄膜５が４ｎｍの時に残留分極Ｐ
ｒの値がピークを持つことが分かる。Ｎｂを含む薄膜５
が４ｎｍより厚い場合は、次第に残留分極値が小さくな
る傾向がある。このことからＮｂを含む薄膜５を使用す
ることで、残留分極Ｐｒの値はＮｂを含む薄膜５を用い
ない場合に比較して、最大約２．２倍にすることがで
き、これを用いて素子を形成した場合には、メモリの読
み出しにおいて非常に有利となる。

【００３６】図８はＮｂを含む薄膜５を有する強誘電体
薄膜６の印加電圧３Ｖでの抗電界Ｅｃの値をＮｂを含む
薄膜５の膜厚に対してグラフ化したものである。これに
よると、抗電界Ｅｃの値は、Ｎｂを含む薄膜５の膜厚が
４〜６ｎｍの付近で急激に上昇する傾向があることがわ
かる。抗電界Ｅｃの値が上昇すると動作電圧が上昇して
しまう。従って、Ｎｂを含む薄膜５の厚さは、６ｎｍ以
下が好ましいことがわかる。

【００３７】図９はＮｂを含む薄膜５を有する強誘電体
薄膜６の印加電圧３Ｖでのスイッチング電荷量δＱの値
を、Ｎｂを含む薄膜５の膜厚の変化に対してグラフ化し
たものである。これによると、図６の残留分極Ｐｒの時
と同じようにＮｂを含む薄膜５が４ｎｍの時にスイッチ
ング電荷量δＱの値がピークを持ち、最大になることが
わかる。

【００３８】次に、Ｎｂを含む薄膜５の膜厚を４ｎｍと
し、強誘電体薄膜６ａ形成時の第１焼成温度（ステップ
２１）を変化させ、強誘電体の電気特性の変化を測定し
た。なお、この際の第１焼成は、酸素雰囲気中で３０分
間行い、７５０℃で３０分間の第２焼成（ステップ２
３）を同じく酸素雰囲気中で行って、測定は印加電圧３
Ｖにて行った。

【００３９】図１０は、膜厚４ｎｍのＮｂを含む薄膜５
を有する強誘電体薄膜６を作製した時の残留分極Ｐｒの
値を、第１焼成温度の変化に対してグラフ化したもので
ある。これによると、第１焼成温度が５８０℃付近で残
留分極Ｐｒの値は最大値を持つことがわかる。図１１
は、膜厚４ｎｍのＮｂを含む薄膜５を有する強誘電体薄
膜６を作製した時の抗電界Ｅｃの値を第１焼成温度の変
化に対してグラフ化したものである。これによると、第
１焼成温度が５８０℃付近までは抗電界Ｅｃの値はほと
んど変化がないが、６００℃を越えると抗電界Ｅｃの値
が上昇する傾向があることわかる。

【００４０】図１２は、膜厚４ｎｍのＮｂを含む薄膜５
を有する強誘電体薄膜６を作製した時のスイッチング電
荷量δＱの値を第１焼成温度の変化に対してグラフ化し
たものである。これによると、残留分極の時と同様に、
第１焼成温度が５８０℃付近で最大値を持つことがわか
る。上記の結果より、強誘電体特性が最良であったの
は、Ｎｂを含む薄膜５の膜厚が４ｎｍ、第１焼成温度が
５８０℃×３０分間、第２焼成温度が７５０℃×３０分
間、酸素雰囲気中で焼成を行った強誘電体薄膜の場合で
あることがわかった。従って、このＮｂを含む薄膜５及
び強誘電体薄膜６ａからなる強誘電体薄膜６を用いて、
印加電圧を１Ｖ〜１２ＶとしてＰｒ、Ｅｃ、δＱの印加
電圧依存の測定・評価を、Ｎｂを含む薄膜を形成しない
強誘電体薄膜との比較において行った。

【００４１】図１３は膜厚４ｎｍのＮｂを含む薄膜５を
有する強誘電体薄膜６を作製した時の残留分極Ｐｒの値
を、印加電圧の変化に対してグラフ化したものである。
これによると、印加電圧が約３Ｖから飽和する良好な飽
和特性を示している。図１４は膜厚４ｎｍのＮｂを含む
薄膜５を有する強誘電体薄膜６を作製した時の抗電界Ｅ
ｃの値を印加電圧の変化に対してグラフ化したものであ
る。これによると、印加電圧が約２Ｖから飽和する良好
な飽和特性を示しており、Ｎｂを含む薄膜のない場合に
比べて若干低電圧側の飽和特性が改善されていることが
わかる。

【００４２】図１５は膜厚４ｎｍのＮｂを含む薄膜５を
有する強誘電体薄膜６を作製した時のスイッチング電荷
量δＱの値を印加電圧の変化に対してグラフ化したもの
である。これによると、残留分極の時と同様に印加電圧
が約３Ｖから飽和する良好な飽和特性を示していること
がわかる。さらに、リーク電流密度に関するデータを示
す。一般に、強誘電体膜を使用したキャパシタを、電源
ＯＦＦ時には誘電体メモリ特有の不揮発性があるととも
に、通常動作時にはＤＲＡＭと同様の動作をするＮＶＤ
ＲＡＭ等に応用した場合、リーク電流が多いとリフレッ
シュ時間が短くなってしまうなどの問題がある。従っ
て、蓄積電荷量を一定に保ったまま、リーク電流を激減
させることができればＤＲＡＭ動作時のリフレッシュ時
間を長くとることができ、素子特性を大幅に改善でき
る。また、リーク電流が多くなると強誘電体膜にかかる
電界が小さくなってしまい分極反転が十分に起こらない
などの問題が生じてくる。

【００４３】図１６はＮｂを含む薄膜５の膜厚を変化さ
せた時の強誘電体キャパシタにおけるリーク電流密度の
変化を示している。成膜条件としては、強誘電体薄膜６
ａの第１焼成（ステップ２１）を５８０℃×３０分間、
第２焼成（ステップ２３）を７５０℃×３０分間、酸素
雰囲気中行った。これによると、Ｎｂを含む薄膜５を膜
厚６ｎｍ以上に成膜するとリーク電流値が２桁程度悪く
なることがわかる。

【００４４】図１７は膜厚４ｎｍのＮｂを含む薄膜５を
成膜し、第１焼成温度を変化させた時の強誘電体キャパ
シタにおけるリーク電流密度の変化を示している。な
お、この際の第２焼成（ステップ２３）は７５０℃×３
０分間行った。これによると、第１焼成として５８０℃
で焼成したものがもっともリーク電流密度が低くなつこ
とがわかる。

【００４５】以上のように、上記実施例によれば、リー
ク電流等の素子特性を劣化させずに残留分極を改善する
ことができ、デバイス作成にとって有利となる。上記の
理由として以下のことが挙げられる。つまり、従来から
使用されているＮｂが膜全体にドーピングされたＳｒＢ
ｉ₂Ｎｂ_1.2Ｔａ_0.8Ｏ₉は、Ｎｂをドーピングする以外は
同条件で作製した薄膜、つまりＳｒＢｉ₂Ｔａ₂Ｏ₉に比
較して残留分極は約２倍となり良好となるが、一方、抗
電界は約２倍となり、リーク電流特性も２桁程度悪いと
いうことが分かっている。これは、ＳｒＢｉ₂Ｎｂ_1.2Ｔ
ａ_0.8Ｏ₉薄膜を成膜すると、ＳｒＢｉ₂Ｔａ₂Ｏ₉相とＳ
ｒＢｉ₂Ｎｂ₂Ｏ₉相との混合層が形成されるが、そのう
ちＳｒＢｉ₂Ｎｂ₂Ｏ₉相の抵抗率が低いためにリーク電
流特性が悪くなることに起因する。しかし、ＳｒＢｉ₂
Ｎｂ₂Ｏ₉相は残留分極が大きいため、このＳｒＢｉ₂Ｎ
ｂ₂Ｏ₉相に、適切なリーク電流を遮断する層を組み合わ
せて用いると、この高残留分極を利用することができ
る。そこで、ＳｒＢｉ₂Ｎｂ_1.2Ｔａ_0.8Ｏ₉層を下部電極
層直上に形成し、その上にリーク電流の小さなＳｒＢｉ
₂Ｔａ₂Ｏ₉層を積層することでリーク電流が小さいま
ま、ＳｒＢｉ₂Ｎｂ_1.2Ｔａ_0.8Ｏ₉層の高残留分極値を引
き出すことができることがわかっている。

【００４６】さらに、この積層体の構造でＳｒＢｉ₂Ｎ
ｂ_1.2Ｔａ_0.8Ｏ₉層の膜厚は、残留分極、スイッチング
電荷量、リーク電流密度に殆ど依存しないことがわかっ
ている。また、抗電界については、ＳｒＢｉ₂Ｎｂ_1.2Ｔ
ａ_0.8Ｏ₉層が下部電極層に最も近いところにある場合に
のみ小さくなるという現象が見られた。これらの現象を
総合すると下部電極層に最も近い場所にＳｒＢｉ₂Ｎｂ
_1.2Ｔａ_0.8Ｏ₉層、つまりＳｒＢｉ₂Ｎｂ₂Ｏ₉層があるこ
とが好ましい状態となることがわかっている。このこと
は、電極界面付近が最も結晶化状態が良好で、そこで強
誘電体薄膜全体の特性が決まるということを示してお
り、そこに残留分極の大きな物質を用いることで全体の
強誘電体特性を改善することができることを示してい
る。また、結晶化状態が良いということはアニール時に
下部電極層である金属材料、例えばＰｔの赤外線の吸収
が起こり、電極との界面のみ、全体の焼成温度より数十
度高いことによることも大きな原因の１つである。

【００４７】そこで、上記実施例では、一番理想的な作
成方法として下部電極層と強誘電体層との間にＮｂを含
む薄膜を挿入することを試みた。つまり、下部電極との
界面付近のみＳｒＢｉ₂Ｔａ₂Ｏ₉とＳｒＢｉ₂Ｎｂ₂Ｏ₉と
の混合極薄膜を作製することにより強誘電体特性の改善
を試みたところ、従来のＳｒＢｉ₂Ｎｂ_1.2Ｔａ_0.8Ｏ₉を
用いた場合と同程度の残留分極が実現できる。

【００４８】また、薄膜の界面以外の部分については、
従来のＳｒＢｉ₂Ｔａ₂Ｏ₉なのでリーク電流は低いまま
変わらない。これにより、従来のＳｒＢｉ₂Ｎｂ₂Ｏ₉層
を用いた場合と同程度の残留分極及び抗電界を、低いリ
ーク電流のままで実現することができる。さらに、この
下部電極層と強誘電体層との間のＮｂを含む薄膜を１０
ｎｍ以下にすることにより、さらに特性が改善され、抗
電界、リーク電流密度を低いまま、膜厚４ｎｍの時に残
留分極を１．４倍にすることができた。

【００４９】実施例２実施例１においてＮｂを含む薄膜５を用いた代わりに、
ＥＢ蒸着法でＮｂ薄膜２１を形成する以外は、実施例１
と同様に強誘電体キャパシタを形成した。実施例１と同
様に、図１に示したように、シリコン単結晶（１００）
面基板１表面に熱酸化膜２、Ｔａ膜３及び下部電極層４
であるＰｔ膜がこの順に形成されている。さらに、この
Ｐｔ膜上には、ＥＢ蒸着法によって成膜されたＮｂ薄膜
２１、ゾルゲル法によって成膜された強誘電体薄膜（Ｓ
ｒＢｉ₂Ｔａ₂Ｏ₉）６が形成されている。強誘電体薄膜
６上には、さらに上部電極層７であるＰｔ膜が形成され
ている。

【００５０】上記強誘電体キャパシタは、Ｎｂ薄膜２１
を、蒸着時のチャンバ内圧力を１×１０^-5Ｔｏｒｒ以下
でＮｂを蒸着し成膜する以外は、実質的に実施例１と同
様に形成した。上記のようにして得られた膜の強誘電体
特性を実施例１と同様に評価した。図１８はＥＢ蒸着法
により成膜したＮｂ薄膜２１を有する強誘電体薄膜６の
印加電圧３Ｖでの残留分極Ｐｒの値をＮｂ薄膜２１の膜
厚の変化に対してグラフ化したものである。これによる
と、Ｎｂ薄膜２１が４ｎｍ付近で残留分極Ｐｒの値がピ
ークを持つことが分かる。

【００５１】図１９はＮｂ薄膜２１を有する強誘電体薄
膜６の印加電圧３Ｖでの抗電界Ｅｃの値をＮｂ薄膜２１
の膜厚に対してグラフ化したものである。これによる
と、抗電界Ｅｃの値は、Ｎｂ薄膜２１の膜厚変化によっ
て急激な上昇はないが、膜厚が厚くなるにつれて次第に
上昇することがわかる。図２０はＮｂ薄膜２１を有する
強誘電体薄膜６の印加電圧３Ｖでのスイッチング電荷量
δＱの値を、Ｎｂ薄膜２１の膜厚の変化に対してグラフ
化したものである。これによると、図１８の残留分極Ｐ
ｒの時と同じようにＮｂ薄膜２１が４ｎｍの時にスイッ
チング電荷量δＱの値にピークを持ち、最大になること
がわかる。

【００５２】以上のように、上記実施例によれば、リー
ク電流等の素子特性を劣化させずに残留分極を改善する
ことができ、デバイス作成にとって有利となる。

【００５３】実施例３以下に金属薄膜又は少なくとも一つの金属元素を含む薄
膜を有する強誘電体薄膜が形成された強誘電体キャパシ
タを不揮発性メモリに利用した例を示す。

【００５４】不揮発性メモリの１つのメモリセルは、図
２１の断面図及び図２２の等価回路図に示したように、
１つのキャパシタ３０と１つのトランジスタ３６とから
構成されている。キャパシタ３０は、下部電極３２、Ｎ
ｂ薄膜又はＮｂを含む薄膜を有する強誘電体薄膜３８及
び上部電極３３とからなる。トランジスタ３６は、一対
のソース／ドレイン領域３５及び３７と、ゲート絶縁膜
を介してＳｉ基板１上に形成されたゲート電極３４とか
らなる。キャパシタ３０の上部電極３３はＡｌ配線３１
によりソース／ドレイン領域３７と接続されている。ま
た、ソース／ドレイン領域３５及びゲート電極３４は、
それぞれビット線３５ａ及びワード線３４ａに接続され
ている。

【００５５】上記不揮発性メモリの製造方法を以下に説
明する。まず、ｎ型Ｓｉ基板上１にＳｉＯ₂、Ｓｉ₃Ｎ₄
を利用するロコス酸化法によりフィールドＳｉＯ₂膜３
９を形成する。次に、ゲート酸化膜を形成した後、ポリ
シリコンによりゲート電極３４を形成する。続いて、ゲ
ート電極３４をマスクとしてイオン注入により、ソース
／ドレイン領域３５及び３７を形成し、ゲート電極３４
を含むＳｉ基板１上にＰＳＧ（珪リン酸ガラス）４０を
被覆し、リフローして平坦化する。ＰＳＧ４０上に、下
部電極３２を形成し、その後、実施例１と同様の方法で
Ｎｂを含む薄膜又はニオブ薄膜（図示せず）を有する強
誘電体薄膜３８を形成し、さらにその上に上部電極３３
を形成する。

【００５６】次いで、上部電極３３上にＰＳＧ４１を被
覆し、リフローする。その後、上部電極３３及びソース
／ドレイン領域３７上にコンタクトホールを開口し、こ
れらコンタクトホールを含むＳｉ基板１上にＡｌ配線３
１を形成する。上記構成の不揮発性メモリの動作を説明
する。“１”を書き込む場合には、ビット線３５ａより
トランジスタ３６を経由して、Ｎｂを含む薄膜又はニオ
ブ薄膜を有する強誘電体薄膜３８に抗電界以上の負のパ
ルスを印加する。これにより、Ｎｂを含む薄膜又はニオ
ブ薄膜を有する強誘電体薄膜３８が誘電分極を起こし、
負の残留分極電荷がキャパシタ３０の下部電極３２側に
蓄積される。

【００５７】また、“０”を書き込む場合には、ビット
線３５ａよりトランジスタ３６を経由して、強誘電体薄
膜３８に抗電界以上の正パルスを印加する。これによ
り、正の残留分極電荷がキャパシタ３０の下部電極３２
側に蓄積される。“１”を読みだす場合には、強誘電体
薄膜３８に正のパルスを印加すると、負の残留分極が分
極反転を起こし、正の残留分極がキャパシタ３０の上部
電極３３側に蓄積されることになる。従って、パルス印
加の前後で、正の残留分極電荷と負の残留分極電荷との
差に対応する電荷量の変化が生じる。

【００５８】一方、“０”を読み出す場合には、強誘電
体薄膜３８に正のパルスを印加しても分極反転が起こら
ない。従って、パルス印加の前後で、電荷量の変化がほ
とんど生じない。この電荷量の差をビット線３５ａに接
続されたセンスアンプを用いることにより検出し、ビッ
ト情報が同定される。強誘電体薄膜３８は残留分極を持
つため、電源をＯＦＦにしても「１」あるいは「０」の
状態が保持され、不揮発性記憶動作が実現される。

【００５９】なお、同様の構造で通常は強誘電体の高誘
電率特性のみを利用してＤＲＡＭ動作させ、電源ＯＦＦ
時にのみ不揮発性メモリとして動作させることも可能で
ある。このように、本実施例においては、強誘電体薄膜
にＮｂを含む薄膜又はニオブ薄膜を有する強誘電体キャ
パシタを作製することで、残留分極が高く、極めて良好
な特性を有する不揮発性メモリを得ることが可能であ
る。

【００６０】実施例４以下に金属薄膜又は少なくとも一
つの金属元素を含む薄膜を用いた強誘電体薄膜を有する
ＭＦＭＩＳ−ＦＥＴ（メタル・フェロエレクトリック・
メタル・インシュレータ・セミコンダクタ−ＦＥＴ）に
利用した例を示す。

【００６１】図２３に示したように、実施例３と同様の
方法により、ｎ型Ｓｉ基板１上にゲート絶縁膜４５を形
成し、その上にフローティングゲート４６をＰｔで形成
する。このフローティングゲート４６をマスクとして、
イオン注入によりソース／ドレイン領域４３及び４４を
形成し、これら後、イオン打ち込みによってドレイン４
３とソース４４を形成した後、ＰＳＧ（珪リン酸ガラ
ス）で覆い、リフローして平坦化する。

【００６２】次に、フローティングゲート４６上のＰＳ
Ｇをエッチングで除去し、その上に実施例１と同様の方
法によりＮｂを含む薄膜又はニオブ薄膜（図示せず）を
有する強誘電体薄膜３８を成膜し、更にその上にコント
ロールゲート４１をＰｔで形成する。その後、コントロ
ールゲート４７を含むＳｉ基板１上にＰＳＧ４８を被覆
し、リフローした後、コントロールゲート４７、ソース
／ドレイン領域４３、４４上にコンタクトホールを形成
して、これらコンタクトホールを含むＳｉ基板１上に配
線用Ａ１電極４２を形成する。

【００６３】ＭＦＭＩＳ−ＦＥＴでは、コントロールゲ
ート４７に電圧を印加し、強誘電体薄膜３８の分極方向
を変えることにより、その静電誘導のためにフローティ
ングゲート４６を介してゲート絶縁膜４５であるＳｉＯ
₂膜も誘電分極し、分極方向が変化する。この分極の向
きによってゲート直下の基板表面のチャネルの形成が制
御できる。よって、ドレイン電流のＯＮ／ＯＦＦにより
「０」又は「１」を定義できる。

【００６４】例えば、コントロールゲート４７がゼロバ
イアス状態においては、Ｓｉ基板１側にＮｂを含む薄膜
又はニオブ薄膜を有する強誘電体薄膜３８のフローティ
ングゲート４６側が負極性となるように分極していると
する。この場合にはゲート絶縁膜４５が誘電分極し、Ｓ
ｉ基板１に接する面が負極性となり、Ｓｉ基板１のゲー
ト絶縁膜４５に接する表面は正極性となりソース／ドレ
イン領域４３及び４４がが接続されない（ＯＦＦ状
態）。

【００６５】次に、コントロールゲート４７にＮｂを含
む薄膜又はニオブ薄膜を有する強誘電体薄膜３８の抗電
界よりも大きな正電圧を印加する。すると、Ｎｂを含む
薄膜又はニオブ薄膜を有する強誘電体薄膜３８の分極方
向が反転し、フローティングゲート４０側が正極性とな
るように分極する。この場合には、ゲート絶縁膜４５が
誘電分極し、Ｓｉ基板１に接する面が正極となる。Ｓｉ
基板１のゲート絶縁膜４５に接する面は負極性となり、
ソース／ドレイン領域４３及び４４が接続された状態に
なる（ＯＮ状態）。この状態でコントロールゲート４７
をゼロバイアス状態にしても、残留分極により、この状
態は保持される。また、ゲート絶縁膜４５の誘電分極
は、Ｎｂを含む薄膜又はニオブ薄膜を有する強誘電体薄
膜３８の分極が保持される限り保たれるので、非破壊読
み出し可能な不揮発性メモリとして動作させることが可
能となる。

【００６６】このように、本実施例においては、強誘電
体薄膜にＮｂを含む薄膜又はニオブ薄膜を有するＭＦＭ
ＩＳ−ＦＥＴを作製することで、残留分極が高く、極め
て良好な特性を有するデバイスを得ることが可能であ
る。

【００６７】

【発明の効果】本発明によれば、下部電極層と強誘電体
薄膜との間に、Ｆｅ、Ｔｉ、Ｎｂ、Ｔａ、Ｗ、Ｍｏから
選択される金属元素の１つを含有する薄膜を有するた
め、強誘電体薄膜の所望の動作をさせるための電圧、リ
ーク電流を小さく保ったまま、残留分極値を、金属薄膜
又は少なくとも一つの金属元素を含有する薄膜を有しな
い強誘電体薄膜を使用した場合に比較して２倍以上とす
ることができ、素子作製上きわめて有利である。

【００６８】また、強誘電体薄膜として、特定の材料を
用いることにより、さらに、上記薄膜を特定の金属材料
及び膜厚で用いることにより、上記の残留分極値の増大
をより顕著にすることができる。さらに、本発明の強誘
電体素子は、種々の集積回路に使用することができ、よ
り高機能、高動作性、高信頼性を有する半導体装置を得
ることが可能となる。

【図面の簡単な説明】

【図１】本発明の実施例１のＮｂを含む薄膜を用いて作
製した強誘電体素子の概略断面図である。

【図２】実施例１におけるＮｂを含む薄膜を形成するた
めのコーティング溶液の調製工程を示す図である。

【図３】実施例１における強誘電体薄膜を形成するため
の前駆体溶液の調製工程を示す図である。

【図４】実施例１におけるＮｂを含む薄膜を形成する工
程を示した図である。

【図５】実施例１における強誘電体薄膜を形成する工程
を示した図である。

【図６】ソーヤタワー回路図である。

【図７】実施例１におけるＮｂを含む薄膜の膜厚を変化
させたときの印加電圧３Ｖにおける残留分極Ｐｒの変化
を示したグラフである。

【図８】実施例１におけるＮｂを含む薄膜の膜厚を変化
させたときの印加電圧３Ｖにおける抗電界Ｅｃの変化を
示したグラフである。

【図９】実施例１におけるＮｂを含む薄膜の膜厚を変化
させたときの印加電圧３Ｖにおけるスイッチング電荷量
δＱの変化を示したグラフである。

【図１０】実施例１におけるＮｂを含む薄膜４ｎｍを作
製した強誘電体薄膜に対して第１焼成温度を変化させた
ときの印加電圧３Ｖにおける残留分極Ｐｒの変化を示し
たグラフである。

【図１１】実施例１におけるＮｂを含む薄膜４ｎｍを作
製した強誘電体薄膜に対して第１焼成温度を変化させた
ときの印加電圧３Ｖにおける抗電界Ｅｃの変化を示した
グラフである。

【図１２】実施例１におけるＮｂを含む薄膜４ｎｍを作
製した強誘電体薄膜に対して第１焼成温度を変化させた
ときのスイッチング電荷量δＱの変化を示したグラフで
ある。

【図１３】実施例１におけるＮｂを含む薄膜４ｎｍを作
製した強誘電体薄膜に対して印加する電圧を変化させた
ときの残留分極Ｐｒの変化を示したグラフである。

【図１４】実施例１におけるＮｂを含む薄膜４ｎｍを作
製した強誘電体薄膜に対して印加する電圧を変化させた
ときの抗電界Ｅｃの変化を示したグラフである。

【図１５】実施例１におけるＮｂを含む薄膜４ｎｍを作
製した強誘電体薄膜に対して印加する電圧を変化させた
ときのスイッチング電荷量δＱの変化を示したグラフで
ある。

【図１６】実施例１におけるＮｂを含む薄膜の膜厚を変
化させて作製した強誘電体薄膜の印加電圧３Ｖにおける
リーク電流密度の変化を示したグラフである。

【図１７】実施例１における第１焼成温度を変化させて
作製した強誘電体薄膜の印加電圧３Ｖにおけるリーク電
流密度の変化を示したグラフである。

【図１８】実施例２におけるニオブ薄膜の膜厚を変化さ
せて作製した強誘電体薄膜の印加電圧３Ｖにおける残留
分極Ｐｒの変化を示したグラフである。

【図１９】実施例２におけるニオブ薄膜の膜厚を変化さ
せて作製した強誘電体薄膜の印加電圧３Ｖにおける抗電
界Ｅｃの変化を示したグラフである。

【図２０】実施例２におけるニオブ薄膜の膜厚を変化さ
せて作製した強誘電体薄膜の印加電圧３Ｖにおけるスイ
ッチング電荷量δＱの変化を示したグラフである。

【図２１】実施例３におけるキャパシタ型の不揮発性メ
モリ素子を示す要部の概略断面図である。

【図２２】図２１の不揮発性メモリ素子の等価回路図で
ある。

【図２３】実施例４におけるＭＦＭＩＳ−ＦＥＴを示す
要部の概略断面図である。

【符号の説明】

１基板２熱酸化膜３Ｔａ膜４、３２下部電極層５Ｎｂを含む薄膜６、３８強誘電体薄膜７、３３上部電極層３０強誘電体キャパシタ３１、４２Ａｌ配線層３４ゲート電極３４ａワード線３５、３７、４３、４４ソース／ドレイン領域３５ａビット線３６トランジスタ３９フィールド酸化膜４０、４１、４８ＰＳＧ４５ゲート絶縁膜４６フローティングゲート４７コントロールゲート

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 21/8247 Ｈ０１Ｌ 41/18 １０１Ｚ 29/788 29/792 41/18 (72)発明者松永宏典大阪府大阪市阿倍野区長池町22番22号シャープ株式会社内

Claims

【特許請求の範囲】

【請求項１】基板上に下部電極層、層状ペロブスカイ
ト構造を有する強誘電体薄膜及び上部電極層をこの順で
備えてなり、前記下部電極層と強誘電体薄膜との間に、Ｆｅ、Ｔｉ、
Ｎｂ、Ｔａ、Ｗ及びＭｏからなる群から選択される金属
元素の少なくとも１つを含有する薄膜を備えることを特
徴とする強誘電体素子。
【請求項２】強誘電体薄膜が、Ｂｉ₂Ａ_m-1Ｂ_mＯ_3m+3 （ＡはＮａ、Ｋ、Ｐｂ、Ｃａ、Ｓｒ、Ｂａ又はＢｉ；Ｂ
はＦｅ、Ｔｉ、Ｎｂ、Ｔａ、Ｗ又はＭｏ）で示される強
誘電体材料からなる請求項１記載の強誘電体素子。
【請求項３】強誘電体薄膜が、ＳｒＢｉ₂Ｔａ₂Ｏ₉で
ある請求項２記載の強誘電体素子。
【請求項４】下部電極層と強誘電体薄膜との間の薄膜
が、Ｎｂを含有する請求項１記載の強誘電体素子。
【請求項５】下部電極層と強誘電体薄膜との間の薄膜
が、１０ｎｍ以下の膜厚である請求項１又は４に記載の
強誘電体素子。
【請求項６】請求項１〜５記載の強誘電体素子が、集
積回路ウェハを構成する基板上であって、前記集積回路
の回路部に形成されていることを特徴とする半導体装
置。