JPH104333A - 正確なデジタル位相シフト素子 - Google Patents

Abstract

(57)【要約】 【課題】 本発明は、周期的パルス列の周波数（Ｆｃｌ
ｋ）を分割し、前の位相に関して出力信号の相対的位相
を正確に設定する位相シフトシステムを提供することを
目的とする。 【解決手段】 Ｎを整数としてＦｃｌｋ／Ｎに等しい周
波数を有する出力信号を発生するために周期的なパルス
列に応答する周波数分割回路104 と、Ｃを位相シフト制
御パラメータとして３６０Ｃ／Ｎ度に等しい大きさの位
相シフトに前の出力信号の位相に関する出力信号の相対
的な位相を選択するために周波数分割回路104 に接続さ
れて動作する位相シフト制御回路手段102 とを具備して
いることを特徴とする。周波数分割回路はＮで分割する
周波数分割器回路104 を備え、位相シフト制御回路手段
は入力パルス列を受信しする入力ポートと周波数分割回
路104 に結合された出力ポートを有するゲート回路102
を備えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＲＦ位相シフタ、特
に正確な位相シフト制御を行うためにデジタル回路を使
用する位相シフタに関する。

【０００２】

【従来の技術】開発中の進んだレーダシステムは現在実
用されているシステムの雑音およびスプリアス動作より
も良好な雑音およびスプリアス動作を必要とする。主ロ
ーブクラッタのドップラ同調に使用された可変周波数発
振器（ＶＦＯ）の雑音およびスプリアス動作は特にこれ
らの応用の必要性と両立するように大幅に改良されなけ
ればならない。その改良は実行可能であるが、雑音、ス
プリアス信号内容、切換え速度の同時の改良は設計上危
険があるものと見られる。周波数同調よりも位相同調は
またドップラ同調を行うために使用されることができ
る。

【０００３】位相同調方法は正確な位相シフタを必要と
する。電気的に同調された位相シフタの従来技術は広い
範囲にわたっており、バラクタ同調、ライン長切換、タ
ップを有する遅延ライン、ベクトル変調器、ｎ段のリア
クタンスで終端された直角位相ハイブリッド、直接デジ
タルシンセサイザ（ＤＤＳ）を使用するアナログ設計を
含んでいる。ＤＤＳを除いて、これらの方法から達成さ
れることができる位相分解能および正確性は製造の正確
性、整列、寄生効果により限定される。ＤＤＳは開示さ
れた方法の位相分解能を達成することができるが、特殊
化された複雑な付加回路がなければ、レーダ応用に必要
なスプリアス信号性能を与えない。

【０００４】

【発明が解決しようとする課題】本発明の目的は、周期
的パルス列の周波数（Ｆｃｌｋ）を周波数分割し、出力
信号の前の位相に関して出力信号の相対的位相を正確に
設定するための正確なデジタル周波数分割器および位相
シフトシステムを提供することである。

【０００５】

【課題を解決するための手段】本発明の位相シフトシス
テムは、Ｎを整数として、Ｆｃｌｋ／Ｎに等しい周波数
を有する出力信号を発生するため周期的な入力パルス列
に応答するＦｃｌｋ周波数分割回路手段を含んでおり、
さらに、Ｃを位相シフト制御パラメータとして３６０Ｃ
／Ｎ度に等しい大きさの位相シフトに対する出力信号の
前の位相に関する出力信号の相対的な出力位相を選択す
るために周波数分割回路手段に接続されて動作する位相
シフト制御回路手段を含んでいる。

【０００６】１実施形態の周波数分割回路手段はＮによ
り分割する周波数分割回路を含んでおり、位相シフト制
御回路手段は入力パルス列を受信するように接続された
入力ポートと、Ｎにより分割する周波数分割回路の入力
ポートへ接続された出力とを有するゲート回路を含んで
いる。前記入力パルス列信号を周波数分割器の入力ポー
トに選択的に伝播するためにゲート信号に応答する手段
を具備し、ここで入力パルス列を構成する１以上のパル
スは所望の位相シフトを実現するため選択的に入力ポー
トへ伝播されない。

【０００７】別の実施形態では、周波数分割回路手段は
ＮまたはＭにより入力パルス列の周波数を選択的に分割
するための二重係数周波数分割回路を含み、周波数分割
回路は入力ポートと出力ポートと係数制御ポートとを有
する。入力パルス列は分割回路の入力ポートで受信され
る。分割制御回路は係数制御信号を発生し、位相シフト
値を示す位相制御信号と、位相シフトを開始する位相シ
フトストローブ信号と、システム出力信号に応答する。
分割制御回路は所望の相対的位相シフトを実現するため
Ｍにより入力パルス列信号周波数を分割するように周波
数分割回路が指令される位相シフト時間インターバル中
を除いて、入力パルス列信号周波数をＮにより分割する
ように二重係数周波数分割回路に指令する。Ｍの値はＮ
＋１、固定した整数または有理数に等しいか或いはプロ
グラム可能な値であってもよい。

【０００８】

【発明の実施の形態】本発明のこれらおよび他の特徴と
利点は添付図面で示されているように１実施形態の以下
の詳細な説明からより明白になるであろう。Ｎを整数と
して３６０／Ｎ度のインクレメントにより入力信号を正
確に位相シフトするデジタル位相シフタを説明する。。
位相シフタへの入力はパルス列または方形波に変換され
る別の波形または位相シフタに入力される前のパルス列
である。出力はＮにより分割された周波数のパルス列で
あり、均等に間隔を隔てられた位相状態のＮを有する。

【０００９】Ｆｃｌｋ周波数のクロック信号入力と周波
数Ｆｃｌｋ／Ｎの出力を有する基本周波数分割器素子50
が図１で示されている。自由走行周波数分割器からの出
力信号の位相状態は制御されず、周波数分割器の初期状
態に依存する。周波数分割器50は基本的に入力パルスを
カウントし、Ｎ入力パルス度に１つのパルスを出力する
デジタルカウンタである。それ故、入力パルス列が供給
されたとき、または周波数分割器のｄｃパワーが供給さ
れたとき位相状態は分割器の初期的なカウントに依存す
る。

【００１０】図２のＡは図１の周波数分割素子50へのク
ロック信号入力の信号波形を示している。図２のＢ乃至
Ｆは図１の回路の周波数分割プロセスから生じるＮ個の
可能な出力信号位相状態を示している。デジタル周波数
分割器のこの動作はよく知られている。

【００１１】本発明は周波数分割器の出力信号の相対的
な位相状態が確実に制御されることができる手段を提供
する。この制御の１実施形態を説明し、それぞれ入力信
号パルス列からのパルスの実効的な選択消去に依存す
る。

【００１２】このパルス消去を実現する直接的な方法が
図３で概略的形態で示されており、関連する信号タイミ
ング図が図４に示されている。入力クロック信号は位相
シフトシステム100 を構成するアンドゲート102 の１入
力に接続される。入力クロック信号は図４のＡの波形で
示されているように一定の周波数Ｆｃｌｋで自由走行す
る。アンドゲート102 への他の入力に供給されるゲート
信号（図４のＢ）はクロック信号がＮにより分割する周
波数分割器104 へ供給される時点を決定する。ゲート信
号が低レベル（論理−０）であるとき、アンドゲート出
力は論理ー０に保持され、クロック信号は分割器104 に
到達しないように阻止される。ゲート信号が論理ー１で
あるとき、図４のＣで示されているように分割器への入
力は全くクロック信号に同一であり、これはＡでの信
号、即ち分割器104 への入力を表す。周波数分割器は、
分割器の入力がゲート信号により遮断される期間中その
内部状態（またはカウント）を維持する。クロック信号
が再度供給されるとき、分割器104 は再度カウントを始
めるがゲート動作は図４のＤで示されているように直後
の出力パルスの発生に遅延を起こし、Ｂでの信号、即ち
Ｎにより分割する素子104 の出力を示している。

【００１３】図４のＢ乃至４のＤで示されている例で
は、周波数分割器104 は３により分割し、ゲートはクロ
ック信号の２つの期間をスパンする。３による分割する
と、１２０度離れた３つの可能な出力信号位相状態が存
在する。２つのクロック信号期間のゲートインターバル
は出力信号に２４０度の位相変化を生成する。

【００１４】図３、４で示されているデジタル位相シフ
ト素子100 の１実施形態の回路が図５に示されている。
位相シフト素子への信号入力は、周波数分割され位相シ
フトされた信号である入力信号と、分割器出力の所望の
位相シフトの大きさを決定するｎビットの位相制御信号
と、実際の位相変化を開始する位相シフトストローブ信
号とを含んでいる。位相シフトが指令されないとき、入
力信号はアンドゲート102 を通過され、Ｎにより分割す
る周波数分割器104 をクロックし、１／Ｎの入力周波数
で出力を生成する。入力信号はまたｎビットカウンタ11
0 への入力の役目を行う。

【００１５】位相変化を生成するため、ｎビット位相制
御信号は周波数分割器104 に到達しないように遮断され
る入力のパルス数に対応する２進数に設定される。ｎビ
ット位相制御信号はカウンタ110 の並列な負荷ポートで
与えられる。図５でＮが１６に選択されるならば、位相
制御信号の範囲は１５を通じてゼロであり、結果的に位
相制御信号が４ビット指令ワードである。

【００１６】位相シフトストローブは位相シフトプロセ
スを開始するために供給される短いパルス信号である。
位相シフトストローブはカウンタ中の開始状態として位
相制御信号を負荷するためにｎビットカウンタ110 の予
め設定されたエネーブル機能を付勢する。同時に、位相
シフトストローブはＱ出力で論理−０を生成するために
Ｒ／Ｓフリップフロップ106 をリセットする。アンドゲ
ート102 は入力信号が周波数分割器104 に到達しないよ
うに遮断する。ｎビットカウンタ110 のクロック入力に
入力された入力信号の後続のパルスは各入力パルスで１
によりカウントをデシメートするように機能する。従っ
て、カウンタ110 に負荷された初期値はゼロに到達する
まで各入力信号パルスにより漸進的に減少される。その
とき、カウンタ110 からの全てのｎ補数のＱバー出力は
論理−１になり、Ｒ／Ｓフリップフロップを駆動するア
ンドゲート108 は論理−０出力から論理−１出力へ切換
えられ、Ｒ／ＳフリップフロップＱ出力を論理−１に設
定する。アンドゲート102へのその論理−１入力は入力
信号が再度周波数駆動装置104 を駆動し、出力パルス列
を再度開始することを許容する。しかしながら、削除さ
れた入力信号パルスは出力信号に所望な位相シフトを生
じさせる。

【００１７】Ｎ＝１６のときの例示的構造では、出力位
相シフトは以下のように定められる。

【００１８】Δθ＝−３６０・Ｃ／１６度 ここでＣは消去された入力パルス数である。通常、位相
シフトは以下のように定められる。

【００１９】Δθ＝−３６０・Ｃ／Ｎ度

【００２０】制御可能で正確な位相変化が出力信号で起
こるように周波数分割器に対する入力パルスの消去は本
発明の１局面である。消去される入力信号パルス数をプ
ログラムし、制御するための論理回路構造の特別な詳細
は単なる例示である。このプログラムおよび制御の多く
の他の構造はデジタル回路設計に関する当業者に明白で
あろう。

【００２１】本発明にしたがって制御可能な位相シフト
を行うためのパルス消去の第２の実施例が図６で示され
ている。システム120 は主な位相シフト素子として二重
係数周波数分割器122 を使用する。このような周波数分
割器は入力係数制御信号状態に応じてＮまたはＮ＋Ｍに
より入力周波数を分割する。Ｎは任意の整数であっても
よいが典型的には３〜１００の範囲である。Ｍは通常１
または２であるが他の整数および非整数値であってもよ
い。二重係数周波数分割器は元来広範囲にわたってユニ
ットステップでプログラム可能な整数周波数分割係数を
与えるため周波数合成応用で２つの付加的なプログラム
可能なカウンタを使用するように設計された。分割器の
制御回路124 は分割器係数を設定するために係数制御信
号を分割器122 に供給する。

【００２２】本発明にしたがって使用するとき、後述す
る二重係数周波数分割器122 と制御回路124 は出力周波
数をプログラム可能に変更するために使用されるのでは
なくむしろ出力信号位相の正確な調節を与えるために使
用される。この位相調節の基本機構は図７のＡ乃至Ｃで
示されている。図７のＡはパルス列として表される入力
信号を示しており、図７のＢはＮ（この例では４）によ
り連続的に分割される信号を示している。図７のＣは分
割の１サイクルを除いて、類似の出力を示しており、二
重係数周波数分割器がＮ＋１（この例では５）により分
割されるようにセットされ、その後Ｎにより分割される
ようにリセットされる。認められるように、出力信号は
図７のＢの信号の期間の１／Ｎだけ遅延される。相対的
位相シフトは３６０／Ｎ度である（Ｎ＝４では９０
度）。

【００２３】図８のＡ乃至Ｃは図７と類似しているが、
Ｎ＋１による分割の２サイクルの場合を示している。相
対的な位相シフトは２・（３６０／Ｎ）、またはこの例
では１８０度であるように見える。通常、Ｎ＋１による
分割にそれぞれ付加されたサイクルは付加的に３６０／
Ｎ度増加する。従って、ＣがＮ＋１による分割のサイク
ル数であるならば、出力信号中で生成される結果的な位
相シフトは以下のようになる。

【００２４】Δθ＝−３６０・Ｃ／Ｎ度 これは前述の入力パルスゲート形態の位相シフトの関係
と同一である。Ｎ＋１により分割するとき、二重係数周
波数分離器はＮ＋１による周波数分割の各サイクルで入
力パルスの消去と同一の効果を発生する。特に、Ｎ＋１
による分割の各サイクルは図７および８で示されている
ように入力パルス周波数の１期間だけ出力パルスを遅延
する。

【００２５】図６、７、８の位相シフタ120 を基礎とす
る二重係数周波数分割器の１例の回路構成が図９で示さ
れている。分割器制御装置124 はＲ／Ｓフリップフロッ
プ126 、アンドゲート128 、ｎビットデジタルカウンタ
130 を具備し、これはカウンタ130 へのクロックが分割
器への入力からの代りに分割器122 の出力から取られる
点を除いて図５で示されている回路構成の対応する素子
と類似の方法で動作する。ｎビット位相制御信号はカウ
ンタ130 の並列負荷ポートに供給される。この位相制御
信号は二重係数周波数分割器122 がＮ＋１により分割す
るサイクル数を決定する。位相シフトストローブは位相
変化を開始するためにカウンタ130 のプリセットエネー
ブルポートに供給され、位相制御信号を初期値としてｎ
ビットデジタルカウンタ中に負荷するように機能するパ
ルス信号である。位相シフトストローブは÷Ｎ／÷（Ｎ
＋１）二重係数周波数分割器へ論理−０出力を生成する
ようにＲ／Ｓフリップフロップをリセットし、Ｎ＋１に
より分割するようにこれを設定する。結果的に、÷Ｎ／
÷（Ｎ＋１）周波数分割器122 からの各出力パルスは１
だけデジタルカウンタ130 のカウント値を減少する。デ
ジタルカウンタがゼロ値に到達するとき、カウンタ130
からのｎ補数のＱバー出力は全て論理−１になる。ｎ入
力アンドゲート128 への入力はＲ／Ｓフリップフロップ
126 へのセット入力を論理−１に切換えさせ、Ｒ／Ｓフ
リップフロップ出力を論理−１に設定する。÷Ｎ／÷
（Ｎ＋１）周波数分割器への論理−１入力は周波数分割
係数をＮによる分割へ復帰させる。従って、÷Ｎ／÷
（Ｎ＋１）周波数分割器は位相制御信号により指令され
るサイクル数でＮ＋１により入力信号周波数を分割し、
それからＮによる分割に戻る。

【００２６】出力信号中で制御可能で正確な位相変化を
起こすための二重係数周波数分割装置の周波数分割係数
の選択的な制御は本発明のさらに別の局面であることに
留意するべきである。Ｎ＋１による分割のサイクル数を
プログラムおよび制御するために使用される論理回路の
特定の開示された構成は単なる１例である。このプログ
ラムおよび制御の多数の構成はデジタル回路設計の当業
者には明白である。

【００２７】入力パルスゲート（図３）と二重係数周波
数分割（図６）方法との差は、ゲート方法が１ゲート
（または出力パルス）インターバルで全ての指令された
位相シフトを実現することであり、ＮおよびＮ＋１の分
割係数を有する二重係数周波数分割器方法はＣ出力パル
ス間隔にわたって漸進的に位相シフトを達成する。

【００２８】デジタル位相シフタの第３の実施例は図１
０で示され、図６で示されている構造の延長であり、二
重係数分割器122'の周波数分割係数がＮおよびＮ＋Ｍで
あることを可能にし、ここでＭは任意の有理数（整数、
分数または整数プラス分数）であってもよい。図１０の
位相シフタの機能は位相シフトが次の式で定められてい
る点を除いて図６の機能と類似している。

【００２９】Δθ＝−３６０・Ｃ・Ｍ／Ｎ度 ここでＣはＮ＋Ｍによる周波数分割のサイクル数であ
る。最小の位相シフトインクレメントは３６０・Ｃ・Ｍ
／Ｎ度である。

【００３０】デジタル位相シフタの第４の実施例は図１
１で示され、図１０で示されている構造の延長であり、
Ｍがプログラム可能であることを可能にする。すなわち
分割器122'' は分割器制御回路124'' から２つの制御信
号、即ち２つのうち適応される係数を選択する係数制御
信号とＭの値をセットするＭ制御信号を受信する。位相
シフタ120'' の機能はＮ＋Ｍによる周波数分割が１サイ
クルのみで生じ、Ｍが下式に定められる所望の位相シフ
トを発生するようにプログラムされる点を除いて図１０
の分割器120'の機能と類似している。

【００３１】Δθ＝−３６０・Ｍ／Ｎ度

【００３２】最小の位相シフトイクレメントは整数ステ
ップでプログラム可能なＭに対して３６０／Ｎ度であ
る。０乃至Ｎ−１の範囲にわたるＭのプログラミングは
３６０／Ｎ度のインクレメントで３６０度の範囲にわた
って位相制御を行う。

【００３３】Ｋ／Ｉの分数ステップにおけるプログラミ
ングＭは、下式で定められる良好な位相制御を行い、Ｋ
とＩは整数であり、Ｋはプログラム可能でＩは固定され
ている。

【００３４】Δθ＝３６０・Ｋ／（Ｉ・Ｎ）度

【００３５】０乃至Ｉ・Ｎ−１の範囲にわたるＫのプロ
グラミングは３６０／Ｉ・Ｎ）度のインクレメントで３
６０度の範囲にわたって位相制御を行う。

【００３６】図１１の構造は図６、１０の構造よりも複
雑な多重係数周波数分割器を必要とするが、図６の方法
によるＮ−１までのサイクルの代りにＮ＋Ｍによる周波
数分割の１サイクルにおける指令された位相変化をもた
らす。

【００３７】前述の実施例は本発明の原理を表した可能
な特別の実施例の単なる図示であることが理解されよ
う。他の装置は本発明の技術的範囲を逸脱することなく
当業者によりこれらの原理にしたがって容易に実施され
るであろう。

【図面の簡単な説明】

【図１】基本周波数分割素子の簡単な概略ブロック図。

【図２】図１の位相シフト素子により実行された周波数
分割プロセスから生じるＮの可能な信号位相状態の概略
図。

【図３】出力信号位相を制御するためにゲート入力クロ
ック信号を使用する本発明にしたがった位相シフト回路
の簡単な概略ブロック図。

【図４】Ｎ＝３、位相シフト＝（３６０／３）２度＝２
４０度である１例における図３の回路の動作を示した信
号タイミング図。

【図５】図３の機能ブロック図を構成した１例の回路の
概略図。

【図６】主位相シフト素子として二重係数周波数分割器
を使用する本発明のさらに別の局面にしたがった位相シ
フト回路の簡単な概略ブロック図。

【図７】Ｎ＝４であり、Ｎ＋１による分割の１サイクル
の場合の図６の回路の動作を示した信号タイミング図。

【図８】Ｎ＝４であり、Ｎ＋１による分割の２サイクル
の場合の図６の回路動作を示した信号タイミング図。

【図９】図６の位相シフト回路の１例の回路構成の概略
ブロック図。

【図１０】周波数分割係数がＮおよびＮ＋Ｍであること
を許容され、Ｍは有理数である二重係数周波数分割器を
使用した本発明にしたがった位相シフト回路のさらに別
の実施例の簡単な概略ブロック図。

【図１１】図１０の回路に類似しているが、Ｍがプログ
ラム可能である特性をさらに有する本発明にしたがった
位相シフト回路のさらに別の実施例の簡単な概略ブロッ
ク図。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ハワード・エス・ヌスバウム アメリカ合衆国、カリフォルニア州 90049、ロサンゼルス、カシミア・テラス 516 (72)発明者 スティーブ・アイ・フス アメリカ合衆国、カリフォルニア州 90274、ランチョ・パロス・バーデス、ク リッパー・ロード 10 (72)発明者 ウイリアム・ピー・ポジー アメリカ合衆国、カリフォルニア州 90274、パロス・バーデス・エステイツ、 バイア・パビオン 4061

Claims (2)

【特許請求の範囲】
1. 【請求項１】 周期的パルス列の周波数（Ｆｃｌｋ）を
   周波数分割し出力信号の前の位相に関して出力信号の相
   対的位相を正確に設定するための正確なデジタル周波数
   分割器および位相シフトシステムにおいて、 Ｎを整数としてＦｃｌｋ／Ｎに等しい周波数を有する出
   力信号を発生するために前記周期的なパルス列に応答す
   る周波数分割回路手段と、 Ｃを位相シフト制御パラメータとして３６０Ｃ／Ｎ度に
   等しい大きさの位相シフトに前記出力信号の前の位相に
   関する前記出力信号の相対的な出力位相を選択するため
   に前記周波数分割回路手段に接続されて動作する位相シ
   フト制御回路手段とを具備していることを特徴とする位
   相シフトシステム。
2. 【請求項２】 前記周波数分割回路手段はＮにより分割
   する周波数分割器回路を含んでおり、前記位相シフト制
   御回路手段は前記入力パルス列を受信するように接続さ
   れた入力ポートと前記Ｎにより分割する周波数分割回路
   の入力ポートに接続する出力を有するゲート回路を含ん
   でおり、前記ゲート回路は前記パルス列信号を前記周波
   数分割器の前記入力ポートに選択的に伝播するためゲー
   ト信号に応答する手段を具備しており、入力パルス列を
   構成する１以上のパルスは所望の位相シフトを達成する
   ために前記入力ポートへ選択的に伝播されない請求項１
   記載のシステム。