JPH1048290A - 半導体集積回路およびその動作試験方法 - Google Patents

Abstract

(57)【要約】 【課題】 動作速度を遅延させることなくかつチップ面
積を増大させることなく論理ブロックの動作試験を行え
る半導体集積回路およびその動作試験方法を提供する。 【解決手段】 チップ１の外部端子11、12にテスタ９が
接続され、該チップ１の内部に論理ブロック２およびそ
の他の論理ブロック３が集積されている。論理ブロック
２の内部クロックを一旦、停止状態にしてシリアルデー
タをテスト用レジスタ４に記憶させる。その後、内部ク
ロックを動作させ、その値を論理ブロック２に読み込ま
せる。論理ブロック２にテストデータ読み込み動作を繰
り返させた後、動作結果データが論理ブロック２から出
力され、テスト用レジスタ５に記憶される。この後、内
部クロックを再び停止させた状態で信号線71のシフト用
クロックを動作させてテスタ９で動作結果データを読み
取り、動作結果データを期待値と比較することにより、
論理ブロック２が正しく動作したか否かを判定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、外部からテスタに
より動作試験が行われる論理ブロックを内蔵する半導体
集積回路およびその動作試験方法に関する。

【０００２】

【従来の技術】近年の微細化技術の進歩により、半導体
集積回路では、ある特定の働きをする論理ブロックとそ
れに関連する回路あるいは複数の論理ブロックが同一チ
ップ上に集積されるようになってきた。例えば、プログ
ラマブルプロセッサエレメントとメモリとを同一チップ
上に集積したものがある。このような半導体集積回路で
は、一般に論理ブロック毎に試験用のテストデータが作
成されている。そして、同じ論理ブロックが内蔵されて
いる別の半導体集積回路においてもそのテストデータを
使用することにより、テストデータの作成時間を短縮す
ることが行われている。

【０００３】しかし、半導体集積回路内の論理ブロック
に外部からテストデータを直接与えることは難しく、そ
のために論理ブロックの動作試験を行うことが困難にな
ってきている。従来、このような論理ブロックの動作試
験は次のようにして行われていた。図３は従来の論理ブ
ロックの第１の動作試験方法を示す説明図である。第１
の動作試験方法では、論理ブロック１０１内部の全てあ
るいは必要ないくつかのレジスタをシフトレジスタとし
ても使えるように、予め設計時にそのように使用できる
特別なレジスタ（スキャンセル）１０２を用いる。

【０００４】図４はシフトレジスタとしても使えるスキ
ャンセル１０２の構成を示すブロック図である。スキャ
ンセル１０２では、通常動作時、フリップフロップ１０
３の入力に接続されたセレクタ１０４は”Ｄａｔａ ｉ
ｎ”を入力として選択し、クロック”ＣＫ”に同期して
データを読み込む。一方、シフトレジスタ動作時、セレ
クタ１０４は”ＳＩ”を入力として選択し、”ＳＩ”に
接続されている１つ前のフリップフロップの出力”Ｓ
Ｏ”の値をクロック”ＳＣＫ”に同期して読み込む。こ
のようにシフトレジスタとして使えるようにしておき、
そのシフトレジスタの入力と出力とを外部端子に接続し
ておくことにより、外部からシリアル入出力により論理
ブロック内のレジスタに対して任意の値を読み書きする
ことが可能になる。

【０００５】したがって、スキャンセル１０２を用いて
論理ブロック１０１を構成することにより、論理ブロッ
ク１０１の試験に必要な任意の動作を行わせ、その結果
を論理ブロック１０１から読み込み、テスタ１０５によ
り期待値と比較することで試験を行うことができる。図
５は従来の論理ブロックの第２の動作試験方法を示す説
明図である。第２の動作試験方法では、論理ブロック２
０１の入力および出力に、通常動作時には入力値をその
まま出力し、テスト動作時にはフリップフロップ内の値
を出力するような特別なフリップフロップ（バウンダリ
スキャンセル）２０２を挿入しておく。このフリップフ
ロップ２０２はシフトレジスタとしても動作させること
ができ、その入力は外部端子２１１に接続されている。
このようにフリップフロップ２０２を論理ブロック２０
１の入力経路に挿入しておくことにより、外部のテスタ
２０５からシリアル入出力により論理ブロック２０１に
対して論理ブロック２０１の試験に必要な任意の値を与
えることができる。

【０００６】また、論理ブロック２０１の出力経路に挿
入されたフリップフロップ２０３の値をシリアル出力と
して外部端子２１２を介して外部のテスタ２０５に読み
出すことにより、論理ブロック２０１が正常に動作して
いるかどうかを判別でき、論理ブロック２０１の動作試
験を行うことができる。

【０００７】

【発明が解決しようとする課題】しかしながら、第１の
動作試験方法を用いるためには、論理ブロック１０１内
のすべてあるいは一部にシフトレジスタ機能を持つ特別
なレジスタ（スキャンセル）１０２を用いる必要があ
る。この特別な機能を持つレジスタ１０２は余分な回路
を持つので、動作速度が遅く、かつチップ面積を増加さ
せてしまうという問題があった。一方、第２の動作試験
方法を用いるためには、論理ブロック２０１の入力経路
および出力経路の特別なフリップフロップ（バウンダリ
スキャンセル）２０２、２０３を挿入しなくてはならな
い。この入力経路と出力経路は通常動作時にも動作させ
る必要があるので、速度的に仕様を満足できるように充
分な大きさのバッファ回路を用いなくてはならない。し
たがって、チップ面積が増加してしまうという問題があ
り、さらにデータ経路に余分な回路が挿入されるので、
速度的にも性能が低下してしまうという問題があった。
また、論理ブロック２０１の入力、出力端子が双方向の
同一端子である場合にはこのようなバウンダリスキャン
セルを挿入することはできない。

【０００８】そこで、本発明は、動作速度を遅延させる
ことなくかつチップ面積を増大させることなく論理ブロ
ックの動作試験を行える半導体集積回路およびその動作
試験方法を提供することを目的とする。

【０００９】

【課題を解決するための手段】上記目的を達成するため
に、本発明の請求項１に係る半導体集積回路は、外部か
らテスタにより動作試験が行われる論理ブロックを内蔵
する半導体集積回路において、前記テスタに入力端子を
介して接続され、該テスタからのテストデータを順次記
憶する入力用シフトレジスタと、該入力用シフトレジス
タを前記論理ブロックの入力ノードに接続する切替回路
と、該接続された入力ノードから前記入力用シフトレジ
スタに記憶されたテストデータを前記論理ブロック内に
読み込む読込回路と、該テストデータが読み込まれ、前
記論理ブロックによって処理された動作結果データを順
次記憶する出力用シフトレジスタとを備え、前記テスタ
は、出力端子を介して前記出力用シフトレジスタから出
力される動作結果データと所定の期待値とを比較するこ
とを特徴とする。

【００１０】また、複数の論理ブロックを内蔵し、前記
動作試験が行われる論理ブロックは他の論理ブロックか
ら前記入力ノードを介してデータ読込自在であり、前記
切替回路は、該入力ノードとの接続を前記他の論理ブロ
ックから前記入力用シフトレジスタに切り替えることが
好ましい。さらに、前記論理ブロックは、前記出力用シ
フトレジスタに順次記憶される動作結果データの書込信
号を生成することが好ましい。請求項４に係る半導体集
積回路の動作試験方法は、内蔵された論理ブロックの動
作試験を外部からテスタにより行う半導体集積回路の動
作試験方法において、前記テスタに入力端子を介して接
続された入力用シフトレジスタに該テスタからのテスト
データを順次記憶し、該入力用シフトレジスタを前記論
理ブロックの入力ノードに接続し、該接続された入力ノ
ードから前記入力用シフトレジスタに記憶されたテスト
データを前記論理ブロック内に読み込み、該テストデー
タが読み込まれ、前記論理ブロックによって処理された
動作結果データを順次出力用シフトレジスタに記憶し、
出力端子を介して前記出力用シフトレジスタから出力さ
れる動作結果データと所定の期待値とを前記テスタによ
り比較することを特徴とする。

【００１１】

【発明の実施の形態】本発明の半導体集積回路およびそ
の動作試験方法の実施の形態について説明する。図１は
実施の形態における半導体集積回路の構成を示すブロッ
ク図である。本実施の形態における半導体集積回路で
は、チップ１の外部端子１１、１２に動作試験を行うた
めのテスタ９が接続されている。また、チップ１の内部
には測定対象の論理ブロック２および他の論理ブロック
３が集積されている。論理ブロック２は組合せ回路に限
定されることなく内部にレジスタを含んでいてもよい。
この場合、論理ブロック２の内部に含まれるレジスタと
して単純なフリップフロップを用いることができる。図
２は論理ブロック２の内部に含まれるフリップフロップ
の構成を示すブロック図である。このフリップフロップ
７はＤａｔａｉｎ端子に入力されるデータをＣＫ端子に
入力されるクロックに同期してＤａｔａｏｕｔ端子に出
力する単純なものである。

【００１２】また、論理ブロック２の入力ノード２１に
は、トライステートバッファ３１を介して論理ブロック
３の出力ノード３２が接続されている。さらに、論理ブ
ロック２の入力ノード２１には、テスト用レジスタ４の
出力ノード４２がトライステートバッファ４１を介して
接続されている。一方、論理ブロック２の出力ノード２
２はテスト用レジスタ５の入力ノード５１に接続されて
いる。トライステートバッファ３１の制御線３４には多
入力論理和ゲート３６の出力が接続されており、その入
力の１つにはインバータ３７を介してテスト制御線６１
が接続されている。また、多入力論理和ゲート３６の他
の入力には論理ブロック２の制御線２３が接続されてい
る。したがって、トライステートバッファ３１の制御線
３４の信号はテスト制御線６１の信号が論理”０”のと
きに常に論理”１”となるので、このとき論理ブロック
３の出力ノード３２はフローティング状態となり無効で
ある。

【００１３】一方、トライステートバッファ４１の制御
線４３は多入力論理和ゲート４７の出力に接続されてお
り、その入力の１つにテスト制御線６１が直接接続され
ている。多入力論理和ゲート４７の他の入力には論理ブ
ロック２の制御線２３が接続されている。したがって、
トライステートバッファ４１の制御線４３の信号は、テ
スト制御線６１の信号が論理”０”のときには論理ブロ
ック２の制御線２３の信号により制御される。また、テ
スト制御線６１の制御信号が論理”１”である場合、ト
ライステートバッファ４１の制御線４３の信号は常に論
理”１”となり、テスト用レジスタ４の出力ノード４２
はフローティング状態となり無効である。このとき、ト
ライステートバッファ３１の制御線３４の信号は、テス
ト制御線６１の信号が論理”１”であるので、論理ブロ
ック２の制御線２３により制御される。

【００１４】テスト用レジスタ４およびテスト用レジス
タ５は、シフト用クロックが信号線７１から与えられる
ことによりシフトレジスタとして動作する。テスト用レ
ジスタ４の入力端子４４およびテスト用レジスタ５の出
力端子５５はそれぞれチップ１の外部端子１１、１２に
接続されており、外部端子１１、１２には前述したよう
にテスタ９が接続されている。また、テスト用レジスタ
４の出力端子４５およびテスト用レジスタ５の入力端子
５４はチップ１内部で接続されている。論理ブロック２
の信号線５２から書込信号がテスト用レジスタ５に与え
られると、論理ブロック２の動作結果データが出力ノー
ド２２からテスト用レジスタ５に書き込まれる。 上記
構成を有する半導体集積回路の論理ブロック２の動作試
験について説明する。動作試験を行う場合、テスト制御
線６１の信号は論理”０”である。

【００１５】また、論理ブロック２の内部クロックを一
旦、停止状態にしてテスト用レジスタ４、５をシフト動
作モードにする。この状態で論理ブロック２に与えたい
データ（テストデータ）をシリアルデータとして外部端
子１１から与え、信号線７１のシフト用クロックを動作
させてテストデータをテスト用レジスタ４に記憶させ
る。その後、論理ブロック２の内部クロックを動作さ
せ、テストデータを論理ブロック２内に読み込ませる。
このようにして、論理ブロック２にテストデータを読み
込ませる動作を必要回数繰り返した後、その動作結果デ
ータが論理ブロック２から出力される。論理ブロック２
から出力される動作結果データは、出力ノード２２から
テスト用レジスタ５に読み込まれて記憶されるが、この
とき、テスト用レジスタ５への書込信号は信号線５２を
通じて論理ブロック２から出力される。

【００１６】この後、論理ブロック２の内部クロックを
再び停止させた状態で信号線７１のシフト用クロックを
動作させ、テスト用レジスタ５に記憶された動作結果デ
ータをシリアルデータとして外部端子１２から出力し、
テスタ９で読み取る。テスタ９は外部端子１２から出力
される動作結果データを予め記憶されている期待値と比
較することにより、論理ブロック２が正しく動作したか
否かを判定する。以上示したように、本実施の形態にお
ける半導体集積回路では、論理ブロック２を試験するた
めに準備されたテストデータを論理ブロック２に直接入
力することにより、論理ブロック２に任意の動作をさせ
ることができ、かつ論理ブロック２の動作結果データを
読み出すことができる。したがって、スキャンセルなど
の特別なレジスタを内蔵していないので、半導体集積回
路の動作速度を遅延させることなく、かつチップ面積を
増大させることなく論理ブロックの動作試験を行うこと
ができる。

【００１７】尚、本実施の形態では、論理ブロック２の
入力ノード２１と出力ノード２２とが異なる場合を示し
たが、入力ノード２１と出力ノード２２とが同一のノー
ドである場合、つまりテスト用レジスタ４およびテスト
用レジスタ５の働きを同一のテスト用レジスタに行わせ
る場合でも本発明は適用できる。また、本実施の形態で
は、テスト用レジスタ４、５をシフトレジスタとして動
作させる場合、シフトレジスタを構成するレジスタは全
て論理ブロック２に対して入力あるいは出力するもので
あるが、論理ブロック２に対して無関係なレジスタを含
んでいても本発明の動作に支障はない。

【００１８】さらに、テスト用レジスタ４、５は１本の
チェーンとなる場合を示したが、複数のチェーンに分割
された構成にすることも可能である。この場合、テスト
用レジスタ４、５を他の論理ブロック３の試験に使用す
る構成に展開できる。

【００１９】

【発明の効果】本発明の請求項１に係る半導体集積回路
によれば、外部からテスタにより動作試験が行われる論
理ブロックを内蔵し、前記テスタに入力端子を介して接
続された入力用シフトレジスタに該テスタからのテスト
データを順次記憶し、切替回路により該入力用シフトレ
ジスタを前記論理ブロックの入力ノードに接続し、読込
回路により該接続された入力ノードから前記入力用シフ
トレジスタに記憶されたテストデータを前記論理ブロッ
ク内に読み込み、該テストデータが読み込まれ、前記論
理ブロックによって処理された動作結果データを出力用
シフトレジスタに順次記憶し、前記テスタは出力端子を
介して前記出力用シフトレジスタから出力される動作結
果データと所定の期待値とを比較するので、特定の働き
をする１つ以上の論理ブロックを内蔵し、該論理ブロッ
クの動作試験を行うために準備されたテストデータを論
理ブロックに直接入力することにより、論理ブロックに
任意の動作をさせることができ、かつ論理ブロックの動
作結果を読み出すことができる。したがって、スキャン
セルやバウンダリスキャンセルのような特別なレジスタ
を設けなくて済み、論理ブロックの動作速度の遅延およ
びチップ面積の増加を最小限に抑えることができる。

【００２０】請求項２に係る半導体集積回路によれば、
複数の論理ブロックを内蔵し、前記動作試験が行われる
論理ブロックは他の論理ブロックから前記入力ノードを
介してデータ読込自在であり、前記切替回路は、該入力
ノードとの接続を前記他の論理ブロックから前記入力用
シフトレジスタに切り替えるので、論理ブロックが複数
存在しても、特定の論理ブロックの動作試験だけを有効
に行うことができる。請求項３に係る半導体集積回路に
よれば、前記論理ブロックは、前記出力用シフトレジス
タに順次記憶される動作結果データの書込信号を生成す
るので、出力用シフトレジスタへの書込信号を生成する
回路を別に設けなくて済み、チップ面積の増加を抑える
ことができる。

【００２１】請求項４に係る半導体集積回路の動作試験
方法によれば、内蔵された論理ブロックの動作試験を外
部からテスタにより行う半導体集積回路の動作試験方法
において、前記テスタに入力端子を介して接続された入
力用シフトレジスタに該テスタからのテストデータを順
次記憶し、該入力用シフトレジスタを前記論理ブロック
の入力ノードに接続し、該接続された入力ノードから前
記入力用シフトレジスタに記憶されたテストデータを前
記論理ブロック内に読み込み、該テストデータが読み込
まれ、前記論理ブロックによって処理された動作結果デ
ータを順次出力用シフトレジスタに記憶し、出力端子を
介して前記出力用シフトレジスタから出力される動作結
果データと所定の期待値とを前記テスタにより比較する
ので、論理ブロックの動作速度の遅延およびチップ面積
の増加を最小限に抑えることができる。

【図面の簡単な説明】

【図１】実施の形態における半導体集積回路の構成を示
すブロック図である。

【図２】論理ブロック２の内部に含まれるフリップフロ
ップの構成を示すブロック図である。

【図３】従来の論理ブロックの第１の動作試験方法を示
す説明図である。

【図４】シフトレジスタとしても使えるスキャンセル１
０２の構成を示すブロック図である。

【図５】従来の論理ブロックの第２の動作試験方法を示
す説明図である。

【符号の説明】

１ チップ ２、３ 論理ブロック ４、５ テス
ト用レジスタ ９ テスタ ３１、４１ トライステートバッファ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 外部からテスタにより動作試験が行われ
   る論理ブロックを内蔵する半導体集積回路において、 前記テスタに入力端子を介して接続され、該テスタから
   のテストデータを順次記憶する入力用シフトレジスタ
   と、 該入力用シフトレジスタを前記論理ブロックの入力ノー
   ドに接続する切替回路と、 該接続された入力ノードから前記入力用シフトレジスタ
   に記憶されたテストデータを前記論理ブロック内に読み
   込む読込回路と、 該テストデータが読み込まれ、前記論理ブロックによっ
   て処理された動作結果データを順次記憶する出力用シフ
   トレジスタとを備え、 前記テスタは、出力端子を介して前記出力用シフトレジ
   スタから出力される動作結果データと所定の期待値とを
   比較することを特徴とする半導体集積回路。
2. 【請求項２】 複数の論理ブロックを内蔵し、 前記動作試験が行われる論理ブロックは他の論理ブロッ
   クから前記入力ノードを介してデータ読込自在であり、 前記切替回路は、該入力ノードとの接続を前記他の論理
   ブロックから前記入力用シフトレジスタに切り替えるこ
   とを特徴とする請求項１記載の半導体集積回路。
3. 【請求項３】 前記論理ブロックは、前記出力用シフト
   レジスタに順次記憶される動作結果データの書込信号を
   生成することを特徴とする請求項１記載の半導体集積回
   路。
4. 【請求項４】 内蔵された論理ブロックの動作試験を外
   部からテスタにより行う半導体集積回路の動作試験方法
   において、 前記テスタに入力端子を介して接続された入力用シフト
   レジスタに該テスタからのテストデータを順次記憶し、 該入力用シフトレジスタを前記論理ブロックの入力ノー
   ドに接続し、 該接続された入力ノードから前記入力用シフトレジスタ
   に記憶されたテストデータを前記論理ブロック内に読み
   込み、 該テストデータが読み込まれ、前記論理ブロックによっ
   て処理された動作結果データを順次出力用シフトレジス
   タに記憶し、 出力端子を介して前記出力用シフトレジスタから出力さ
   れる動作結果データと所定の期待値とを前記テスタによ
   り比較することを特徴とする半導体集積回路の動作試験
   方法。